KR20050106929A - 정전기 보호회로의 트랜지스터 제조방법 - Google Patents

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KR20050106929A
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Abstract

본 발명은 반도체 소자에 적용되는 정전기 보호회로의 트랜지스터 제조방법에 관한 것으로, 특히 ESD 보호회로로 사용되는 모스 트랜지스터의 소자특성을 개선하여 정전기 방전 보호특성을 향상시킨 발명이다. 이를 위한 본 발명은 정전기 보호용 모스 트랜지스터 제조방법에 있어서, 제 1 도전형의 웰이 형성된 반도체 기판 상에 소자분리막을 형성하고 정전기 보호용 모스 트랜지스터의 게이트 전극을 패터닝하는 단계; 상기 게이트 전극의 양 측면에 LDD 구조 형성을 위해, 제 2 도전형을 갖으며 저농도인 제 1 이온주입영역을 형성하는 단계; 상기 게이트 전극의 양 측면에 스페이서를 형성하는 단계; 소스/드레인 형성을 위해 상기 게이트 전극의 양 측면에 제 2 도전형을 갖으며 고농도인 제 2 이온주입영역을 형성하는 단계; 상기 게이트 전극을 덮는 층간절연막을 형성하고 상기 층간절연막의 일부를 제거하여 상기 소스/드레인 영역의 일부가 노출되는 콘택홀을 형성하는 단계; 및 상기 노출된 소스/드레인 영역의 일부영역에 대해 제 2 도전형의 저농도 이온주입 공정을 진행하되, 상기 LDD 구조 형성을 위한 이온주입공정 및 상기 소스/드레인 형성을 위한 이온주입공정보다 고에너지를 이용하여 제 2 도전형을 갖으며 저농도인 제 3 이온주입영역을 기판 깊숙히 형성하는 단계를 포함하여 이루어진다.

Description

정전기 보호회로의 트랜지스터 제조방법{FABRICATING METHOD OF TRANSISTOR IN ELECTRO STATIC DISCHARGE CIRCUIT}
본 발명은 정전기 보호회로의 트랜지스터 제조방법에 관한 것으로, 특히 이온주입 공정을 추가하여 정전기 보호회로의 트랜지스터 특성을 향상시킨 발명이다.
정전기는, 상호 절연되어 있던 물체가 접촉할 때 양 물체간의 매우 큰 전압차에 따른 전류가 순간적으로 흐르는 현상을 일컫는다. 따라서, 전원전압이 통상 5V 이하로 설계되어 있는 반도체 내부회로를 통해서 정전기에 의한 전류가 흐르면,각 회로 소자들의 치명적인 손상을 입힐 우려가 있다.
그러므로, 정전기에 의한 전류가 반도체 장치의 내부 회로를 파괴하지 않고 흐를 수 있는 경로를 마련할 필요가 있다. 이러한 정전기에 의한 전류 경로는 또한 전하를 빠른 시간 내에 효과적으로 방전시킬 수 있음이 요구된다.
여기서, 반도체 장치의 정전 방전 현상은 대개 다음과 같이 이루어진다. 공기 등에 의해 외부 물체와 절연된 상태에서,사람이나 장비 등을 통해 반도체 장치의 입력 핀 또는 출력 핀을 통해 직접적으로 또는 전계에 의해 전하가 반도체 장치에 축적된다. 이와 같이 축적된 전하를 가지고 있는 반도체 장치가 인쇄 회로 기판 등에 장착되거나 또는 운송 과정에서 핀이 외부 물체에 접촉할 때 정전 방전 즉 ESD(Electro Static Discharge) 현상이 일어난다.
이러한 정전 방전은 크게 두 가지로 나누어 볼 수 있는데, 하나는 외부 물체의 전위가 반도체 칩의 전위 보다 높은 경우이고, 다른 하나는 외부 물체의 전위가 반도체 칩의 전위 보다 낮은 경우이다. 전자의 경우에 정전 방전에 의한 전류는 외부 물체로부터 반도체 칩으로 흐르고, 후자인 경우에 정전 방전에 의한 전류는 반도체 칩에서 외부 물체로 흐르게 된다. 통상 후자에 비하여 전자에 의한 정전 방전 전류가 반도체 칩 내의 회로 소자들을 크게 열화시키므로, 반도체 장치의 정전기 보호 회로는 축적된 전하를 안정적으로 방전할 수 있도록 설계될 필요가 있다.
이러한 정전기 방전 특성은 반도체 칩의 신뢰성을 좌우하는 중요한 요소 중의 하나로서, 정전기 방전회로가 없을 경우에는 반도체 칩의 취급시 또는 시스템에 장착하는 경우에 칩이 손상된다.
ESD에 의한 내부회로 손상은 정전기 방전때 입력단자를 통해 주입된 전하가 내부회로를 거쳐 최종적으로 다른 단자를 빠져나가면서 일으키는 주울(joule) 열 로 인해, 취약한 곳에서 정션 스파이킹(junction spiking) 또는 산화막 균열 현상 등을 일으키기 때문이다.
따라서, 반도체 소자의 주변영역에는 정전기로부터 반도체 소자를 보호하기 위하여 ESD 보호회로가 구비되어야 하며, 또한 정전기 보호 회로는 반도체 메모리 소자와 같은 반도체 장치의 설계시, 정전기에 의한 제품 파괴 또는 제품의 열화를 보호하기 위해 칩 내부 회로와 외부 입/출력 핀이 연결되는 패드 사이에 형성됨이 일반적이다.
종래에는 ESD 보호소자가 BJT(Bipolar Junction Transistor) 또는 다이오드로 구성되었으나, 최근에는 게이트가 접지된 NMOS (GGNMOS : Grounded Gate NMOS) 로 구성되었다.
GGNMOS 트랜지스터는 게이트가 접지된 트랜지스터로서, 통상적인 MOS 트랜지스터처럼 채널형성에 의해 턴온(turn on)되어 동작하는 것이 아니라 브레이크 다운(break down) 현상에 의해 내부 npn 구조가 BJT 처럼 동작하여 대량의 전류가 흐르도록 만들어진 소자이다.
즉, GGNMOS 트랜지스터의 드레인은 입출력 패드에 연결되어 있으며, GGNMOS 트랜지스터의 소스는 게이트와 함께 접지단에 연결되어 있다. 이와같은 상태에서 입출력 패드를 통해 대량의 전류가 드레인에 인가되면, 드레인의 접합이 애발렌치 브레이크 다운 현상이 시작된다.
이러한 접합파괴 후에 드레인으로 들어온 전류는 기판쪽으로 흘러들어가 소스 영역으로 빠지게 된다. 이때 기판으로 들어온 전류가 커지면 기판자체의 저항으로 인해 전압차가 발생하며, GGNMOS 트랜지스터의 내부 npn 구조가 마치 BJT(Bipolar Junction Transistor)처럼 동작하여 대량의 전류가 소스를 통해 접지단으로 방전된다.
이때, ESD 보호회로의 소스는 바이폴라 트랜지스터의 에미터(emmitter)에 해당하며, 기판이 베이스(base)에 해당하며, 드레인이 콜렉터(collector)에 해당한다.
도1은 종래기술에 따라 이러한 GGNMOS 트랜지스터를 이용한 정전기 보호회로를 구비한 반도체 소자의 단면을 도시한 도면으로, n 채널 트랜지스터가 형성된 영역, p 채널 트랜지스터가 형성된 영역 및 EDS 보호회로 영역이 각각 도시되어 있다.
이하에서는 도1을 참조하여 종래기술을 설명한다.
도1에 도시된 구조는 NMOS 소자가 형성되는 영역(n 채널 LDD 영역), PMOS 소자가 형성되는 영역(p 채널 LDD 영역), ESD 보호회로가 형성되는 영역(ESD 보호영역)으로 나뉘어져 있으며, 반도체 소자의 코어영역, 주변회로 영역 및 ESD 보호회로 영역 모두에 LDD 구조가 채용된 소자가 사용되고 있음을 알 수 있다.
이를 참조하면, 반도체 기판(11)에는 활성영역과 필드영역의 정의하는 소자분리막(12)이 형성되어 있으며 반도체 기판에는 p웰 및 n웰이 형성되어 있다.
NMOS 영역 및 PMOS 영역에는 스페이서(15)를 구비한 게이트 전극(14)이 도시되어 있으며, ESD 보호영역에도 NMOS 트랜지스터가 도시되어 있다.
ESD 보호회로로는 NMOS 소자 또는 PMOS 소자가 사용될 수 있으며, 도1에는 NMOS 소자를 ESD 보호회로 사용하는 경우를 도시하였다. 도1에서 미설명 부호 '13'은 게이트 절연막을 나타낸다.
종래에는 도1에 도시된 바와같이 반도체 소자의 코어영역, 주변회로 영역 및 ESD 보호회로 영역 모두에 LDD 구조가 채용된 소자가 사용되고 있다.
즉, NMOS 소자의 경우, n 채널 LDD 구조를 채용하고 있으며, PMOS 소자의 경우엔 p 채널 LDD 구조를 채용하고 있다. 또한, ESD 보호회로 역시 NMOS 소자를 사용하는 경우에는, n 채널 LDD 구조가 채용된 소자를 사용하고 있다.
ESD 보호회로로 사용된 NMOS 소자의 경우, 드레인(drain)은 패드에 연결되어 있으며, 소스(source)는 접지단에 연결되어 있다.
ESD 보호회로 영역에서는 ESD 펄스(pulse)가 칩에 들어왔을 때, 정션 브레이크다운(Junction Breakdown)을 통해 내부 npn 구조가 바이폴라 정션 트랜지스터(BJT) 처럼 동작하여 방전패스를 형성하여 과도한 전류가 내부회로로 들어가는 것을 방지하고 있음은 전술한 바와같다.
하지만, 종래기술에서는 ESD 보호회로 영역에서도 도1에 도시된 LDD 구조를 채용하고 있기 때문에 다음과 같은 단점이 있었다.
먼저, ESD 보호영역의 N- 영역(18)이 주율 열에 의해 손상을 받기 쉬우며, 또한 졍선 브레이크다운 전압이 높기때문에, ESD 보호회로가 동작을 시작하는 트리거링 전압(triggering voltage) 역시 높아지게 되어 ESD 특성이 열화되는 단점이 있었다.
또한, ESD 펄스 인가시에, 패드에 연결되어 있는 GGNMMOS 트랜지스터의 드레인 콘택을 통해 짧은 시간동안 많은 양의 전류가 흐르게 되어 콘택 스파이크(contact spike) 등의 손상이 발생하는 문제가 있었다.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, ESD 보호회로 영역에 형성된 트랜지스터의 이온주입 영역을 변경하여 바이폴라 동작을 하는 ESD 회로의 전류이득 값을 높이고, 콘택 스파이크를 억제한 정전기 보호회로 제조방법을 제공함을 그 목적으로 한다.
상기한 목적을 달성하기 위한 본 발명은, 정전기 보호용 모스 트랜지스터 제조방법에 있어서, 제 1 도전형의 웰이 형성된 반도체 기판 상에 소자분리막을 형성하고 정전기 보호용 모스 트랜지스터의 게이트 전극을 패터닝하는 단계; 상기 게이트 전극의 양 측면에 LDD 구조 형성을 위해, 제 2 도전형을 갖으며 저농도인 제 1 이온주입영역을 형성하는 단계; 상기 게이트 전극의 양 측면에 스페이서를 형성하는 단계; 소스/드레인 형성을 위해 상기 게이트 전극의 양 측면에 제 2 도전형을 갖으며 고농도인 제 2 이온주입영역을 형성하는 단계; 상기 게이트 전극을 덮는 층간절연막을 형성하고 상기 층간절연막의 일부를 제거하여 상기 소스/드레인 영역의 일부가 노출되는 콘택홀을 형성하는 단계; 및 상기 노출된 소스/드레인 영역의 일부영역에 대해 제 2 도전형의 저농도 이온주입 공정을 진행하되, 상기 LDD 구조 형성을 위한 이온주입공정 및 상기 소스/드레인 형성을 위한 이온주입공정보다 고에너지를 이용하여 제 2 도전형을 갖으며 저농도인 제 3 이온주입영역을 기판 깊숙히 형성하는 단계를 포함하여 이루어진다.
본 발명에서는 n 채널 또는 p 채널을 사용하는 ESD 보호회로에서 바이폴라 전류이득값을 높이고, 콘택 스파이크에 의한 손상을 억제하며, 패드의 정션 캐패시턴스값을 감소시킴으로써 ESD 특성을 향상시켰다. 이를 위해 본 발명에서는, ESD 보호회로의 소스/드레인에 콘택되는 콘택홀을 형성한 후, 고에너지를 이용한 저농도의 n형 또는 p형 이온주입공정을 진행하여 콘택영역 아래에 저농도의 n형 이온주입영역을 깊숙히 형성시켰다.
이를 통해서 npn bipolar 구조의 base-emmitter 영역을 키울 수 있어, 전류이득값을 증가시킬 수 있었으며, 또한 콘택 아래에 형성된 깊은 n형 이온주입영역에 의해, 콘택 스파이크를 감소 및 졍션 캐패시턴스도 감소효과도 얻을 수 있었다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도2는 본 발명의 일실시예에 따라 형성된 ESD 보호회로의 단면을 도시한 도면으로, 이를 참조하여 본 발명의 일실시예를 설명한다.
먼저, 도2에는 일반 NMOS 소자가 형성되는 영역인 n 채널 LDD 영역과 일반 PMOS 소자가 형성되는 영역인 p 채널 LDD 영역 및 ESD 보호회로가 형성되는 영역이 도시되어 있다.
여기서, ESD 보호회로로는 NMOS 트랜지스터 또는 PMOS 트랜지스터가 사용될 수 있는 바, 도2에는 NMOS 트랜지스터가 ESD 보호회로로 사용되는 경우를 도시하였다.
이러한 것을 참조하여 설명하면 먼저, 반도체 기판(31)의 일정영역에 p웰(32)과 n웰(33)을 형성한다. 즉, 일반 NMOS 소자가 사용되는 영역 및 ESD 보호회로영역에 p웰(32)을 형성하고, 일반 PMOS 소자가 사용되는 영역에는 n웰(33)을 형성한다.
다음으로, 반도체 기판 상에 활성영역과 필드영역을 정의하는 소자분리막(34)을 형성한다. 소자분리막으로는 로코스 기법을 이용한 소자분리막 또는 트렌치를 이용한 트렌치 소자분리막이 적용될 수 있다.
다음으로, 반도체 기판(31) 상에 게이트 절연막(35)과 게이트 폴리실리콘(36)을 적층하여 형성하고, 적절한 마스크를 이용한 패터닝 공정을 진행하여 트랜지스터의 게이트 전극을 형성한다.
다음으로 저농도의 n형 이온주입공정 및 저농도의 p형 이온주입공정을 진행하여, LDD 영역(38, 39, 40)을 형성한다.
이어서, 고농도의 n형 이온주입공정 및 고농도의 p형 이온주입공정을 진행하여 트랜지스터의 소스/드레인 영역(41, 42, 43)을 형성한다. 미설명 부호 '37'은 게이트 스페이서이다.
다음으로 상기 트랜지스터 등을 뒤덮는 절연막(45)을 반도체 기판 상에 형성하고, 절연막의 일부를 식각하여 트랜지스터의 소스/드레인 영역을 노출시키는 콘택홀을 형성한다.
여기까지의 공정은 종래기술과 실질적으로 동일하며, 본 발명에서는 이 이후에 수행되는 고에너지 저농도의 이온주입공정을 통해 ESD 특성을 향상시켰다.
즉, 본 발명에서는 ESD 특성을 향상시키기 위하여, ESD 보호회로 영역에서만 고에너지 저농도의 이온주입공정이 진행되며, 도2에 도시된 ESD 보호회로 영역을 살펴보면, 콘택이 형성되는 영역 아래에, 기판 깊숙히 형성된 저농도의 n형 이온주입영역(44)이 형성되어 있음을 알 수 있다.
도3a는 도2에 도시된 ESD 보호회로 영역을 자세히 확대하여 도시한 도면으로, ESD 보호회로로 NMOS 트랜지스터를 사용하는 경우에, 고에너지를 이용한 저농도 n형 이온주입공정을 진행하여, 콘택이 형성될 영역에 저농도의 n형 이온주입영역 (44)이 기판 깊숙히 형성되어 있음을 알 수 있다. 이때, 저농도의 n형 이온주입영역(44)은 기판 깊숙히 형성되되, p웰(32) 보다는 깊지 않게 형성한다.
그리고, 저농도의 n형 이온주입영역(44)을 형성하기 위해서는 고에너지가 사용되므로, 혹시라도 트랜지스터의 채널영역에 영향을 미칠 수도 있다. 이를 방지하기 위해서는, 실리콘 기판과 콘택 상부까지의 높이를 충분히 높여 고에너지 이온주입공정이 트랜지스터의 채널영역에 미치는 영향을 최소화하는 것이 바람직하다.
도3a에서 ESD 보호회로를 구성하는 NMOS 트랜지스터의 소스/드레인 영역을 자세히 살펴보면 다음과 같다. 게이트 전극에 가까운 쪽에서부터 N-(40), N+(43), N-(44), N+(43) 순서로 이온주입영역이 형성되어 있다.
여기서, ESD 보호회로로 사용되는 NMOS 트랜지스터는 게이트가 접지된 GGNMOS 가 사용되며, GGNMOS 트랜지스터는 내부 pnp 구조가 BJT 처럼 동작하여 대량의 전류를 방전하는 역할을 수행함은 전술한 바와같다.
또한, ESD 보호회로의 소스는 바이폴라 트랜지스터의 에미터(emmitter)에 해당하며, 기판이 베이스(base)에 해당하며, 드레인이 콜렉터(collector)에 해당하는 바, 본 발명의 일실시예에서와 같이 ESD 보호회로용 NMOS 소자의 소스/드레인을 형성하게 되면, npn 바이폴라 구조에서 베이스-에미터 영역이 커지게 되므로, 전류이득(current gain)을 증가시킬 수 있으며, 또한 콘택 아래에 깊숙히 형성된 저농도의 n형 이온주입영역(44)은 정전기 방전시에 콘택 스파이크 현상을 억제할 수 있다.
이외에도, 졍션 캐패시턴스 역시 콘택 아래에 깊숙히 형성된 저농도의 n형 이온주입영역(44)에 대응하는 만큼 감소시킬 수 있는 장점이 있다.
도3b는 ESD 보호회로로 p채널 LDD 구조를 채용한 PMOS 트랜지스터를 사용하는 경우를 자세히 도시한 도면이다.
도3b에 도시된 구조를 형성하는 방법 역시, 도3a에 도시된 구조를 형성하는 방법과 동일하다. 즉, 먼저 반도체 기판(31) 상에 n웰(33)을 형성한 후, 활성영역과 필드영역을 정의하는 소자분리막(34)을 형성한다.
다음으로 게이트 절연막(35)과 게이트 폴리실리콘(36)을 적층형성하고 이를 패터닝하여 게이트 전극을 형성한다. 다음으로 p 채널 LDD용 이온주입영역(39) 형성을 위한 이온주입공정이 진행된 후에, 게이트 전극의 양 측벽에 스페이서(37)가 형성된다.
다음으로 적절한 마스크를 이용하여 트랜지스터의 소스/드레인에 해당하는 고농도의 p형 이온주입영역(42)을 형성하기 위한 이온주입공정이 진행된다. 이어서 상기 결과물을 덮는 절연막 형성공정을 진행한 후에, 절연막의 일정부분을 식각하여 소스/드레인 영역을 노출시키는 콘택홀을 형성한다.
이어서, 도3b에 도시된 바와같이, 고에너지를 이용한 저농도 p형 이온주입공정을 진행하여 콘택이 형성될 영역의 기판 아래에 저농도 p형 이온주입영역(50)을 깊숙히 형성한다.
도3a에 도시된 저농도 저농도 n형 이온주입영역(44)과 마찬가지로, 저농도 p형 이온주입영역(50) 역시 기판 깊숙히 형성하되, n웰(33) 보다 깊게 형성되지는 않는 것이 바람직하다.
본 발명에서는 ESD 보호회로의 소스/드레인을 노출시키는 콘택홀을 형성한 후, 고에너지를 이용한 저농도 n형(또는 p형) 이온주입공정을 진행하여 콘택영역 의 기판 하부에 깊숙히 저농도 n형(또는 p형) 이온주입영역을 대칭적으로 형성한다. 물론, ESD 보호회로로 사용되는 GGNMOS 트랜지스터의 드레인은 패드에 연결되며, 소스는 파워라인에 연결된다.
본 발명에서는 이와같이 깊게 형성된 저농도 n형(또는 p형) 이온주입영역을 통해, 전류이득값을 증가시킬 수 있으며, 콘택 스파이크 현상의 억제 및 졍선 캐패시턴스도 감소시킬 수 있었다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명을 반도체 소자의 ESD 보호회로에 적용할 경우, 깊게 형성된 저농도 n형(또는 p형) 이온주입영역을 통해 전류이득 값을 증가시킬 수 있으며, 콘택 스파이크 현상의 억제 및 졍선 캐패시턴스도 감소시킬 수 있기 때문에 소자의 ESD 특성이 향상되는 장점이 있다.
도1은 종래기술에 따른 정전기 보호회로의 구조를 도시한 단면도,
도2는 본 발명의 일실시예에 따라 형성된 정전기 보호회로의 단면을 도시한 단면도,
도3a는 본 발명의 일실시예에 따른 N-채널 정전기 보호회로의 단면을 도시한 단면도면,
도3b는 본 발명의 일실시예에 따른 P-채널 정전기 보호회로의 단면을 도시한 단면도면.
*도면의 주요부분에 대한 부호의 설명*
31 : 기판 32 : p 웰
33 : n 웰 34 : 소자분리막
35 : 게이트 절연막 36 : 게이트 폴리
37 : 스페이서 38 : n형 LDD 영역
39 : p형 LDD 영역 40 : n형 LDD 영역
41 : n형 소스/드레인 42 : p형 소스/드레인
43 : 고농도 n형 영역 44 : 저농도 n형 영역
45 : 층간절연막 50 : 저농도 p형 영역

Claims (4)

  1. 정전기 보호용 모스 트랜지스터 제조방법에 있어서,
    제 1 도전형의 웰이 형성된 반도체 기판 상에 소자분리막을 형성하고 정전기 보호용 모스 트랜지스터의 게이트 전극을 패터닝하는 단계;
    상기 게이트 전극의 양 측면에 LDD 구조 형성을 위해, 제 2 도전형을 갖으며 저농도인 제 1 이온주입영역을 형성하는 단계;
    상기 게이트 전극의 양 측면에 스페이서를 형성하는 단계;
    소스/드레인 형성을 위해 상기 게이트 전극의 양 측면에 제 2 도전형을 갖으며 고농도인 제 2 이온주입영역을 형성하는 단계;
    상기 게이트 전극을 덮는 층간절연막을 형성하고 상기 층간절연막의 일부를 제거하여 상기 소스/드레인 영역의 일부가 노출되는 콘택홀을 형성하는 단계; 및
    상기 노출된 소스/드레인 영역의 일부영역에 대해 제 2 도전형의 저농도 이온주입 공정을 진행하되, 상기 LDD 구조 형성을 위한 이온주입공정 및 상기 소스/드레인 형성을 위한 이온주입공정보다 고에너지를 이용하여 제 2 도전형을 갖으며 저농도인 제 3 이온주입영역을 기판 깊숙히 형성하는 단계
    를 포함하여 이루어지는 정전기 보호용 모스 트랜지스터 제조방법.
  2. 제 1 항에 있어서,
    상기 제 3 이온주입영역을 형성하는 단계에서,
    상기 제 3 이온주입영역은 상기 웰 보다는 얕게 형성되는 것을 특징으로 하는 정전기 보호용 모스 트랜지스터 제조방법.
  3. 제 1 항에 있어서,
    상기 절연막의 높이는 상기 제 3 이온주입영역의 깊이에 비례하는 것을 특징으로 하는 정전기 보호용 모스 트랜지스터 제조방법.
  4. 제 1 항에 있어서,
    상기 제 1 도전형과 상기 제 2 도전형은 상보적인 p형 또는 n형인 것을 특징으로 하는 정전기 보호용 모스 트랜지스터 제조방법.
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