KR20060078398A - 반도체 소자 및 그의 형성 방법 - Google Patents

반도체 소자 및 그의 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자 및 그의 형성 방법에 관한 것으로, 본 발명은 특히 고 전압(High Voltage) 정전기 방전(Electrostatic Discharge, 이하 ESD) 구조에서 ESD 내성이 감소하는 문제를 방지하기 위하여, 트랜지스터의 드레인 영역과 게이트 사이에 ESD 필드 산화막을 형성함으로써, 누설 전류 및 전류의 유입을 방지할 수 있는 반도체 소자 및 그의 형성 방법에 관한 것이다.

Description

반도체 소자 및 그의 형성 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}
도 1은 종래 기술에 따른 트랜지스터를 도시한 단면도.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자 및 그의 형성 방법을 도시한 단면도들.
본 발명은 반도체 소자 및 그의 형성 방법에 관한 것으로, 특히 고 전압 정전기 방전 구조에서 ESD 내성이 감소하는 문제를 방지하기 위하여, 트랜지스터의 드레인 영역과 게이트 사이에 ESD 필드 산화막을 형성함으로써, 누설 전류 및 전류의 유입을 방지할 수 있는 반도체 소자 및 그의 형성 방법에 관한 것이다.
도 1은 종래 기술에 따른 트랜지스터를 도시한 단면도이다.
반도체 기판(10) 내에 깊은 N 웰 영역(20), 웰 영역(30) 및 불술물 영역(40)이 형성되어 있고, 상부에는 게이트(80)를 중심으로 양측에 소스/드레인 영역(50, 55)이 형성되어 있다.
일반적으로, 상기와 같은 반도체 소자가 정전기 방전에 노출되었을 때 내부 회로가 손상을 받게 되어 소자가 오동작하거나 신뢰성에 문제가 발생하게 된다.
이러한 내부회로 손상은 정전기 방전 때 입력단자를 통해 주입된 전하가 내부회로를 거쳐 최종적으로 다른 단자로 빠져나가면서 일으키는 주울(joule) 열로 인해 취약한 곳에서 접합 스파이킹(Junction Spiking), 산화막 파열(Rupture) 현상등을 일으키기 때문에 발생한다.
이를 해결하기 위해서는 정전기 방전 때 주입된 전하가 내부회로를 통해 빠져나가기 전에 입력단에 주입된 전하를 곧바로 전원공급 단자쪽으로 방전시킬수 있는 정전기 방지용 회로를 삽입하여야만 정전기 방전으로 인한 반도체 소자의 손상을 방지할 수 있게 된다.
그러나, 고 전압의 정전기 방지용 게이트의 구조는 에지 부분에 전류가 흐르는 영역의 열확산 밀도가 높아져서 ESD 내성이 감소하는 문제가 발생한다.
또한, 반도체 소자가 고집적화될수록 게이트의 폭이 줄어들게 되므로 전류가 흐르는 드레인 영역이 더욱 감소하게 되어 누설전류 특성이 나타나고 전하유입에 의하여 소자의 신뢰성이 떨어지는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 본 발명은 트랜지스터의 드레인 영역과 게이트 사이에 ESD 필드 산화막을 형성함으로써, 고 전압 정전기 방전 구조에서 ESD 내성을 증가 시킬 수 있는 반도체 소자 및 그의 형성 방법을 제공하는 것을 그 목적으로 한다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 반도체 소자는 반도체 기판 상에 구비된 게이트와,
상기 게이트 하부 에지부 일 측에 접합되고 소스 영역과,
상기 게이트 하부 에지부 타 측에 접합되는 드레인 영역 및
상기 게이트 및 드레인 영역 사이에 구비되는 ESD 필드 산화막을 포함하는 것을 특징으로 한다.
아울러, 본 발명에 따른 반도체 소자의 형성 방법은,
반도체 기판의 활성영역에 웰 영역을 형성하는 단계와,
게이트 예정 영역의 양측 상기 웰 영역에 불순물 주입 영역을 형성하는 단계와,
상기 불순물 주입 영역 중 게이트와 접합될 일측에 ESD 필드 산화막을 형성하는 단계와,
상기 게이트 예정 영역에 게이트를 형성하는 단계 및
상기 ESD 필드 산화막과 인접한 불순물 주입 영역에 드레인 영역을 형성하고, 타측의 불순물 주입 영역에는 소스 영역을 형성하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자 및 그의 형성 방법을 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(100)에 깊은 불순물 주입 영역(120)을 형성 한다. 이때, 본 발명의 일 실시예로 P형 불순물을 주입하여 N형 웰을 형성하는 것으로 한다. 여기에서, 깊은 N 웰(Deep N Well : DNW) 영역은 반도체 소자간의 크로스 토크(Cross talk)를 방지하는 목적으로 사용된다.
다음에는, 활성영역을 정의하는 소자분리막(미도시)을 형성한 후 깊은 불순물 주입 영역(120) 상부에 웰 영역(130)을 형성한다. 이때, 반도체 기판(100) 상에 패드 산화막을 형성한 후 소자분리 마스크를 이용한 식각 공정으로 트렌치를 형성하고 상기 트렌치 내에 HDP 산화막을 매립하여 소자분리막을 형성한다. 다음에는, 패드 산화막을 제거한 후 반도체 기판 표면에 버퍼 산화막을 형성하고 N형 불순물 임플란트 공정을 수행하여 P 웰을 형성하는 것이 바람직하다.
도 2b를 참조하면, 게이트 예정 영역의 양측 상기 웰 영역에 불순물 주입 영역(140)을 형성한다.
도 2c를 참조하면, 불순물 주입 영역(140) 중 게이트와 접합될 일측에 ESD 필드 산화막(190)을 형성한다. 이때, ESD 필드 산화막(190)을 형성하기 전에 반도체 기판 상에 임플란트를 수행하는 단계를 더 포함할 수 있다.
도 2d를 참조하면, 게이트 예정 영역에 게이트를 형성한다. 이때, 게이트 산화막(160) 및 게이트 전극층(165)으로 구비된 게이트 하부의 일측면은 ESD 필드 산화막(190)과 접하도록 형성하는 것이 바람직하다. 이는, 높은 전압이 인가되는 반도체 소자에서 안정적인 ESD 특성을 얻을 수 있도록 하기 위한 것이다.
도 2e를 참조하면, 게이트 전극층(165)의 측벽에 스페이서(170)를 형성하고, ESD 필드 산화막과 인접한 불순물 주입 영역(140)에 드레인 영역(155)을 형성하고, 타측의 불순물 주입 영역(140)에는 소스 영역(150)을 형성한다.
이상에서 설명한 바와 같이, 본 발명은 트랜지스터의 드레인 영역과 게이트 사이에 ESD 필드 산화막을 형성함으로써, 고 전압, 고집적화된 반도체 소자의 게이트에서 누설전류 특성을 감소시키고, 전하유입에 의한 소자의 신뢰성이 저하 문제를 해결할 수 있다. 따라서, 본 발명은 ESD 내성을 증가 시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (3)

  1. 반도체 기판 상에 구비된 게이트;
    상기 게이트 하부 에지부 일 측에 접합되고 소스 영역;
    상기 게이트 하부 에지부 타 측에 접합되는 드레인 영역; 및
    상기 게이트 및 드레인 영역 사이에 구비되는 ESD 필드 산화막을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 반도체 기판의 활성영역에 웰 영역을 형성하는 단계;
    게이트 예정 영역의 양측 상기 웰 영역에 불순물 주입 영역을 형성하는 단계;
    상기 불순물 주입 영역 중 게이트와 접합될 일측에 ESD 필드 산화막을 형성하는 단계;
    상기 게이트 예정 영역에 게이트를 형성하는 단계; 및
    상기 ESD 필드 산화막과 인접한 불순물 주입 영역에 드레인 영역을 형성하고, 타측의 불순물 주입 영역에는 소스 영역을 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  3. 제 2 항에 있어서,
    상기 ESD 필드 산화막을 형성하기 전에 임플란트 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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* Cited by examiner, † Cited by third party
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CN111370405A (zh) * 2020-04-21 2020-07-03 伟芯科技(绍兴)有限公司 一种全压esd结构和实现方法

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