KR100235970B1 - 반도체 소자의 정전기 방지용 트랜지스터 제조방법 - Google Patents
반도체 소자의 정전기 방지용 트랜지스터 제조방법 Download PDFInfo
- Publication number
- KR100235970B1 KR100235970B1 KR1019970026830A KR19970026830A KR100235970B1 KR 100235970 B1 KR100235970 B1 KR 100235970B1 KR 1019970026830 A KR1019970026830 A KR 1019970026830A KR 19970026830 A KR19970026830 A KR 19970026830A KR 100235970 B1 KR100235970 B1 KR 100235970B1
- Authority
- KR
- South Korea
- Prior art keywords
- field oxide
- gate electrode
- transistor
- semiconductor device
- electrostatic discharge
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title abstract description 6
- 239000004065 semiconductor Substances 0.000 claims abstract description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims description 8
- 238000009792 diffusion process Methods 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 5
- 239000012535 impurity Substances 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 4
- 150000002500 ions Chemical class 0.000 claims description 2
- 238000002955 isolation Methods 0.000 claims description 2
- 230000005611 electricity Effects 0.000 abstract description 5
- 230000003068 static effect Effects 0.000 abstract description 5
- 230000006378 damage Effects 0.000 abstract description 4
- 238000007599 discharging Methods 0.000 abstract description 2
- 238000005516 engineering process Methods 0.000 abstract 1
- 230000015556 catabolic process Effects 0.000 description 6
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 반도체 소자의 정전기 방지용 트랜지스터 제조방법에 관한 것으로, 반도체 소자가 정전기 방전에 노출되었을 때 입력단자로부터 주입된 전하가 내부회로를 통해 방전되기 전에 전원공급 단자쪽으로 방전시킬 수 있는 정전기 방지용 회로 즉, 다결정 실리콘막으로 구성된 필드산화막 게이트 트랜지스터를 형성하여 정전기 방전을 방지함으로써 소자의 파괴를 방지하여 반도체 소자의 신뢰성을 향상 시킬 수 있는 기술에 관한 것이다.
Description
본 발명은 반도체 소자의 정전기 방지용 트랜지스터의 제조방법에 관한 것으로, 특히 반도체 소자가 정전기 방전(electrostatic discharge)등에 직접 노출되었을 때 소자가 파괴되는 현상을 방지하기 위해 턴온(turn on)전압이 낮은 특성을 갖는 다결정 실리콘막을 이용하여 필드산화막 게이트 트랜지스터를 형성함으로써 반도체 소자의 신뢰성을 향상시키는 기술에 관한 것이다.
일반적으로, 반도체 소자가 정전기 방전에 노출되었을 때 내부회로가 손상을 받게되어 소자가 오동작하거나 신뢰성에 문제가 발생하게 된다.
이러한 내부회로 손상은 정전기 방전때 입력단자를 통해 주입된 전하가 내부 회로를 거쳐 최종적으로 다른 단자로 빠져나가면서 일으키는 주울(joule)열로 인해 취약한 곳에서 접합 스파이킹(Junction Spiking), 산화막 파열(Rupture) 현상등을 일으키기 때문이다.
그래서, 이를 해결하기 위해서는 정전기 방전때 주입된 전하가 내부회로를 통해 빠져나가기 전에 입력단에 주입된 전하를 곧바로 전원공급 단자쪽으로 방전시킬수 있는 정전기 방지용 회로를 삽입하여야만 정전기 방전으로 인한 반도체 소자의 손상을 방지할 수 있게 된다.
도1은 일반적인 정전기 방지용 트랜지스터의 등가회로도이다.
입력패드(Input Pad)단으로부터 필드산화막 게이트 트랜지스터(A)와 저항(B), 그리고 산화막 게이트 트랜지스터(C)가 연결되어 접속되어 있다.
먼저, 입력패드단에 하이(H) 전압이 인가되면 (A)노드의 필드산화막 게이트 트랜지스터가 턴온되어 Vss로 전류 패스(path)를 만들어 주며, (B)노드에서는 전압강하 및 접합 브레이크다운(breakdown)을 일으켜 전류를 기판으로(substrate)로 빠지게 하고, (C)노드의 NMOS가 펀치쓰루를 일으켜 Vss쪽으로 전류가 빠져 최종적으로 입력단의 게이트에는 하이(H) 전압이 거의 인가되지 않도록 막아주게 된다.
도2는 일반적인 정전기 방지용 트랜지스터의 공정단면도이다.
먼저, 반도체 기판의 P-웰영역(1)내에 소자분리를 위한 필드산화막(2)과 N형 불순물을 이온주입하여 상기 필드산화막(2) 양측에 N+드레인/소오스 고농도 확산영역(3,4)을 형성한다.
그 다음, 상기 필드산화막(2)과 드레인/소오스 고농도 확산영역(3,4) 상부에 절연막(5) 및 금속으로 구성된 게이트전극(6)을 형성한다.
상기와 같이 종래 기술에 따르면, 반도체 소자의 입력단자에 정전기가 방전 되었을 때 대부분의 정전기 전하들이 필드산화막 게이트 트랜지스터와 산화막 게이트 트랜지스터를 통해서 대부분 빠져 나가게 된다.
그러나, 이러한 정전기 방지용 트랜지스터가 튼튼하게 설계되어 있지 않거나 제대로 작동되지 않고, 혹은 소자의 기능이 저하되면 정전기 방지용 회로자체가 파괴되거나 전체적으로 효과가 떨어지게 된다.
이 때, 이로 인해 누설전류가 발생됨으로서 오히려 역효과가 나타나 반도체 소자의 신뢰성에 심각한 영향을 줄수 있음으로 필드산화막 게이트 트랜지스터의 역할이 중요시된다.
특히, 전하주입시 파워 라인(line)으로 빼주는 능력은 상기 필드산화막 게이트 트랜지스터의 폭에 비례한다. 그래서, 설계할때에 가능한 크게 설계하게 된다.
그러나, 소자의 밀도가 커지고 최소 선폭이 점점 작아지면서 필드산화막 게이트 트랜지스터가 방전 능력보다는 필드산화막 게이트 트랜지스터가 턴-온 되기 직전 까지의 물리적인 변수가 더욱 커지는 경우가 발생되어 크게 설계된 필드산화막 게이트 트랜지스터를 사용하였더라도 만족할 만한 결과를 얻지못하게 된다.
따라서, 이러한 변수를 좌우하게 되는 것은 필드산화막 게이트 트랜지스터의 턴-온 전압이 관건이 되는데, 통상적으로 쓰이는 메탈 게이트 필드산화막 트랜지스터의 턴-온 전압은 수십 볼트(V)에 이르기 때문에 효과가 떨어지게 된다.
또한, 턴-온 전압을 낮추기 위해 다결정 실리콘을 사용하게 되는데, 게이트 전압이 상승할 때 필드산화막 트랜지스터의 게이트와 소오스 영역의 겹치는 부분에서 산화막 브레이크다운이 발생하는 문제점이 있다.
이에, 본 발명은 상기한 문제점을 해결하기 위한 것으로 턴-온 전압이 낮은 특성을 갖는 다결정 실리콘막을 필드산화막 게이트 트랜지스터로 사용하여 필드산화막 상부에 어긋나게 형성하되 필드산화막 게이트 트랜지스터의 드레인영역과는 접하게 형성하고, 소오스 영역과는 접히지 않게 형성함으로써 산화막 브레이크다운 현상을 방지하여 소자의 신뢰성을 향상시키는 반도체 소자의 정전기 방지용 트랜지서터의 제조방법을 제공하는 데 그 목적이 있다.
제1도는 일반적인 정전기 방지용 트랜지스터의 등가회로도.
제2도는 일반적인 정전기 방지용 트랜지스터의 공정단면도.
제3도은 본 발명에 따른 정전기 방지용 트랜지스터의 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
1, 11 : 웰영역 2, 13 : 필드산화막
3, 15 : 고농도 드레인 확산영역 4, 17 : 고농도 소오스 확산영역
5, 21 : 절연막 6, 19 : 제1게이트전극
23 : 제2게이트전극
상기 목적을 달성하기 위해 본 발명에 따른 반도체 소자의 정전기 방지용 트랜지스터의 제조방법은 반도체 기판에 웰영역을 형성하는 공정과, 상기 웰영역에 소자분리를 위한 필드산화막을 형성하는 공정과, 상기 필드산화막 양측에 불순물 이온주입하여 고농도의 드레인/소오스 확산 영역을 형성하는 공정과, 상기 필드산화막 상부에 제1게이트전극을 형성하되 제1게이트전극의 일측이 드레인영역과 접하게 형성하고, 제1게이트전극의 타측이 소오스영역과 접하지 않게 형성하는 공정과, 상기 구조의 전표면에 절연막패턴을 형성하는 공정과, 상기 구조의 전표면에 제2게이트전극을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 정전기 방지용 트랜지스터의 제조방법에 대하여 상세히 설명을 하기로 한다.
도3은 본 발명에 따른 정전기 방지용 트랜지스터의 공정단면도이다.
먼저, 반도체 기판의 P-웰영역(11)내에 소자분리를 위한 필드산화막(13)과 N형 불순물을 이온주입하여 상기 필드산화막(13) 양측에 N+드레인/소오스 고농도 확산영역(15,17)을 형성한다.
그 다음, 상기 필드산화막(13) 상부에 제1게이트전극(19)으로 다결정 실리콘 막을 형성하되 상기 제1게이트전극(19)의 드레인영역(15)을 접하게 형성하고, 제1게이트전극(19)의 소오스영역(17)에는 접하지 않게 형성한다.
여기서, 상기 필드산화막(13) 상부에 제1게이트전극(19)을 형성함으로써 상기 게이트영역/소오스영역(15,17)에는 동일한 전압이 걸리게 되어 산화막 브레이크다운(break down)을 방지하게 된다.
또한, 상기 게이트영역/소오스영역(15,17)에는 게이트단에 걸리는 전압만큼 전압차이가 나기 때문에 브레이크다운을 방지하게 된다.
이 때, 상기 소오스영역(17)은 Vss(Ground) 역할을 하게 된다.
다음, 상기 구조의 전표면에 절연막패턴(21)과 금속막 재질의 제2게이트전극(23)을 형성한다.
이 때, 상기 제2게이트전극(23)은 제1게이트전극(19)과 접속되어 있다.
여기서, 상기 제2게이트전극(23)을 금속으로 형성함으로서 통상의 필드산화막 게이트 트랜지스터의 턴-온 전압 보다 훨씬 낮은 턴-온 전압을 갖는 필드산화막 트랜지스터를 형성하게 되어 정전기 발생시 초기의 정전기를 제거할 수 있음으로 면역성이 높은 소자를 얻을 수 있게 된다.
즉, 정전기 방전때 주입된 전하가 내부회로를 통해 빠져나가기 전에 입력단에 주입된 전하를 곧바로 전원공급 단자쪽으로 방전시킬수 있는 정전기 방지용 회로를 형성하여 정전기 방전으로 인한 반도체 소자의 손상을 방지할 수 있게 된다.
상기한 바와같이 본 발명에 따르면, 반도체 소자가 정전기 방전에 노출되었을 때 입력단자로 부터 주입된 전하가 내부회로를 통해 방전되기 전에 전원공급 단자쪽으로 방전시킬 수 있는 정전기 방지용 회로 즉, 다결정 실리콘막으로 구성된 필드산화막 게이트 트랜지스터를 형성함으로써 산화막의 브레이크다운을 방지함으로써 반도체 소자의 신뢰성을 향상시키는 이점이 있다.
Claims (4)
- 반도체 기판에 웰영역을 형성하는 공정과, 상기 웰영역에 소자분리를 위한 필드산화막을 형성하는 공정과, 상기 필드산화막 양측에 불순물 이온주입하여 고농도의 드레인/소오스 확산영역을 형성하는 공정과, 상기 필드산화막 상부에 제1게이트전극을 형성하되 제1게이트전극의 일측이 드레인영역과 접하고, 제1게이트전극의 타측이 소오스영역과 접하지 않게 형성하는 공정과, 상기 구조의 전표면에 절연막패턴을 형성하는 공정과, 상기 구조의 전표면에 제2게이트전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 정전기 방지용 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 제1게이트전극은 다결정 실리콘막으로 형성된 것을 특징으로 하는 반도체 소자의 정전기 방지용 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 제2게이트전극은 금속막으로 형성된 것을 특징으로 하는 반도체 소자의 정전기 방지용 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 제2게이트전극은 상기 필드산화막 상부의 제1게이트전극과 접속되어 있는 것을 특징으로 하는 반도체 소자의 정전기 방지용 트랜지스터의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970026830A KR100235970B1 (ko) | 1997-06-24 | 1997-06-24 | 반도체 소자의 정전기 방지용 트랜지스터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970026830A KR100235970B1 (ko) | 1997-06-24 | 1997-06-24 | 반도체 소자의 정전기 방지용 트랜지스터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990003039A KR19990003039A (ko) | 1999-01-15 |
| KR100235970B1 true KR100235970B1 (ko) | 1999-12-15 |
Family
ID=19510932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970026830A KR100235970B1 (ko) | 1997-06-24 | 1997-06-24 | 반도체 소자의 정전기 방지용 트랜지스터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100235970B1 (ko) |
-
1997
- 1997-06-24 KR KR1019970026830A patent/KR100235970B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990003039A (ko) | 1999-01-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4401500B2 (ja) | 静電放電における寄生バイポーラ効果を低減する半導体装置および方法 | |
| US20110241731A1 (en) | Electro Static Discharge Clamping Device | |
| US6884688B2 (en) | Method for producing a MOS transistor and MOS transistor | |
| KR100235970B1 (ko) | 반도체 소자의 정전기 방지용 트랜지스터 제조방법 | |
| KR100258363B1 (ko) | 반도체 소자의 정전기 방지용 트랜지스터 제조방법 | |
| KR0171107B1 (ko) | Esd 입력부 보호회로 및 그 제조방법 | |
| KR100661671B1 (ko) | 플래쉬 메모리 소자의 정전기 방전 보호 회로 | |
| KR0186179B1 (ko) | 이에스디 보호회로 | |
| KR100612948B1 (ko) | 낮은 항복전압을 갖는 정전기 보호회로의 트랜지스터 | |
| KR100494143B1 (ko) | 반도체장치의 필드트랜지스터 구조 | |
| KR100305013B1 (ko) | 정전기 보호소자를 구비하는 반도체소자 | |
| JP2001308200A (ja) | 半導体集積回路 | |
| KR100236327B1 (ko) | 이에스디(esd) 보호회로 | |
| KR100271090B1 (ko) | 반도체 장치의 정전기 보호소자 및 그의 형성방법 | |
| KR100211537B1 (ko) | 정전기 방지기능을 갖는 트랜지스터 및 그 제조방법과 이를 이용한 데이타 출력버퍼 | |
| US20020005526A1 (en) | Electrostatic discharge protective structure and a method for producing it | |
| KR100353817B1 (ko) | 실리사이드 형성에 따른 정전방전 보호 소자의 특성저하를 방지할 수 있는 반도체 장치 및 그 제조 방법 | |
| KR100237626B1 (ko) | 정전방전 방지회로의 바이폴라 트랜지스터 및 제조방법 | |
| KR100494343B1 (ko) | 반도체 소자의 필드 트랜지스터 제조 방법 | |
| KR19980058420A (ko) | 반도체 소자의 정전기 방지 회로 | |
| KR100685603B1 (ko) | 플래쉬 메모리 소자의 정전기 방전 보호 회로 | |
| KR20060078398A (ko) | 반도체 소자 및 그의 형성 방법 | |
| KR19980056180A (ko) | 반도체 소자 및 그의 제조방법 | |
| KR20000027648A (ko) | 정전기 보호회로 | |
| KR19990043130A (ko) | 정전기 방지기능을 갖는 반도체집적회로의 입출력버퍼 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20070827 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |