KR19990043130A - 정전기 방지기능을 갖는 반도체집적회로의 입출력버퍼 - Google Patents

정전기 방지기능을 갖는 반도체집적회로의 입출력버퍼 Download PDF

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KR19990043130A
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박근우
김기형
윤건상
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김영환
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Abstract

본 발명은 정전기 방지기능을 갖는 입출력버퍼에 관한 것으로서, 본 발명의 목적은 정전기에 의한 턴온작동되어 과도한 전류의 집중적 흐름으로 드레인영역의 실리콘격자에 발생되는 결함을 방지할 수 있도록 한 정전기 방지기능을 갖는 입출력버퍼에 관한 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 전원공급단자와 접지단자 사이에 직렬로 접속되어 게이트에서 풀업드라이버 신호를 수신하는 제1NMOSFET와 게이트에 풀다운드라이버 신호를 수신하는 제2NMOSFET에 의해 형성되고 제1NMOSFET와 제2NMOSFET사이의 공통 접합노드가 반도체 집적회로 디바이스의 출력단자에 접속되는 본딩패드에 접속되어 이루어진 입출력버퍼에 있어서, 상기 제1NMOSFET의 게이트와 공통 접합노드사이에 게이트가 접지된 제3NMOSFET를 더 포함하여 이루어져 음의 정전기가 유입될 경우 제3NMOSFET가 턴온됨으로서 제1NMOSFET가 턴온되는 것을 방지하여 바이폴라동작을 행하여 발열에 의한 실리콘 격자의 결함을 방지하게 된다.

Description

정전기 방지기능을 갖는 반도체집적회로의 입출력버퍼
본 발명은 정전기 방지기능을 갖는 반도체집적회로의 입출력버퍼에 관한 것으로서, 보다 상세하게는 정전기에 의한 턴온작동되어 과도한 전류의 집중적 흐름으로 드레인영역의 실리콘격자에 발생되는 결함을 방지할 수 있도록 한 정전기 방지기능을 갖는 반도체집적회로의 입출력버퍼에 관한 것이다.
도1은 본 발명과 관련된 일반적인 입출력버퍼를 나타낸 회로도이다.
입출력버퍼는 전원공급단자(Vcc)와 접지단자(Vss) 사이에 접속된 직렬회로는 갖는데 이는 게이트에서 풀업드라이버(10) 신호를 수신하는 제1NMOSFET(Q1)와 게이트에 풀다운드라이버(20) 신호를 수신하는 제2NMOSFET(Q2)에 의해 형성된다. 이들 2개의 제1NMOSFET와 제2NMOSFET사이에는 정해진 공통 접합노드(N)를 반도체 집적회로 디바이스의 출력단자에 접속되어 있는 본딩패드(P)에 접속된다.
위와 같이 이루어진 입출력버퍼의 작동을 상세히 설명하면 다음과 같다. 풀업드라이버(10) 신호가 고 레벨 상태이고 풀다운드라이버(20) 신호가 저 레벨 상태인 경우 제1NMOSFET(Q1)는 턴온되고, 제2NMOSFET(Q2)는 턴오프 상태가 되어 제1NMOSFET(Q1)에 의해 출력되는 데이터는 고 레벨 상태가 된다.
반대로 풀업드라이버(10) 신호가 저 레벨 상태이고 풀다운드라이버(20) 신호가 고 레벨 상태인 경우 제1NMOSTFET(Q1)는 턴오프 상태로 바뀌고 제2NMOSFET(Q2)는 턴온 상태로 바뀌어서 제2NMOSFET(Q2)에 의해 출력된 데이터가 저 레벨이 된다.
그러나 소형화의 추세에 따른 반도체 집적회로 디바이스에서 소자내의 핫캐리어(hot carrier)에 의한 열화를 방지하기 위해 디바이스는 희박하게 도프된 드레인(LDD) 구조물로 형성된다. 다시말하면 도2에 도시된 이러한 형태의 MOSFET에서는 도2에 도시된 바와 같이 게이트전극(40)이 P형 반도체기판(50)상에 형성되는데 이들 사이에 게이트산화막(42)이 배치되어 있고, 게이트전극(40)의 양측면에 N+확산층에 의해 구성된 드레인/소오스(30) 영영이 형성된다.
다시말하면 도2에 도시된 LDD구조물을 갖고 있는 MOSFET를 나타낸 단면도에서와 같이 LDD구조물의 MOSFET에서는 드레인(30)에 정전기와 같은 고 전압이 인가되면, 드레인(30)과 게이트(40) 전극근처 에벌런치 파괴가 발생되고 정공들이 P형 반도체기판(50)내로 주입된다. 결과적으로 반도체기판(50)의 전위가 상승하여 소오스영역과 반도체기판(50) 사이의 영역이 순방향으로 바이어스되고 전자들이 소오스 영역으로부터 기판(50)내로 주입된다. 따라서 MOSFET가 거의 부저항 근처의 상태에서 동작하고 과전류(IDS)가 드레인(30) 영역내로 흐르므로 이 드레인(30) 영역은 고 저항값으로 인한 열이 발생되어 도2에 도시된 바와 같이 열발생등고선에 따라 실리콘격자가 파괴되는 것을 알 수 있다.
즉, 도3에 도시된 시뮬레이션 그래프에서와 같이 VDS의 전압에 대한 IDS의 전류흐름을 나타낸 그래프에서 게이트에 가해지는 전압이 일정할 때 VDS의 전압이 증가하다 어느 값이상치가 되면 갑자기 큰 IDS가 흐르는 것을 볼 수 있다. 이때 과도한 전류의 흐름으로 실리콘 도2에서와 같이 열이 발생하여 실리콘격자가 파괴된다.
도4는 과전류에 의해 파괴된 실리콘 격자부위에서 GIDL전류가 발생하는 상태를 나타낸 단면도로서 스탠바이 상태에서 게이트(40)전위가 Vss이며 드레인(30) 전위가 높을 때 공핍영역(D)이 발생하여 여기서 발생되는 전자(electron)와 홀(hole)쌍이 각각 드레인(30)영역과 기판(50)으로 빠지는 GIDL전류가 발생되고 있음을 알 수 있다.
위와 같이 제1NMOSFET(Q1)와 제2NMOSFET(Q2)로 이루어진 DRAM외부에 빠른 시간내에 전압을 전달하기 위해 폭이 매우 큰 FET를 사용되고 있어 음의 정전기가 유입되었을 경우 제1,2NMOSFET(Q1)(Q2)는 턴온되어 많은 전류가 흐르게 되는데 이러한 현상은 제1NMOSFET(Q1)와 제2NMOSFET(Q2)의 Vcc, Vss로 연결되는 부분(Drain)에서 발생되며 이들 FET의 게이트전위가 Vss이고 드레인부분의 전위가 높을 때 GIDL(Gate Induced Drain Leakagee) 전류가 발생하여 칩의 스탠바이 전류특성에 문제가 발생된다는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 음의 정전기 유입시 MOSFET를 턴온되지 못하게 하여 드레인의 접합 항복전압 이전에 바이폴라 동작을 시작하도록 하여 양의 정전기가 유입된 상황과 유사하도록 하여 실리콘 격자의 결함을 방지하도록 하는 정전기 방지기능을 갖는 입출력버퍼를 제공함에 있다.
도1은 일반적인 반도체집적회로의 입출력버퍼를 나타낸 회로도이다.
도2는 LDD구조물을 갖고 있는 MOSFET를 나타낸 단면도이다.
도3은 게이트전압의 변화에 따른 VDS와 IDS와의 관계를 나타낸 그래프이다.
도4는 실리콘 격자의 파괴시 GIDL전류의 발생경로를 나타낸 NMOSFET의 단면도이다.
도5는 본 발명에 따른 정전기 방지기능을 갖는 입출력버퍼를 나타낸 회로도이다.
도6은 본 발명에 의한 실시예로서 NMOSFET에서의 정전기의 흐름경로를 나타낸 NMOSFET의 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 풀업드라이버 20 : 풀다운드라이버
N : 공통노드 P : 패드
Q1,Q2,Q3 : 제1,2,3NMOSFET
상기와 같은 목적을 실현하기 위한 본 발명은 전원공급단자와 접지단자 사이에 직렬로 접속되어 게이트에서 풀업드라이버 신호를 수신하는 제1MOSFET와 게이트에 풀다운드라이버 신호를 수신하는 제2MOSFET에 의해 형성되고 제1MOSFET와 제2MOSFET사이의 공통 접합노드가 반도체 집적회로 디바이스의 출력단자에 접속되는 본딩패드에 접속되어 이루어진 입출력버퍼에 있어서, 상기 제1MOSFET의 게이트와 공통 접합노드사이에 게이트가 접지된 제3MOSFET를 더 포함하여 이루어진 것을 특징으로 한다.
상기와 같이 이루어진 본 발명의 작동을 설명하면 다음과 같다.
음의 정전기가 본딩패드부에 유입되었을 경우 제3MOSFET의 소오스가 게이트의 전위보다 낮게 되기 때문에 제3MOSFET가 턴온되어 본딩패드부에 유입된 정전기를 접지로 흘려보내기 때문에 제1MOSFET의 턴온되지 않고 바이폴라 트랜지스터의 특성을 보여 큰 발열 없이 유입된 전류를 접지로 흘려보낼 수 있도록 작동된다.
또한 양의 정전지가 유입되었을 경우에는 종래와 같이 소오스의 전위가 게이트보다 높게 되기 때문에 각각의 MOSFET는 턴오프되어 MOS동작을 행하지 않게된다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도5는 본 발명에 따른 실시예로서 음의 정전기가 유입되었을 때 유입된 정전기를 접지로 흘려보내도록 하기 위한 정전기 방지기능을 갖는 입출력버퍼를 나타낸 회로도이다.
도5에 도시된 바와 같이 본 실시예는 전원공급단자(Vcc)와 접지단자(Vss) 사이에 직렬로 제1NMOSFET(Q1)와, 제2NMOSFET(Q2)가 연결된다. 그리고 제1NMOSFET(Q1)의 게이트에는 풀업드라이버(10) 신호를 수신하도록 연결되고, 제2NMOSFET(Q2)의 게이트에는 풀다운드라이버(20) 신호를 수신하도록 연결된다.
또한 제1NMOSFET(Q1)와 제2NMOSFET(Q2)사이에 공통으로 접합된 노드(N)에는 반도체 집적회로 디바이스의 출력단자인 본딩패드(P)에 접속된다.
그리고 본 발명의 핵심인 제3NMOSFET(Q3)가 제1NMOSFET(Q1)와 제2NMOSFET(Q2)사이의 공통노드(N)와 제1NMOSFET(Q1)의 게이트단 사이에 연결되며 게이트는 접지로 연결된다.
본 실시예에서는 제1NMOSFET(Q1)의 게이트와 패드(P)사이에만 제3NMOSFET(Q3)를 추가하여 설치하였는데 음의 정전기에 의한 드레인부의 실리콘격자의 파괴는 제1,2NMOSFET(Q1)(Q2)모두에서 발생되지만 GIDL 전류는 드레인 전위가 높은 제1NMOSFET(Q1)에서만 발생하기 때문에 본 실시예에서는 패드와 제1NMOSFET(Q1)사이에만 제3NMOSFET(Q3)를 추가하였다. 그러나 제2NMOSFET(Q2)의 게이트와 패드사이에 더 추가하여 설치할 수도 있다.
또한 제3NMOSFET(Q3)의 크기는 제1NMOSFET(Q1)의 게이트단과 그라운드 사이에 발생되는 기생 캐패시터를 최소화하여 공통노드(N)에서 보이는 기생 캐패시터 값이 최소화될 수 있도록 한다.
이 값은 제1NMOSFET(Q1)가 바이폴라 동작을 일으킬 수 있는 전압으로 소오스와 드레인 접합인 N+/P접합의 항복전압보다 약 1V 낮은 값으로 설정함이 바람직하다. 일단 바이폴라 동작이 일어나면 입력전압이 낮아져 더 이상의 MOS동작이 일어나지 않기 때문이다.
현재 만들어지는 DRAM들의 접합항복전압은 약 8∼14V로 넓게 분포하고 있어 본 실시예에서는 2ns에 10V를 충전할 수 있는 정도로 설정하였다.
상기와 같이 이루어진 본 실시예의 작동을 설명하면 다음과 같다.
본 실시예에서 추가된 제3NMOSFET(Q3)는 전원이 공급되는 정상동작시에는 게이트가 접지되어 있기 때문에 제3NMOSFET(Q3)가 턴온되기 위해서는 소오스와 드레인부의 전위가 음의 전위값을 가져야 하기 때문에 제3NMOSFET(Q3)는 제1NMOSFET(Q1)의 게이트와 패드를 전기적으로 서로 분리시키게 되어 정상동작시에는 본 회로에 아무런 영향을 미치지 않게 된다.
그러나 무전원상태에서의 정전기 발생시는 제3NMOSFET(Q3)는 유입되는 정전기를 효율적으로 방전시키도록 작동된다.
즉, 양의 정전기가 유입되었을 경우에는 제1,2,3NMOSFET(Q1)(Q2)(Q3)의 각각의 게이트전위가 소오스전위보다 높아지지 않기 때문에 각 FET는 MOS동작이 발생되지 않게 된다.
그러나, 사람에 의한 -2,000V나 기계에 의한 -250V등의 음의 정전기가 패드를 통해 유입되었을 경우에는 제3NMOSFET(Q3)의 게이트전위가 공통노드에 접속된 소오스의 전위보다 높게 되어 제3NMOSFET(Q3)가 턴온되어 제1NMOSFET(Q1)의 게이트전위가 유입된 낮은 음의 정전기의 전위와 비슷한 값을 갖게 되기 때문에 제1NMOSFET(Q1)는 턴온되지 않는다.
위와 같이 패드를 통해 유입된 음의 정전기가 유입된 상태에서 제1NMOSFET(Q1)가 턴온되지 못하면 제1NMOSFET(Q1)는 드레인 접합 항복전압 이전에 패드(P)와 연결된 소오스가 이미터로 기판이 베이스로 드레인이 콜렉터로 작동되는 바이폴라 트랜지스터의 동작을 시작하게 되어 이미터와 베이스사이에는 순방향전압이, 베이스와 콜렉터사이에는 역방향전압이 바이어스 되면서 유입된 음의 정전기는 방전되어 실리콘격자의 결함을 방지할 수 있다.
즉, 도6에 도시된 NMOSFET의 바이폴라 동작시 전류흐름을 나타낸 NMOSFET의 단면도에서 보는 바와 같이 전류(IDS)는 게이트의 표면을 타고 흐르는 것이 아니라 표면적이 넓은 N+영역확산층의 라운딩부분(R)부분으로 흐르기 때문에 동일한 전류가 흐른다고 하더라도 표면을 따라 흐르는 도2에서와 같이 발열이 되지 않으며 실리콘격자의 결함이 발생하지 않게 된다.
또한 본 발명은 일반적인 LDD구조를 갖는 NMOSFET에 적용했으나 DDD구조를 갖을 때에도 동일한 적용을 받는다.
그리고 또다른 방법으로 게이트 폴리에치후 게이트에지의 결함을 보상하기 위한 폴리산화막 공정에서 산화량을 크게하여 게이트와 드레인이 만나서 GIDL조건에서 공핍되는 부분의 산화막층의 두께를 두껍게 하여 동일한 격자 결함이 발생했을 때에서 GIDL전류를 줄여 불량을 방지하도록 하는 방법도 생각할 수 있다.
상기한 바와 같이 본 발명은 음의 정전기에 의한 MOSFET의 턴온 동작으로 드레인부분에서의 과도한 전류의 집중적 흐름으로 실리콘 격자의 결함이 발생되는 것을 음의 정전기 유입시 작동되어 MOSFET의 턴온을 방지하여 바이폴라 트랜지스터의 특성으로 동작되도록 함으로서 과도한 전류가 넓은 부분으로 통전되어 접지로 흐르도록 하여 발열에 의한 실리콘 격자의 결함을 방지할 수 있다는 이점이 있다.
또한 실리콘 격자의 결함을 방지함으로서 실리콘 격자의 결함시 드레인 부분의 전위가 높을 때 발생되는 GIDL전류의 발생을 방지하여 칩의 스탠바이 전류특성을 향상시킬 수 있다는 이점이 있다.

Claims (3)

  1. 전원공급단자와 접지단자 사이에 직렬로 접속되어 게이트에서 풀업드라이버 신호를 수신하는 제1MOSFET와 게이트에 풀다운드라이버 신호를 수신하는 제2MOSFET에 의해 형성되고 제1MOSFET와 제2MOSFET사이의 공통 접합노드가 반도체 집적회로 디바이스의 출력단자에 접속되는 본딩패드에 접속되어 이루어진 입출력버퍼에 있어서,
    상기 제1MOSFET의 게이트와 상기 공통 접합노드사이에 게이트가 접지된 제3MOSFET
    를 더 포함하여 이루어진 것을 특징으로 하는 반도체집적회로의 입출력버퍼
  2. 제1항에 있어서, 상기 제3MOSFET의 크기는
    상기 제1MOSFET가 바이폴라 동작을 일으킬 수 있는 전압 크기인 것을 특징으로 하는 반도체집적회로의 입출력버퍼.
  3. 제2항에 있어서, 상기 바이폴라 동작을 일으킬 수 있는 전압은
    상기 제1MOSFET의 소오스/드레인 접합 항복전압보다 약 1V낮은 값인 것을 특징으로 하는 반도체집적회로의 입출력장치.
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KR100816111B1 (ko) * 2005-06-30 2008-03-21 세이코 엡슨 가부시키가이샤 집적 회로 장치 및 전자 기기

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