JP3992855B2 - 静電気放電保護のための回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は一般的には、電子集積回路に関し、かつより特定的には集積回路のための静電気放電保護回路に関する。
【０００２】
【従来の技術】
半導体産業においては、静電気放電保護（ｅｌｅｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ ｐｒｏｔｅｃｔｉｏｎ：ＥＳＤ）回路を使用することが知られている。ＥＳＤ回路は集積された半導体装置が製造後の日常のプロセスの間に静電気によって破壊されないことを保証する。しかしながら、半導体産業における現行のおよび予見できる傾向は知られたＥＳＤ回路の有効性に悪影響を与えつつある。
【０００３】
例えば、高濃度ドープエピタキシャル（ｅｐｉ）基板は金属酸化物半導体（ＭＯＳ）電界効果トランジスタ（ＦＥＴ）および厚膜フィールド酸化物（ＴＦＯ）装置が電流シャント装置（ｃｕｒｒｅｎｔ ｓｈｕｎｔｉｎｇ ｄｅｖｉｃｅｓ）として作用するのを妨げる。通常の使用においては、高濃度ドープ基板が望ましい。そのような基板は「ラッチアップ（ｌａｔｃｈ−ｕｐ）」の望ましくない発生を低減する。ラッチアップの間に、２つの相補ＭＯＳＦＥＴによって形成される２つの寄生バイポーラトランジスタはフィードバックループを生成する。該フィードバックループにおいては、第１の寄生バイポーラ装置のベースはまた第２の装置のコレクタである。逆に、第２の装置のベースは第１の装置のコレクタである。これらのトランジスタの双方が導通している場合、多量の電流が２つの電源の間に流れる可能性がある。前記２つのトランジスタの端子の１つに加えられる高電流事象は２つの寄生トランジスタが導通するようにさせる。高濃度ドープエピタキシャル基板は前記基板および、従って、一方の装置のベースおよび他方の装置のコレクタを接地することにより前記フィードバックループを切断するよう作用する。
【０００４】
シート抵抗（ｒｈｏ）を低減するためにサリサイド（ｓａｌｉｃｉｄｅ）接合層を使用することもまた知られたＥＳＤ回路の有効性を低下させる。ここで、いくつかのＭＯＳＦＥＴまたは単一のＭＯＳＦＥＴを形成するいくつかのフィンガがＥＳＤ保護を提供するために寄生バイポーラ装置として作用する。そのようなＥＳＤ装置は寄生バイポーラトランジスタの「スナップバック（ｓｎａｐ−ｂａｃｋ）」電流−電圧特性に依存する。この場合、電流はあるコレクタ−エミッタ電圧、Ｖｔ１、においてバイポーラトランジスタを通って流れ始める。その後、コレクタ−エミッタ電圧は電流が増大するに応じて低減し、Ｖｔ１から「スナップバック」することになる。その後、この傾向は逆転し、電流が上昇するに応じてコレクタ−エミッタ電圧も上昇するようにさせる。結局、前記バイポーラトランジスタは他の特定のコレクタ−エミッタ電圧、Ｖｔ２、において動作しなくなる。前記サリサイド層の低い抵抗は最終的なブレイクダウン電圧、Ｖｔ２、を初期電圧、Ｖｔ１、より低くなるようにさせる。そのような関係は第１のＭＯＳＦＥＴまたはＭＯＳＦＥＴの第１のフィンガが第２のＭＯＳＦＥＴがターンオンする電圧より低い電圧でブレイクダウンするようにさせる。その結果、前記ＭＯＳＦＥＴ群によって提供される保護は単一のＭＯＳＦＥＴによって提供される保護より大きくないことになる。
【０００５】
【発明が解決しようとする課題】
いくつかの知られたＥＳＤ回路は一方の電圧線路（ｖｏｌｔａｇｅ ｒａｉｌｓ）から他方へと与えられる過剰なエネルギをシャントまたは分路（ｓｈｕｎｔ）するために集積回路の電圧線路の間の固有の容量に依存する。この戦略は保護を提供するのに必要な装置またはデバイスの合計数を最小にする。しかしながら、この戦略はまた集積回路の容量が低下するに応じて動作しなくなる。その結果、ある特定の集積回路のために設計された１つのＥＳＤ回路は他の回路に対しては十分なものでなくなる可能性がある。
【０００６】
ダイ縮小は半導体産業における支配的な傾向の１つである。集積回路が縮小するに応じて、ＥＳＤ回路に割り当てられる領域または面積も縮小する。典型的には、ＥＳＤ回路は該回路が保護する入力、出力、またはＩ／Ｏピンの下に配置される。この領域は急速にそのような回路を受け入れるためには不適切なものとなりつつある。
【０００７】
他の知られたＥＳＤ回路は電力をシャントまたは分路するためにダイオードストリング（ｄｉｏｄｅ ｓｔｒｉｎｇｓ）またはダイオードのつながりに依存する。残念なことに、これらのダイオードストリングは高い温度で電流をリークする。さらに、各々のダイオードのリーケージがその温度と共に増大する。半導体産業における他の傾向はできるだけ少ない電流を消費しかつ広い範囲の用途に適した集積回路を設計しかつ製造することである。これらの両方の目標は環境的な事項によって制限されるリークの多い設計によって悪影響を受ける。
【０００８】
【課題を解決するための手段】
本発明の一態様に係わる静電気放電保護のための回路は、入力端子、第１の電流電極、第２の電流電極、および制御電極を具備する第１のトランジスタであって、該第１のトランジスタの前記第１の電流電極は前記入力端子に結合されているもの、前記第１のトランジスタの前記制御電極に結合されたバイアス回路であって、該バイアス回路は静電気放電事象の間または間に前記第１のトランジスタを導通状態にするもの、そして第１の電流電極、第２の電流電極、および制御電極を具備する寄生バイポーラ装置であって、前記第１の電流電極は前記入力端子に結合され、前記第２の電流電極は第２の電源を受け、そして前記制御電極は前記第１のトランジスタの前記第２の電流電極に結合されているもの、を具備することを特徴とする。
【０００９】
本発明の別の態様に係わる静電気放電保護のための回路は、入力端子、第１の端子および第２の端子を備えた少なくとも１つのダイオードを具備するダイオードストリングであって、前記第１の端子は前記入力端子に結合されているもの、第１の電流電極、第２の電流電極、および制御電極を具備する第１のトランジスタであって、前記第１のトランジスタの前記第１の電流電極は前記ダイオードストリングの第２の端子に結合され、かつ前記第１のトランジスタの制御電極は第１の電源を受けるもの、前記第１のトランジスタに結合されたバイアス回路であって、該バイアス回路は静電気放電事象の間または間に前記第１のトランジスタを導通状態にするもの、そして寄生バイポーラ装置であって、該寄生バイポーラ装置は同じ導電型の第１の拡散領域および第２の拡散領域を備え、これらの拡散領域は反対導電型の本体部に配置され、前記第１の拡散領域は前記入力端子に結合され、前記第２の拡散領域は第２の電源電圧を受けるもの、を具備することを特徴とする。
【００１０】
本発明のさらに別の態様に係わる静電気放電保護のための回路は、入力端子、第１の電流電極、第２の電流電極、および制御電極を具備する第１のトランジスタであって、前記第１のトランジスタはｎ型トランジスタでありかつ前記第１のトランジスタの第１の電流電極は前記入力端子に結合されているもの、前記第１のトランジスタの制御電極に結合されたバイアス回路であって、該バイアス回路は静電気放電事象の間または間に前記第１のトランジスタを導通状態にするもの、そして第１の電流電極、第２の電流電極、および制御電極を具備するバイポーラ装置であって、前記第１の電流電極は前記入力端子に結合され、前記第２の電流電極は第２の電源電圧を受け、そして前記制御電極は前記第１のトランジスタの第２の電流電極に結合されているもの、を具備することを特徴とする。
【００１１】
本発明のさらに別の態様に係わる静電気放電保護のための回路は、入力端子、第１の端子および第２の端子を備えた少なくとも１つのダイオードからなるダイオードストリングであって、前記第１の端子は前記入力端子に結合されているもの、第１の電流電極、第２の電流電極、そして制御電極を具備する第１のトランジスタであって、該第１のトランジスタはｎ型トランジスタであり、前記第１のトランジスタの第１の電流電極は前記ダイオードストリングの第２の端子に結合され、かつ前記第１のトランジスタの制御電極は第１の電源電圧を受けるもの、前記第１のトランジスタに結合されたバイアス回路であって、該バイアス回路は静電気放電事象の間または間に前記第１のトランジスタを導通状態にするもの、そして第１の電流電極、第２の電流電極、そして制御電極を具備するバイポーラ装置であって、前記第１の電流電極は前記入力端子に結合され、前記第２の電流電極は第２の電源電圧を受け、そして前記制御電極は前記第１のトランジスタの第２の電流電極に結合されているもの、を具備することを特徴とする。
【００１２】
本発明のさらに別の態様に係わる静電気放電保護のための回路は、入力端子、第１の電流電極、第２の電流電極、そして制御電極を具備する第１のトランジスタであって、該第１のトランジスタの第１の電流電極は前記入力端子に結合されているもの、前記第１のトランジスタの制御電極に結合されたフィードバック回路であって、該フィードバック回路は静電気放電事象の間または間に前記第１のトランジスタを導通状態に維持するもの、そして第１の電流電極、第２の電流電極、そして制御電極を具備する寄生バイポーラ装置であって、前記第１の電流電極は前記入力端子に結合され、前記第２の電流電極は第２の電源電圧を受け、そして前記制御電極は前記第１のトランジスタの第２の電流電極に結合されているもの、を具備することを特徴とする。
【００１３】
また、本発明の一態様に係わる静電気放電（ＥＳＤ）保護のためのセグメント化バスアーキテクチャ（ＳＢＡ）は、複数のグループであって、各々のグループは、（ａ）前記ＳＢＡに結合された少なくとも１つのパッドセルであって、該少なくとも１つのパッドセルは入力パッドセル、出力パッドセル、および入力／出力パッドセルからなる組から選択されるもの、そして（ｂ）前記ＳＢＡに、第１の電源に、そして第２の電源に結合されたＥＳＤ保護回路、を具備するもの、を具備することを特徴とする。
【００１４】
前記ＥＳＤ保護回路は、入力端子、第１の電流電極、第２の電流電極、制御電極、そして本体部端子を備えた第１のトランジスタであって、該第１のトランジスタの第１の電流電極は前記入力端子に結合されているもの、そして第１の電流電極、第２の電流電極、そして制御電極を具備する寄生バイポーラ装置であって、前記第１の電流電極は前記入力端子に結合され、前記第２の電流電極は前記第２の電源電圧を受け、そして前記制御電極は前記第１のトランジスタの第２の電流電極に結合されているもの、を具備すると好都合である。
【００１５】
【発明の実施の形態】
本発明の特徴および利点は図面と共に以下の詳細な説明を参照することによりさらに明瞭に理解され、添付の図面においては同じ参照数字は同じまたは対応する部分を示している。
【００１６】
図１は、本発明に従って構成された入力／出力（Ｉ／Ｏ）ドライバ回路１０の部分的ブロックおよび部分的回路図を示す。Ｉ／Ｏドライバ回路１０は静電気放電事象に対しておよび電気的オーバストレス（ｅｌｅｃｔｒｉｃａｌ ｏｖｅｒｓｔｒｅｓｓ：ＥＯＳ）事象に対して保護を提供するためＥＳＤ回路１２を含む。ＥＳＤ回路１２はバイポーラトランジスタにトリガ電流を供給するためｎ型ＭＯＳＦＥＴを使用する。その結果、ＥＳＤ回路１２は高濃度ドープエピタキシャル基板またはサリサイド化（ｓａｌｉｃｉｄｅｄ）接合層を使用する、あるいは低い総合チップ容量を有する半導体プロセスに導入することができる。さらに、ｎ型ＭＯＳＦＥＴの大きなトランスコンダクタンス（ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ）はｐ型ＭＯＳＦＥＴに対しある量のＥＳＤ保護を提供するためにより小さなトリガ装置を使用できるようにする。ＥＳＤ回路は図６を参照して後により詳細に説明する。
【００１７】
本発明をより明瞭に理解するために、説明は以下の内容表（Ｔａｂｌｅ ｏｆＣｏｎｔｅｎｔｓ）に従って構成されている。しかしながら、いずれのヘッディングまたは分類に対しても特定の制限を与えるべきではない。
【００１８】
Ｉ．序説
ＩＩ．Ｉ／Ｏドライバ回路
Ａ．接続
Ｂ．動作
１．通常動作
２．ＥＳＤ事象
ａ．ＶＤＤに関して正電圧入力
ｂ．ＶＳＳに関して正電圧入力
ｃ．ＶＤＤに関して負入力電圧
ｄ．ＶＳＳに関して負電圧入力
Ｃ．ＥＳＤ回路の第１の実施形態
１．接続
２．別の実施形態
３．動作
Ｄ．高電圧ブロッカ
Ｅ．ゲートポンプ
Ｆ．ウエルポンプ
Ｇ．ＥＳＤ回路の第２の実施形態
１．接続
２．動作
ａ．通常動作
ｂ．ＥＳＤ事象
Ｈ．ＥＳＤ回路の第３の実施形態
１．接続
２．動作
ａ．通常動作
ｂ．ＥＳＤ事象
ＩＩＩ．セグメント化バスアーキテクチャ
Ａ．接続
Ｂ．Ｉ／Ｏパッドセル
Ｃ．動作
１．通常動作
２．ＥＳＤ事象
ａ．ＶＤＤに関して正電圧入力
ｂ．ＶＳＳに関して正電圧入力
ｃ．ＶＤＤに関して負入力電圧
ｄ．ＶＳＳに関して負電圧入力
【００１９】
Ｉ．序説
この時点で、ＥＳＤ回路１２がＭＯＳＦＥＴトランジスタを使用して過剰なエネルギをシャントする寄生バイポーラトランジスタをトリガすることに注目することが適切であろう。トリガ電流を使用することは寄生バイポーラトランジスタがエネルギをシャントし始めるポイントを低下させる。寄生バイポーラトランジスタを使用することは真の（ｔｒｕｅ）バイポーラ装置の必要性を除去する。真のバイポーラトランジスタはその制御電極が半導体基板から分離されておりかつ、従って、直接制御可能なものである。典型的には、バイポーラ装置を含めることは集積回路の製造コストを大幅に増大する。トリガ電流を寄生バイポーラトランジスタの制御電極に直接与えることは高濃度ドープ基板により生じる電位を局所的に（ｌｏｃａｌｌｙ）克服する。通常、基板は２つの電源の内のより低いものに結合される。トリガポイントはダイオードストリングにおけるダイオードの数を増大しまたは低減することにより容易にプログラム可能である。しかしながら、過剰なエネルギの大部分をシャントするのは寄生バイポーラ装置であって、ダイオードストリングではない。その結果、個々のダイオードは電流リーケージおよび温度によって引き起こされる性能変動を最小にするため非常に小さく作ることができる。また、ＥＳＤ回路１２は２つの電源線路の間の容量に依存しない。従って、ＥＳＤ回路１２は小さな集積回路内に、大きな集積回路内に、および設計編成にわたって使用される標準的なセルライブラリへと導入することができる。当業者は容易に現在のおよび将来の集積回路の処理フローに対するＥＳＤ回路１２の適切さを理解するであろう。
【００２０】
ＩＩ．Ｉ／Ｏドライバ回路
Ａ．接続
図１により説明を続けると、入力／出力（Ｉ／Ｏ）パッド１４はＩ／Ｏドライバ回路１０を導入する集積回路の外部の他の装置に伝送される電圧レベルを発生する。この実施形態では、Ｉ／Ｏドライバ回路１０は０または３．３ボルトをＩ／Ｏパッド１４上に出力する。他の実施形態では、Ｉ／Ｏドライバ回路１０はＩ／Ｏドライバ回路１０を導入する集積回路の外部の他の装置から電圧レベルを受けるための回路を含むことができる。そのような実施形態では、前記電圧はまた０または３．３ボルトとすることができる。さらに、他の実施形態では、前記最大受信電圧レベルは前記最大出力電圧レベルを超えることができる。たとえば、Ｉ／Ｏドライバ回路１０は０または３．３ボルトの信号を出力できるが、０または５ボルトの信号を受けることができる。
【００２１】
Ｉ／Ｏパッド１４はｐ型ＭＯＳＦＥＴトランジスタ１６の第１の電流電極におよびｎ型ＭＯＳＦＥＴトランジスタ１８の第１の電流電極に接続されている。トランジスタ１６の第２の電流電極および制御電極は、それぞれ、第１の電源、ＶＤＤ、および高電圧ブロッカ（ｈｉｇｈ ｖｏｌｔａｇｅ ｂｌｏｃｋｅｒ）２０の出力端子に接続されている。高電圧ブロッカ２０は４つの入力、「プリドライバ入力Ａ（ＰＲＥＤＲＩＶＥＲ ＩＮ Ａ）」、ＶＤＤ、Ｉ／Ｏパッド１４、およびトランジスタ１６のウエルを受ける。高電圧ブロッカ２０は図３によって後に説明する。
【００２２】
トランジスタ１８の第２の電流電極および制御電極は、それぞれ、ｎ型ＭＯＳＦＥＴトランジスタ２２の第１の電流電極および第１の電源、ＶＤＤ、に接続されている。トランジスタ２２の第２の電流電極および制御電極は、それぞれ、第２の電源、ＶＳＳ、および入力「プリドライバ入力Ｂ（ＰＲＥＤＲＩＶＥＲ ＩＮ Ｂ）」に接続されている。
【００２３】
Ｉ／Ｏドライバ回路１０はまたＶＤＤとＶＳＳとの間に並列に接続された線路クランプまたはレールクランプ（ｒａｉｌ ｃｌａｍｐ）２４およびダイオード２６を含む。レールクランプ２４は、もし十分であれば、Ｉ／Ｏドライバ回路１０を導入している集積回路の固有の容量とすることができ、あるいはＥＳＤ事象の間にＶＤＤおよびＶＳＳの間に放電経路を提供する能動回路（ａｃｔｉｖｅ ｃｉｒｃｕｉｔ）とすることができる。レールクランプ２４はいくつかのＩ／Ｏパッドによって共有することができる。ダイオード２６はＶＳＳがＶＤＤよりほぼ０．５ボルト高い場合にそれが電流を導通するように結合される。通常、ＶＤＤはＶＳＳより３．３ボルト高い。ゲートポンプ２８の４つの端子は、それぞれ、ＶＤＤ、トランジスタ１６の制御電極、Ｉ／Ｏパッド１４、およびトランジスタ１６のウエルに接続される。ゲートポンプ２８は図４を参照して後に説明する。ウエルポンプ３０の３つの端子は、それぞれ、ＶＤＤ、トランジスタ１６のウエル、およびＩ／Ｏパッド１４に接続されている。ウエルポンプ３０は後に図５を参照して説明する。ｎｐｎ型バイポーラトランジスタ３２の第１の電流電極、第２の電流電極、および制御電極は、それぞれ、ＶＤＤ、Ｉ／Ｏパッド１４、およびＶＳＳに結合されている。ダイオード３４の第１の端子および第２の端子は、それぞれ、Ｉ／Ｏパッド１４およびＶＳＳに結合されている。ダイオード３４はＶＳＳがＩ／Ｏパッド１４上に存在する電圧よりもほぼ０．５ボルト高い場合にそれが電流を導通するように結合される。通常、Ｉ／Ｏパッド１４上に存在する電圧レベルはＶＳＳより大きいかあるいは等しい。
【００２４】
ＩＩ．Ｉ／Ｏドライバ回路１０
Ｂ．動作
Ｉ／Ｏドライバ回路１０の動作は２つの動作モードを参照して好適に説明することができる。すなわち、（１）通常のＩ／Ｏ動作、および（２）静電気放電保護、である。静電気放電保護機能はさらに人体モデル（ｈｕｍａｎ ｂｏｄｙ ｍｏｄｅｌ）を試験するために使用される４つの方法に匹敵する４つの場合に分割できる。すなわち、（１）ＶＤＤに関して正の入力電圧、（２）ＶＳＳに関して正の入力電圧、（３）ＶＤＤに関して負の入力電圧、および（４）ＶＳＳに関して負の入力電圧、である。
【００２５】
１．通常動作
通常動作においては、Ｉ／Ｏドライバ回路１０は出力のみまたは入力のみのドライバとして使用される。この特定の機能は制御信号「プリドライバ入力Ａ」および「プリドライバ入力Ｂ」の論理状態によって選択される。もしＩ／Ｏドライバ回路１０が出力のみのバッファとして使用されるべきであれば、出力されるべき信号（どこか他で発生された）はトランジスタ１６の制御電極およびトランジスタ２２の制御電極の双方に印加される。出力されるべき信号は高電圧ブロッカ２０を介してトランジスタ１６の制御電極に印加される。従って、「プリドライバ入力Ａ」および「プリドライバ入力Ｂ」は共に所望の出力信号の電位にある。どのトランジスタがイネーブルされるかに応じて、電源ＶＤＤまたは電源ＶＳＳのいずれかがＩ／Ｏパッド１４に結合される。もしＩ／Ｏドライバ回路１０が入力のみのバッファとして使用されれば、「プリドライバ入力Ａ」はＶＤＤにセットされかつ「プリドライバ入力Ｂ」はＶＳＳにセットされる。これらの電圧レベルはＩ／Ｏパッド１４を高インピーダンス状態にする。この場合、Ｉ／Ｏドライバ回路１０の外部で発生された電圧がＩ／Ｏパッド１４に印加されかつ回路（図示せず）によってバッファリングされる。
【００２６】
上に述べたように、Ｉ／Ｏドライバ回路１０は５ボルトに耐える。もし５ボルトの信号がＩ／Ｏパッド１４に印加されれば、何らの損傷も生じないであろう。トランジスタ１６の制御電極およびウエルは共にそれぞれゲートポンプ２８によっておよびウエルポンプ３０によってより高い入力電圧レベルにバイアスされる。このバイアスは電源ＶＤＤより大きな電圧がＩ／Ｏパッド１４に印加された場合にトランジスタ１６が電流を導通しないことを保証する。さらに、高電圧ブロッカ２０はトランジスタ１６の制御電極に印加されたバイアス電圧が内部回路（図示せず）に印加されないことを保証する。
【００２７】
２．ＥＳＤ事象
ａ．ＶＤＤに関して正電圧入力
この場合、大きな正電圧レベルが電源ＶＤＤに関してＩ／Ｏパッド１４に印加される。この大きな正の入力電圧はＥＳＤ回路１２がＩ／Ｏパッド１４から、この筋書きにおいてはフローティングである、ＶＳＳへとエネルギをシヤントする。電源ＶＳＳにおける電圧は上昇し始め、ダイオード２６を順方向バイアスする。ＥＳＤ回路１２、電源ＶＳＳ、およびダイオード２６はそれによってＩ／Ｏパッド１４から電源ＶＤＤへと放電経路を形成する。
【００２８】
ｂ．ＶＳＳに関して正電圧入力
この場合、大きな正電圧レベルが電源ＶＳＳに関してＩ／Ｏパッド１４に印加される。前と同様に、大きな正の入力電圧はＥＳＤ回路１２がエネルギをＩ／Ｏパッド１４からＶＳＳへとシャントするようにさせる。ＥＳＤ回路１４はそれによってＩ／Ｏパッド１４から電源ＶＳＳへと放電経路を形成する。
【００２９】
ｃ．ＶＤＤに関して負の入力電圧
この場合、電圧レベルＶＤＤに関して大きな負の電圧レベルがＩ／Ｏパッド１４に印加される。この大きな負の電圧はダイオード３４を順方向バイアスしかつレールクランプ２４が電源ＶＳＳを電源ＶＤＤに結合できるようにする。ダイオード３４およびレールクランプ２４は電源ＶＤＤからＩ／Ｏパッド１４への放電経路を形成する。前述のように、レールクランプ２４はＩ／Ｏドライバ回路１０を導入した集積回路の固有の容量とすることができ、あるいは能動クランプ回路とすることができる。また、トランジスタ３２を介しての電源ＶＤＤからＩ／Ｏパッド１４への第２のまたは２次シャント経路がある。この２次シャント経路の場合は、前記固有の容量（またはレールクランプ２４）はＶＤＤをＶＳＳにかつ最終的にトランジスタ３２の制御電極に結合する。トランジスタ３２は次に順方向バイアスされ電流が電源ＶＤＤから、トランジスタ３２を通り、Ｉ／Ｏパッド１４に流れるようにする。
【００３０】
ｄ．ＶＳＳに関して負電圧入力
この場合、電源ＶＳＳに関して大きな負の電圧がＩ／Ｏパッド１４に印加される。ここで、ダイオード３４は順方向バイアスされるようになり、エネルギを電源ＶＳＳからＩ／Ｏパッド１４へとシャントする。トランジスタ３２を介しての電源ＶＳＳからＩ／Ｏパッド１４への第２のまたは２次シャント経路がある。この２次シャント経路の場合において、トランジスタ３２の制御電極−第２電流電極接合は順方向バイアスされ、電源ＶＳＳからＩ／Ｏパッド１４へと直接の電流経路または直流電流経路を生じさせる。図１に示されるように、電源ＶＳＳはトランジスタ３２の制御電極に結合されている。
【００３１】
ＩＩ．Ｉ／Ｏドライバ回路
Ｃ．ＥＳＤ回路の第１の実施形態
１．接続
図２は、図１に示されたＥＳＤ回路の第１の実施形態の回路図を示す。直列に接続されたダイオード２００のつながりまたはストリングの第１の端子および寄生ｎｐｎ型バイポーラトランジスタ２０２の第１の電流電極の各々はＩ／Ｏパッド１４に接続されている。ダイオードのストリング２００の第２の端子はｐ型ＭＯＳＦＥＴトランジスタ２０４の第１の電流電極に接続されている。示された実施形態では、ダイオード２００のストリング２００は５個のダイオードを含む。トランジスタ２０２の第２の電流電極および制御電極は電源ＶＳＳにおよびトランジスタ２０４の第２の電流電極にそれぞれ接続されている。トランジスタ２０４の制御電極はダイオード２０６の第１の端子におよび電源ＶＤＤに接続されている。ダイオード２０６の第２の端子はトランジスタ２０４のウエルに結合されている。
【００３２】
ダイオードのストリング２００における個々のダイオードはＩ／Ｏパッド１４に存在する電圧レベルが、ほぼ、（５＊０．５）ボルトとトランジスタ２０４のしきい値電圧レベルとトランジスタ２０４の制御電極電圧（ＶＤＤ）との合計を超えた場合にそれらが電流を導通するように接続される。ダイオード２０６はそれがダイオードのストリング２００からトランジスタ２０４のｎ型ウエルを通り電源ＶＤＤに流れる電流を防止するように接続されている。この経路は電源ＶＤＤに関して大きな正の電圧がＩ／Ｏパッド１４に印加された場合に関連がある。代わりに、ダイオード２０６はトランジスタ２０２を通って電流が流れるようにする。
【００３３】
２．別の実施形態
上で述べたように、トランジスタ２０２はＣＭＯＳ製造プロセスによって製造される。その結果、トランジスタ２０２はＭＯＳＦＥＴまたは単に厚膜酸化物（ｔｈｉｃｋ ｆｉｅｌｄ ｏｘｉｄｅ：ＴＦＯ）装置とすることができる。本発明のこの観点は本発明が標準的なＣＭＯＳプロセスに導入できるようにする。
【００３４】
もしトランジスタ２０２がＭＯＳＦＥＴであれば、トランジスタ２０２が効率的に寄生横型パイポーラ装置として作用するようにさせるいくつかの可能な構造がある。例えば、トランジスタ２０２のゲートはその２つの電流電極の間にチャネルを発生するために使用される必要はない。代わりに、トランジスタ２０４によって発生されるトリガ電流は直接トランジスタ２０２のボディまたは本体（ｂｏｄｙ）に注入される。従って、ＭＯＳＦＥＴの絶縁されたゲートは電源に接続することができかつトランジスタ２０２の本体へのコンタクトはその２つの電流電極に隣接して配置できる。示された実施形態では、基板はｐ型基板でありかつコンタクトはｐ＋型注入または拡散領域である。ソースおよびドレインは２つのｎ型領域をｐ型基板に拡散または注入しかつｎ型コンタクトをその上に形成することによって製造される。トランジスタ２０２の本体へのトリガ電流を提供するためのコンタクトは、（１）前記ソース（またはドレイン）が前記コンタクトとドレイン（またはソース）との間にあるように、あるいは、（２）前記コンタクトが上から見たときリングまたは細い矩形（ｔｈｉｎ ｒｅｃｔａｎｇｌｅ）のようにソースおよびドレインを囲むように配置することができる。
【００３５】
当業者はここで示されたトランジスタの本体部への言及はそのウエルへの言及またはウエルがない場合にその局部的な基板への言及と等価であることを容易に理解するであろう。
【００３６】
もしトランジスタ２０２がＴＦＯ装置であれば、トランジスタ本体へのコンタトはそのソースおよびドレインの間に配置することができ、ソースまたはドレインのそばに（ｂｅｓｉｄｅ）配置することができ、あるいはソースおよびドレインを囲むことができる。ＴＦＯ装置は、お互いに近接した、同じ導電型の、かつ反対導電型の半導体本体部に配置された２つの拡散領域から構成される。典型的には、２つのｎ型領域がｐ型基板に配置される。厚い酸化物層が基板の上に同じまたは反対の拡散または注入領域の間の領域に形成される。
【００３７】
シリコン・オン・インシュレータ（ＳＯＩ）は半導体が２酸化シリコン、サファイア、ダイヤモンド、その他のような絶縁基板上に製造される新生の技術である。本発明は同じ利点を備えてそのような技術に実施することができる。そのような技術においては、トリガ電流を供給するためのコンタクトはトランジスタ２０２の本体部の横に形成できる。
【００３８】
ＩＩ．Ｉ／Ｏドライバ回路１０
Ｃ．ＥＳＤ回路の第１の実施形態
３．動作
ＥＳＤ回路１２の動作は２つの可能な事象を参照して好適に説明することができ、すなわち、（１）静電気放電（ＥＳＤ）事象、および（２）電気的オーバストレス（ＥＯＳ）事象、である。一般に、ＥＳＤ事象はＥＯＳ事象より短くかつ典型的には集積回路が給電されていない時に発生する。
【００３９】
図１に関して上で説明したように、ＥＳＤ回路１２は２つの場合にＥＳＤ保護を提供する、すなわち、（１）ＶＤＤに関して正の入力電圧、および（２）ＶＳＳに関して正の入力電圧、である。第１の場合には、トランジスタ２０４はＩ／Ｏパッド１４の電圧が、ほぼ、（５＊０．５）ボルトとトランジスタ２０４のしきい値電圧レベルとを加えたものを越えた場合にトランジスタ２０２に対しトリガ電流を供給し始める。短い時間の後に、トランジスタ２０２はＩ／Ｏパッド１４から電源ＶＳＳへと電流をシャントまたは分路する。ダイオード２６（図１）は電源ＶＤＤへの回路経路を完成させる。第２の場合には、トランジスタ２０４はまたＩ／Ｏパッド１４の電圧が、ほぼ、（５＊０．５）ボルトとトランジスタ２０４のしきい値電圧レベルとを加えたものを越えた場合にトランジスタ２０２に対しトリガ電流を供給し始める。その短い時間の後に、トランジスタ２０２はＩ／Ｏパッド１４から電源ＶＳＳへと電流を直接シャントする。
【００４０】
ＥＯＳ事象の間のＥＳＤ回路１２の動作はＥＳＤ事象におけるその動作と同様である。この場合、トランジスタ２０４はＩ／Ｏパッド１４の電圧が、ほぼ、（５＊０．５）ボルトとトランジスタ２０４のしきい値電圧とトランジスタ２０４の制御電極の電圧（ＶＤＤ）とを加えたものを越えた場合にトランジスタ２０２に対しトリガ電流を供給し始める。
【００４１】
ダイオードのストリング２００における個々のダイオードの数はＶＤＤの最小の可能な電源レベルとＩ／Ｏパッド１４における最大の可能な規定された入力電圧との差を各ダイオードにおける電圧降下で除算したものによって決定される。典型的には、これらの値は、それぞれ、ＶＤＤのおよび入力電圧の公称値より１０パーセント小さくかつ１０パーセント大きい。説明された実施形態では、ＶＤＤは３．３ボルトであり、かつ最大の許容される入力電圧は５．０ボルトである。したがって、５個のダイオード（５．５−３．０）／（０．５）が選択された。
【００４２】
ＥＳＤ回路１２の他の実施形態においては、ダイオード２０６は省略される。この場合、トランジスタ２０４は寄生縦型および寄生横型ｐｎｐ型バイポーラトランジスタの特性を有する。これらの特性はもしトランジスタ２０４がトランジスタ２０２と物理的に接近していればトランジスタ２０２の局部的な基板電位を上昇させるベース電流を発生させる。この付加的なベース電流はさらにトランジスタ２０２をトリガする。さらに別の実施形態では、ダイオード２０６は抵抗または直接の電気的接続に置き換えることができる。
【００４３】
好ましい実施形態では、トランジスタ２０２は２つのｎ型の拡散をｐ型基板に配置することによって製造される。さらに、これらの拡散の両方、または一方をｎ型ウェルで包むこともでき、あるいはこれらの拡散をｎ型ウェルで包まないこともできる。これらの拡散は第１および第２の電流電極を形成する。ｐ型コンタクトが２つのｎ型ウェルの間に配置される。ｐ型基板へのｐ型コンタクトは制御電極を形成する。この基本的な設計は集積回路上のスペースを不必要に消費することなく、トランジスタ２０２の合計幅を増大するためタイル張り配置することができる（ｔｉｌｅｄ）。また、ｐ型基板を電源ＶＳＳに周期的に連結することは通常行なわれている。これらの連結（ｔｉｅｓ）はトランジスタ２０２に隣接して配置すべきではない。そうしなければ、トリガ電流によって提供される基板リフト効果（ｓｕｂｓｔｒａｔｅ ｌｉｆｔｉｎｇ ｅｆｆｅｃｔ）は弱められるであろう。
【００４４】
ＩＩ．Ｉ／Ｏドライバ回路１０
Ｄ．高電圧ブロッカ
図３は、図１に示された高電圧ブロッカ２０の回路図を示す。高電圧ブロッカ２０はｐ型ＭＯＳＦＥＴトランジスタ３０２およびｎ型ＭＯＳＦＥＴトランジスタ３０４から成る伝送または転送ゲート３００それ自体を備えている。トランジスタ３０２の制御電極はＩ／Ｏパッド１４に結合されている。トランジスタ３０４の制御電極は電源ＶＤＤに結合されている。トランジスタ３０２および３０４の第１の電流電極は信号「プリドライバ入力Ａ」を受ける。トランジスタ３０２および３０４の第２の電流電極はトランジスタ１６の制御電極に結合されている。トランジスタ３０２のボディまたは本体部（ｂｏｄｙ）はまたトランジスタ１６のウェルに接続されている。
【００４５】
高電圧信号がＩ／Ｏパッド１４に印加された時、伝送ゲート３００におけるｎ型装置はＩ／Ｏパッド１４から内部回路（図示せず）へ渡される電圧を（３．３−Ｖｔｎ）ボルトに制限し、この場合Ｖｔｎはトランジスタ３０４のしきい値電圧である（この状態ではトランジスタ３０２はオフである）。トランジスタ３０２およびトランジスタ３０４は信号が「プリドライバＡ」から減衰することなくトランジスタ１６の制御電極に渡すことができるようにする。
【００４６】
ＩＩ．Ｉ／Ｏドライバ回路１０
Ｅ．ゲートポンプ
図４は、図１に示されたゲートポンプ２８の回路図を示す。ゲートポンプ２８はｐ型ＭＯＳＦＥＴトランジスタ４００を具備する。トランジスタ４００の第１の電流電極、第２の電流電極、および制御電極は、それぞれ、トランジスタ１６の制御電極、Ｉ／Ｏパッド１４、および電源ＶＤＤに結合されている。トランジスタ４００の本体部もまたトランジスタ１６のウェルに接続されている。
【００４７】
ＩＩ．Ｉ／Ｏドライバ回路１０
Ｆ．ウェルポンプ
図５は、図１に示されたウェルポンプ３０の回路図を示す。ウェルポンプ３０は２つのｐ型ＭＯＳＦＥＴ５００および５０２を具備する。トランジスタ５００の第１の電流電極、第２の電流電極、および制御電極は、それぞれ、電源ＶＤＤ、トランジスタ１６のウェル、およびＩ／Ｏパッド１４に結合されている。トランジスタ５０２の第１の電流電極、第２の電流電極、および制御電極は、それぞれ、トランジスタ１６のウェル、Ｉ／Ｏパッド１４、および電源ＶＤＤに結合されている。トランジスタ５００および５０２の本体部もまたトランジスタ１６のウェルに接続されている。
【００４８】
動作においては、トランジスタ５００および５０２はＩ／Ｏパッド１４上に存在する電圧レベルが電源ＶＤＤを越えた場合にトランジスタ１６のウェルを調整する。特に、Ｉ／Ｏパッド１４上に存在する電圧レベルが始めに電源ＶＤＤを越えた時、トランジスタ５０２はトランジスタ１６のウェルが増大した電圧レベルを追跡できるようにする。この戦略はトランジスタ１６のドレインダイオードが順方向バイアスされるのを防止する。逆に、Ｉ／Ｏパッド１４上に存在する電圧レベルがＶＤＤまたはＶＳＳに戻った時、トランジスタ５００は電荷を電源ＶＤＤに解放することによりウェルをその初期値、ＶＤＤ、に戻す。
【００４９】
ＩＩ．Ｉ／Ｏドライバ回路１０
Ｇ．ＥＳＤ回路の第２の実施形態
１．接続
図６は、図１に示されたＥＳＤ回路の第２の実施形態６００の回路図を示す。本発明の第２の実施形態においては、フィードバックまたはスイッチング回路６０２がトランジスタ２０４に結合される。ＥＳＤ事象の間に、フィードバック回路６０２はトランジスタ２０４を導通状態に維持する。したがって、トランジスタ２０４はトリガ電流をトランジスタ２０２に供給しかつトランジスタ２０２は電流をＩ／Ｏパッド１４から電源、ＶＳＳ、へとシャントする。通常動作の間は、フィードバック回路６０２はトランジスタ２０４を非導通状態にして電流リーケージを最小にする。
【００５０】
ＥＳＤ事象の間におよびフィードバック回路６０２が欠如している場合は、Ｉ／Ｏパッド１４の電位の一部が意図せずにまたは偶然に寄生導通経路を介して第１の電源、ＶＤＤ、に結合される可能性がある。この導通経路はトランジスタ２０４によって発生されるトリガ電流に関して効果的にまたは実効的にネガティブフィードバックループを形成する。その結果、Ｉ／Ｏパッド１４における注入電流のより少しのものがトランジスタ２０２の制御電極に現われる。そのような経路の例はＩ／Ｏパッド１４に極端な電圧が印加された場合にトランジスタ１６（図１）がブレークダウンする場合に生じる。これらの極端な電圧はフィードバック回路６０２が欠如している場合にトランジスタ２０４のゲートに現われ、トランジスタ２０４のソース−ゲート電圧を低減する。より小さなソース−ゲート電圧はトランジスタ２０２に提供されるトリガ電流を低減する。フィードバック回路６０２はネガティブフィードバックループを防止し、それをポジティブフィードバックループと置き換える。フィードバック回路６０２はこのネガティブフィードバックループが形成されるのを防止する。
【００５１】
図６によって説明を続けると、ＥＳＤ回路６００は図２に示される回路と同様のものである。抵抗６０４の第１の端子およびトランジスタ６０６の第１の電流電極はトランジスタ２０４の制御電極に結合されている。抵抗６０４の第２の端子はトランジスタ６０８の第１の電流電極に結合されている。トランジスタ６０８の第２の電流電極および制御電極は第１の電源、ＶＤＤ、および第２の電源、ＶＳＳ、にそれぞれ結合されている。トランジスタ６０６の第２の電流電極および制御電極は、それぞれ、第２の電源、ＶＳＳ、および抵抗６１０の第１の端子に結合されている。抵抗６１０の第２の端子は第２の電源、ＶＳＳ、に結合されている。トランジスタ６０６の制御電極はまたトランジスタ６１２の第１の電流電極に結合されている。トランジスタ６１２の第２の電流電極および制御電極は、それぞれ、トランジスタ２０４の第１の電流電極および第１の電源、ＶＤＤ、に結合されている。トランジスタ２０４，６０８および６１２において、各々のトランジスタのウェルはそのそれぞれのソースに結合されている。
【００５２】
示された第２の実施形態においては、ＭＯＳＦＥＴ２０４およびトランジスタ２０２は、それぞれ、ｐ型ＭＯＳＦＥＴおよび寄生横型バイポーラトランジスタである。他の第２の実施形態においては、ＭＯＳＦＥＴ２０４およびトランジスタ２０２は、それぞれ、ｐ型ＭＯＳＦＥＴおよびバイポーラトランジスタとすることができる。バイポーラトランジスタは制御可能なまたは自由な（ｆｒｅｅ）制御電極を含むことを思い出すべきである。
【００５３】
Ｈ．ＥＳＤ回路の第２の実施形態
２．動作
動作においては、ＥＳＤ回路６００は通常モードで動作しかつＥＳＤ保護を提供する。
【００５４】
ａ．通常動作
通常動作においては、ＥＳＤ回路６００は非導通状態にとどまりそれがＩ／Ｏパッド１４上の電圧レベルと干渉しないようにすべきである。この場合、トランジスタ６０８はトランジスタ２０４の制御電極を電源、ＶＤＤ、へと引き寄せる。トランジスタ２０４の制御電極の高電圧レベルはそれによってトランジスタ２０４を非導通状態にする。
【００５５】
ｂ．ＥＳＤ事象
ＥＳＤ回路６００は図１および図２に関して前に説明したようにＥＳＤ保護を提供する。さらに、フィードバック回路６０２はトランジスタ２０４がＥＳＤ事象の間に導通状態にあることを保証する。
【００５６】
ＥＳＤ事象の間に、大きな正の電圧が電源、ＶＤＤ、または電源、ＶＳＳ、に関してＩ／Ｏパッド１４に印加される。ＶＳＳに関してＩ／Ｏパッド１４に大きな電圧入力が加えられた場合には、トランジスタ６１２およびトランジスタ２０４は入力電圧が、ほぼ、（５＊０．５）ボルトとトランジスタ６１２（またはトランジスタ２０４）のしきい値電圧レベルとを加えたものを越えた場合に導通し始める。一旦導通すると、トランジスタ６１２はトランジスタ６０６の制御電極に電圧が生じるようにさせる。この電圧がＶＳＳより１つのしきい値電圧を越えた場合に、トランジスタ６０６はトランジスタ２０４の制御電極を電源、ＶＳＳ、に結合しトランジスタ２０４を導通状態に維持する。抵抗６０４はトランジスタ６０６がトランジスタ２０４の制御電極における電圧を容易にプルダウンできるようにする。上で述べたように、トランジスタ２０４はトリガ電流をトランジスタ２０２に供給する。フィードバック回路６０２はたとえ電源ＶＤＤがＩ／Ｏパッド１４にならってまたは共振して（ｓｙｍｐａｔｈｅｔｉｃａｌｌｙ）移動し始めてもトランジスタ２０４を導通状態に維持する。トランジスタ６１２は抵抗６１０にわたるまたはかかる電圧がトランジスタ６０６のしきい値電圧を越えるように抵抗６１０に非常に小さな電流を供給するのみでよい。トランジスタ６０６はそれによってトランジスタ２０４を完全に導通状態に維持する。
【００５７】
ＶＤＤに関してＩ／Ｏパッド１４に大きな入力電圧が加えられた場合には、トランジスタ６１２およびトランジスタ２０４は入力電圧が、ほぼ、（５＊０．５）ボルトとトランジスタ６１２（または、トランジスタ２０４）のしきい値電圧レベルとを加えたものを越えた場合に導通し始める。一旦導通すると、トランジスタ６１２はトランジスタ６０６の制御電極に電圧が発生するようにさせる。この電圧がＶＳＳよりしきい値電圧１つ分越えた時、トランジスタ６０６はトランジスタ２０４の制御電極を電源、ＶＳＳ、に結合し、トランジスタ２０４を導通状態に維持する。上で述べたように、トランジスタ２０４はトランジスタ２０２に対しトリガ電流を供給する。トランジスタ２０２は電源、ＶＳＳ、およびダイオード２６を介して電源、ＶＤＤ、に電流をシャントまたは分路する。
【００５８】
ＥＯＳ事象の間のＥＳＤ回路６００の動作はＥＳＤ事象におけるその動作と同様である。この場合、トランジスタ２０４はＩ／Ｏパッド１４の電圧が、ほぼ、（５＊０．５）ボルトとトランジスタ６１２（または、トランジスタ２０４）のしきい値電圧レベルとトランジスタ６１２の制御電極の電圧（ＶＤＤ）とを加えたものを越えた場合にトランジスタ２０２にトリガ電流を供給し始める。
【００５９】
ＩＩ．Ｉ／Ｏドライバ回路
Ｈ．ＥＳＤ回路の第３の実施形態
図７は、図１に示されたＥＳＤ回路の第３の実施形態７００の回路図を示す。本発明の第３の実施形態においては、ｐ型ＭＯＳＦＥＴ２０４がｎ型ＭＯＳＦＥＴ７０２と置き換えられかつバイアス回路７０４がｎ型ＭＯＳＦＥＴの制御電極に結合されている。ｎ型ＭＯＳＦＥＴはｐ型ＭＯＳＦＥＴよりも本質的により高いトランスコンダクタンスを有する。その結果、所望のトリガ電流を発生するためにより小さなＭＯＳＦＥＴを使用することができる。
【００６０】
１．接続
図７によって説明を続けると、ＭＯＳＦＥＴ７０２の第１の電流電極および第２の電流電極は、それぞれ、ダイオードの連なりまたはストリング２００の第２の端子およびトランジスタ２０２の制御電極に結合されている。ダイオードのストリング２００の第２の端子およびＭＯＳＦＥＴ７０２の制御電極はバイアス回路７０４に接続されている。特に、ダイオードのストリング２００の第２の端子およびＭＯＳＦＥＴ７０２の制御電極は、それぞれ、ｐ型ＭＯＳＦＥＴ７０６の第１の電流電極および第２の電流電極に接続されている。ＭＯＳＦＥＴ７０６の制御電極は第１の電源ＶＤＤに接続されている。ＭＯＳＦＥＴ７０６の第２の電流電極はまた抵抗７０８の第１の端子に接続されている。抵抗７０８の第２の端子は第２の電源ＶＳＳに結合されている。トランジスタ７０６のウェルはその第１の電流電極に結合されている。
【００６１】
示された第３の実施形態においては、ＭＯＳＦＥＴ７０２およびトランジスタ２０２は、それぞれ、ｎ型ＭＯＳＦＥＴおよび寄生横型バイポーラトランジスタである。他の第３の実施形態においては、ＭＯＳＦＥＴ７０２およびトランジスタ２０２は、それぞれ、ｎ型ＭＯＳＦＥＴおよびバイポーラトランジスタとすることができる。バイポーラトランジスタは制御可能なまたは自由な制御電極を含むことを思い出すべきである。
【００６２】
２．動作
ａ．通常動作
通常動作においては、ＥＳＤ回路７００は非導通状態にとどまりそれがＩ／Ｏパッド１４上の電圧レベルと干渉しないようにすべきである。この場合、第１の電源ＶＤＤはトランジスタ７０６を非導通状態にする。抵抗７０８はトランジスタ７０２の制御電極およびトランジスタ７０６のフローティングの第２の電流電極を第２の電源ＶＳＳに向かって引く。トランジスタ７０２の制御電極上の低い電圧レベルはそれによってトランジスタ７０２を非導通状態にする。
【００６３】
ｂ．ＥＳＤ事象
ＥＳＤ回路７００は図１および図２に関して前に説明したようにＥＳＤ保護を提供する。さらに、バイアス回路７０４はトランジスタ７０２がＥＳＤ事象の間に導通状態にあることを保証する。
【００６４】
ＥＳＤ事象の間に、第１の電源ＶＤＤあるいは第２の電源ＶＳＳに関して大きな正の電圧がＩ／Ｏパッド１４に印加される。ＶＳＳに関して大きな電圧入力がＩ／Ｏパッド１４に加えられた場合には、トランジスタ７０６は入力電圧が、ほぼ、（５＊０．５）ボルトとトランジスタ７０６のしきい値電圧レベルとを加えたものを越えた場合に導通し始める。一旦導通すると、トランジスタ７０６はトランジスタ７０２の制御電極に電圧を発生させる。この電圧がＶＳＳよりしきい値電圧１つ分上の電圧を越えた場合、トランジスタ７０２は導通状態になるであろう。上で述べたように、トランジスタ７０２はトランジスタ２０２に対しトリガ電流を供給する。バイアス回路７０４はたとえ電源ＶＤＤがＩ／Ｏパッド１４にならってまたは共振して動き始めてもトランジスタ７０２を導通状態にする。トランジスタ７０６は抵抗７０８にわたる電圧がトランジスタ７０２のしきい値電圧を越えるように抵抗７０８に非常に小さな電流を供給するのみでよい。バイアス回路７０４はそれによってトランジスタ７０２を完全に導通状態にする。
【００６５】
ＶＤＤに関してＩ／Ｏパッド１４に大きな入力電圧が加えられた場合には、トランジスタ７０６は入力電圧が、ほぼ、（５＊０．５）ボルトとトランジスタ７０６のしきい値電圧レベルとを加えたものを越えた時に導通し始める。一旦導通すると、トランジスタ７０６はトランジスタ７０２の制御電極に電圧が発生するようにさせる。この電圧がＶＳＳよりしきい値電圧１つ分越えた時、トランジスタ７０２は導通状態になる。上で述べたように、トランジスタ２０４はトリガ電流をトランジスタ２０２に供給する。トランジスタ２０２は電源、ＶＳＳ、およびダイオード２６を介して電源、ＶＤＤ、へと電流をシャントまたは分路する。
【００６６】
ＥＯＳ事象の間のＥＳＤ回路７００の動作はＥＳＤ事象におけるその動作と同様である。この場合、トランジスタ７０２はＩ／Ｏパッド１４の電圧が、ほぼ、（５＊０．５）ボルトとトランジスタ７０６のしきい値電圧レベルとトランジスタ７０６の制御電極電圧（ＶＤＤ）を加えたものを越えた場合にトランジスタ２０２にトリガ電流を供給し始める。
【００６７】
ＩＩＩ．セグメント化バスアーキテクチャ
Ａ．接続
図８は、ＥＳＤ保護のためのセグメント化バスアーキテクチャ（ｓｅｇｍｅｎｔｅｄ ｂｕｓ ａｒｃｈｉｔｅｃｔｕｒｅ：ＳＢＡ）８００のブロック図を示す。ＳＢＡ８００は各々のＩ／Ｏ（入力、出力、またはＩ／Ｏ）パッドセルからなるＥＳＤ回路を除去しかつそれをパワーパッドセル（ｐｏｗｅｒ ｐａｄ ｃｅｌｌ）にあるいはＳＢＡ８００を導入した集積回路のいずれかの他の未使用の領域に入れる。典型的には、パワーパッドセルはＥＳＤ回路を収容できるが、それはパワーパッドセルは他の回路を含まないからである。当業者は除去されたＥＳＤ回路はまた、クロック入力ピンのような、利用可能な回路領域を含む他の形式のパッドセルの下に配置できることを容易に理解するであろう。除去されたＥＳＤ回路はセグメント化されたＥＳＤバスを介していくつかの隣接するＩ／Ｏパッドセルによって共有される。その結果、各々の個々のＩ／Ｏパッドセルは寸法が低減できる。
【００６８】
図８によって説明を続けると、ＳＢＡ８００はＩ／Ｏパッドセルおよびパワーセルの第１の群またはグループ（グルーピング：ｇｒｏｕｐｉｎｇ）８０２および第２のグループ８０４を含む。特に、第１のグループ８０２はＩ／Ｏパッドセル８０６０，８０６１，他、およびパワーパッドセル８０８を備えている。Ｉ／Ｏパッドセル８０６０，８０６１，他、およびパワーパッドセル８０８はセグメント化されたバス１（ｂｕｓ１）を介してお互いに第１の電源ＶＤＤに、および第２の電源ＶＳＳに接続される。（パワーパッドセル８０８はその内部ＥＳＤ回路を介して第２の電源ＶＳＳに接続される。）セグメント化されたＥＳＤバス１はまたダイオード８１０によって第１の電源ＶＤＤに接続される。ダイオード８１０は第１の電源ＶＤＤからセグメント化されたＥＳＤバス１へと電流が流れることができるように接続される。第２のグループ８０４はＩ／Ｏパッドセル８１２０，８１２１，他、およびパワーパッドセル８１４を具備する。Ｉ／Ｏパッドセル８１２０，８１２１，他、およびパワーパッドセル８１４はお互いにセグメント化されたバス２を介して、第１の電源ＶＤＤに、および第２の電源ＶＳＳに接続されている。（パワーパッドセル８１４はその内部ＥＳＤ回路を介して第２の電源ＶＳＳに接続されている。）セグメント化されたＥＳＤバス２（ｂｕｓ２）はまたダイオード８１６によって第１の電源ＶＤＤに接続されている。ダイオード８１６は第１の電源ＶＤＤからセグメント化されたＥＳＤバス２へと電流が流れることができるように接続されている。
【００６９】
ＳＢＡ８００はまた第１の電源ＶＤＤと第２の電源ＶＳＳとの間に接続されたレールクランプ（ｒａｉｌ ｃｌａｍｐ）２４およびダイオード２６を含む。レールクランプ２４およびダイオード２６は図１を参照して前に説明されている。
【００７０】
Ｉ／Ｏパッドセル８０６および８０８は図９を参照して後により詳細に説明する。パワーパッドセル８０８および８１４は電源を受けるためのパッドおよびＥＳＤ回路を含む。パワーパッドセル８０８および８１４に含まれるＥＳＤ回路は前に図２、図６および図７において説明されたＥＳＤ回路の内の任意のものとすることができる。さらに、パワーパッドセル８０８において使用されるＥＳＤ回路は通常動作の間にＩ／Ｏパッドセル８０６および８１２から電気的に分離される技術的に知られた他の回路を含むことができる。
【００７１】
Ｂ．Ｉ／Ｏパッドセル
図９は、図８に示されたセグメント化バスアーキテクチャにおいて有用な入力／出力（Ｉ／Ｏ）パッドセル８０６の部分的ブロック図および部分的回路図を示す。Ｉ／Ｏパッドセル８０６は実質的に図１に示されたＩ／Ｏドライバ回路１０と同様のものである。この場合、ダイオード９００がＩ／Ｏパッド１４とセグメント化ＥＳＤバスとの間に直列に接続されている。ダイオード９００はＩ／Ｏパッド１４からセグメント化ＥＳＤバスへと電流が流れることができるようにする。レールクランプ２４およびダイオード２６はＩ／Ｏドライバ回路１０から除去されておりかつ今や全てのパワーパッドセルおよびＩ／Ｏパッドセルによって共有されている。
【００７２】
Ｃ．動作
１．通常動作
ダイオード８１０および８１６は通常動作の間にセグメント化ＥＳＤバスをプリチャージする。このプリチャージはＩ／Ｏパッドセルに接続された外部装置がセグメント化ＥＳＤバスの容量性負荷を見るのを（ｓｅｅｉｎｇ）排除する。逆に、ダイオード（図９に示されている）がセグメント化ＥＳＤバスをＩ／Ｏパッドセルから分離する。この第３のダイオードはＩ／ＯパッドセルがＶＤＤより低いかあるいは等しい電圧レベルを出力しまたは受けることができるようにする。
【００７３】
２．ＥＳＤ事象
ａ．ＶＤＤに関して正の電圧入力
この場合、電源ＶＤＤに関して大きな正の電圧レベルがＩ／Ｏパッドセルの特定の１つ内のＩ／Ｏパッドに印加される。大きな正の入力電流がＩ／Ｏパッドセルからセグメント化バスを介して例えば前記パワーパッドセルにおいて実施されるＥＳＤ回路へと流れる。前記パワーパッドセルにおけるＥＳＤ回路は次に図１に関して前に説明したように第２の電源ＶＳＳおよびダイオード２６を介して第１の電源ＶＤＤへとまたは第１の電源ＶＤＤへの電流をシャントする。
【００７４】
ｂ．ＶＳＳに関して正の電圧入力
この場合、電源ＶＳＳに関して大きな正の電圧レベルがＩ／Ｏパッドセルの特定の１つ内のＩ／Ｏパッドに印加される。前述のように、大きな正の入力電流がＩ／Ｏパッドセルからセグメント化バスを介して例えばパワーパッドセル内に実施されたＥＳＤ回路へと流れる。パワーパッドセル内のＥＳＤ回路は次に図１に関して前に説明したように電流を第２の電源ＶＳＳへとあるいは第２の電源ＶＳＳへの電流をシャントする。
【００７５】
ｃ．ＶＤＤに関して負の入力電圧
この場合、電圧レベルＶＤＤに関して大きな負の電圧レベルがＩ／Ｏパッドセルの特定の１つ内のＩ／Ｏパッドに印加される。この大きな負の電圧はダイオード３４、第２の電源ＶＳＳおよびレールクランプ２４を通して第１の電源ＶＤＤへとシャントされる。電源ＶＤＤからトランジスタ３２を介してＩ／Ｏパッドに至る二次的なシャント経路がある。この二次的な場合、固有のまたは生来の容量（またはレールクランプ２４）がＶＤＤをＶＳＳへとそして最終的にトランジスタ３２の制御電極へと結合する。トランジスタ３２は次に順方向バイアスされ、電流が電源ＶＤＤから、トランジスタ３２を通り、Ｉ／Ｏパッドへと流れるようにする。
【００７６】
ｄ．ＶＳＳに関して負の電圧入力
この場合、前記第２の電源ＶＳＳに関して大きな負の電圧がＩ／Ｏパッドセルの特定の１つ内のＩ／Ｏパッドに印加される。ここで、ダイオード３４は順方向バイアスされ、電源ＶＳＳからのエネルギをＩ／Ｏパッドへとシャントする。また、第２の電源ＶＳＳからトランジスタ３２を介してのＩ／Ｏパッドへの二次的なシャント経路が有る。この二次的なシャント経路においては、トランジスタ３２の制御電極−第２の電流電極接合は順方向バイアスされ、電源ＶＳＳからＩ／Ｏパッドへと直接的な電流経路を生成しあるいは直流電流経路を生成する。図９において説明したように、電源ＶＳＳはトランジスタ３２の制御電極に結合されている。
【００７７】
本発明が特定の実施形態に関して説明されたが、当業者にはさらに他の修正および改善をなすことができるであろう。例えば、開示された発明は特定の１組のトランジスタ導電型に関して述べられている。当業者は、上の説明によって、ある状況の下で導電型を変更して本発明を特定のプロセスまたは実施形態に仕立てることができるであろう。当業者は同じ目的を達成するため他の構造を使用することができるであろう。したがって、本発明は添付の特許請求の範囲に規定された本発明の精神および範囲から離れることのない全てのそのような変更を含むことが理解されるべきである。
【００７８】
【発明の効果】
以上のように、本発明によれば、前述の従来技術の欠点を克服し、多様な集積回路に使用でき、集積回路上の貴重な領域を浪費することなく、かつリーク電流の増大などの不都合を生じることがなく、的確に集積回路を静電気放電から保護することが可能になる。
【図面の簡単な説明】
【図１】本発明に従って構成された入力／出力ドライバ回路の構成を示す部分的ブロック図および部分的回路図形式のブロック回路図である。
【図２】図１に示されたＥＳＤ回路の第１の実施形態を示す回路図である。
【図３】図１に示された高電圧ブロッカ１０を示す回路図である。
【図４】図１に示されたゲートポンプの回路図である。
【図５】図１に示されたウェルポンプの回路図である。
【図６】図１に示されたＥＳＤ回路の第２の実施形態を示す回路図である。
【図７】図１に示されたＥＳＤ回路の第３の実施形態を示す回路図である。
【図８】ＥＳＤ保護のためのセグメント化バスアーキテクチャを説明するためのブロック図である。
【図９】図８に示されたセグメント化バスアーキテクチャにおいて有用な入力／出力パッドセルを部分的ブロック図および部分的回路図形式で示すブロック回路図である。
【符号の説明】
１０ 入力／出力（Ｉ／Ｏ）ドライバ回路
１２ ＥＳＤ回路
１４ Ｉ／Ｏパッド
１６ ｐ型ＭＯＳＦＥＴトランジスタ
１８，２２ ｎ型ＭＯＳＦＥＴトランジスタ
２０ 高電圧ブロッカ
２４ レールクランプ
２６，３４ ダイオード
２８ ゲートポンプ
３０ ウェルポンプ
３２ ｎｐｎ型バイポーラトランジスタ
【発明の属する技術分野】
本発明は一般的には、電子集積回路に関し、かつより特定的には集積回路のための静電気放電保護回路に関する。
【０００２】
【従来の技術】
半導体産業においては、静電気放電保護（ｅｌｅｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ ｐｒｏｔｅｃｔｉｏｎ：ＥＳＤ）回路を使用することが知られている。ＥＳＤ回路は集積された半導体装置が製造後の日常のプロセスの間に静電気によって破壊されないことを保証する。しかしながら、半導体産業における現行のおよび予見できる傾向は知られたＥＳＤ回路の有効性に悪影響を与えつつある。
【０００３】
例えば、高濃度ドープエピタキシャル（ｅｐｉ）基板は金属酸化物半導体（ＭＯＳ）電界効果トランジスタ（ＦＥＴ）および厚膜フィールド酸化物（ＴＦＯ）装置が電流シャント装置（ｃｕｒｒｅｎｔ ｓｈｕｎｔｉｎｇ ｄｅｖｉｃｅｓ）として作用するのを妨げる。通常の使用においては、高濃度ドープ基板が望ましい。そのような基板は「ラッチアップ（ｌａｔｃｈ−ｕｐ）」の望ましくない発生を低減する。ラッチアップの間に、２つの相補ＭＯＳＦＥＴによって形成される２つの寄生バイポーラトランジスタはフィードバックループを生成する。該フィードバックループにおいては、第１の寄生バイポーラ装置のベースはまた第２の装置のコレクタである。逆に、第２の装置のベースは第１の装置のコレクタである。これらのトランジスタの双方が導通している場合、多量の電流が２つの電源の間に流れる可能性がある。前記２つのトランジスタの端子の１つに加えられる高電流事象は２つの寄生トランジスタが導通するようにさせる。高濃度ドープエピタキシャル基板は前記基板および、従って、一方の装置のベースおよび他方の装置のコレクタを接地することにより前記フィードバックループを切断するよう作用する。
【０００４】
シート抵抗（ｒｈｏ）を低減するためにサリサイド（ｓａｌｉｃｉｄｅ）接合層を使用することもまた知られたＥＳＤ回路の有効性を低下させる。ここで、いくつかのＭＯＳＦＥＴまたは単一のＭＯＳＦＥＴを形成するいくつかのフィンガがＥＳＤ保護を提供するために寄生バイポーラ装置として作用する。そのようなＥＳＤ装置は寄生バイポーラトランジスタの「スナップバック（ｓｎａｐ−ｂａｃｋ）」電流−電圧特性に依存する。この場合、電流はあるコレクタ−エミッタ電圧、Ｖｔ１、においてバイポーラトランジスタを通って流れ始める。その後、コレクタ−エミッタ電圧は電流が増大するに応じて低減し、Ｖｔ１から「スナップバック」することになる。その後、この傾向は逆転し、電流が上昇するに応じてコレクタ−エミッタ電圧も上昇するようにさせる。結局、前記バイポーラトランジスタは他の特定のコレクタ−エミッタ電圧、Ｖｔ２、において動作しなくなる。前記サリサイド層の低い抵抗は最終的なブレイクダウン電圧、Ｖｔ２、を初期電圧、Ｖｔ１、より低くなるようにさせる。そのような関係は第１のＭＯＳＦＥＴまたはＭＯＳＦＥＴの第１のフィンガが第２のＭＯＳＦＥＴがターンオンする電圧より低い電圧でブレイクダウンするようにさせる。その結果、前記ＭＯＳＦＥＴ群によって提供される保護は単一のＭＯＳＦＥＴによって提供される保護より大きくないことになる。
【０００５】
【発明が解決しようとする課題】
いくつかの知られたＥＳＤ回路は一方の電圧線路（ｖｏｌｔａｇｅ ｒａｉｌｓ）から他方へと与えられる過剰なエネルギをシャントまたは分路（ｓｈｕｎｔ）するために集積回路の電圧線路の間の固有の容量に依存する。この戦略は保護を提供するのに必要な装置またはデバイスの合計数を最小にする。しかしながら、この戦略はまた集積回路の容量が低下するに応じて動作しなくなる。その結果、ある特定の集積回路のために設計された１つのＥＳＤ回路は他の回路に対しては十分なものでなくなる可能性がある。
【０００６】
ダイ縮小は半導体産業における支配的な傾向の１つである。集積回路が縮小するに応じて、ＥＳＤ回路に割り当てられる領域または面積も縮小する。典型的には、ＥＳＤ回路は該回路が保護する入力、出力、またはＩ／Ｏピンの下に配置される。この領域は急速にそのような回路を受け入れるためには不適切なものとなりつつある。
【０００７】
他の知られたＥＳＤ回路は電力をシャントまたは分路するためにダイオードストリング（ｄｉｏｄｅ ｓｔｒｉｎｇｓ）またはダイオードのつながりに依存する。残念なことに、これらのダイオードストリングは高い温度で電流をリークする。さらに、各々のダイオードのリーケージがその温度と共に増大する。半導体産業における他の傾向はできるだけ少ない電流を消費しかつ広い範囲の用途に適した集積回路を設計しかつ製造することである。これらの両方の目標は環境的な事項によって制限されるリークの多い設計によって悪影響を受ける。
【０００８】
【課題を解決するための手段】
本発明の一態様に係わる静電気放電保護のための回路は、入力端子、第１の電流電極、第２の電流電極、および制御電極を具備する第１のトランジスタであって、該第１のトランジスタの前記第１の電流電極は前記入力端子に結合されているもの、前記第１のトランジスタの前記制御電極に結合されたバイアス回路であって、該バイアス回路は静電気放電事象の間または間に前記第１のトランジスタを導通状態にするもの、そして第１の電流電極、第２の電流電極、および制御電極を具備する寄生バイポーラ装置であって、前記第１の電流電極は前記入力端子に結合され、前記第２の電流電極は第２の電源を受け、そして前記制御電極は前記第１のトランジスタの前記第２の電流電極に結合されているもの、を具備することを特徴とする。
【０００９】
本発明の別の態様に係わる静電気放電保護のための回路は、入力端子、第１の端子および第２の端子を備えた少なくとも１つのダイオードを具備するダイオードストリングであって、前記第１の端子は前記入力端子に結合されているもの、第１の電流電極、第２の電流電極、および制御電極を具備する第１のトランジスタであって、前記第１のトランジスタの前記第１の電流電極は前記ダイオードストリングの第２の端子に結合され、かつ前記第１のトランジスタの制御電極は第１の電源を受けるもの、前記第１のトランジスタに結合されたバイアス回路であって、該バイアス回路は静電気放電事象の間または間に前記第１のトランジスタを導通状態にするもの、そして寄生バイポーラ装置であって、該寄生バイポーラ装置は同じ導電型の第１の拡散領域および第２の拡散領域を備え、これらの拡散領域は反対導電型の本体部に配置され、前記第１の拡散領域は前記入力端子に結合され、前記第２の拡散領域は第２の電源電圧を受けるもの、を具備することを特徴とする。
【００１０】
本発明のさらに別の態様に係わる静電気放電保護のための回路は、入力端子、第１の電流電極、第２の電流電極、および制御電極を具備する第１のトランジスタであって、前記第１のトランジスタはｎ型トランジスタでありかつ前記第１のトランジスタの第１の電流電極は前記入力端子に結合されているもの、前記第１のトランジスタの制御電極に結合されたバイアス回路であって、該バイアス回路は静電気放電事象の間または間に前記第１のトランジスタを導通状態にするもの、そして第１の電流電極、第２の電流電極、および制御電極を具備するバイポーラ装置であって、前記第１の電流電極は前記入力端子に結合され、前記第２の電流電極は第２の電源電圧を受け、そして前記制御電極は前記第１のトランジスタの第２の電流電極に結合されているもの、を具備することを特徴とする。
【００１１】
本発明のさらに別の態様に係わる静電気放電保護のための回路は、入力端子、第１の端子および第２の端子を備えた少なくとも１つのダイオードからなるダイオードストリングであって、前記第１の端子は前記入力端子に結合されているもの、第１の電流電極、第２の電流電極、そして制御電極を具備する第１のトランジスタであって、該第１のトランジスタはｎ型トランジスタであり、前記第１のトランジスタの第１の電流電極は前記ダイオードストリングの第２の端子に結合され、かつ前記第１のトランジスタの制御電極は第１の電源電圧を受けるもの、前記第１のトランジスタに結合されたバイアス回路であって、該バイアス回路は静電気放電事象の間または間に前記第１のトランジスタを導通状態にするもの、そして第１の電流電極、第２の電流電極、そして制御電極を具備するバイポーラ装置であって、前記第１の電流電極は前記入力端子に結合され、前記第２の電流電極は第２の電源電圧を受け、そして前記制御電極は前記第１のトランジスタの第２の電流電極に結合されているもの、を具備することを特徴とする。
【００１２】
本発明のさらに別の態様に係わる静電気放電保護のための回路は、入力端子、第１の電流電極、第２の電流電極、そして制御電極を具備する第１のトランジスタであって、該第１のトランジスタの第１の電流電極は前記入力端子に結合されているもの、前記第１のトランジスタの制御電極に結合されたフィードバック回路であって、該フィードバック回路は静電気放電事象の間または間に前記第１のトランジスタを導通状態に維持するもの、そして第１の電流電極、第２の電流電極、そして制御電極を具備する寄生バイポーラ装置であって、前記第１の電流電極は前記入力端子に結合され、前記第２の電流電極は第２の電源電圧を受け、そして前記制御電極は前記第１のトランジスタの第２の電流電極に結合されているもの、を具備することを特徴とする。
【００１３】
また、本発明の一態様に係わる静電気放電（ＥＳＤ）保護のためのセグメント化バスアーキテクチャ（ＳＢＡ）は、複数のグループであって、各々のグループは、（ａ）前記ＳＢＡに結合された少なくとも１つのパッドセルであって、該少なくとも１つのパッドセルは入力パッドセル、出力パッドセル、および入力／出力パッドセルからなる組から選択されるもの、そして（ｂ）前記ＳＢＡに、第１の電源に、そして第２の電源に結合されたＥＳＤ保護回路、を具備するもの、を具備することを特徴とする。
【００１４】
前記ＥＳＤ保護回路は、入力端子、第１の電流電極、第２の電流電極、制御電極、そして本体部端子を備えた第１のトランジスタであって、該第１のトランジスタの第１の電流電極は前記入力端子に結合されているもの、そして第１の電流電極、第２の電流電極、そして制御電極を具備する寄生バイポーラ装置であって、前記第１の電流電極は前記入力端子に結合され、前記第２の電流電極は前記第２の電源電圧を受け、そして前記制御電極は前記第１のトランジスタの第２の電流電極に結合されているもの、を具備すると好都合である。
【００１５】
【発明の実施の形態】
本発明の特徴および利点は図面と共に以下の詳細な説明を参照することによりさらに明瞭に理解され、添付の図面においては同じ参照数字は同じまたは対応する部分を示している。
【００１６】
図１は、本発明に従って構成された入力／出力（Ｉ／Ｏ）ドライバ回路１０の部分的ブロックおよび部分的回路図を示す。Ｉ／Ｏドライバ回路１０は静電気放電事象に対しておよび電気的オーバストレス（ｅｌｅｃｔｒｉｃａｌ ｏｖｅｒｓｔｒｅｓｓ：ＥＯＳ）事象に対して保護を提供するためＥＳＤ回路１２を含む。ＥＳＤ回路１２はバイポーラトランジスタにトリガ電流を供給するためｎ型ＭＯＳＦＥＴを使用する。その結果、ＥＳＤ回路１２は高濃度ドープエピタキシャル基板またはサリサイド化（ｓａｌｉｃｉｄｅｄ）接合層を使用する、あるいは低い総合チップ容量を有する半導体プロセスに導入することができる。さらに、ｎ型ＭＯＳＦＥＴの大きなトランスコンダクタンス（ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ）はｐ型ＭＯＳＦＥＴに対しある量のＥＳＤ保護を提供するためにより小さなトリガ装置を使用できるようにする。ＥＳＤ回路は図６を参照して後により詳細に説明する。
【００１７】
本発明をより明瞭に理解するために、説明は以下の内容表（Ｔａｂｌｅ ｏｆＣｏｎｔｅｎｔｓ）に従って構成されている。しかしながら、いずれのヘッディングまたは分類に対しても特定の制限を与えるべきではない。
【００１８】
Ｉ．序説
ＩＩ．Ｉ／Ｏドライバ回路
Ａ．接続
Ｂ．動作
１．通常動作
２．ＥＳＤ事象
ａ．ＶＤＤに関して正電圧入力
ｂ．ＶＳＳに関して正電圧入力
ｃ．ＶＤＤに関して負入力電圧
ｄ．ＶＳＳに関して負電圧入力
Ｃ．ＥＳＤ回路の第１の実施形態
１．接続
２．別の実施形態
３．動作
Ｄ．高電圧ブロッカ
Ｅ．ゲートポンプ
Ｆ．ウエルポンプ
Ｇ．ＥＳＤ回路の第２の実施形態
１．接続
２．動作
ａ．通常動作
ｂ．ＥＳＤ事象
Ｈ．ＥＳＤ回路の第３の実施形態
１．接続
２．動作
ａ．通常動作
ｂ．ＥＳＤ事象
ＩＩＩ．セグメント化バスアーキテクチャ
Ａ．接続
Ｂ．Ｉ／Ｏパッドセル
Ｃ．動作
１．通常動作
２．ＥＳＤ事象
ａ．ＶＤＤに関して正電圧入力
ｂ．ＶＳＳに関して正電圧入力
ｃ．ＶＤＤに関して負入力電圧
ｄ．ＶＳＳに関して負電圧入力
【００１９】
Ｉ．序説
この時点で、ＥＳＤ回路１２がＭＯＳＦＥＴトランジスタを使用して過剰なエネルギをシャントする寄生バイポーラトランジスタをトリガすることに注目することが適切であろう。トリガ電流を使用することは寄生バイポーラトランジスタがエネルギをシャントし始めるポイントを低下させる。寄生バイポーラトランジスタを使用することは真の（ｔｒｕｅ）バイポーラ装置の必要性を除去する。真のバイポーラトランジスタはその制御電極が半導体基板から分離されておりかつ、従って、直接制御可能なものである。典型的には、バイポーラ装置を含めることは集積回路の製造コストを大幅に増大する。トリガ電流を寄生バイポーラトランジスタの制御電極に直接与えることは高濃度ドープ基板により生じる電位を局所的に（ｌｏｃａｌｌｙ）克服する。通常、基板は２つの電源の内のより低いものに結合される。トリガポイントはダイオードストリングにおけるダイオードの数を増大しまたは低減することにより容易にプログラム可能である。しかしながら、過剰なエネルギの大部分をシャントするのは寄生バイポーラ装置であって、ダイオードストリングではない。その結果、個々のダイオードは電流リーケージおよび温度によって引き起こされる性能変動を最小にするため非常に小さく作ることができる。また、ＥＳＤ回路１２は２つの電源線路の間の容量に依存しない。従って、ＥＳＤ回路１２は小さな集積回路内に、大きな集積回路内に、および設計編成にわたって使用される標準的なセルライブラリへと導入することができる。当業者は容易に現在のおよび将来の集積回路の処理フローに対するＥＳＤ回路１２の適切さを理解するであろう。
【００２０】
ＩＩ．Ｉ／Ｏドライバ回路
Ａ．接続
図１により説明を続けると、入力／出力（Ｉ／Ｏ）パッド１４はＩ／Ｏドライバ回路１０を導入する集積回路の外部の他の装置に伝送される電圧レベルを発生する。この実施形態では、Ｉ／Ｏドライバ回路１０は０または３．３ボルトをＩ／Ｏパッド１４上に出力する。他の実施形態では、Ｉ／Ｏドライバ回路１０はＩ／Ｏドライバ回路１０を導入する集積回路の外部の他の装置から電圧レベルを受けるための回路を含むことができる。そのような実施形態では、前記電圧はまた０または３．３ボルトとすることができる。さらに、他の実施形態では、前記最大受信電圧レベルは前記最大出力電圧レベルを超えることができる。たとえば、Ｉ／Ｏドライバ回路１０は０または３．３ボルトの信号を出力できるが、０または５ボルトの信号を受けることができる。
【００２１】
Ｉ／Ｏパッド１４はｐ型ＭＯＳＦＥＴトランジスタ１６の第１の電流電極におよびｎ型ＭＯＳＦＥＴトランジスタ１８の第１の電流電極に接続されている。トランジスタ１６の第２の電流電極および制御電極は、それぞれ、第１の電源、ＶＤＤ、および高電圧ブロッカ（ｈｉｇｈ ｖｏｌｔａｇｅ ｂｌｏｃｋｅｒ）２０の出力端子に接続されている。高電圧ブロッカ２０は４つの入力、「プリドライバ入力Ａ（ＰＲＥＤＲＩＶＥＲ ＩＮ Ａ）」、ＶＤＤ、Ｉ／Ｏパッド１４、およびトランジスタ１６のウエルを受ける。高電圧ブロッカ２０は図３によって後に説明する。
【００２２】
トランジスタ１８の第２の電流電極および制御電極は、それぞれ、ｎ型ＭＯＳＦＥＴトランジスタ２２の第１の電流電極および第１の電源、ＶＤＤ、に接続されている。トランジスタ２２の第２の電流電極および制御電極は、それぞれ、第２の電源、ＶＳＳ、および入力「プリドライバ入力Ｂ（ＰＲＥＤＲＩＶＥＲ ＩＮ Ｂ）」に接続されている。
【００２３】
Ｉ／Ｏドライバ回路１０はまたＶＤＤとＶＳＳとの間に並列に接続された線路クランプまたはレールクランプ（ｒａｉｌ ｃｌａｍｐ）２４およびダイオード２６を含む。レールクランプ２４は、もし十分であれば、Ｉ／Ｏドライバ回路１０を導入している集積回路の固有の容量とすることができ、あるいはＥＳＤ事象の間にＶＤＤおよびＶＳＳの間に放電経路を提供する能動回路（ａｃｔｉｖｅ ｃｉｒｃｕｉｔ）とすることができる。レールクランプ２４はいくつかのＩ／Ｏパッドによって共有することができる。ダイオード２６はＶＳＳがＶＤＤよりほぼ０．５ボルト高い場合にそれが電流を導通するように結合される。通常、ＶＤＤはＶＳＳより３．３ボルト高い。ゲートポンプ２８の４つの端子は、それぞれ、ＶＤＤ、トランジスタ１６の制御電極、Ｉ／Ｏパッド１４、およびトランジスタ１６のウエルに接続される。ゲートポンプ２８は図４を参照して後に説明する。ウエルポンプ３０の３つの端子は、それぞれ、ＶＤＤ、トランジスタ１６のウエル、およびＩ／Ｏパッド１４に接続されている。ウエルポンプ３０は後に図５を参照して説明する。ｎｐｎ型バイポーラトランジスタ３２の第１の電流電極、第２の電流電極、および制御電極は、それぞれ、ＶＤＤ、Ｉ／Ｏパッド１４、およびＶＳＳに結合されている。ダイオード３４の第１の端子および第２の端子は、それぞれ、Ｉ／Ｏパッド１４およびＶＳＳに結合されている。ダイオード３４はＶＳＳがＩ／Ｏパッド１４上に存在する電圧よりもほぼ０．５ボルト高い場合にそれが電流を導通するように結合される。通常、Ｉ／Ｏパッド１４上に存在する電圧レベルはＶＳＳより大きいかあるいは等しい。
【００２４】
ＩＩ．Ｉ／Ｏドライバ回路１０
Ｂ．動作
Ｉ／Ｏドライバ回路１０の動作は２つの動作モードを参照して好適に説明することができる。すなわち、（１）通常のＩ／Ｏ動作、および（２）静電気放電保護、である。静電気放電保護機能はさらに人体モデル（ｈｕｍａｎ ｂｏｄｙ ｍｏｄｅｌ）を試験するために使用される４つの方法に匹敵する４つの場合に分割できる。すなわち、（１）ＶＤＤに関して正の入力電圧、（２）ＶＳＳに関して正の入力電圧、（３）ＶＤＤに関して負の入力電圧、および（４）ＶＳＳに関して負の入力電圧、である。
【００２５】
１．通常動作
通常動作においては、Ｉ／Ｏドライバ回路１０は出力のみまたは入力のみのドライバとして使用される。この特定の機能は制御信号「プリドライバ入力Ａ」および「プリドライバ入力Ｂ」の論理状態によって選択される。もしＩ／Ｏドライバ回路１０が出力のみのバッファとして使用されるべきであれば、出力されるべき信号（どこか他で発生された）はトランジスタ１６の制御電極およびトランジスタ２２の制御電極の双方に印加される。出力されるべき信号は高電圧ブロッカ２０を介してトランジスタ１６の制御電極に印加される。従って、「プリドライバ入力Ａ」および「プリドライバ入力Ｂ」は共に所望の出力信号の電位にある。どのトランジスタがイネーブルされるかに応じて、電源ＶＤＤまたは電源ＶＳＳのいずれかがＩ／Ｏパッド１４に結合される。もしＩ／Ｏドライバ回路１０が入力のみのバッファとして使用されれば、「プリドライバ入力Ａ」はＶＤＤにセットされかつ「プリドライバ入力Ｂ」はＶＳＳにセットされる。これらの電圧レベルはＩ／Ｏパッド１４を高インピーダンス状態にする。この場合、Ｉ／Ｏドライバ回路１０の外部で発生された電圧がＩ／Ｏパッド１４に印加されかつ回路（図示せず）によってバッファリングされる。
【００２６】
上に述べたように、Ｉ／Ｏドライバ回路１０は５ボルトに耐える。もし５ボルトの信号がＩ／Ｏパッド１４に印加されれば、何らの損傷も生じないであろう。トランジスタ１６の制御電極およびウエルは共にそれぞれゲートポンプ２８によっておよびウエルポンプ３０によってより高い入力電圧レベルにバイアスされる。このバイアスは電源ＶＤＤより大きな電圧がＩ／Ｏパッド１４に印加された場合にトランジスタ１６が電流を導通しないことを保証する。さらに、高電圧ブロッカ２０はトランジスタ１６の制御電極に印加されたバイアス電圧が内部回路（図示せず）に印加されないことを保証する。
【００２７】
２．ＥＳＤ事象
ａ．ＶＤＤに関して正電圧入力
この場合、大きな正電圧レベルが電源ＶＤＤに関してＩ／Ｏパッド１４に印加される。この大きな正の入力電圧はＥＳＤ回路１２がＩ／Ｏパッド１４から、この筋書きにおいてはフローティングである、ＶＳＳへとエネルギをシヤントする。電源ＶＳＳにおける電圧は上昇し始め、ダイオード２６を順方向バイアスする。ＥＳＤ回路１２、電源ＶＳＳ、およびダイオード２６はそれによってＩ／Ｏパッド１４から電源ＶＤＤへと放電経路を形成する。
【００２８】
ｂ．ＶＳＳに関して正電圧入力
この場合、大きな正電圧レベルが電源ＶＳＳに関してＩ／Ｏパッド１４に印加される。前と同様に、大きな正の入力電圧はＥＳＤ回路１２がエネルギをＩ／Ｏパッド１４からＶＳＳへとシャントするようにさせる。ＥＳＤ回路１４はそれによってＩ／Ｏパッド１４から電源ＶＳＳへと放電経路を形成する。
【００２９】
ｃ．ＶＤＤに関して負の入力電圧
この場合、電圧レベルＶＤＤに関して大きな負の電圧レベルがＩ／Ｏパッド１４に印加される。この大きな負の電圧はダイオード３４を順方向バイアスしかつレールクランプ２４が電源ＶＳＳを電源ＶＤＤに結合できるようにする。ダイオード３４およびレールクランプ２４は電源ＶＤＤからＩ／Ｏパッド１４への放電経路を形成する。前述のように、レールクランプ２４はＩ／Ｏドライバ回路１０を導入した集積回路の固有の容量とすることができ、あるいは能動クランプ回路とすることができる。また、トランジスタ３２を介しての電源ＶＤＤからＩ／Ｏパッド１４への第２のまたは２次シャント経路がある。この２次シャント経路の場合は、前記固有の容量（またはレールクランプ２４）はＶＤＤをＶＳＳにかつ最終的にトランジスタ３２の制御電極に結合する。トランジスタ３２は次に順方向バイアスされ電流が電源ＶＤＤから、トランジスタ３２を通り、Ｉ／Ｏパッド１４に流れるようにする。
【００３０】
ｄ．ＶＳＳに関して負電圧入力
この場合、電源ＶＳＳに関して大きな負の電圧がＩ／Ｏパッド１４に印加される。ここで、ダイオード３４は順方向バイアスされるようになり、エネルギを電源ＶＳＳからＩ／Ｏパッド１４へとシャントする。トランジスタ３２を介しての電源ＶＳＳからＩ／Ｏパッド１４への第２のまたは２次シャント経路がある。この２次シャント経路の場合において、トランジスタ３２の制御電極−第２電流電極接合は順方向バイアスされ、電源ＶＳＳからＩ／Ｏパッド１４へと直接の電流経路または直流電流経路を生じさせる。図１に示されるように、電源ＶＳＳはトランジスタ３２の制御電極に結合されている。
【００３１】
ＩＩ．Ｉ／Ｏドライバ回路
Ｃ．ＥＳＤ回路の第１の実施形態
１．接続
図２は、図１に示されたＥＳＤ回路の第１の実施形態の回路図を示す。直列に接続されたダイオード２００のつながりまたはストリングの第１の端子および寄生ｎｐｎ型バイポーラトランジスタ２０２の第１の電流電極の各々はＩ／Ｏパッド１４に接続されている。ダイオードのストリング２００の第２の端子はｐ型ＭＯＳＦＥＴトランジスタ２０４の第１の電流電極に接続されている。示された実施形態では、ダイオード２００のストリング２００は５個のダイオードを含む。トランジスタ２０２の第２の電流電極および制御電極は電源ＶＳＳにおよびトランジスタ２０４の第２の電流電極にそれぞれ接続されている。トランジスタ２０４の制御電極はダイオード２０６の第１の端子におよび電源ＶＤＤに接続されている。ダイオード２０６の第２の端子はトランジスタ２０４のウエルに結合されている。
【００３２】
ダイオードのストリング２００における個々のダイオードはＩ／Ｏパッド１４に存在する電圧レベルが、ほぼ、（５＊０．５）ボルトとトランジスタ２０４のしきい値電圧レベルとトランジスタ２０４の制御電極電圧（ＶＤＤ）との合計を超えた場合にそれらが電流を導通するように接続される。ダイオード２０６はそれがダイオードのストリング２００からトランジスタ２０４のｎ型ウエルを通り電源ＶＤＤに流れる電流を防止するように接続されている。この経路は電源ＶＤＤに関して大きな正の電圧がＩ／Ｏパッド１４に印加された場合に関連がある。代わりに、ダイオード２０６はトランジスタ２０２を通って電流が流れるようにする。
【００３３】
２．別の実施形態
上で述べたように、トランジスタ２０２はＣＭＯＳ製造プロセスによって製造される。その結果、トランジスタ２０２はＭＯＳＦＥＴまたは単に厚膜酸化物（ｔｈｉｃｋ ｆｉｅｌｄ ｏｘｉｄｅ：ＴＦＯ）装置とすることができる。本発明のこの観点は本発明が標準的なＣＭＯＳプロセスに導入できるようにする。
【００３４】
もしトランジスタ２０２がＭＯＳＦＥＴであれば、トランジスタ２０２が効率的に寄生横型パイポーラ装置として作用するようにさせるいくつかの可能な構造がある。例えば、トランジスタ２０２のゲートはその２つの電流電極の間にチャネルを発生するために使用される必要はない。代わりに、トランジスタ２０４によって発生されるトリガ電流は直接トランジスタ２０２のボディまたは本体（ｂｏｄｙ）に注入される。従って、ＭＯＳＦＥＴの絶縁されたゲートは電源に接続することができかつトランジスタ２０２の本体へのコンタクトはその２つの電流電極に隣接して配置できる。示された実施形態では、基板はｐ型基板でありかつコンタクトはｐ＋型注入または拡散領域である。ソースおよびドレインは２つのｎ型領域をｐ型基板に拡散または注入しかつｎ型コンタクトをその上に形成することによって製造される。トランジスタ２０２の本体へのトリガ電流を提供するためのコンタクトは、（１）前記ソース（またはドレイン）が前記コンタクトとドレイン（またはソース）との間にあるように、あるいは、（２）前記コンタクトが上から見たときリングまたは細い矩形（ｔｈｉｎ ｒｅｃｔａｎｇｌｅ）のようにソースおよびドレインを囲むように配置することができる。
【００３５】
当業者はここで示されたトランジスタの本体部への言及はそのウエルへの言及またはウエルがない場合にその局部的な基板への言及と等価であることを容易に理解するであろう。
【００３６】
もしトランジスタ２０２がＴＦＯ装置であれば、トランジスタ本体へのコンタトはそのソースおよびドレインの間に配置することができ、ソースまたはドレインのそばに（ｂｅｓｉｄｅ）配置することができ、あるいはソースおよびドレインを囲むことができる。ＴＦＯ装置は、お互いに近接した、同じ導電型の、かつ反対導電型の半導体本体部に配置された２つの拡散領域から構成される。典型的には、２つのｎ型領域がｐ型基板に配置される。厚い酸化物層が基板の上に同じまたは反対の拡散または注入領域の間の領域に形成される。
【００３７】
シリコン・オン・インシュレータ（ＳＯＩ）は半導体が２酸化シリコン、サファイア、ダイヤモンド、その他のような絶縁基板上に製造される新生の技術である。本発明は同じ利点を備えてそのような技術に実施することができる。そのような技術においては、トリガ電流を供給するためのコンタクトはトランジスタ２０２の本体部の横に形成できる。
【００３８】
ＩＩ．Ｉ／Ｏドライバ回路１０
Ｃ．ＥＳＤ回路の第１の実施形態
３．動作
ＥＳＤ回路１２の動作は２つの可能な事象を参照して好適に説明することができ、すなわち、（１）静電気放電（ＥＳＤ）事象、および（２）電気的オーバストレス（ＥＯＳ）事象、である。一般に、ＥＳＤ事象はＥＯＳ事象より短くかつ典型的には集積回路が給電されていない時に発生する。
【００３９】
図１に関して上で説明したように、ＥＳＤ回路１２は２つの場合にＥＳＤ保護を提供する、すなわち、（１）ＶＤＤに関して正の入力電圧、および（２）ＶＳＳに関して正の入力電圧、である。第１の場合には、トランジスタ２０４はＩ／Ｏパッド１４の電圧が、ほぼ、（５＊０．５）ボルトとトランジスタ２０４のしきい値電圧レベルとを加えたものを越えた場合にトランジスタ２０２に対しトリガ電流を供給し始める。短い時間の後に、トランジスタ２０２はＩ／Ｏパッド１４から電源ＶＳＳへと電流をシャントまたは分路する。ダイオード２６（図１）は電源ＶＤＤへの回路経路を完成させる。第２の場合には、トランジスタ２０４はまたＩ／Ｏパッド１４の電圧が、ほぼ、（５＊０．５）ボルトとトランジスタ２０４のしきい値電圧レベルとを加えたものを越えた場合にトランジスタ２０２に対しトリガ電流を供給し始める。その短い時間の後に、トランジスタ２０２はＩ／Ｏパッド１４から電源ＶＳＳへと電流を直接シャントする。
【００４０】
ＥＯＳ事象の間のＥＳＤ回路１２の動作はＥＳＤ事象におけるその動作と同様である。この場合、トランジスタ２０４はＩ／Ｏパッド１４の電圧が、ほぼ、（５＊０．５）ボルトとトランジスタ２０４のしきい値電圧とトランジスタ２０４の制御電極の電圧（ＶＤＤ）とを加えたものを越えた場合にトランジスタ２０２に対しトリガ電流を供給し始める。
【００４１】
ダイオードのストリング２００における個々のダイオードの数はＶＤＤの最小の可能な電源レベルとＩ／Ｏパッド１４における最大の可能な規定された入力電圧との差を各ダイオードにおける電圧降下で除算したものによって決定される。典型的には、これらの値は、それぞれ、ＶＤＤのおよび入力電圧の公称値より１０パーセント小さくかつ１０パーセント大きい。説明された実施形態では、ＶＤＤは３．３ボルトであり、かつ最大の許容される入力電圧は５．０ボルトである。したがって、５個のダイオード（５．５−３．０）／（０．５）が選択された。
【００４２】
ＥＳＤ回路１２の他の実施形態においては、ダイオード２０６は省略される。この場合、トランジスタ２０４は寄生縦型および寄生横型ｐｎｐ型バイポーラトランジスタの特性を有する。これらの特性はもしトランジスタ２０４がトランジスタ２０２と物理的に接近していればトランジスタ２０２の局部的な基板電位を上昇させるベース電流を発生させる。この付加的なベース電流はさらにトランジスタ２０２をトリガする。さらに別の実施形態では、ダイオード２０６は抵抗または直接の電気的接続に置き換えることができる。
【００４３】
好ましい実施形態では、トランジスタ２０２は２つのｎ型の拡散をｐ型基板に配置することによって製造される。さらに、これらの拡散の両方、または一方をｎ型ウェルで包むこともでき、あるいはこれらの拡散をｎ型ウェルで包まないこともできる。これらの拡散は第１および第２の電流電極を形成する。ｐ型コンタクトが２つのｎ型ウェルの間に配置される。ｐ型基板へのｐ型コンタクトは制御電極を形成する。この基本的な設計は集積回路上のスペースを不必要に消費することなく、トランジスタ２０２の合計幅を増大するためタイル張り配置することができる（ｔｉｌｅｄ）。また、ｐ型基板を電源ＶＳＳに周期的に連結することは通常行なわれている。これらの連結（ｔｉｅｓ）はトランジスタ２０２に隣接して配置すべきではない。そうしなければ、トリガ電流によって提供される基板リフト効果（ｓｕｂｓｔｒａｔｅ ｌｉｆｔｉｎｇ ｅｆｆｅｃｔ）は弱められるであろう。
【００４４】
ＩＩ．Ｉ／Ｏドライバ回路１０
Ｄ．高電圧ブロッカ
図３は、図１に示された高電圧ブロッカ２０の回路図を示す。高電圧ブロッカ２０はｐ型ＭＯＳＦＥＴトランジスタ３０２およびｎ型ＭＯＳＦＥＴトランジスタ３０４から成る伝送または転送ゲート３００それ自体を備えている。トランジスタ３０２の制御電極はＩ／Ｏパッド１４に結合されている。トランジスタ３０４の制御電極は電源ＶＤＤに結合されている。トランジスタ３０２および３０４の第１の電流電極は信号「プリドライバ入力Ａ」を受ける。トランジスタ３０２および３０４の第２の電流電極はトランジスタ１６の制御電極に結合されている。トランジスタ３０２のボディまたは本体部（ｂｏｄｙ）はまたトランジスタ１６のウェルに接続されている。
【００４５】
高電圧信号がＩ／Ｏパッド１４に印加された時、伝送ゲート３００におけるｎ型装置はＩ／Ｏパッド１４から内部回路（図示せず）へ渡される電圧を（３．３−Ｖｔｎ）ボルトに制限し、この場合Ｖｔｎはトランジスタ３０４のしきい値電圧である（この状態ではトランジスタ３０２はオフである）。トランジスタ３０２およびトランジスタ３０４は信号が「プリドライバＡ」から減衰することなくトランジスタ１６の制御電極に渡すことができるようにする。
【００４６】
ＩＩ．Ｉ／Ｏドライバ回路１０
Ｅ．ゲートポンプ
図４は、図１に示されたゲートポンプ２８の回路図を示す。ゲートポンプ２８はｐ型ＭＯＳＦＥＴトランジスタ４００を具備する。トランジスタ４００の第１の電流電極、第２の電流電極、および制御電極は、それぞれ、トランジスタ１６の制御電極、Ｉ／Ｏパッド１４、および電源ＶＤＤに結合されている。トランジスタ４００の本体部もまたトランジスタ１６のウェルに接続されている。
【００４７】
ＩＩ．Ｉ／Ｏドライバ回路１０
Ｆ．ウェルポンプ
図５は、図１に示されたウェルポンプ３０の回路図を示す。ウェルポンプ３０は２つのｐ型ＭＯＳＦＥＴ５００および５０２を具備する。トランジスタ５００の第１の電流電極、第２の電流電極、および制御電極は、それぞれ、電源ＶＤＤ、トランジスタ１６のウェル、およびＩ／Ｏパッド１４に結合されている。トランジスタ５０２の第１の電流電極、第２の電流電極、および制御電極は、それぞれ、トランジスタ１６のウェル、Ｉ／Ｏパッド１４、および電源ＶＤＤに結合されている。トランジスタ５００および５０２の本体部もまたトランジスタ１６のウェルに接続されている。
【００４８】
動作においては、トランジスタ５００および５０２はＩ／Ｏパッド１４上に存在する電圧レベルが電源ＶＤＤを越えた場合にトランジスタ１６のウェルを調整する。特に、Ｉ／Ｏパッド１４上に存在する電圧レベルが始めに電源ＶＤＤを越えた時、トランジスタ５０２はトランジスタ１６のウェルが増大した電圧レベルを追跡できるようにする。この戦略はトランジスタ１６のドレインダイオードが順方向バイアスされるのを防止する。逆に、Ｉ／Ｏパッド１４上に存在する電圧レベルがＶＤＤまたはＶＳＳに戻った時、トランジスタ５００は電荷を電源ＶＤＤに解放することによりウェルをその初期値、ＶＤＤ、に戻す。
【００４９】
ＩＩ．Ｉ／Ｏドライバ回路１０
Ｇ．ＥＳＤ回路の第２の実施形態
１．接続
図６は、図１に示されたＥＳＤ回路の第２の実施形態６００の回路図を示す。本発明の第２の実施形態においては、フィードバックまたはスイッチング回路６０２がトランジスタ２０４に結合される。ＥＳＤ事象の間に、フィードバック回路６０２はトランジスタ２０４を導通状態に維持する。したがって、トランジスタ２０４はトリガ電流をトランジスタ２０２に供給しかつトランジスタ２０２は電流をＩ／Ｏパッド１４から電源、ＶＳＳ、へとシャントする。通常動作の間は、フィードバック回路６０２はトランジスタ２０４を非導通状態にして電流リーケージを最小にする。
【００５０】
ＥＳＤ事象の間におよびフィードバック回路６０２が欠如している場合は、Ｉ／Ｏパッド１４の電位の一部が意図せずにまたは偶然に寄生導通経路を介して第１の電源、ＶＤＤ、に結合される可能性がある。この導通経路はトランジスタ２０４によって発生されるトリガ電流に関して効果的にまたは実効的にネガティブフィードバックループを形成する。その結果、Ｉ／Ｏパッド１４における注入電流のより少しのものがトランジスタ２０２の制御電極に現われる。そのような経路の例はＩ／Ｏパッド１４に極端な電圧が印加された場合にトランジスタ１６（図１）がブレークダウンする場合に生じる。これらの極端な電圧はフィードバック回路６０２が欠如している場合にトランジスタ２０４のゲートに現われ、トランジスタ２０４のソース−ゲート電圧を低減する。より小さなソース−ゲート電圧はトランジスタ２０２に提供されるトリガ電流を低減する。フィードバック回路６０２はネガティブフィードバックループを防止し、それをポジティブフィードバックループと置き換える。フィードバック回路６０２はこのネガティブフィードバックループが形成されるのを防止する。
【００５１】
図６によって説明を続けると、ＥＳＤ回路６００は図２に示される回路と同様のものである。抵抗６０４の第１の端子およびトランジスタ６０６の第１の電流電極はトランジスタ２０４の制御電極に結合されている。抵抗６０４の第２の端子はトランジスタ６０８の第１の電流電極に結合されている。トランジスタ６０８の第２の電流電極および制御電極は第１の電源、ＶＤＤ、および第２の電源、ＶＳＳ、にそれぞれ結合されている。トランジスタ６０６の第２の電流電極および制御電極は、それぞれ、第２の電源、ＶＳＳ、および抵抗６１０の第１の端子に結合されている。抵抗６１０の第２の端子は第２の電源、ＶＳＳ、に結合されている。トランジスタ６０６の制御電極はまたトランジスタ６１２の第１の電流電極に結合されている。トランジスタ６１２の第２の電流電極および制御電極は、それぞれ、トランジスタ２０４の第１の電流電極および第１の電源、ＶＤＤ、に結合されている。トランジスタ２０４，６０８および６１２において、各々のトランジスタのウェルはそのそれぞれのソースに結合されている。
【００５２】
示された第２の実施形態においては、ＭＯＳＦＥＴ２０４およびトランジスタ２０２は、それぞれ、ｐ型ＭＯＳＦＥＴおよび寄生横型バイポーラトランジスタである。他の第２の実施形態においては、ＭＯＳＦＥＴ２０４およびトランジスタ２０２は、それぞれ、ｐ型ＭＯＳＦＥＴおよびバイポーラトランジスタとすることができる。バイポーラトランジスタは制御可能なまたは自由な（ｆｒｅｅ）制御電極を含むことを思い出すべきである。
【００５３】
Ｈ．ＥＳＤ回路の第２の実施形態
２．動作
動作においては、ＥＳＤ回路６００は通常モードで動作しかつＥＳＤ保護を提供する。
【００５４】
ａ．通常動作
通常動作においては、ＥＳＤ回路６００は非導通状態にとどまりそれがＩ／Ｏパッド１４上の電圧レベルと干渉しないようにすべきである。この場合、トランジスタ６０８はトランジスタ２０４の制御電極を電源、ＶＤＤ、へと引き寄せる。トランジスタ２０４の制御電極の高電圧レベルはそれによってトランジスタ２０４を非導通状態にする。
【００５５】
ｂ．ＥＳＤ事象
ＥＳＤ回路６００は図１および図２に関して前に説明したようにＥＳＤ保護を提供する。さらに、フィードバック回路６０２はトランジスタ２０４がＥＳＤ事象の間に導通状態にあることを保証する。
【００５６】
ＥＳＤ事象の間に、大きな正の電圧が電源、ＶＤＤ、または電源、ＶＳＳ、に関してＩ／Ｏパッド１４に印加される。ＶＳＳに関してＩ／Ｏパッド１４に大きな電圧入力が加えられた場合には、トランジスタ６１２およびトランジスタ２０４は入力電圧が、ほぼ、（５＊０．５）ボルトとトランジスタ６１２（またはトランジスタ２０４）のしきい値電圧レベルとを加えたものを越えた場合に導通し始める。一旦導通すると、トランジスタ６１２はトランジスタ６０６の制御電極に電圧が生じるようにさせる。この電圧がＶＳＳより１つのしきい値電圧を越えた場合に、トランジスタ６０６はトランジスタ２０４の制御電極を電源、ＶＳＳ、に結合しトランジスタ２０４を導通状態に維持する。抵抗６０４はトランジスタ６０６がトランジスタ２０４の制御電極における電圧を容易にプルダウンできるようにする。上で述べたように、トランジスタ２０４はトリガ電流をトランジスタ２０２に供給する。フィードバック回路６０２はたとえ電源ＶＤＤがＩ／Ｏパッド１４にならってまたは共振して（ｓｙｍｐａｔｈｅｔｉｃａｌｌｙ）移動し始めてもトランジスタ２０４を導通状態に維持する。トランジスタ６１２は抵抗６１０にわたるまたはかかる電圧がトランジスタ６０６のしきい値電圧を越えるように抵抗６１０に非常に小さな電流を供給するのみでよい。トランジスタ６０６はそれによってトランジスタ２０４を完全に導通状態に維持する。
【００５７】
ＶＤＤに関してＩ／Ｏパッド１４に大きな入力電圧が加えられた場合には、トランジスタ６１２およびトランジスタ２０４は入力電圧が、ほぼ、（５＊０．５）ボルトとトランジスタ６１２（または、トランジスタ２０４）のしきい値電圧レベルとを加えたものを越えた場合に導通し始める。一旦導通すると、トランジスタ６１２はトランジスタ６０６の制御電極に電圧が発生するようにさせる。この電圧がＶＳＳよりしきい値電圧１つ分越えた時、トランジスタ６０６はトランジスタ２０４の制御電極を電源、ＶＳＳ、に結合し、トランジスタ２０４を導通状態に維持する。上で述べたように、トランジスタ２０４はトランジスタ２０２に対しトリガ電流を供給する。トランジスタ２０２は電源、ＶＳＳ、およびダイオード２６を介して電源、ＶＤＤ、に電流をシャントまたは分路する。
【００５８】
ＥＯＳ事象の間のＥＳＤ回路６００の動作はＥＳＤ事象におけるその動作と同様である。この場合、トランジスタ２０４はＩ／Ｏパッド１４の電圧が、ほぼ、（５＊０．５）ボルトとトランジスタ６１２（または、トランジスタ２０４）のしきい値電圧レベルとトランジスタ６１２の制御電極の電圧（ＶＤＤ）とを加えたものを越えた場合にトランジスタ２０２にトリガ電流を供給し始める。
【００５９】
ＩＩ．Ｉ／Ｏドライバ回路
Ｈ．ＥＳＤ回路の第３の実施形態
図７は、図１に示されたＥＳＤ回路の第３の実施形態７００の回路図を示す。本発明の第３の実施形態においては、ｐ型ＭＯＳＦＥＴ２０４がｎ型ＭＯＳＦＥＴ７０２と置き換えられかつバイアス回路７０４がｎ型ＭＯＳＦＥＴの制御電極に結合されている。ｎ型ＭＯＳＦＥＴはｐ型ＭＯＳＦＥＴよりも本質的により高いトランスコンダクタンスを有する。その結果、所望のトリガ電流を発生するためにより小さなＭＯＳＦＥＴを使用することができる。
【００６０】
１．接続
図７によって説明を続けると、ＭＯＳＦＥＴ７０２の第１の電流電極および第２の電流電極は、それぞれ、ダイオードの連なりまたはストリング２００の第２の端子およびトランジスタ２０２の制御電極に結合されている。ダイオードのストリング２００の第２の端子およびＭＯＳＦＥＴ７０２の制御電極はバイアス回路７０４に接続されている。特に、ダイオードのストリング２００の第２の端子およびＭＯＳＦＥＴ７０２の制御電極は、それぞれ、ｐ型ＭＯＳＦＥＴ７０６の第１の電流電極および第２の電流電極に接続されている。ＭＯＳＦＥＴ７０６の制御電極は第１の電源ＶＤＤに接続されている。ＭＯＳＦＥＴ７０６の第２の電流電極はまた抵抗７０８の第１の端子に接続されている。抵抗７０８の第２の端子は第２の電源ＶＳＳに結合されている。トランジスタ７０６のウェルはその第１の電流電極に結合されている。
【００６１】
示された第３の実施形態においては、ＭＯＳＦＥＴ７０２およびトランジスタ２０２は、それぞれ、ｎ型ＭＯＳＦＥＴおよび寄生横型バイポーラトランジスタである。他の第３の実施形態においては、ＭＯＳＦＥＴ７０２およびトランジスタ２０２は、それぞれ、ｎ型ＭＯＳＦＥＴおよびバイポーラトランジスタとすることができる。バイポーラトランジスタは制御可能なまたは自由な制御電極を含むことを思い出すべきである。
【００６２】
２．動作
ａ．通常動作
通常動作においては、ＥＳＤ回路７００は非導通状態にとどまりそれがＩ／Ｏパッド１４上の電圧レベルと干渉しないようにすべきである。この場合、第１の電源ＶＤＤはトランジスタ７０６を非導通状態にする。抵抗７０８はトランジスタ７０２の制御電極およびトランジスタ７０６のフローティングの第２の電流電極を第２の電源ＶＳＳに向かって引く。トランジスタ７０２の制御電極上の低い電圧レベルはそれによってトランジスタ７０２を非導通状態にする。
【００６３】
ｂ．ＥＳＤ事象
ＥＳＤ回路７００は図１および図２に関して前に説明したようにＥＳＤ保護を提供する。さらに、バイアス回路７０４はトランジスタ７０２がＥＳＤ事象の間に導通状態にあることを保証する。
【００６４】
ＥＳＤ事象の間に、第１の電源ＶＤＤあるいは第２の電源ＶＳＳに関して大きな正の電圧がＩ／Ｏパッド１４に印加される。ＶＳＳに関して大きな電圧入力がＩ／Ｏパッド１４に加えられた場合には、トランジスタ７０６は入力電圧が、ほぼ、（５＊０．５）ボルトとトランジスタ７０６のしきい値電圧レベルとを加えたものを越えた場合に導通し始める。一旦導通すると、トランジスタ７０６はトランジスタ７０２の制御電極に電圧を発生させる。この電圧がＶＳＳよりしきい値電圧１つ分上の電圧を越えた場合、トランジスタ７０２は導通状態になるであろう。上で述べたように、トランジスタ７０２はトランジスタ２０２に対しトリガ電流を供給する。バイアス回路７０４はたとえ電源ＶＤＤがＩ／Ｏパッド１４にならってまたは共振して動き始めてもトランジスタ７０２を導通状態にする。トランジスタ７０６は抵抗７０８にわたる電圧がトランジスタ７０２のしきい値電圧を越えるように抵抗７０８に非常に小さな電流を供給するのみでよい。バイアス回路７０４はそれによってトランジスタ７０２を完全に導通状態にする。
【００６５】
ＶＤＤに関してＩ／Ｏパッド１４に大きな入力電圧が加えられた場合には、トランジスタ７０６は入力電圧が、ほぼ、（５＊０．５）ボルトとトランジスタ７０６のしきい値電圧レベルとを加えたものを越えた時に導通し始める。一旦導通すると、トランジスタ７０６はトランジスタ７０２の制御電極に電圧が発生するようにさせる。この電圧がＶＳＳよりしきい値電圧１つ分越えた時、トランジスタ７０２は導通状態になる。上で述べたように、トランジスタ２０４はトリガ電流をトランジスタ２０２に供給する。トランジスタ２０２は電源、ＶＳＳ、およびダイオード２６を介して電源、ＶＤＤ、へと電流をシャントまたは分路する。
【００６６】
ＥＯＳ事象の間のＥＳＤ回路７００の動作はＥＳＤ事象におけるその動作と同様である。この場合、トランジスタ７０２はＩ／Ｏパッド１４の電圧が、ほぼ、（５＊０．５）ボルトとトランジスタ７０６のしきい値電圧レベルとトランジスタ７０６の制御電極電圧（ＶＤＤ）を加えたものを越えた場合にトランジスタ２０２にトリガ電流を供給し始める。
【００６７】
ＩＩＩ．セグメント化バスアーキテクチャ
Ａ．接続
図８は、ＥＳＤ保護のためのセグメント化バスアーキテクチャ（ｓｅｇｍｅｎｔｅｄ ｂｕｓ ａｒｃｈｉｔｅｃｔｕｒｅ：ＳＢＡ）８００のブロック図を示す。ＳＢＡ８００は各々のＩ／Ｏ（入力、出力、またはＩ／Ｏ）パッドセルからなるＥＳＤ回路を除去しかつそれをパワーパッドセル（ｐｏｗｅｒ ｐａｄ ｃｅｌｌ）にあるいはＳＢＡ８００を導入した集積回路のいずれかの他の未使用の領域に入れる。典型的には、パワーパッドセルはＥＳＤ回路を収容できるが、それはパワーパッドセルは他の回路を含まないからである。当業者は除去されたＥＳＤ回路はまた、クロック入力ピンのような、利用可能な回路領域を含む他の形式のパッドセルの下に配置できることを容易に理解するであろう。除去されたＥＳＤ回路はセグメント化されたＥＳＤバスを介していくつかの隣接するＩ／Ｏパッドセルによって共有される。その結果、各々の個々のＩ／Ｏパッドセルは寸法が低減できる。
【００６８】
図８によって説明を続けると、ＳＢＡ８００はＩ／Ｏパッドセルおよびパワーセルの第１の群またはグループ（グルーピング：ｇｒｏｕｐｉｎｇ）８０２および第２のグループ８０４を含む。特に、第１のグループ８０２はＩ／Ｏパッドセル８０６０，８０６１，他、およびパワーパッドセル８０８を備えている。Ｉ／Ｏパッドセル８０６０，８０６１，他、およびパワーパッドセル８０８はセグメント化されたバス１（ｂｕｓ１）を介してお互いに第１の電源ＶＤＤに、および第２の電源ＶＳＳに接続される。（パワーパッドセル８０８はその内部ＥＳＤ回路を介して第２の電源ＶＳＳに接続される。）セグメント化されたＥＳＤバス１はまたダイオード８１０によって第１の電源ＶＤＤに接続される。ダイオード８１０は第１の電源ＶＤＤからセグメント化されたＥＳＤバス１へと電流が流れることができるように接続される。第２のグループ８０４はＩ／Ｏパッドセル８１２０，８１２１，他、およびパワーパッドセル８１４を具備する。Ｉ／Ｏパッドセル８１２０，８１２１，他、およびパワーパッドセル８１４はお互いにセグメント化されたバス２を介して、第１の電源ＶＤＤに、および第２の電源ＶＳＳに接続されている。（パワーパッドセル８１４はその内部ＥＳＤ回路を介して第２の電源ＶＳＳに接続されている。）セグメント化されたＥＳＤバス２（ｂｕｓ２）はまたダイオード８１６によって第１の電源ＶＤＤに接続されている。ダイオード８１６は第１の電源ＶＤＤからセグメント化されたＥＳＤバス２へと電流が流れることができるように接続されている。
【００６９】
ＳＢＡ８００はまた第１の電源ＶＤＤと第２の電源ＶＳＳとの間に接続されたレールクランプ（ｒａｉｌ ｃｌａｍｐ）２４およびダイオード２６を含む。レールクランプ２４およびダイオード２６は図１を参照して前に説明されている。
【００７０】
Ｉ／Ｏパッドセル８０６および８０８は図９を参照して後により詳細に説明する。パワーパッドセル８０８および８１４は電源を受けるためのパッドおよびＥＳＤ回路を含む。パワーパッドセル８０８および８１４に含まれるＥＳＤ回路は前に図２、図６および図７において説明されたＥＳＤ回路の内の任意のものとすることができる。さらに、パワーパッドセル８０８において使用されるＥＳＤ回路は通常動作の間にＩ／Ｏパッドセル８０６および８１２から電気的に分離される技術的に知られた他の回路を含むことができる。
【００７１】
Ｂ．Ｉ／Ｏパッドセル
図９は、図８に示されたセグメント化バスアーキテクチャにおいて有用な入力／出力（Ｉ／Ｏ）パッドセル８０６の部分的ブロック図および部分的回路図を示す。Ｉ／Ｏパッドセル８０６は実質的に図１に示されたＩ／Ｏドライバ回路１０と同様のものである。この場合、ダイオード９００がＩ／Ｏパッド１４とセグメント化ＥＳＤバスとの間に直列に接続されている。ダイオード９００はＩ／Ｏパッド１４からセグメント化ＥＳＤバスへと電流が流れることができるようにする。レールクランプ２４およびダイオード２６はＩ／Ｏドライバ回路１０から除去されておりかつ今や全てのパワーパッドセルおよびＩ／Ｏパッドセルによって共有されている。
【００７２】
Ｃ．動作
１．通常動作
ダイオード８１０および８１６は通常動作の間にセグメント化ＥＳＤバスをプリチャージする。このプリチャージはＩ／Ｏパッドセルに接続された外部装置がセグメント化ＥＳＤバスの容量性負荷を見るのを（ｓｅｅｉｎｇ）排除する。逆に、ダイオード（図９に示されている）がセグメント化ＥＳＤバスをＩ／Ｏパッドセルから分離する。この第３のダイオードはＩ／ＯパッドセルがＶＤＤより低いかあるいは等しい電圧レベルを出力しまたは受けることができるようにする。
【００７３】
２．ＥＳＤ事象
ａ．ＶＤＤに関して正の電圧入力
この場合、電源ＶＤＤに関して大きな正の電圧レベルがＩ／Ｏパッドセルの特定の１つ内のＩ／Ｏパッドに印加される。大きな正の入力電流がＩ／Ｏパッドセルからセグメント化バスを介して例えば前記パワーパッドセルにおいて実施されるＥＳＤ回路へと流れる。前記パワーパッドセルにおけるＥＳＤ回路は次に図１に関して前に説明したように第２の電源ＶＳＳおよびダイオード２６を介して第１の電源ＶＤＤへとまたは第１の電源ＶＤＤへの電流をシャントする。
【００７４】
ｂ．ＶＳＳに関して正の電圧入力
この場合、電源ＶＳＳに関して大きな正の電圧レベルがＩ／Ｏパッドセルの特定の１つ内のＩ／Ｏパッドに印加される。前述のように、大きな正の入力電流がＩ／Ｏパッドセルからセグメント化バスを介して例えばパワーパッドセル内に実施されたＥＳＤ回路へと流れる。パワーパッドセル内のＥＳＤ回路は次に図１に関して前に説明したように電流を第２の電源ＶＳＳへとあるいは第２の電源ＶＳＳへの電流をシャントする。
【００７５】
ｃ．ＶＤＤに関して負の入力電圧
この場合、電圧レベルＶＤＤに関して大きな負の電圧レベルがＩ／Ｏパッドセルの特定の１つ内のＩ／Ｏパッドに印加される。この大きな負の電圧はダイオード３４、第２の電源ＶＳＳおよびレールクランプ２４を通して第１の電源ＶＤＤへとシャントされる。電源ＶＤＤからトランジスタ３２を介してＩ／Ｏパッドに至る二次的なシャント経路がある。この二次的な場合、固有のまたは生来の容量（またはレールクランプ２４）がＶＤＤをＶＳＳへとそして最終的にトランジスタ３２の制御電極へと結合する。トランジスタ３２は次に順方向バイアスされ、電流が電源ＶＤＤから、トランジスタ３２を通り、Ｉ／Ｏパッドへと流れるようにする。
【００７６】
ｄ．ＶＳＳに関して負の電圧入力
この場合、前記第２の電源ＶＳＳに関して大きな負の電圧がＩ／Ｏパッドセルの特定の１つ内のＩ／Ｏパッドに印加される。ここで、ダイオード３４は順方向バイアスされ、電源ＶＳＳからのエネルギをＩ／Ｏパッドへとシャントする。また、第２の電源ＶＳＳからトランジスタ３２を介してのＩ／Ｏパッドへの二次的なシャント経路が有る。この二次的なシャント経路においては、トランジスタ３２の制御電極−第２の電流電極接合は順方向バイアスされ、電源ＶＳＳからＩ／Ｏパッドへと直接的な電流経路を生成しあるいは直流電流経路を生成する。図９において説明したように、電源ＶＳＳはトランジスタ３２の制御電極に結合されている。
【００７７】
本発明が特定の実施形態に関して説明されたが、当業者にはさらに他の修正および改善をなすことができるであろう。例えば、開示された発明は特定の１組のトランジスタ導電型に関して述べられている。当業者は、上の説明によって、ある状況の下で導電型を変更して本発明を特定のプロセスまたは実施形態に仕立てることができるであろう。当業者は同じ目的を達成するため他の構造を使用することができるであろう。したがって、本発明は添付の特許請求の範囲に規定された本発明の精神および範囲から離れることのない全てのそのような変更を含むことが理解されるべきである。
【００７８】
【発明の効果】
以上のように、本発明によれば、前述の従来技術の欠点を克服し、多様な集積回路に使用でき、集積回路上の貴重な領域を浪費することなく、かつリーク電流の増大などの不都合を生じることがなく、的確に集積回路を静電気放電から保護することが可能になる。
【図面の簡単な説明】
【図１】本発明に従って構成された入力／出力ドライバ回路の構成を示す部分的ブロック図および部分的回路図形式のブロック回路図である。
【図２】図１に示されたＥＳＤ回路の第１の実施形態を示す回路図である。
【図３】図１に示された高電圧ブロッカ１０を示す回路図である。
【図４】図１に示されたゲートポンプの回路図である。
【図５】図１に示されたウェルポンプの回路図である。
【図６】図１に示されたＥＳＤ回路の第２の実施形態を示す回路図である。
【図７】図１に示されたＥＳＤ回路の第３の実施形態を示す回路図である。
【図８】ＥＳＤ保護のためのセグメント化バスアーキテクチャを説明するためのブロック図である。
【図９】図８に示されたセグメント化バスアーキテクチャにおいて有用な入力／出力パッドセルを部分的ブロック図および部分的回路図形式で示すブロック回路図である。
【符号の説明】
１０ 入力／出力（Ｉ／Ｏ）ドライバ回路
１２ ＥＳＤ回路
１４ Ｉ／Ｏパッド
１６ ｐ型ＭＯＳＦＥＴトランジスタ
１８，２２ ｎ型ＭＯＳＦＥＴトランジスタ
２０ 高電圧ブロッカ
２４ レールクランプ
２６，３４ ダイオード
２８ ゲートポンプ
３０ ウェルポンプ
３２ ｎｐｎ型バイポーラトランジスタ
Claims (5)
- 静電気放電保護のための回路であって、
入力端子、
第１の電流電極、第２の電流電極、および制御電極を具備する第１のトランジスタであって、該第１のトランジスタの前記第１の電流電極は前記入力端子に結合されているもの、
前記第１のトランジスタの前記制御電極に結合されたバイアス回路であって、該バイアス回路は静電気放電事象の間前記第１のトランジスタを導通状態にするもの、そして
第１の電流電極、第２の電流電極、および制御電極を具備する寄生バイポーラ装置であって、前記第１の電流電極は前記入力端子に結合され、前記第２の電流電極は第２の電源を受け、そして前記制御電極は前記第１のトランジスタの前記第２の電流電極に結合されているもの、
を具備することを特徴とする静電気放電保護のための回路。 - 静電気放電保護のための回路であって、
入力端子、
第１の端子および第２の端子を備えた少なくとも１つのダイオードを具備するダイオードストリングであって、前記第１の端子は前記入力端子に結合されているもの、
第１の電流電極、第２の電流電極、および制御電極を具備する第１のトランジスタであって、前記第１のトランジスタの前記第１の電流電極は前記ダイオードストリングの第２の端子に結合され、かつ前記第１のトランジスタの制御電極は第１の電源を受けるもの、
前記第１のトランジスタに結合されたバイアス回路であって、該バイアス回路は静電気放電事象の間前記第１のトランジスタを導通状態にするもの、そして
寄生バイポーラ装置であって、該寄生バイポーラ装置は同じ導電型の第１の拡散領域および第２の拡散領域を備え、これらの拡散領域は反対導電型の本体部に配置され、前記第１の拡散領域は前記入力端子に結合され、前記第２の拡散領域は第２の電源電圧を受けるもの、
を具備することを特徴とする静電気放電保護のための回路。 - 静電気放電保護のための回路であって、
入力端子、
第１の電流電極、第２の電流電極、および制御電極を具備する第１のトランジスタであって、前記第１のトランジスタはｎ型トランジスタでありかつ前記第１のトランジスタの第１の電流電極は前記入力端子に結合されているもの、
前記第１のトランジスタの制御電極に結合されたバイアス回路であって、該バイアス回路は静電気放電事象の間前記第１のトランジスタを導通状態にするもの、そして
第１の電流電極、第２の電流電極、および制御電極を具備するバイポーラ装置であって、前記第１の電流電極は前記入力端子に結合され、前記第２の電流電極は第２の電源電圧を受け、そして前記制御電極は前記第１のトランジスタの第２の電流電極に結合されているもの、
を具備することを特徴とする静電気放電保護のための回路。 - 静電気放電保護のための回路であって、
入力端子、
第１の端子および第２の端子を備えた少なくとも１つのダイオードからなるダイオードストリングであって、前記第１の端子は前記入力端子に結合されているもの、
第１の電流電極、第２の電流電極、そして制御電極を具備する第１のトランジスタであって、該第１のトランジスタはｎ型トランジスタであり、前記第１のトランジスタの第１の電流電極は前記ダイオードストリングの第２の端子に結合され、かつ前記第１のトランジスタの制御電極は第１の電源電圧を受けるもの、
前記第１のトランジスタに結合されたバイアス回路であって、該バイアス回路は静電気放電事象の間前記第１のトランジスタを導通状態にするもの、そして
第１の電流電極、第２の電流電極、そして制御電極を具備するバイポーラ装置であって、前記第１の電流電極は前記入力端子に結合され、前記第２の電流電極は第２の電源電圧を受け、そして前記制御電極は前記第１のトランジスタの第２の電流電極に結合されているもの、
を具備することを特徴とする静電気放電保護のための回路。 - 静電気放電保護のための回路であって、
入力端子、
第１の電流電極、第２の電流電極、そして制御電極を具備する第１のトランジスタであって、該第１のトランジスタの第１の電流電極は前記入力端子に結合されているもの、
前記第１のトランジスタの制御電極に結合されたフィードバック回路であって、該フィードバック回路は静電気放電事象の間前記第１のトランジスタを導通状態に維持するもの、
第１の電流電極、第２の電流電極、そして制御電極を具備する寄生バイポーラ装置であって、前記第１の電流電極は前記入力端子に結合され、前記第２の電流電極は第２の電源電圧を受け、そして前記制御電極は前記第１のトランジスタの前記第２の電流電極に結合されているもの、そして
第１の端子および第２の端子を備えた少なくとも１つのダイオードからなるダイオードのストリングであって、前記第１の端子は前記入力端子に結合されかつ前記第２の端子は前記第１のトランジスタの前記第１の電流電極に結合されているもの、
を具備することを特徴とする静電気放電保護のための回路。
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| US7439592B2 (en) * | 2004-12-13 | 2008-10-21 | Broadcom Corporation | ESD protection for high voltage applications |
| US7505238B2 (en) * | 2005-01-07 | 2009-03-17 | Agnes Neves Woo | ESD configuration for low parasitic capacitance I/O |
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