JPH11196528A - 静電気放電保護のための回路 - Google Patents
静電気放電保護のための回路Info
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- JPH11196528A JPH11196528A JP10286066A JP28606698A JPH11196528A JP H11196528 A JPH11196528 A JP H11196528A JP 10286066 A JP10286066 A JP 10286066A JP 28606698 A JP28606698 A JP 28606698A JP H11196528 A JPH11196528 A JP H11196528A
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Abstract
(57)【要約】
【課題】 多様な集積回路に適応でき、集積回路上の領
域を浪費せず、リーク電流の少ない静電気放電保護回路
を実現する。 【解決手段】 静電気放電（ＥＳＤ）回路７００は入力
／出力ドライバ回路１０に対し強固な保護を提供する。
放電経路はバイポーラトランジスタ２０２によって提供
される。該バイポーラ装置はｎ型ＭＯＳＦＥＴ７０２、
ダイオードのストリング２００、およびバイアス回路７
０４の組合せによってトリガされる。ＭＯＳＦＥＴのト
リガポイントはダイオードのストリングの個々のダイオ
ードの数を変えることによりプログラム可能である。ｎ
型ＭＯＳＦＥＴの比較的高いトランスコンダクタンスは
与えられた保護の程度に対してより小さなＥＳＤ回路を
使用できるようにする。
域を浪費せず、リーク電流の少ない静電気放電保護回路
を実現する。 【解決手段】 静電気放電（ＥＳＤ）回路７００は入力
／出力ドライバ回路１０に対し強固な保護を提供する。
放電経路はバイポーラトランジスタ２０２によって提供
される。該バイポーラ装置はｎ型ＭＯＳＦＥＴ７０２、
ダイオードのストリング２００、およびバイアス回路７
０４の組合せによってトリガされる。ＭＯＳＦＥＴのト
リガポイントはダイオードのストリングの個々のダイオ
ードの数を変えることによりプログラム可能である。ｎ
型ＭＯＳＦＥＴの比較的高いトランスコンダクタンスは
与えられた保護の程度に対してより小さなＥＳＤ回路を
使用できるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は一般的には、電子集
積回路に関し、かつより特定的には集積回路のための静
電気放電保護回路に関する。
積回路に関し、かつより特定的には集積回路のための静
電気放電保護回路に関する。
【０００２】
【従来の技術】半導体産業においては、静電気放電保護
（ｅｌｅｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ
ｐｒｏｔｅｃｔｉｏｎ：ＥＳＤ）回路を使用することが
知られている。ＥＳＤ回路は集積された半導体装置が製
造後の日常のプロセスの間に静電気によって破壊されな
いことを保証する。しかしながら、半導体産業における
現行のおよび予見できる傾向は知られたＥＳＤ回路の有
効性に悪影響を与えつつある。
（ｅｌｅｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ
ｐｒｏｔｅｃｔｉｏｎ：ＥＳＤ）回路を使用することが
知られている。ＥＳＤ回路は集積された半導体装置が製
造後の日常のプロセスの間に静電気によって破壊されな
いことを保証する。しかしながら、半導体産業における
現行のおよび予見できる傾向は知られたＥＳＤ回路の有
効性に悪影響を与えつつある。
【０００３】例えば、高濃度ドープエピタキシャル（ｅ
ｐｉ）基板は金属酸化物半導体（ＭＯＳ）電界効果トラ
ンジスタ（ＦＥＴ）および厚膜フィールド酸化物（ＴＦ
Ｏ）装置が電流シャント装置（ｃｕｒｒｅｎｔ ｓｈｕ
ｎｔｉｎｇ ｄｅｖｉｃｅｓ）として作用するのを妨げ
る。通常の使用においては、高濃度ドープ基板が望まし
い。そのような基板は「ラッチアップ（ｌａｔｃｈ−ｕ
ｐ）」の望ましくない発生を低減する。ラッチアップの
間に、２つの相補ＭＯＳＦＥＴによって形成される２つ
の寄生バイポーラトランジスタはフィードバックループ
を生成する。該フィードバックループにおいては、第１
の寄生バイポーラ装置のベースはまた第２の装置のコレ
クタである。逆に、第２の装置のベースは第１の装置の
コレクタである。これらのトランジスタの双方が導通し
ている場合、多量の電流が２つの電源の間に流れる可能
性がある。前記２つのトランジスタの端子の１つに加え
られる高電流事象は２つの寄生トランジスタが導通する
ようにさせる。高濃度ドープエピタキシャル基板は前記
基板および、従って、一方の装置のベースおよび他方の
装置のコレクタを接地することにより前記フィードバッ
クループを切断するよう作用する。
ｐｉ）基板は金属酸化物半導体（ＭＯＳ）電界効果トラ
ンジスタ（ＦＥＴ）および厚膜フィールド酸化物（ＴＦ
Ｏ）装置が電流シャント装置（ｃｕｒｒｅｎｔ ｓｈｕ
ｎｔｉｎｇ ｄｅｖｉｃｅｓ）として作用するのを妨げ
る。通常の使用においては、高濃度ドープ基板が望まし
い。そのような基板は「ラッチアップ（ｌａｔｃｈ−ｕ
ｐ）」の望ましくない発生を低減する。ラッチアップの
間に、２つの相補ＭＯＳＦＥＴによって形成される２つ
の寄生バイポーラトランジスタはフィードバックループ
を生成する。該フィードバックループにおいては、第１
の寄生バイポーラ装置のベースはまた第２の装置のコレ
クタである。逆に、第２の装置のベースは第１の装置の
コレクタである。これらのトランジスタの双方が導通し
ている場合、多量の電流が２つの電源の間に流れる可能
性がある。前記２つのトランジスタの端子の１つに加え
られる高電流事象は２つの寄生トランジスタが導通する
ようにさせる。高濃度ドープエピタキシャル基板は前記
基板および、従って、一方の装置のベースおよび他方の
装置のコレクタを接地することにより前記フィードバッ
クループを切断するよう作用する。
【０００４】シート抵抗（ｒｈｏ）を低減するためにサ
リサイド（ｓａｌｉｃｉｄｅ）接合層を使用することも
また知られたＥＳＤ回路の有効性を低下させる。ここ
で、いくつかのＭＯＳＦＥＴまたは単一のＭＯＳＦＥＴ
を形成するいくつかのフィンガがＥＳＤ保護を提供する
ために寄生バイポーラ装置として作用する。そのような
ＥＳＤ装置は寄生バイポーラトランジスタの「スナップ
バック（ｓｎａｐ−ｂａｃｋ）」電流−電圧特性に依存
する。この場合、電流はあるコレクタ−エミッタ電圧、
Ｖｔ１、においてバイポーラトランジスタを通って流れ
始める。その後、コレクタ−エミッタ電圧は電流が増大
するに応じて低減し、Ｖｔ１から「スナップバック」す
ることになる。その後、この傾向は逆転し、電流が上昇
するに応じてコレクタ−エミッタ電圧も上昇するように
させる。結局、前記バイポーラトランジスタは他の特定
のコレクタ−エミッタ電圧、Ｖｔ２、において動作しな
くなる。前記サリサイド層の低い抵抗は最終的なブレイ
クダウン電圧、Ｖｔ２、を初期電圧、Ｖｔ１、より低く
なるようにさせる。そのような関係は第１のＭＯＳＦＥ
ＴまたはＭＯＳＦＥＴの第１のフィンガが第２のＭＯＳ
ＦＥＴがターンオンする電圧より低い電圧でブレイクダ
ウンするようにさせる。その結果、前記ＭＯＳＦＥＴ群
によって提供される保護は単一のＭＯＳＦＥＴによって
提供される保護より大きくないことになる。
リサイド（ｓａｌｉｃｉｄｅ）接合層を使用することも
また知られたＥＳＤ回路の有効性を低下させる。ここ
で、いくつかのＭＯＳＦＥＴまたは単一のＭＯＳＦＥＴ
を形成するいくつかのフィンガがＥＳＤ保護を提供する
ために寄生バイポーラ装置として作用する。そのような
ＥＳＤ装置は寄生バイポーラトランジスタの「スナップ
バック（ｓｎａｐ−ｂａｃｋ）」電流−電圧特性に依存
する。この場合、電流はあるコレクタ−エミッタ電圧、
Ｖｔ１、においてバイポーラトランジスタを通って流れ
始める。その後、コレクタ−エミッタ電圧は電流が増大
するに応じて低減し、Ｖｔ１から「スナップバック」す
ることになる。その後、この傾向は逆転し、電流が上昇
するに応じてコレクタ−エミッタ電圧も上昇するように
させる。結局、前記バイポーラトランジスタは他の特定
のコレクタ−エミッタ電圧、Ｖｔ２、において動作しな
くなる。前記サリサイド層の低い抵抗は最終的なブレイ
クダウン電圧、Ｖｔ２、を初期電圧、Ｖｔ１、より低く
なるようにさせる。そのような関係は第１のＭＯＳＦＥ
ＴまたはＭＯＳＦＥＴの第１のフィンガが第２のＭＯＳ
ＦＥＴがターンオンする電圧より低い電圧でブレイクダ
ウンするようにさせる。その結果、前記ＭＯＳＦＥＴ群
によって提供される保護は単一のＭＯＳＦＥＴによって
提供される保護より大きくないことになる。
【０００５】
【発明が解決しようとする課題】いくつかの知られたＥ
ＳＤ回路は一方の電圧線路（ｖｏｌｔａｇｅ ｒａｉｌ
ｓ）から他方へと与えられる過剰なエネルギをシャント
または分路（ｓｈｕｎｔ）するために集積回路の電圧線
路の間の固有の容量に依存する。この戦略は保護を提供
するのに必要な装置またはデバイスの合計数を最小にす
る。しかしながら、この戦略はまた集積回路の容量が低
下するに応じて動作しなくなる。その結果、ある特定の
集積回路のために設計された１つのＥＳＤ回路は他の回
路に対しては十分なものでなくなる可能性がある。
ＳＤ回路は一方の電圧線路（ｖｏｌｔａｇｅ ｒａｉｌ
ｓ）から他方へと与えられる過剰なエネルギをシャント
または分路（ｓｈｕｎｔ）するために集積回路の電圧線
路の間の固有の容量に依存する。この戦略は保護を提供
するのに必要な装置またはデバイスの合計数を最小にす
る。しかしながら、この戦略はまた集積回路の容量が低
下するに応じて動作しなくなる。その結果、ある特定の
集積回路のために設計された１つのＥＳＤ回路は他の回
路に対しては十分なものでなくなる可能性がある。
【０００６】ダイ縮小は半導体産業における支配的な傾
向の１つである。集積回路が縮小するに応じて、ＥＳＤ
回路に割り当てられる領域または面積も縮小する。典型
的には、ＥＳＤ回路は該回路が保護する入力、出力、ま
たはＩ／Ｏピンの下に配置される。この領域は急速にそ
のような回路を受け入れるためには不適切なものとなり
つつある。
向の１つである。集積回路が縮小するに応じて、ＥＳＤ
回路に割り当てられる領域または面積も縮小する。典型
的には、ＥＳＤ回路は該回路が保護する入力、出力、ま
たはＩ／Ｏピンの下に配置される。この領域は急速にそ
のような回路を受け入れるためには不適切なものとなり
つつある。
【０００７】他の知られたＥＳＤ回路は電力をシャント
または分路するためにダイオードストリング（ｄｉｏｄ
ｅ ｓｔｒｉｎｇｓ）またはダイオードのつながりに依
存する。残念なことに、これらのダイオードストリング
は高い温度で電流をリークする。さらに、各々のダイオ
ードのリーケージがその温度と共に増大する。半導体産
業における他の傾向はできるだけ少ない電流を消費しか
つ広い範囲の用途に適した集積回路を設計しかつ製造す
ることである。これらの両方の目標は環境的な事項によ
って制限されるリークの多い設計によって悪影響を受け
る。
または分路するためにダイオードストリング（ｄｉｏｄ
ｅ ｓｔｒｉｎｇｓ）またはダイオードのつながりに依
存する。残念なことに、これらのダイオードストリング
は高い温度で電流をリークする。さらに、各々のダイオ
ードのリーケージがその温度と共に増大する。半導体産
業における他の傾向はできるだけ少ない電流を消費しか
つ広い範囲の用途に適した集積回路を設計しかつ製造す
ることである。これらの両方の目標は環境的な事項によ
って制限されるリークの多い設計によって悪影響を受け
る。
【０００８】
【課題を解決するための手段】本発明の一態様に係わる
静電気放電保護のための回路は、入力端子、第１の電流
電極、第２の電流電極、および制御電極を具備する第１
のトランジスタであって、該第１のトランジスタの前記
第１の電流電極は前記入力端子に結合されているもの、
前記第１のトランジスタの前記制御電極に結合されたバ
イアス回路であって、該バイアス回路は静電気放電事象
の間または間に前記第１のトランジスタを導通状態にす
るもの、そして第１の電流電極、第２の電流電極、およ
び制御電極を具備する寄生バイポーラ装置であって、前
記第１の電流電極は前記入力端子に結合され、前記第２
の電流電極は第２の電源を受け、そして前記制御電極は
前記第１のトランジスタの前記第２の電流電極に結合さ
れているもの、を具備することを特徴とする。
静電気放電保護のための回路は、入力端子、第１の電流
電極、第２の電流電極、および制御電極を具備する第１
のトランジスタであって、該第１のトランジスタの前記
第１の電流電極は前記入力端子に結合されているもの、
前記第１のトランジスタの前記制御電極に結合されたバ
イアス回路であって、該バイアス回路は静電気放電事象
の間または間に前記第１のトランジスタを導通状態にす
るもの、そして第１の電流電極、第２の電流電極、およ
び制御電極を具備する寄生バイポーラ装置であって、前
記第１の電流電極は前記入力端子に結合され、前記第２
の電流電極は第２の電源を受け、そして前記制御電極は
前記第１のトランジスタの前記第２の電流電極に結合さ
れているもの、を具備することを特徴とする。
【０００９】本発明の別の態様に係わる静電気放電保護
のための回路は、入力端子、第１の端子および第２の端
子を備えた少なくとも１つのダイオードを具備するダイ
オードストリングであって、前記第１の端子は前記入力
端子に結合されているもの、第１の電流電極、第２の電
流電極、および制御電極を具備する第１のトランジスタ
であって、前記第１のトランジスタの前記第１の電流電
極は前記ダイオードストリングの第２の端子に結合さ
れ、かつ前記第１のトランジスタの制御電極は第１の電
源を受けるもの、前記第１のトランジスタに結合された
バイアス回路であって、該バイアス回路は静電気放電事
象の間または間に前記第１のトランジスタを導通状態に
するもの、そして寄生バイポーラ装置であって、該寄生
バイポーラ装置は同じ導電型の第１の拡散領域および第
２の拡散領域を備え、これらの拡散領域は反対導電型の
本体部に配置され、前記第１の拡散領域は前記入力端子
に結合され、前記第２の拡散領域は第２の電源電圧を受
けるもの、を具備することを特徴とする。
のための回路は、入力端子、第１の端子および第２の端
子を備えた少なくとも１つのダイオードを具備するダイ
オードストリングであって、前記第１の端子は前記入力
端子に結合されているもの、第１の電流電極、第２の電
流電極、および制御電極を具備する第１のトランジスタ
であって、前記第１のトランジスタの前記第１の電流電
極は前記ダイオードストリングの第２の端子に結合さ
れ、かつ前記第１のトランジスタの制御電極は第１の電
源を受けるもの、前記第１のトランジスタに結合された
バイアス回路であって、該バイアス回路は静電気放電事
象の間または間に前記第１のトランジスタを導通状態に
するもの、そして寄生バイポーラ装置であって、該寄生
バイポーラ装置は同じ導電型の第１の拡散領域および第
２の拡散領域を備え、これらの拡散領域は反対導電型の
本体部に配置され、前記第１の拡散領域は前記入力端子
に結合され、前記第２の拡散領域は第２の電源電圧を受
けるもの、を具備することを特徴とする。
【００１０】本発明のさらに別の態様に係わる静電気放
電保護のための回路は、入力端子、第１の電流電極、第
２の電流電極、および制御電極を具備する第１のトラン
ジスタであって、前記第１のトランジスタはｎ型トラン
ジスタでありかつ前記第１のトランジスタの第１の電流
電極は前記入力端子に結合されているもの、前記第１の
トランジスタの制御電極に結合されたバイアス回路であ
って、該バイアス回路は静電気放電事象の間または間に
前記第１のトランジスタを導通状態にするもの、そして
第１の電流電極、第２の電流電極、および制御電極を具
備するバイポーラ装置であって、前記第１の電流電極は
前記入力端子に結合され、前記第２の電流電極は第２の
電源電圧を受け、そして前記制御電極は前記第１のトラ
ンジスタの第２の電流電極に結合されているもの、を具
備することを特徴とする。
電保護のための回路は、入力端子、第１の電流電極、第
２の電流電極、および制御電極を具備する第１のトラン
ジスタであって、前記第１のトランジスタはｎ型トラン
ジスタでありかつ前記第１のトランジスタの第１の電流
電極は前記入力端子に結合されているもの、前記第１の
トランジスタの制御電極に結合されたバイアス回路であ
って、該バイアス回路は静電気放電事象の間または間に
前記第１のトランジスタを導通状態にするもの、そして
第１の電流電極、第２の電流電極、および制御電極を具
備するバイポーラ装置であって、前記第１の電流電極は
前記入力端子に結合され、前記第２の電流電極は第２の
電源電圧を受け、そして前記制御電極は前記第１のトラ
ンジスタの第２の電流電極に結合されているもの、を具
備することを特徴とする。
【００１１】本発明のさらに別の態様に係わる静電気放
電保護のための回路は、入力端子、第１の端子および第
２の端子を備えた少なくとも１つのダイオードからなる
ダイオードストリングであって、前記第１の端子は前記
入力端子に結合されているもの、第１の電流電極、第２
の電流電極、そして制御電極を具備する第１のトランジ
スタであって、該第１のトランジスタはｎ型トランジス
タであり、前記第１のトランジスタの第１の電流電極は
前記ダイオードストリングの第２の端子に結合され、か
つ前記第１のトランジスタの制御電極は第１の電源電圧
を受けるもの、前記第１のトランジスタに結合されたバ
イアス回路であって、該バイアス回路は静電気放電事象
の間または間に前記第１のトランジスタを導通状態にす
るもの、そして第１の電流電極、第２の電流電極、そし
て制御電極を具備するバイポーラ装置であって、前記第
１の電流電極は前記入力端子に結合され、前記第２の電
流電極は第２の電源電圧を受け、そして前記制御電極は
前記第１のトランジスタの第２の電流電極に結合されて
いるもの、を具備することを特徴とする。
電保護のための回路は、入力端子、第１の端子および第
２の端子を備えた少なくとも１つのダイオードからなる
ダイオードストリングであって、前記第１の端子は前記
入力端子に結合されているもの、第１の電流電極、第２
の電流電極、そして制御電極を具備する第１のトランジ
スタであって、該第１のトランジスタはｎ型トランジス
タであり、前記第１のトランジスタの第１の電流電極は
前記ダイオードストリングの第２の端子に結合され、か
つ前記第１のトランジスタの制御電極は第１の電源電圧
を受けるもの、前記第１のトランジスタに結合されたバ
イアス回路であって、該バイアス回路は静電気放電事象
の間または間に前記第１のトランジスタを導通状態にす
るもの、そして第１の電流電極、第２の電流電極、そし
て制御電極を具備するバイポーラ装置であって、前記第
１の電流電極は前記入力端子に結合され、前記第２の電
流電極は第２の電源電圧を受け、そして前記制御電極は
前記第１のトランジスタの第２の電流電極に結合されて
いるもの、を具備することを特徴とする。
【００１２】本発明のさらに別の態様に係わる静電気放
電保護のための回路は、入力端子、第１の電流電極、第
２の電流電極、そして制御電極を具備する第１のトラン
ジスタであって、該第１のトランジスタの第１の電流電
極は前記入力端子に結合されているもの、前記第１のト
ランジスタの制御電極に結合されたフィードバック回路
であって、該フィードバック回路は静電気放電事象の間
または間に前記第１のトランジスタを導通状態に維持す
るもの、そして第１の電流電極、第２の電流電極、そし
て制御電極を具備する寄生バイポーラ装置であって、前
記第１の電流電極は前記入力端子に結合され、前記第２
の電流電極は第２の電源電圧を受け、そして前記制御電
極は前記第１のトランジスタの第２の電流電極に結合さ
れているもの、を具備することを特徴とする。
電保護のための回路は、入力端子、第１の電流電極、第
２の電流電極、そして制御電極を具備する第１のトラン
ジスタであって、該第１のトランジスタの第１の電流電
極は前記入力端子に結合されているもの、前記第１のト
ランジスタの制御電極に結合されたフィードバック回路
であって、該フィードバック回路は静電気放電事象の間
または間に前記第１のトランジスタを導通状態に維持す
るもの、そして第１の電流電極、第２の電流電極、そし
て制御電極を具備する寄生バイポーラ装置であって、前
記第１の電流電極は前記入力端子に結合され、前記第２
の電流電極は第２の電源電圧を受け、そして前記制御電
極は前記第１のトランジスタの第２の電流電極に結合さ
れているもの、を具備することを特徴とする。
【００１３】また、本発明の一態様に係わる静電気放電
（ＥＳＤ）保護のためのセグメント化バスアーキテクチ
ャ（ＳＢＡ）は、複数のグループであって、各々のグル
ープは、（ａ）前記ＳＢＡに結合された少なくとも１つ
のパッドセルであって、該少なくとも１つのパッドセル
は入力パッドセル、出力パッドセル、および入力／出力
パッドセルからなる組から選択されるもの、そして
（ｂ）前記ＳＢＡに、第１の電源に、そして第２の電源
に結合されたＥＳＤ保護回路、を具備するもの、を具備
することを特徴とする。
（ＥＳＤ）保護のためのセグメント化バスアーキテクチ
ャ（ＳＢＡ）は、複数のグループであって、各々のグル
ープは、（ａ）前記ＳＢＡに結合された少なくとも１つ
のパッドセルであって、該少なくとも１つのパッドセル
は入力パッドセル、出力パッドセル、および入力／出力
パッドセルからなる組から選択されるもの、そして
（ｂ）前記ＳＢＡに、第１の電源に、そして第２の電源
に結合されたＥＳＤ保護回路、を具備するもの、を具備
することを特徴とする。
【００１４】前記ＥＳＤ保護回路は、入力端子、第１の
電流電極、第２の電流電極、制御電極、そして本体部端
子を備えた第１のトランジスタであって、該第１のトラ
ンジスタの第１の電流電極は前記入力端子に結合されて
いるもの、そして第１の電流電極、第２の電流電極、そ
して制御電極を具備する寄生バイポーラ装置であって、
前記第１の電流電極は前記入力端子に結合され、前記第
２の電流電極は前記第２の電源電圧を受け、そして前記
制御電極は前記第１のトランジスタの第２の電流電極に
結合されているもの、を具備すると好都合である。
電流電極、第２の電流電極、制御電極、そして本体部端
子を備えた第１のトランジスタであって、該第１のトラ
ンジスタの第１の電流電極は前記入力端子に結合されて
いるもの、そして第１の電流電極、第２の電流電極、そ
して制御電極を具備する寄生バイポーラ装置であって、
前記第１の電流電極は前記入力端子に結合され、前記第
２の電流電極は前記第２の電源電圧を受け、そして前記
制御電極は前記第１のトランジスタの第２の電流電極に
結合されているもの、を具備すると好都合である。
【００１５】
【発明の実施の形態】本発明の特徴および利点は図面と
共に以下の詳細な説明を参照することによりさらに明瞭
に理解され、添付の図面においては同じ参照数字は同じ
または対応する部分を示している。
共に以下の詳細な説明を参照することによりさらに明瞭
に理解され、添付の図面においては同じ参照数字は同じ
または対応する部分を示している。
【００１６】図１は、本発明に従って構成された入力／
出力（Ｉ／Ｏ）ドライバ回路１０の部分的ブロックおよ
び部分的回路図を示す。Ｉ／Ｏドライバ回路１０は静電
気放電事象に対しておよび電気的オーバストレス（ｅｌ
ｅｃｔｒｉｃａｌ ｏｖｅｒｓｔｒｅｓｓ：ＥＯＳ）事
象に対して保護を提供するためＥＳＤ回路１２を含む。
ＥＳＤ回路１２はバイポーラトランジスタにトリガ電流
を供給するためｎ型ＭＯＳＦＥＴを使用する。その結
果、ＥＳＤ回路１２は高濃度ドープエピタキシャル基板
またはサリサイド化（ｓａｌｉｃｉｄｅｄ）接合層を使
用する、あるいは低い総合チップ容量を有する半導体プ
ロセスに導入することができる。さらに、ｎ型ＭＯＳＦ
ＥＴの大きなトランスコンダクタンス（ｔｒａｎｓｃｏ
ｎｄｕｃｔａｎｃｅ）はｐ型ＭＯＳＦＥＴに対しある量
のＥＳＤ保護を提供するためにより小さなトリガ装置を
使用できるようにする。ＥＳＤ回路は図６を参照して後
により詳細に説明する。
出力（Ｉ／Ｏ）ドライバ回路１０の部分的ブロックおよ
び部分的回路図を示す。Ｉ／Ｏドライバ回路１０は静電
気放電事象に対しておよび電気的オーバストレス（ｅｌ
ｅｃｔｒｉｃａｌ ｏｖｅｒｓｔｒｅｓｓ：ＥＯＳ）事
象に対して保護を提供するためＥＳＤ回路１２を含む。
ＥＳＤ回路１２はバイポーラトランジスタにトリガ電流
を供給するためｎ型ＭＯＳＦＥＴを使用する。その結
果、ＥＳＤ回路１２は高濃度ドープエピタキシャル基板
またはサリサイド化（ｓａｌｉｃｉｄｅｄ）接合層を使
用する、あるいは低い総合チップ容量を有する半導体プ
ロセスに導入することができる。さらに、ｎ型ＭＯＳＦ
ＥＴの大きなトランスコンダクタンス（ｔｒａｎｓｃｏ
ｎｄｕｃｔａｎｃｅ）はｐ型ＭＯＳＦＥＴに対しある量
のＥＳＤ保護を提供するためにより小さなトリガ装置を
使用できるようにする。ＥＳＤ回路は図６を参照して後
により詳細に説明する。
【００１７】本発明をより明瞭に理解するために、説明
は以下の内容表（Ｔａｂｌｅ ｏｆＣｏｎｔｅｎｔｓ）
に従って構成されている。しかしながら、いずれのヘッ
ディングまたは分類に対しても特定の制限を与えるべき
ではない。
は以下の内容表（Ｔａｂｌｅ ｏｆＣｏｎｔｅｎｔｓ）
に従って構成されている。しかしながら、いずれのヘッ
ディングまたは分類に対しても特定の制限を与えるべき
ではない。
【００１８】Ｉ．序説 ＩＩ．Ｉ／Ｏドライバ回路 Ａ．接続 Ｂ．動作 １．通常動作 ２．ＥＳＤ事象 ａ．ＶＤＤに関して正電圧入力 ｂ．ＶＳＳに関して正電圧入力 ｃ．ＶＤＤに関して負入力電圧 ｄ．ＶＳＳに関して負電圧入力 Ｃ．ＥＳＤ回路の第１の実施形態 １．接続 ２．別の実施形態 ３．動作 Ｄ．高電圧ブロッカ Ｅ．ゲートポンプ Ｆ．ウエルポンプ Ｇ．ＥＳＤ回路の第２の実施形態 １．接続 ２．動作 ａ．通常動作 ｂ．ＥＳＤ事象 Ｈ．ＥＳＤ回路の第３の実施形態 １．接続 ２．動作 ａ．通常動作 ｂ．ＥＳＤ事象 ＩＩＩ．セグメント化バスアーキテクチャ Ａ．接続 Ｂ．Ｉ／Ｏパッドセル Ｃ．動作 １．通常動作 ２．ＥＳＤ事象 ａ．ＶＤＤに関して正電圧入力 ｂ．ＶＳＳに関して正電圧入力 ｃ．ＶＤＤに関して負入力電圧 ｄ．ＶＳＳに関して負電圧入力
【００１９】Ｉ．序説 この時点で、ＥＳＤ回路１２がＭＯＳＦＥＴトランジス
タを使用して過剰なエネルギをシャントする寄生バイポ
ーラトランジスタをトリガすることに注目することが適
切であろう。トリガ電流を使用することは寄生バイポー
ラトランジスタがエネルギをシャントし始めるポイント
を低下させる。寄生バイポーラトランジスタを使用する
ことは真の（ｔｒｕｅ）バイポーラ装置の必要性を除去
する。真のバイポーラトランジスタはその制御電極が半
導体基板から分離されておりかつ、従って、直接制御可
能なものである。典型的には、バイポーラ装置を含める
ことは集積回路の製造コストを大幅に増大する。トリガ
電流を寄生バイポーラトランジスタの制御電極に直接与
えることは高濃度ドープ基板により生じる電位を局所的
に（ｌｏｃａｌｌｙ）克服する。通常、基板は２つの電
源の内のより低いものに結合される。トリガポイントは
ダイオードストリングにおけるダイオードの数を増大し
または低減することにより容易にプログラム可能であ
る。しかしながら、過剰なエネルギの大部分をシャント
するのは寄生バイポーラ装置であって、ダイオードスト
リングではない。その結果、個々のダイオードは電流リ
ーケージおよび温度によって引き起こされる性能変動を
最小にするため非常に小さく作ることができる。また、
ＥＳＤ回路１２は２つの電源線路の間の容量に依存しな
い。従って、ＥＳＤ回路１２は小さな集積回路内に、大
きな集積回路内に、および設計編成にわたって使用され
る標準的なセルライブラリへと導入することができる。
当業者は容易に現在のおよび将来の集積回路の処理フロ
ーに対するＥＳＤ回路１２の適切さを理解するであろ
う。
タを使用して過剰なエネルギをシャントする寄生バイポ
ーラトランジスタをトリガすることに注目することが適
切であろう。トリガ電流を使用することは寄生バイポー
ラトランジスタがエネルギをシャントし始めるポイント
を低下させる。寄生バイポーラトランジスタを使用する
ことは真の（ｔｒｕｅ）バイポーラ装置の必要性を除去
する。真のバイポーラトランジスタはその制御電極が半
導体基板から分離されておりかつ、従って、直接制御可
能なものである。典型的には、バイポーラ装置を含める
ことは集積回路の製造コストを大幅に増大する。トリガ
電流を寄生バイポーラトランジスタの制御電極に直接与
えることは高濃度ドープ基板により生じる電位を局所的
に（ｌｏｃａｌｌｙ）克服する。通常、基板は２つの電
源の内のより低いものに結合される。トリガポイントは
ダイオードストリングにおけるダイオードの数を増大し
または低減することにより容易にプログラム可能であ
る。しかしながら、過剰なエネルギの大部分をシャント
するのは寄生バイポーラ装置であって、ダイオードスト
リングではない。その結果、個々のダイオードは電流リ
ーケージおよび温度によって引き起こされる性能変動を
最小にするため非常に小さく作ることができる。また、
ＥＳＤ回路１２は２つの電源線路の間の容量に依存しな
い。従って、ＥＳＤ回路１２は小さな集積回路内に、大
きな集積回路内に、および設計編成にわたって使用され
る標準的なセルライブラリへと導入することができる。
当業者は容易に現在のおよび将来の集積回路の処理フロ
ーに対するＥＳＤ回路１２の適切さを理解するであろ
う。
【００２０】ＩＩ．Ｉ／Ｏドライバ回路 Ａ．接続 図１により説明を続けると、入力／出力（Ｉ／Ｏ）パッ
ド１４はＩ／Ｏドライバ回路１０を導入する集積回路の
外部の他の装置に伝送される電圧レベルを発生する。こ
の実施形態では、Ｉ／Ｏドライバ回路１０は０または
３．３ボルトをＩ／Ｏパッド１４上に出力する。他の実
施形態では、Ｉ／Ｏドライバ回路１０はＩ／Ｏドライバ
回路１０を導入する集積回路の外部の他の装置から電圧
レベルを受けるための回路を含むことができる。そのよ
うな実施形態では、前記電圧はまた０または３．３ボル
トとすることができる。さらに、他の実施形態では、前
記最大受信電圧レベルは前記最大出力電圧レベルを超え
ることができる。たとえば、Ｉ／Ｏドライバ回路１０は
０または３．３ボルトの信号を出力できるが、０または
５ボルトの信号を受けることができる。
ド１４はＩ／Ｏドライバ回路１０を導入する集積回路の
外部の他の装置に伝送される電圧レベルを発生する。こ
の実施形態では、Ｉ／Ｏドライバ回路１０は０または
３．３ボルトをＩ／Ｏパッド１４上に出力する。他の実
施形態では、Ｉ／Ｏドライバ回路１０はＩ／Ｏドライバ
回路１０を導入する集積回路の外部の他の装置から電圧
レベルを受けるための回路を含むことができる。そのよ
うな実施形態では、前記電圧はまた０または３．３ボル
トとすることができる。さらに、他の実施形態では、前
記最大受信電圧レベルは前記最大出力電圧レベルを超え
ることができる。たとえば、Ｉ／Ｏドライバ回路１０は
０または３．３ボルトの信号を出力できるが、０または
５ボルトの信号を受けることができる。
【００２１】Ｉ／Ｏパッド１４はｐ型ＭＯＳＦＥＴトラ
ンジスタ１６の第１の電流電極におよびｎ型ＭＯＳＦＥ
Ｔトランジスタ１８の第１の電流電極に接続されてい
る。トランジスタ１６の第２の電流電極および制御電極
は、それぞれ、第１の電源、ＶＤＤ、および高電圧ブロ
ッカ（ｈｉｇｈ ｖｏｌｔａｇｅ ｂｌｏｃｋｅｒ）２
０の出力端子に接続されている。高電圧ブロッカ２０は
４つの入力、「プリドライバ入力Ａ（ＰＲＥＤＲＩＶＥ
Ｒ ＩＮ Ａ）」、ＶＤＤ、Ｉ／Ｏパッド１４、および
トランジスタ１６のウエルを受ける。高電圧ブロッカ２
０は図３によって後に説明する。
ンジスタ１６の第１の電流電極におよびｎ型ＭＯＳＦＥ
Ｔトランジスタ１８の第１の電流電極に接続されてい
る。トランジスタ１６の第２の電流電極および制御電極
は、それぞれ、第１の電源、ＶＤＤ、および高電圧ブロ
ッカ（ｈｉｇｈ ｖｏｌｔａｇｅ ｂｌｏｃｋｅｒ）２
０の出力端子に接続されている。高電圧ブロッカ２０は
４つの入力、「プリドライバ入力Ａ（ＰＲＥＤＲＩＶＥ
Ｒ ＩＮ Ａ）」、ＶＤＤ、Ｉ／Ｏパッド１４、および
トランジスタ１６のウエルを受ける。高電圧ブロッカ２
０は図３によって後に説明する。
【００２２】トランジスタ１８の第２の電流電極および
制御電極は、それぞれ、ｎ型ＭＯＳＦＥＴトランジスタ
２２の第１の電流電極および第１の電源、ＶＤＤ、に接
続されている。トランジスタ２２の第２の電流電極およ
び制御電極は、それぞれ、第２の電源、ＶＳＳ、および
入力「プリドライバ入力Ｂ（ＰＲＥＤＲＩＶＥＲ ＩＮ
Ｂ）」に接続されている。
制御電極は、それぞれ、ｎ型ＭＯＳＦＥＴトランジスタ
２２の第１の電流電極および第１の電源、ＶＤＤ、に接
続されている。トランジスタ２２の第２の電流電極およ
び制御電極は、それぞれ、第２の電源、ＶＳＳ、および
入力「プリドライバ入力Ｂ（ＰＲＥＤＲＩＶＥＲ ＩＮ
Ｂ）」に接続されている。
【００２３】Ｉ／Ｏドライバ回路１０はまたＶＤＤとＶ
ＳＳとの間に並列に接続された線路クランプまたはレー
ルクランプ（ｒａｉｌ ｃｌａｍｐ）２４およびダイオ
ード２６を含む。レールクランプ２４は、もし十分であ
れば、Ｉ／Ｏドライバ回路１０を導入している集積回路
の固有の容量とすることができ、あるいはＥＳＤ事象の
間にＶＤＤおよびＶＳＳの間に放電経路を提供する能動
回路（ａｃｔｉｖｅｃｉｒｃｕｉｔ）とすることができ
る。レールクランプ２４はいくつかのＩ／Ｏパッドによ
って共有することができる。ダイオード２６はＶＳＳが
ＶＤＤよりほぼ０．５ボルト高い場合にそれが電流を導
通するように結合される。通常、ＶＤＤはＶＳＳより
３．３ボルト高い。ゲートポンプ２８の４つの端子は、
それぞれ、ＶＤＤ、トランジスタ１６の制御電極、Ｉ／
Ｏパッド１４、およびトランジスタ１６のウエルに接続
される。ゲートポンプ２８は図４を参照して後に説明す
る。ウエルポンプ３０の３つの端子は、それぞれ、ＶＤ
Ｄ、トランジスタ１６のウエル、およびＩ／Ｏパッド１
４に接続されている。ウエルポンプ３０は後に図５を参
照して説明する。ｎｐｎ型バイポーラトランジスタ３２
の第１の電流電極、第２の電流電極、および制御電極
は、それぞれ、ＶＤＤ、Ｉ／Ｏパッド１４、およびＶＳ
Ｓに結合されている。ダイオード３４の第１の端子およ
び第２の端子は、それぞれ、Ｉ／Ｏパッド１４およびＶ
ＳＳに結合されている。ダイオード３４はＶＳＳがＩ／
Ｏパッド１４上に存在する電圧よりもほぼ０．５ボルト
高い場合にそれが電流を導通するように結合される。通
常、Ｉ／Ｏパッド１４上に存在する電圧レベルはＶＳＳ
より大きいかあるいは等しい。
ＳＳとの間に並列に接続された線路クランプまたはレー
ルクランプ（ｒａｉｌ ｃｌａｍｐ）２４およびダイオ
ード２６を含む。レールクランプ２４は、もし十分であ
れば、Ｉ／Ｏドライバ回路１０を導入している集積回路
の固有の容量とすることができ、あるいはＥＳＤ事象の
間にＶＤＤおよびＶＳＳの間に放電経路を提供する能動
回路（ａｃｔｉｖｅｃｉｒｃｕｉｔ）とすることができ
る。レールクランプ２４はいくつかのＩ／Ｏパッドによ
って共有することができる。ダイオード２６はＶＳＳが
ＶＤＤよりほぼ０．５ボルト高い場合にそれが電流を導
通するように結合される。通常、ＶＤＤはＶＳＳより
３．３ボルト高い。ゲートポンプ２８の４つの端子は、
それぞれ、ＶＤＤ、トランジスタ１６の制御電極、Ｉ／
Ｏパッド１４、およびトランジスタ１６のウエルに接続
される。ゲートポンプ２８は図４を参照して後に説明す
る。ウエルポンプ３０の３つの端子は、それぞれ、ＶＤ
Ｄ、トランジスタ１６のウエル、およびＩ／Ｏパッド１
４に接続されている。ウエルポンプ３０は後に図５を参
照して説明する。ｎｐｎ型バイポーラトランジスタ３２
の第１の電流電極、第２の電流電極、および制御電極
は、それぞれ、ＶＤＤ、Ｉ／Ｏパッド１４、およびＶＳ
Ｓに結合されている。ダイオード３４の第１の端子およ
び第２の端子は、それぞれ、Ｉ／Ｏパッド１４およびＶ
ＳＳに結合されている。ダイオード３４はＶＳＳがＩ／
Ｏパッド１４上に存在する電圧よりもほぼ０．５ボルト
高い場合にそれが電流を導通するように結合される。通
常、Ｉ／Ｏパッド１４上に存在する電圧レベルはＶＳＳ
より大きいかあるいは等しい。
【００２４】ＩＩ．Ｉ／Ｏドライバ回路１０ Ｂ．動作 Ｉ／Ｏドライバ回路１０の動作は２つの動作モードを参
照して好適に説明することができる。すなわち、（１）
通常のＩ／Ｏ動作、および（２）静電気放電保護、であ
る。静電気放電保護機能はさらに人体モデル（ｈｕｍａ
ｎ ｂｏｄｙｍｏｄｅｌ）を試験するために使用される
４つの方法に匹敵する４つの場合に分割できる。すなわ
ち、（１）ＶＤＤに関して正の入力電圧、（２）ＶＳＳ
に関して正の入力電圧、（３）ＶＤＤに関して負の入力
電圧、および（４）ＶＳＳに関して負の入力電圧、であ
る。
照して好適に説明することができる。すなわち、（１）
通常のＩ／Ｏ動作、および（２）静電気放電保護、であ
る。静電気放電保護機能はさらに人体モデル（ｈｕｍａ
ｎ ｂｏｄｙｍｏｄｅｌ）を試験するために使用される
４つの方法に匹敵する４つの場合に分割できる。すなわ
ち、（１）ＶＤＤに関して正の入力電圧、（２）ＶＳＳ
に関して正の入力電圧、（３）ＶＤＤに関して負の入力
電圧、および（４）ＶＳＳに関して負の入力電圧、であ
る。
【００２５】１．通常動作 通常動作においては、Ｉ／Ｏドライバ回路１０は出力の
みまたは入力のみのドライバとして使用される。この特
定の機能は制御信号「プリドライバ入力Ａ」および「プ
リドライバ入力Ｂ」の論理状態によって選択される。も
しＩ／Ｏドライバ回路１０が出力のみのバッファとして
使用されるべきであれば、出力されるべき信号（どこか
他で発生された）はトランジスタ１６の制御電極および
トランジスタ２２の制御電極の双方に印加される。出力
されるべき信号は高電圧ブロッカ２０を介してトランジ
スタ１６の制御電極に印加される。従って、「プリドラ
イバ入力Ａ」および「プリドライバ入力Ｂ」は共に所望
の出力信号の電位にある。どのトランジスタがイネーブ
ルされるかに応じて、電源ＶＤＤまたは電源ＶＳＳのい
ずれかがＩ／Ｏパッド１４に結合される。もしＩ／Ｏド
ライバ回路１０が入力のみのバッファとして使用されれ
ば、「プリドライバ入力Ａ」はＶＤＤにセットされかつ
「プリドライバ入力Ｂ」はＶＳＳにセットされる。これ
らの電圧レベルはＩ／Ｏパッド１４を高インピーダンス
状態にする。この場合、Ｉ／Ｏドライバ回路１０の外部
で発生された電圧がＩ／Ｏパッド１４に印加されかつ回
路（図示せず）によってバッファリングされる。
みまたは入力のみのドライバとして使用される。この特
定の機能は制御信号「プリドライバ入力Ａ」および「プ
リドライバ入力Ｂ」の論理状態によって選択される。も
しＩ／Ｏドライバ回路１０が出力のみのバッファとして
使用されるべきであれば、出力されるべき信号（どこか
他で発生された）はトランジスタ１６の制御電極および
トランジスタ２２の制御電極の双方に印加される。出力
されるべき信号は高電圧ブロッカ２０を介してトランジ
スタ１６の制御電極に印加される。従って、「プリドラ
イバ入力Ａ」および「プリドライバ入力Ｂ」は共に所望
の出力信号の電位にある。どのトランジスタがイネーブ
ルされるかに応じて、電源ＶＤＤまたは電源ＶＳＳのい
ずれかがＩ／Ｏパッド１４に結合される。もしＩ／Ｏド
ライバ回路１０が入力のみのバッファとして使用されれ
ば、「プリドライバ入力Ａ」はＶＤＤにセットされかつ
「プリドライバ入力Ｂ」はＶＳＳにセットされる。これ
らの電圧レベルはＩ／Ｏパッド１４を高インピーダンス
状態にする。この場合、Ｉ／Ｏドライバ回路１０の外部
で発生された電圧がＩ／Ｏパッド１４に印加されかつ回
路（図示せず）によってバッファリングされる。
【００２６】上に述べたように、Ｉ／Ｏドライバ回路１
０は５ボルトに耐える。もし５ボルトの信号がＩ／Ｏパ
ッド１４に印加されれば、何らの損傷も生じないであろ
う。トランジスタ１６の制御電極およびウエルは共にそ
れぞれゲートポンプ２８によっておよびウエルポンプ３
０によってより高い入力電圧レベルにバイアスされる。
このバイアスは電源ＶＤＤより大きな電圧がＩ／Ｏパッ
ド１４に印加された場合にトランジスタ１６が電流を導
通しないことを保証する。さらに、高電圧ブロッカ２０
はトランジスタ１６の制御電極に印加されたバイアス電
圧が内部回路（図示せず）に印加されないことを保証す
る。
０は５ボルトに耐える。もし５ボルトの信号がＩ／Ｏパ
ッド１４に印加されれば、何らの損傷も生じないであろ
う。トランジスタ１６の制御電極およびウエルは共にそ
れぞれゲートポンプ２８によっておよびウエルポンプ３
０によってより高い入力電圧レベルにバイアスされる。
このバイアスは電源ＶＤＤより大きな電圧がＩ／Ｏパッ
ド１４に印加された場合にトランジスタ１６が電流を導
通しないことを保証する。さらに、高電圧ブロッカ２０
はトランジスタ１６の制御電極に印加されたバイアス電
圧が内部回路（図示せず）に印加されないことを保証す
る。
【００２７】２．ＥＳＤ事象 ａ．ＶＤＤに関して正電圧入力 この場合、大きな正電圧レベルが電源ＶＤＤに関してＩ
／Ｏパッド１４に印加される。この大きな正の入力電圧
はＥＳＤ回路１２がＩ／Ｏパッド１４から、この筋書き
においてはフローティングである、ＶＳＳへとエネルギ
をシヤントする。電源ＶＳＳにおける電圧は上昇し始
め、ダイオード２６を順方向バイアスする。ＥＳＤ回路
１２、電源ＶＳＳ、およびダイオード２６はそれによっ
てＩ／Ｏパッド１４から電源ＶＤＤへと放電経路を形成
する。
／Ｏパッド１４に印加される。この大きな正の入力電圧
はＥＳＤ回路１２がＩ／Ｏパッド１４から、この筋書き
においてはフローティングである、ＶＳＳへとエネルギ
をシヤントする。電源ＶＳＳにおける電圧は上昇し始
め、ダイオード２６を順方向バイアスする。ＥＳＤ回路
１２、電源ＶＳＳ、およびダイオード２６はそれによっ
てＩ／Ｏパッド１４から電源ＶＤＤへと放電経路を形成
する。
【００２８】ｂ．ＶＳＳに関して正電圧入力 この場合、大きな正電圧レベルが電源ＶＳＳに関してＩ
／Ｏパッド１４に印加される。前と同様に、大きな正の
入力電圧はＥＳＤ回路１２がエネルギをＩ／Ｏパッド１
４からＶＳＳへとシャントするようにさせる。ＥＳＤ回
路１４はそれによってＩ／Ｏパッド１４から電源ＶＳＳ
へと放電経路を形成する。
／Ｏパッド１４に印加される。前と同様に、大きな正の
入力電圧はＥＳＤ回路１２がエネルギをＩ／Ｏパッド１
４からＶＳＳへとシャントするようにさせる。ＥＳＤ回
路１４はそれによってＩ／Ｏパッド１４から電源ＶＳＳ
へと放電経路を形成する。
【００２９】ｃ．ＶＤＤに関して負の入力電圧 この場合、電圧レベルＶＤＤに関して大きな負の電圧レ
ベルがＩ／Ｏパッド１４に印加される。この大きな負の
電圧はダイオード３４を順方向バイアスしかつレールク
ランプ２４が電源ＶＳＳを電源ＶＤＤに結合できるよう
にする。ダイオード３４およびレールクランプ２４は電
源ＶＤＤからＩ／Ｏパッド１４への放電経路を形成す
る。前述のように、レールクランプ２４はＩ／Ｏドライ
バ回路１０を導入した集積回路の固有の容量とすること
ができ、あるいは能動クランプ回路とすることができ
る。また、トランジスタ３２を介しての電源ＶＤＤから
Ｉ／Ｏパッド１４への第２のまたは２次シャント経路が
ある。この２次シャント経路の場合は、前記固有の容量
（またはレールクランプ２４）はＶＤＤをＶＳＳにかつ
最終的にトランジスタ３２の制御電極に結合する。トラ
ンジスタ３２は次に順方向バイアスされ電流が電源ＶＤ
Ｄから、トランジスタ３２を通り、Ｉ／Ｏパッド１４に
流れるようにする。
ベルがＩ／Ｏパッド１４に印加される。この大きな負の
電圧はダイオード３４を順方向バイアスしかつレールク
ランプ２４が電源ＶＳＳを電源ＶＤＤに結合できるよう
にする。ダイオード３４およびレールクランプ２４は電
源ＶＤＤからＩ／Ｏパッド１４への放電経路を形成す
る。前述のように、レールクランプ２４はＩ／Ｏドライ
バ回路１０を導入した集積回路の固有の容量とすること
ができ、あるいは能動クランプ回路とすることができ
る。また、トランジスタ３２を介しての電源ＶＤＤから
Ｉ／Ｏパッド１４への第２のまたは２次シャント経路が
ある。この２次シャント経路の場合は、前記固有の容量
（またはレールクランプ２４）はＶＤＤをＶＳＳにかつ
最終的にトランジスタ３２の制御電極に結合する。トラ
ンジスタ３２は次に順方向バイアスされ電流が電源ＶＤ
Ｄから、トランジスタ３２を通り、Ｉ／Ｏパッド１４に
流れるようにする。
【００３０】ｄ．ＶＳＳに関して負電圧入力 この場合、電源ＶＳＳに関して大きな負の電圧がＩ／Ｏ
パッド１４に印加される。ここで、ダイオード３４は順
方向バイアスされるようになり、エネルギを電源ＶＳＳ
からＩ／Ｏパッド１４へとシャントする。トランジスタ
３２を介しての電源ＶＳＳからＩ／Ｏパッド１４への第
２のまたは２次シャント経路がある。この２次シャント
経路の場合において、トランジスタ３２の制御電極−第
２電流電極接合は順方向バイアスされ、電源ＶＳＳから
Ｉ／Ｏパッド１４へと直接の電流経路または直流電流経
路を生じさせる。図１に示されるように、電源ＶＳＳは
トランジスタ３２の制御電極に結合されている。
パッド１４に印加される。ここで、ダイオード３４は順
方向バイアスされるようになり、エネルギを電源ＶＳＳ
からＩ／Ｏパッド１４へとシャントする。トランジスタ
３２を介しての電源ＶＳＳからＩ／Ｏパッド１４への第
２のまたは２次シャント経路がある。この２次シャント
経路の場合において、トランジスタ３２の制御電極−第
２電流電極接合は順方向バイアスされ、電源ＶＳＳから
Ｉ／Ｏパッド１４へと直接の電流経路または直流電流経
路を生じさせる。図１に示されるように、電源ＶＳＳは
トランジスタ３２の制御電極に結合されている。
【００３１】ＩＩ．Ｉ／Ｏドライバ回路 Ｃ．ＥＳＤ回路の第１の実施形態 １．接続 図２は、図１に示されたＥＳＤ回路の第１の実施形態の
回路図を示す。直列に接続されたダイオード２００のつ
ながりまたはストリングの第１の端子および寄生ｎｐｎ
型バイポーラトランジスタ２０２の第１の電流電極の各
々はＩ／Ｏパッド１４に接続されている。ダイオードの
ストリング２００の第２の端子はｐ型ＭＯＳＦＥＴトラ
ンジスタ２０４の第１の電流電極に接続されている。示
された実施形態では、ダイオード２００のストリング２
００は５個のダイオードを含む。トランジスタ２０２の
第２の電流電極および制御電極は電源ＶＳＳにおよびト
ランジスタ２０４の第２の電流電極にそれぞれ接続され
ている。トランジスタ２０４の制御電極はダイオード２
０６の第１の端子におよび電源ＶＤＤに接続されてい
る。ダイオード２０６の第２の端子はトランジスタ２０
４のウエルに結合されている。
回路図を示す。直列に接続されたダイオード２００のつ
ながりまたはストリングの第１の端子および寄生ｎｐｎ
型バイポーラトランジスタ２０２の第１の電流電極の各
々はＩ／Ｏパッド１４に接続されている。ダイオードの
ストリング２００の第２の端子はｐ型ＭＯＳＦＥＴトラ
ンジスタ２０４の第１の電流電極に接続されている。示
された実施形態では、ダイオード２００のストリング２
００は５個のダイオードを含む。トランジスタ２０２の
第２の電流電極および制御電極は電源ＶＳＳにおよびト
ランジスタ２０４の第２の電流電極にそれぞれ接続され
ている。トランジスタ２０４の制御電極はダイオード２
０６の第１の端子におよび電源ＶＤＤに接続されてい
る。ダイオード２０６の第２の端子はトランジスタ２０
４のウエルに結合されている。
【００３２】ダイオードのストリング２００における個
々のダイオードはＩ／Ｏパッド１４に存在する電圧レベ
ルが、ほぼ、（５＊０．５）ボルトとトランジスタ２０
４のしきい値電圧レベルとトランジスタ２０４の制御電
極電圧（ＶＤＤ）との合計を超えた場合にそれらが電流
を導通するように接続される。ダイオード２０６はそれ
がダイオードのストリング２００からトランジスタ２０
４のｎ型ウエルを通り電源ＶＤＤに流れる電流を防止す
るように接続されている。この経路は電源ＶＤＤに関し
て大きな正の電圧がＩ／Ｏパッド１４に印加された場合
に関連がある。代わりに、ダイオード２０６はトランジ
スタ２０２を通って電流が流れるようにする。
々のダイオードはＩ／Ｏパッド１４に存在する電圧レベ
ルが、ほぼ、（５＊０．５）ボルトとトランジスタ２０
４のしきい値電圧レベルとトランジスタ２０４の制御電
極電圧（ＶＤＤ）との合計を超えた場合にそれらが電流
を導通するように接続される。ダイオード２０６はそれ
がダイオードのストリング２００からトランジスタ２０
４のｎ型ウエルを通り電源ＶＤＤに流れる電流を防止す
るように接続されている。この経路は電源ＶＤＤに関し
て大きな正の電圧がＩ／Ｏパッド１４に印加された場合
に関連がある。代わりに、ダイオード２０６はトランジ
スタ２０２を通って電流が流れるようにする。
【００３３】２．別の実施形態 上で述べたように、トランジスタ２０２はＣＭＯＳ製造
プロセスによって製造される。その結果、トランジスタ
２０２はＭＯＳＦＥＴまたは単に厚膜酸化物（ｔｈｉｃ
ｋ ｆｉｅｌｄ ｏｘｉｄｅ：ＴＦＯ）装置とすること
ができる。本発明のこの観点は本発明が標準的なＣＭＯ
Ｓプロセスに導入できるようにする。
プロセスによって製造される。その結果、トランジスタ
２０２はＭＯＳＦＥＴまたは単に厚膜酸化物（ｔｈｉｃ
ｋ ｆｉｅｌｄ ｏｘｉｄｅ：ＴＦＯ）装置とすること
ができる。本発明のこの観点は本発明が標準的なＣＭＯ
Ｓプロセスに導入できるようにする。
【００３４】もしトランジスタ２０２がＭＯＳＦＥＴで
あれば、トランジスタ２０２が効率的に寄生横型パイポ
ーラ装置として作用するようにさせるいくつかの可能な
構造がある。例えば、トランジスタ２０２のゲートはそ
の２つの電流電極の間にチャネルを発生するために使用
される必要はない。代わりに、トランジスタ２０４によ
って発生されるトリガ電流は直接トランジスタ２０２の
ボディまたは本体（ｂｏｄｙ）に注入される。従って、
ＭＯＳＦＥＴの絶縁されたゲートは電源に接続すること
ができかつトランジスタ２０２の本体へのコンタクトは
その２つの電流電極に隣接して配置できる。示された実
施形態では、基板はｐ型基板でありかつコンタクトはｐ
＋型注入または拡散領域である。ソースおよびドレイン
は２つのｎ型領域をｐ型基板に拡散または注入しかつｎ
型コンタクトをその上に形成することによって製造され
る。トランジスタ２０２の本体へのトリガ電流を提供す
るためのコンタクトは、（１）前記ソース（またはドレ
イン）が前記コンタクトとドレイン（またはソース）と
の間にあるように、あるいは、（２）前記コンタクトが
上から見たときリングまたは細い矩形（ｔｈｉｎ ｒｅ
ｃｔａｎｇｌｅ）のようにソースおよびドレインを囲む
ように配置することができる。
あれば、トランジスタ２０２が効率的に寄生横型パイポ
ーラ装置として作用するようにさせるいくつかの可能な
構造がある。例えば、トランジスタ２０２のゲートはそ
の２つの電流電極の間にチャネルを発生するために使用
される必要はない。代わりに、トランジスタ２０４によ
って発生されるトリガ電流は直接トランジスタ２０２の
ボディまたは本体（ｂｏｄｙ）に注入される。従って、
ＭＯＳＦＥＴの絶縁されたゲートは電源に接続すること
ができかつトランジスタ２０２の本体へのコンタクトは
その２つの電流電極に隣接して配置できる。示された実
施形態では、基板はｐ型基板でありかつコンタクトはｐ
＋型注入または拡散領域である。ソースおよびドレイン
は２つのｎ型領域をｐ型基板に拡散または注入しかつｎ
型コンタクトをその上に形成することによって製造され
る。トランジスタ２０２の本体へのトリガ電流を提供す
るためのコンタクトは、（１）前記ソース（またはドレ
イン）が前記コンタクトとドレイン（またはソース）と
の間にあるように、あるいは、（２）前記コンタクトが
上から見たときリングまたは細い矩形（ｔｈｉｎ ｒｅ
ｃｔａｎｇｌｅ）のようにソースおよびドレインを囲む
ように配置することができる。
【００３５】当業者はここで示されたトランジスタの本
体部への言及はそのウエルへの言及またはウエルがない
場合にその局部的な基板への言及と等価であることを容
易に理解するであろう。
体部への言及はそのウエルへの言及またはウエルがない
場合にその局部的な基板への言及と等価であることを容
易に理解するであろう。
【００３６】もしトランジスタ２０２がＴＦＯ装置であ
れば、トランジスタ本体へのコンタトはそのソースおよ
びドレインの間に配置することができ、ソースまたはド
レインのそばに（ｂｅｓｉｄｅ）配置することができ、
あるいはソースおよびドレインを囲むことができる。Ｔ
ＦＯ装置は、お互いに近接した、同じ導電型の、かつ反
対導電型の半導体本体部に配置された２つの拡散領域か
ら構成される。典型的には、２つのｎ型領域がｐ型基板
に配置される。厚い酸化物層が基板の上に同じまたは反
対の拡散または注入領域の間の領域に形成される。
れば、トランジスタ本体へのコンタトはそのソースおよ
びドレインの間に配置することができ、ソースまたはド
レインのそばに（ｂｅｓｉｄｅ）配置することができ、
あるいはソースおよびドレインを囲むことができる。Ｔ
ＦＯ装置は、お互いに近接した、同じ導電型の、かつ反
対導電型の半導体本体部に配置された２つの拡散領域か
ら構成される。典型的には、２つのｎ型領域がｐ型基板
に配置される。厚い酸化物層が基板の上に同じまたは反
対の拡散または注入領域の間の領域に形成される。
【００３７】シリコン・オン・インシュレータ（ＳＯ
Ｉ）は半導体が２酸化シリコン、サファイア、ダイヤモ
ンド、その他のような絶縁基板上に製造される新生の技
術である。本発明は同じ利点を備えてそのような技術に
実施することができる。そのような技術においては、ト
リガ電流を供給するためのコンタクトはトランジスタ２
０２の本体部の横に形成できる。
Ｉ）は半導体が２酸化シリコン、サファイア、ダイヤモ
ンド、その他のような絶縁基板上に製造される新生の技
術である。本発明は同じ利点を備えてそのような技術に
実施することができる。そのような技術においては、ト
リガ電流を供給するためのコンタクトはトランジスタ２
０２の本体部の横に形成できる。
【００３８】ＩＩ．Ｉ／Ｏドライバ回路１０ Ｃ．ＥＳＤ回路の第１の実施形態 ３．動作 ＥＳＤ回路１２の動作は２つの可能な事象を参照して好
適に説明することができ、すなわち、（１）静電気放電
（ＥＳＤ）事象、および（２）電気的オーバストレス
（ＥＯＳ）事象、である。一般に、ＥＳＤ事象はＥＯＳ
事象より短くかつ典型的には集積回路が給電されていな
い時に発生する。
適に説明することができ、すなわち、（１）静電気放電
（ＥＳＤ）事象、および（２）電気的オーバストレス
（ＥＯＳ）事象、である。一般に、ＥＳＤ事象はＥＯＳ
事象より短くかつ典型的には集積回路が給電されていな
い時に発生する。
【００３９】図１に関して上で説明したように、ＥＳＤ
回路１２は２つの場合にＥＳＤ保護を提供する、すなわ
ち、（１）ＶＤＤに関して正の入力電圧、および（２）
ＶＳＳに関して正の入力電圧、である。第１の場合に
は、トランジスタ２０４はＩ／Ｏパッド１４の電圧が、
ほぼ、（５＊０．５）ボルトとトランジスタ２０４のし
きい値電圧レベルとを加えたものを越えた場合にトラン
ジスタ２０２に対しトリガ電流を供給し始める。短い時
間の後に、トランジスタ２０２はＩ／Ｏパッド１４から
電源ＶＳＳへと電流をシャントまたは分路する。ダイオ
ード２６（図１）は電源ＶＤＤへの回路経路を完成させ
る。第２の場合には、トランジスタ２０４はまたＩ／Ｏ
パッド１４の電圧が、ほぼ、（５＊０．５）ボルトとト
ランジスタ２０４のしきい値電圧レベルとを加えたもの
を越えた場合にトランジスタ２０２に対しトリガ電流を
供給し始める。その短い時間の後に、トランジスタ２０
２はＩ／Ｏパッド１４から電源ＶＳＳへと電流を直接シ
ャントする。
回路１２は２つの場合にＥＳＤ保護を提供する、すなわ
ち、（１）ＶＤＤに関して正の入力電圧、および（２）
ＶＳＳに関して正の入力電圧、である。第１の場合に
は、トランジスタ２０４はＩ／Ｏパッド１４の電圧が、
ほぼ、（５＊０．５）ボルトとトランジスタ２０４のし
きい値電圧レベルとを加えたものを越えた場合にトラン
ジスタ２０２に対しトリガ電流を供給し始める。短い時
間の後に、トランジスタ２０２はＩ／Ｏパッド１４から
電源ＶＳＳへと電流をシャントまたは分路する。ダイオ
ード２６（図１）は電源ＶＤＤへの回路経路を完成させ
る。第２の場合には、トランジスタ２０４はまたＩ／Ｏ
パッド１４の電圧が、ほぼ、（５＊０．５）ボルトとト
ランジスタ２０４のしきい値電圧レベルとを加えたもの
を越えた場合にトランジスタ２０２に対しトリガ電流を
供給し始める。その短い時間の後に、トランジスタ２０
２はＩ／Ｏパッド１４から電源ＶＳＳへと電流を直接シ
ャントする。
【００４０】ＥＯＳ事象の間のＥＳＤ回路１２の動作は
ＥＳＤ事象におけるその動作と同様である。この場合、
トランジスタ２０４はＩ／Ｏパッド１４の電圧が、ほ
ぼ、（５＊０．５）ボルトとトランジスタ２０４のしき
い値電圧とトランジスタ２０４の制御電極の電圧（ＶＤ
Ｄ）とを加えたものを越えた場合にトランジスタ２０２
に対しトリガ電流を供給し始める。
ＥＳＤ事象におけるその動作と同様である。この場合、
トランジスタ２０４はＩ／Ｏパッド１４の電圧が、ほ
ぼ、（５＊０．５）ボルトとトランジスタ２０４のしき
い値電圧とトランジスタ２０４の制御電極の電圧（ＶＤ
Ｄ）とを加えたものを越えた場合にトランジスタ２０２
に対しトリガ電流を供給し始める。
【００４１】ダイオードのストリング２００における個
々のダイオードの数はＶＤＤの最小の可能な電源レベル
とＩ／Ｏパッド１４における最大の可能な規定された入
力電圧との差を各ダイオードにおける電圧降下で除算し
たものによって決定される。典型的には、これらの値
は、それぞれ、ＶＤＤのおよび入力電圧の公称値より１
０パーセント小さくかつ１０パーセント大きい。説明さ
れた実施形態では、ＶＤＤは３．３ボルトであり、かつ
最大の許容される入力電圧は５．０ボルトである。した
がって、５個のダイオード（５．５−３．０）／（０．
５）が選択された。
々のダイオードの数はＶＤＤの最小の可能な電源レベル
とＩ／Ｏパッド１４における最大の可能な規定された入
力電圧との差を各ダイオードにおける電圧降下で除算し
たものによって決定される。典型的には、これらの値
は、それぞれ、ＶＤＤのおよび入力電圧の公称値より１
０パーセント小さくかつ１０パーセント大きい。説明さ
れた実施形態では、ＶＤＤは３．３ボルトであり、かつ
最大の許容される入力電圧は５．０ボルトである。した
がって、５個のダイオード（５．５−３．０）／（０．
５）が選択された。
【００４２】ＥＳＤ回路１２の他の実施形態において
は、ダイオード２０６は省略される。この場合、トラン
ジスタ２０４は寄生縦型および寄生横型ｐｎｐ型バイポ
ーラトランジスタの特性を有する。これらの特性はもし
トランジスタ２０４がトランジスタ２０２と物理的に接
近していればトランジスタ２０２の局部的な基板電位を
上昇させるベース電流を発生させる。この付加的なベー
ス電流はさらにトランジスタ２０２をトリガする。さら
に別の実施形態では、ダイオード２０６は抵抗または直
接の電気的接続に置き換えることができる。
は、ダイオード２０６は省略される。この場合、トラン
ジスタ２０４は寄生縦型および寄生横型ｐｎｐ型バイポ
ーラトランジスタの特性を有する。これらの特性はもし
トランジスタ２０４がトランジスタ２０２と物理的に接
近していればトランジスタ２０２の局部的な基板電位を
上昇させるベース電流を発生させる。この付加的なベー
ス電流はさらにトランジスタ２０２をトリガする。さら
に別の実施形態では、ダイオード２０６は抵抗または直
接の電気的接続に置き換えることができる。
【００４３】好ましい実施形態では、トランジスタ２０
２は２つのｎ型の拡散をｐ型基板に配置することによっ
て製造される。さらに、これらの拡散の両方、または一
方をｎ型ウェルで包むこともでき、あるいはこれらの拡
散をｎ型ウェルで包まないこともできる。これらの拡散
は第１および第２の電流電極を形成する。ｐ型コンタク
トが２つのｎ型ウェルの間に配置される。ｐ型基板への
ｐ型コンタクトは制御電極を形成する。この基本的な設
計は集積回路上のスペースを不必要に消費することな
く、トランジスタ２０２の合計幅を増大するためタイル
張り配置することができる（ｔｉｌｅｄ）。また、ｐ型
基板を電源ＶＳＳに周期的に連結することは通常行なわ
れている。これらの連結（ｔｉｅｓ）はトランジスタ２
０２に隣接して配置すべきではない。そうしなければ、
トリガ電流によって提供される基板リフト効果（ｓｕｂ
ｓｔｒａｔｅ ｌｉｆｔｉｎｇ ｅｆｆｅｃｔ）は弱め
られるであろう。
２は２つのｎ型の拡散をｐ型基板に配置することによっ
て製造される。さらに、これらの拡散の両方、または一
方をｎ型ウェルで包むこともでき、あるいはこれらの拡
散をｎ型ウェルで包まないこともできる。これらの拡散
は第１および第２の電流電極を形成する。ｐ型コンタク
トが２つのｎ型ウェルの間に配置される。ｐ型基板への
ｐ型コンタクトは制御電極を形成する。この基本的な設
計は集積回路上のスペースを不必要に消費することな
く、トランジスタ２０２の合計幅を増大するためタイル
張り配置することができる（ｔｉｌｅｄ）。また、ｐ型
基板を電源ＶＳＳに周期的に連結することは通常行なわ
れている。これらの連結（ｔｉｅｓ）はトランジスタ２
０２に隣接して配置すべきではない。そうしなければ、
トリガ電流によって提供される基板リフト効果（ｓｕｂ
ｓｔｒａｔｅ ｌｉｆｔｉｎｇ ｅｆｆｅｃｔ）は弱め
られるであろう。
【００４４】ＩＩ．Ｉ／Ｏドライバ回路１０ Ｄ．高電圧ブロッカ 図３は、図１に示された高電圧ブロッカ２０の回路図を
示す。高電圧ブロッカ２０はｐ型ＭＯＳＦＥＴトランジ
スタ３０２およびｎ型ＭＯＳＦＥＴトランジスタ３０４
から成る伝送または転送ゲート３００それ自体を備えて
いる。トランジスタ３０２の制御電極はＩ／Ｏパッド１
４に結合されている。トランジスタ３０４の制御電極は
電源ＶＤＤに結合されている。トランジスタ３０２およ
び３０４の第１の電流電極は信号「プリドライバ入力
Ａ」を受ける。トランジスタ３０２および３０４の第２
の電流電極はトランジスタ１６の制御電極に結合されて
いる。トランジスタ３０２のボディまたは本体部（ｂｏ
ｄｙ）はまたトランジスタ１６のウェルに接続されてい
る。
示す。高電圧ブロッカ２０はｐ型ＭＯＳＦＥＴトランジ
スタ３０２およびｎ型ＭＯＳＦＥＴトランジスタ３０４
から成る伝送または転送ゲート３００それ自体を備えて
いる。トランジスタ３０２の制御電極はＩ／Ｏパッド１
４に結合されている。トランジスタ３０４の制御電極は
電源ＶＤＤに結合されている。トランジスタ３０２およ
び３０４の第１の電流電極は信号「プリドライバ入力
Ａ」を受ける。トランジスタ３０２および３０４の第２
の電流電極はトランジスタ１６の制御電極に結合されて
いる。トランジスタ３０２のボディまたは本体部（ｂｏ
ｄｙ）はまたトランジスタ１６のウェルに接続されてい
る。
【００４５】高電圧信号がＩ／Ｏパッド１４に印加され
た時、伝送ゲート３００におけるｎ型装置はＩ／Ｏパッ
ド１４から内部回路（図示せず）へ渡される電圧を
（３．３−Ｖｔｎ）ボルトに制限し、この場合Ｖｔｎは
トランジスタ３０４のしきい値電圧である（この状態で
はトランジスタ３０２はオフである）。トランジスタ３
０２およびトランジスタ３０４は信号が「プリドライバ
Ａ」から減衰することなくトランジスタ１６の制御電極
に渡すことができるようにする。
た時、伝送ゲート３００におけるｎ型装置はＩ／Ｏパッ
ド１４から内部回路（図示せず）へ渡される電圧を
（３．３−Ｖｔｎ）ボルトに制限し、この場合Ｖｔｎは
トランジスタ３０４のしきい値電圧である（この状態で
はトランジスタ３０２はオフである）。トランジスタ３
０２およびトランジスタ３０４は信号が「プリドライバ
Ａ」から減衰することなくトランジスタ１６の制御電極
に渡すことができるようにする。
【００４６】ＩＩ．Ｉ／Ｏドライバ回路１０ Ｅ．ゲートポンプ 図４は、図１に示されたゲートポンプ２８の回路図を示
す。ゲートポンプ２８はｐ型ＭＯＳＦＥＴトランジスタ
４００を具備する。トランジスタ４００の第１の電流電
極、第２の電流電極、および制御電極は、それぞれ、ト
ランジスタ１６の制御電極、Ｉ／Ｏパッド１４、および
電源ＶＤＤに結合されている。トランジスタ４００の本
体部もまたトランジスタ１６のウェルに接続されてい
る。
す。ゲートポンプ２８はｐ型ＭＯＳＦＥＴトランジスタ
４００を具備する。トランジスタ４００の第１の電流電
極、第２の電流電極、および制御電極は、それぞれ、ト
ランジスタ１６の制御電極、Ｉ／Ｏパッド１４、および
電源ＶＤＤに結合されている。トランジスタ４００の本
体部もまたトランジスタ１６のウェルに接続されてい
る。
【００４７】ＩＩ．Ｉ／Ｏドライバ回路１０ Ｆ．ウェルポンプ 図５は、図１に示されたウェルポンプ３０の回路図を示
す。ウェルポンプ３０は２つのｐ型ＭＯＳＦＥＴ５００
および５０２を具備する。トランジスタ５００の第１の
電流電極、第２の電流電極、および制御電極は、それぞ
れ、電源ＶＤＤ、トランジスタ１６のウェル、およびＩ
／Ｏパッド１４に結合されている。トランジスタ５０２
の第１の電流電極、第２の電流電極、および制御電極
は、それぞれ、トランジスタ１６のウェル、Ｉ／Ｏパッ
ド１４、および電源ＶＤＤに結合されている。トランジ
スタ５００および５０２の本体部もまたトランジスタ１
６のウェルに接続されている。
す。ウェルポンプ３０は２つのｐ型ＭＯＳＦＥＴ５００
および５０２を具備する。トランジスタ５００の第１の
電流電極、第２の電流電極、および制御電極は、それぞ
れ、電源ＶＤＤ、トランジスタ１６のウェル、およびＩ
／Ｏパッド１４に結合されている。トランジスタ５０２
の第１の電流電極、第２の電流電極、および制御電極
は、それぞれ、トランジスタ１６のウェル、Ｉ／Ｏパッ
ド１４、および電源ＶＤＤに結合されている。トランジ
スタ５００および５０２の本体部もまたトランジスタ１
６のウェルに接続されている。
【００４８】動作においては、トランジスタ５００およ
び５０２はＩ／Ｏパッド１４上に存在する電圧レベルが
電源ＶＤＤを越えた場合にトランジスタ１６のウェルを
調整する。特に、Ｉ／Ｏパッド１４上に存在する電圧レ
ベルが始めに電源ＶＤＤを越えた時、トランジスタ５０
２はトランジスタ１６のウェルが増大した電圧レベルを
追跡できるようにする。この戦略はトランジスタ１６の
ドレインダイオードが順方向バイアスされるのを防止す
る。逆に、Ｉ／Ｏパッド１４上に存在する電圧レベルが
ＶＤＤまたはＶＳＳに戻った時、トランジスタ５００は
電荷を電源ＶＤＤに解放することによりウェルをその初
期値、ＶＤＤ、に戻す。
び５０２はＩ／Ｏパッド１４上に存在する電圧レベルが
電源ＶＤＤを越えた場合にトランジスタ１６のウェルを
調整する。特に、Ｉ／Ｏパッド１４上に存在する電圧レ
ベルが始めに電源ＶＤＤを越えた時、トランジスタ５０
２はトランジスタ１６のウェルが増大した電圧レベルを
追跡できるようにする。この戦略はトランジスタ１６の
ドレインダイオードが順方向バイアスされるのを防止す
る。逆に、Ｉ／Ｏパッド１４上に存在する電圧レベルが
ＶＤＤまたはＶＳＳに戻った時、トランジスタ５００は
電荷を電源ＶＤＤに解放することによりウェルをその初
期値、ＶＤＤ、に戻す。
【００４９】ＩＩ．Ｉ／Ｏドライバ回路１０ Ｇ．ＥＳＤ回路の第２の実施形態 １．接続 図６は、図１に示されたＥＳＤ回路の第２の実施形態６
００の回路図を示す。本発明の第２の実施形態において
は、フィードバックまたはスイッチング回路６０２がト
ランジスタ２０４に結合される。ＥＳＤ事象の間に、フ
ィードバック回路６０２はトランジスタ２０４を導通状
態に維持する。したがって、トランジスタ２０４はトリ
ガ電流をトランジスタ２０２に供給しかつトランジスタ
２０２は電流をＩ／Ｏパッド１４から電源、ＶＳＳ、へ
とシャントする。通常動作の間は、フィードバック回路
６０２はトランジスタ２０４を非導通状態にして電流リ
ーケージを最小にする。
００の回路図を示す。本発明の第２の実施形態において
は、フィードバックまたはスイッチング回路６０２がト
ランジスタ２０４に結合される。ＥＳＤ事象の間に、フ
ィードバック回路６０２はトランジスタ２０４を導通状
態に維持する。したがって、トランジスタ２０４はトリ
ガ電流をトランジスタ２０２に供給しかつトランジスタ
２０２は電流をＩ／Ｏパッド１４から電源、ＶＳＳ、へ
とシャントする。通常動作の間は、フィードバック回路
６０２はトランジスタ２０４を非導通状態にして電流リ
ーケージを最小にする。
【００５０】ＥＳＤ事象の間におよびフィードバック回
路６０２が欠如している場合は、Ｉ／Ｏパッド１４の電
位の一部が意図せずにまたは偶然に寄生導通経路を介し
て第１の電源、ＶＤＤ、に結合される可能性がある。こ
の導通経路はトランジスタ２０４によって発生されるト
リガ電流に関して効果的にまたは実効的にネガティブフ
ィードバックループを形成する。その結果、Ｉ／Ｏパッ
ド１４における注入電流のより少しのものがトランジス
タ２０２の制御電極に現われる。そのような経路の例は
Ｉ／Ｏパッド１４に極端な電圧が印加された場合にトラ
ンジスタ１６（図１）がブレークダウンする場合に生じ
る。これらの極端な電圧はフィードバック回路６０２が
欠如している場合にトランジスタ２０４のゲートに現わ
れ、トランジスタ２０４のソース−ゲート電圧を低減す
る。より小さなソース−ゲート電圧はトランジスタ２０
２に提供されるトリガ電流を低減する。フィードバック
回路６０２はネガティブフィードバックループを防止
し、それをポジティブフィードバックループと置き換え
る。フィードバック回路６０２はこのネガティブフィー
ドバックループが形成されるのを防止する。
路６０２が欠如している場合は、Ｉ／Ｏパッド１４の電
位の一部が意図せずにまたは偶然に寄生導通経路を介し
て第１の電源、ＶＤＤ、に結合される可能性がある。こ
の導通経路はトランジスタ２０４によって発生されるト
リガ電流に関して効果的にまたは実効的にネガティブフ
ィードバックループを形成する。その結果、Ｉ／Ｏパッ
ド１４における注入電流のより少しのものがトランジス
タ２０２の制御電極に現われる。そのような経路の例は
Ｉ／Ｏパッド１４に極端な電圧が印加された場合にトラ
ンジスタ１６（図１）がブレークダウンする場合に生じ
る。これらの極端な電圧はフィードバック回路６０２が
欠如している場合にトランジスタ２０４のゲートに現わ
れ、トランジスタ２０４のソース−ゲート電圧を低減す
る。より小さなソース−ゲート電圧はトランジスタ２０
２に提供されるトリガ電流を低減する。フィードバック
回路６０２はネガティブフィードバックループを防止
し、それをポジティブフィードバックループと置き換え
る。フィードバック回路６０２はこのネガティブフィー
ドバックループが形成されるのを防止する。
【００５１】図６によって説明を続けると、ＥＳＤ回路
６００は図２に示される回路と同様のものである。抵抗
６０４の第１の端子およびトランジスタ６０６の第１の
電流電極はトランジスタ２０４の制御電極に結合されて
いる。抵抗６０４の第２の端子はトランジスタ６０８の
第１の電流電極に結合されている。トランジスタ６０８
の第２の電流電極および制御電極は第１の電源、ＶＤ
Ｄ、および第２の電源、ＶＳＳ、にそれぞれ結合されて
いる。トランジスタ６０６の第２の電流電極および制御
電極は、それぞれ、第２の電源、ＶＳＳ、および抵抗６
１０の第１の端子に結合されている。抵抗６１０の第２
の端子は第２の電源、ＶＳＳ、に結合されている。トラ
ンジスタ６０６の制御電極はまたトランジスタ６１２の
第１の電流電極に結合されている。トランジスタ６１２
の第２の電流電極および制御電極は、それぞれ、トラン
ジスタ２０４の第１の電流電極および第１の電源、ＶＤ
Ｄ、に結合されている。トランジスタ２０４，６０８お
よび６１２において、各々のトランジスタのウェルはそ
のそれぞれのソースに結合されている。
６００は図２に示される回路と同様のものである。抵抗
６０４の第１の端子およびトランジスタ６０６の第１の
電流電極はトランジスタ２０４の制御電極に結合されて
いる。抵抗６０４の第２の端子はトランジスタ６０８の
第１の電流電極に結合されている。トランジスタ６０８
の第２の電流電極および制御電極は第１の電源、ＶＤ
Ｄ、および第２の電源、ＶＳＳ、にそれぞれ結合されて
いる。トランジスタ６０６の第２の電流電極および制御
電極は、それぞれ、第２の電源、ＶＳＳ、および抵抗６
１０の第１の端子に結合されている。抵抗６１０の第２
の端子は第２の電源、ＶＳＳ、に結合されている。トラ
ンジスタ６０６の制御電極はまたトランジスタ６１２の
第１の電流電極に結合されている。トランジスタ６１２
の第２の電流電極および制御電極は、それぞれ、トラン
ジスタ２０４の第１の電流電極および第１の電源、ＶＤ
Ｄ、に結合されている。トランジスタ２０４，６０８お
よび６１２において、各々のトランジスタのウェルはそ
のそれぞれのソースに結合されている。
【００５２】示された第２の実施形態においては、ＭＯ
ＳＦＥＴ２０４およびトランジスタ２０２は、それぞ
れ、ｐ型ＭＯＳＦＥＴおよび寄生横型バイポーラトラン
ジスタである。他の第２の実施形態においては、ＭＯＳ
ＦＥＴ２０４およびトランジスタ２０２は、それぞれ、
ｐ型ＭＯＳＦＥＴおよびバイポーラトランジスタとする
ことができる。バイポーラトランジスタは制御可能なま
たは自由な（ｆｒｅｅ）制御電極を含むことを思い出す
べきである。
ＳＦＥＴ２０４およびトランジスタ２０２は、それぞ
れ、ｐ型ＭＯＳＦＥＴおよび寄生横型バイポーラトラン
ジスタである。他の第２の実施形態においては、ＭＯＳ
ＦＥＴ２０４およびトランジスタ２０２は、それぞれ、
ｐ型ＭＯＳＦＥＴおよびバイポーラトランジスタとする
ことができる。バイポーラトランジスタは制御可能なま
たは自由な（ｆｒｅｅ）制御電極を含むことを思い出す
べきである。
【００５３】Ｈ．ＥＳＤ回路の第２の実施形態 ２．動作 動作においては、ＥＳＤ回路６００は通常モードで動作
しかつＥＳＤ保護を提供する。
しかつＥＳＤ保護を提供する。
【００５４】ａ．通常動作 通常動作においては、ＥＳＤ回路６００は非導通状態に
とどまりそれがＩ／Ｏパッド１４上の電圧レベルと干渉
しないようにすべきである。この場合、トランジスタ６
０８はトランジスタ２０４の制御電極を電源、ＶＤＤ、
へと引き寄せる。トランジスタ２０４の制御電極の高電
圧レベルはそれによってトランジスタ２０４を非導通状
態にする。
とどまりそれがＩ／Ｏパッド１４上の電圧レベルと干渉
しないようにすべきである。この場合、トランジスタ６
０８はトランジスタ２０４の制御電極を電源、ＶＤＤ、
へと引き寄せる。トランジスタ２０４の制御電極の高電
圧レベルはそれによってトランジスタ２０４を非導通状
態にする。
【００５５】ｂ．ＥＳＤ事象 ＥＳＤ回路６００は図１および図２に関して前に説明し
たようにＥＳＤ保護を提供する。さらに、フィードバッ
ク回路６０２はトランジスタ２０４がＥＳＤ事象の間に
導通状態にあることを保証する。
たようにＥＳＤ保護を提供する。さらに、フィードバッ
ク回路６０２はトランジスタ２０４がＥＳＤ事象の間に
導通状態にあることを保証する。
【００５６】ＥＳＤ事象の間に、大きな正の電圧が電
源、ＶＤＤ、または電源、ＶＳＳ、に関してＩ／Ｏパッ
ド１４に印加される。ＶＳＳに関してＩ／Ｏパッド１４
に大きな電圧入力が加えられた場合には、トランジスタ
６１２およびトランジスタ２０４は入力電圧が、ほぼ、
（５＊０．５）ボルトとトランジスタ６１２（またはト
ランジスタ２０４）のしきい値電圧レベルとを加えたも
のを越えた場合に導通し始める。一旦導通すると、トラ
ンジスタ６１２はトランジスタ６０６の制御電極に電圧
が生じるようにさせる。この電圧がＶＳＳより１つのし
きい値電圧を越えた場合に、トランジスタ６０６はトラ
ンジスタ２０４の制御電極を電源、ＶＳＳ、に結合しト
ランジスタ２０４を導通状態に維持する。抵抗６０４は
トランジスタ６０６がトランジスタ２０４の制御電極に
おける電圧を容易にプルダウンできるようにする。上で
述べたように、トランジスタ２０４はトリガ電流をトラ
ンジスタ２０２に供給する。フィードバック回路６０２
はたとえ電源ＶＤＤがＩ／Ｏパッド１４にならってまた
は共振して（ｓｙｍｐａｔｈｅｔｉｃａｌｌｙ）移動し
始めてもトランジスタ２０４を導通状態に維持する。ト
ランジスタ６１２は抵抗６１０にわたるまたはかかる電
圧がトランジスタ６０６のしきい値電圧を越えるように
抵抗６１０に非常に小さな電流を供給するのみでよい。
トランジスタ６０６はそれによってトランジスタ２０４
を完全に導通状態に維持する。
源、ＶＤＤ、または電源、ＶＳＳ、に関してＩ／Ｏパッ
ド１４に印加される。ＶＳＳに関してＩ／Ｏパッド１４
に大きな電圧入力が加えられた場合には、トランジスタ
６１２およびトランジスタ２０４は入力電圧が、ほぼ、
（５＊０．５）ボルトとトランジスタ６１２（またはト
ランジスタ２０４）のしきい値電圧レベルとを加えたも
のを越えた場合に導通し始める。一旦導通すると、トラ
ンジスタ６１２はトランジスタ６０６の制御電極に電圧
が生じるようにさせる。この電圧がＶＳＳより１つのし
きい値電圧を越えた場合に、トランジスタ６０６はトラ
ンジスタ２０４の制御電極を電源、ＶＳＳ、に結合しト
ランジスタ２０４を導通状態に維持する。抵抗６０４は
トランジスタ６０６がトランジスタ２０４の制御電極に
おける電圧を容易にプルダウンできるようにする。上で
述べたように、トランジスタ２０４はトリガ電流をトラ
ンジスタ２０２に供給する。フィードバック回路６０２
はたとえ電源ＶＤＤがＩ／Ｏパッド１４にならってまた
は共振して（ｓｙｍｐａｔｈｅｔｉｃａｌｌｙ）移動し
始めてもトランジスタ２０４を導通状態に維持する。ト
ランジスタ６１２は抵抗６１０にわたるまたはかかる電
圧がトランジスタ６０６のしきい値電圧を越えるように
抵抗６１０に非常に小さな電流を供給するのみでよい。
トランジスタ６０６はそれによってトランジスタ２０４
を完全に導通状態に維持する。
【００５７】ＶＤＤに関してＩ／Ｏパッド１４に大きな
入力電圧が加えられた場合には、トランジスタ６１２お
よびトランジスタ２０４は入力電圧が、ほぼ、（５＊
０．５）ボルトとトランジスタ６１２（または、トラン
ジスタ２０４）のしきい値電圧レベルとを加えたものを
越えた場合に導通し始める。一旦導通すると、トランジ
スタ６１２はトランジスタ６０６の制御電極に電圧が発
生するようにさせる。この電圧がＶＳＳよりしきい値電
圧１つ分越えた時、トランジスタ６０６はトランジスタ
２０４の制御電極を電源、ＶＳＳ、に結合し、トランジ
スタ２０４を導通状態に維持する。上で述べたように、
トランジスタ２０４はトランジスタ２０２に対しトリガ
電流を供給する。トランジスタ２０２は電源、ＶＳＳ、
およびダイオード２６を介して電源、ＶＤＤ、に電流を
シャントまたは分路する。
入力電圧が加えられた場合には、トランジスタ６１２お
よびトランジスタ２０４は入力電圧が、ほぼ、（５＊
０．５）ボルトとトランジスタ６１２（または、トラン
ジスタ２０４）のしきい値電圧レベルとを加えたものを
越えた場合に導通し始める。一旦導通すると、トランジ
スタ６１２はトランジスタ６０６の制御電極に電圧が発
生するようにさせる。この電圧がＶＳＳよりしきい値電
圧１つ分越えた時、トランジスタ６０６はトランジスタ
２０４の制御電極を電源、ＶＳＳ、に結合し、トランジ
スタ２０４を導通状態に維持する。上で述べたように、
トランジスタ２０４はトランジスタ２０２に対しトリガ
電流を供給する。トランジスタ２０２は電源、ＶＳＳ、
およびダイオード２６を介して電源、ＶＤＤ、に電流を
シャントまたは分路する。
【００５８】ＥＯＳ事象の間のＥＳＤ回路６００の動作
はＥＳＤ事象におけるその動作と同様である。この場
合、トランジスタ２０４はＩ／Ｏパッド１４の電圧が、
ほぼ、（５＊０．５）ボルトとトランジスタ６１２（ま
たは、トランジスタ２０４）のしきい値電圧レベルとト
ランジスタ６１２の制御電極の電圧（ＶＤＤ）とを加え
たものを越えた場合にトランジスタ２０２にトリガ電流
を供給し始める。
はＥＳＤ事象におけるその動作と同様である。この場
合、トランジスタ２０４はＩ／Ｏパッド１４の電圧が、
ほぼ、（５＊０．５）ボルトとトランジスタ６１２（ま
たは、トランジスタ２０４）のしきい値電圧レベルとト
ランジスタ６１２の制御電極の電圧（ＶＤＤ）とを加え
たものを越えた場合にトランジスタ２０２にトリガ電流
を供給し始める。
【００５９】ＩＩ．Ｉ／Ｏドライバ回路 Ｈ．ＥＳＤ回路の第３の実施形態 図７は、図１に示されたＥＳＤ回路の第３の実施形態７
００の回路図を示す。本発明の第３の実施形態において
は、ｐ型ＭＯＳＦＥＴ２０４がｎ型ＭＯＳＦＥＴ７０２
と置き換えられかつバイアス回路７０４がｎ型ＭＯＳＦ
ＥＴの制御電極に結合されている。ｎ型ＭＯＳＦＥＴは
ｐ型ＭＯＳＦＥＴよりも本質的により高いトランスコン
ダクタンスを有する。その結果、所望のトリガ電流を発
生するためにより小さなＭＯＳＦＥＴを使用することが
できる。
００の回路図を示す。本発明の第３の実施形態において
は、ｐ型ＭＯＳＦＥＴ２０４がｎ型ＭＯＳＦＥＴ７０２
と置き換えられかつバイアス回路７０４がｎ型ＭＯＳＦ
ＥＴの制御電極に結合されている。ｎ型ＭＯＳＦＥＴは
ｐ型ＭＯＳＦＥＴよりも本質的により高いトランスコン
ダクタンスを有する。その結果、所望のトリガ電流を発
生するためにより小さなＭＯＳＦＥＴを使用することが
できる。
【００６０】１．接続 図７によって説明を続けると、ＭＯＳＦＥＴ７０２の第
１の電流電極および第２の電流電極は、それぞれ、ダイ
オードの連なりまたはストリング２００の第２の端子お
よびトランジスタ２０２の制御電極に結合されている。
ダイオードのストリング２００の第２の端子およびＭＯ
ＳＦＥＴ７０２の制御電極はバイアス回路７０４に接続
されている。特に、ダイオードのストリング２００の第
２の端子およびＭＯＳＦＥＴ７０２の制御電極は、それ
ぞれ、ｐ型ＭＯＳＦＥＴ７０６の第１の電流電極および
第２の電流電極に接続されている。ＭＯＳＦＥＴ７０６
の制御電極は第１の電源ＶＤＤに接続されている。ＭＯ
ＳＦＥＴ７０６の第２の電流電極はまた抵抗７０８の第
１の端子に接続されている。抵抗７０８の第２の端子は
第２の電源ＶＳＳに結合されている。トランジスタ７０
６のウェルはその第１の電流電極に結合されている。
１の電流電極および第２の電流電極は、それぞれ、ダイ
オードの連なりまたはストリング２００の第２の端子お
よびトランジスタ２０２の制御電極に結合されている。
ダイオードのストリング２００の第２の端子およびＭＯ
ＳＦＥＴ７０２の制御電極はバイアス回路７０４に接続
されている。特に、ダイオードのストリング２００の第
２の端子およびＭＯＳＦＥＴ７０２の制御電極は、それ
ぞれ、ｐ型ＭＯＳＦＥＴ７０６の第１の電流電極および
第２の電流電極に接続されている。ＭＯＳＦＥＴ７０６
の制御電極は第１の電源ＶＤＤに接続されている。ＭＯ
ＳＦＥＴ７０６の第２の電流電極はまた抵抗７０８の第
１の端子に接続されている。抵抗７０８の第２の端子は
第２の電源ＶＳＳに結合されている。トランジスタ７０
６のウェルはその第１の電流電極に結合されている。
【００６１】示された第３の実施形態においては、ＭＯ
ＳＦＥＴ７０２およびトランジスタ２０２は、それぞ
れ、ｎ型ＭＯＳＦＥＴおよび寄生横型バイポーラトラン
ジスタである。他の第３の実施形態においては、ＭＯＳ
ＦＥＴ７０２およびトランジスタ２０２は、それぞれ、
ｎ型ＭＯＳＦＥＴおよびバイポーラトランジスタとする
ことができる。バイポーラトランジスタは制御可能なま
たは自由な制御電極を含むことを思い出すべきである。
ＳＦＥＴ７０２およびトランジスタ２０２は、それぞ
れ、ｎ型ＭＯＳＦＥＴおよび寄生横型バイポーラトラン
ジスタである。他の第３の実施形態においては、ＭＯＳ
ＦＥＴ７０２およびトランジスタ２０２は、それぞれ、
ｎ型ＭＯＳＦＥＴおよびバイポーラトランジスタとする
ことができる。バイポーラトランジスタは制御可能なま
たは自由な制御電極を含むことを思い出すべきである。
【００６２】２．動作 ａ．通常動作 通常動作においては、ＥＳＤ回路７００は非導通状態に
とどまりそれがＩ／Ｏパッド１４上の電圧レベルと干渉
しないようにすべきである。この場合、第１の電源ＶＤ
Ｄはトランジスタ７０６を非導通状態にする。抵抗７０
８はトランジスタ７０２の制御電極およびトランジスタ
７０６のフローティングの第２の電流電極を第２の電源
ＶＳＳに向かって引く。トランジスタ７０２の制御電極
上の低い電圧レベルはそれによってトランジスタ７０２
を非導通状態にする。
とどまりそれがＩ／Ｏパッド１４上の電圧レベルと干渉
しないようにすべきである。この場合、第１の電源ＶＤ
Ｄはトランジスタ７０６を非導通状態にする。抵抗７０
８はトランジスタ７０２の制御電極およびトランジスタ
７０６のフローティングの第２の電流電極を第２の電源
ＶＳＳに向かって引く。トランジスタ７０２の制御電極
上の低い電圧レベルはそれによってトランジスタ７０２
を非導通状態にする。
【００６３】ｂ．ＥＳＤ事象 ＥＳＤ回路７００は図１および図２に関して前に説明し
たようにＥＳＤ保護を提供する。さらに、バイアス回路
７０４はトランジスタ７０２がＥＳＤ事象の間に導通状
態にあることを保証する。
たようにＥＳＤ保護を提供する。さらに、バイアス回路
７０４はトランジスタ７０２がＥＳＤ事象の間に導通状
態にあることを保証する。
【００６４】ＥＳＤ事象の間に、第１の電源ＶＤＤある
いは第２の電源ＶＳＳに関して大きな正の電圧がＩ／Ｏ
パッド１４に印加される。ＶＳＳに関して大きな電圧入
力がＩ／Ｏパッド１４に加えられた場合には、トランジ
スタ７０６は入力電圧が、ほぼ、（５＊０．５）ボルト
とトランジスタ７０６のしきい値電圧レベルとを加えた
ものを越えた場合に導通し始める。一旦導通すると、ト
ランジスタ７０６はトランジスタ７０２の制御電極に電
圧を発生させる。この電圧がＶＳＳよりしきい値電圧１
つ分上の電圧を越えた場合、トランジスタ７０２は導通
状態になるであろう。上で述べたように、トランジスタ
７０２はトランジスタ２０２に対しトリガ電流を供給す
る。バイアス回路７０４はたとえ電源ＶＤＤがＩ／Ｏパ
ッド１４にならってまたは共振して動き始めてもトラン
ジスタ７０２を導通状態にする。トランジスタ７０６は
抵抗７０８にわたる電圧がトランジスタ７０２のしきい
値電圧を越えるように抵抗７０８に非常に小さな電流を
供給するのみでよい。バイアス回路７０４はそれによっ
てトランジスタ７０２を完全に導通状態にする。
いは第２の電源ＶＳＳに関して大きな正の電圧がＩ／Ｏ
パッド１４に印加される。ＶＳＳに関して大きな電圧入
力がＩ／Ｏパッド１４に加えられた場合には、トランジ
スタ７０６は入力電圧が、ほぼ、（５＊０．５）ボルト
とトランジスタ７０６のしきい値電圧レベルとを加えた
ものを越えた場合に導通し始める。一旦導通すると、ト
ランジスタ７０６はトランジスタ７０２の制御電極に電
圧を発生させる。この電圧がＶＳＳよりしきい値電圧１
つ分上の電圧を越えた場合、トランジスタ７０２は導通
状態になるであろう。上で述べたように、トランジスタ
７０２はトランジスタ２０２に対しトリガ電流を供給す
る。バイアス回路７０４はたとえ電源ＶＤＤがＩ／Ｏパ
ッド１４にならってまたは共振して動き始めてもトラン
ジスタ７０２を導通状態にする。トランジスタ７０６は
抵抗７０８にわたる電圧がトランジスタ７０２のしきい
値電圧を越えるように抵抗７０８に非常に小さな電流を
供給するのみでよい。バイアス回路７０４はそれによっ
てトランジスタ７０２を完全に導通状態にする。
【００６５】ＶＤＤに関してＩ／Ｏパッド１４に大きな
入力電圧が加えられた場合には、トランジスタ７０６は
入力電圧が、ほぼ、（５＊０．５）ボルトとトランジス
タ７０６のしきい値電圧レベルとを加えたものを越えた
時に導通し始める。一旦導通すると、トランジスタ７０
６はトランジスタ７０２の制御電極に電圧が発生するよ
うにさせる。この電圧がＶＳＳよりしきい値電圧１つ分
越えた時、トランジスタ７０２は導通状態になる。上で
述べたように、トランジスタ２０４はトリガ電流をトラ
ンジスタ２０２に供給する。トランジスタ２０２は電
源、ＶＳＳ、およびダイオード２６を介して電源、ＶＤ
Ｄ、へと電流をシャントまたは分路する。
入力電圧が加えられた場合には、トランジスタ７０６は
入力電圧が、ほぼ、（５＊０．５）ボルトとトランジス
タ７０６のしきい値電圧レベルとを加えたものを越えた
時に導通し始める。一旦導通すると、トランジスタ７０
６はトランジスタ７０２の制御電極に電圧が発生するよ
うにさせる。この電圧がＶＳＳよりしきい値電圧１つ分
越えた時、トランジスタ７０２は導通状態になる。上で
述べたように、トランジスタ２０４はトリガ電流をトラ
ンジスタ２０２に供給する。トランジスタ２０２は電
源、ＶＳＳ、およびダイオード２６を介して電源、ＶＤ
Ｄ、へと電流をシャントまたは分路する。
【００６６】ＥＯＳ事象の間のＥＳＤ回路７００の動作
はＥＳＤ事象におけるその動作と同様である。この場
合、トランジスタ７０２はＩ／Ｏパッド１４の電圧が、
ほぼ、（５＊０．５）ボルトとトランジスタ７０６のし
きい値電圧レベルとトランジスタ７０６の制御電極電圧
（ＶＤＤ）を加えたものを越えた場合にトランジスタ２
０２にトリガ電流を供給し始める。
はＥＳＤ事象におけるその動作と同様である。この場
合、トランジスタ７０２はＩ／Ｏパッド１４の電圧が、
ほぼ、（５＊０．５）ボルトとトランジスタ７０６のし
きい値電圧レベルとトランジスタ７０６の制御電極電圧
（ＶＤＤ）を加えたものを越えた場合にトランジスタ２
０２にトリガ電流を供給し始める。
【００６７】ＩＩＩ．セグメント化バスアーキテクチャ Ａ．接続 図８は、ＥＳＤ保護のためのセグメント化バスアーキテ
クチャ（ｓｅｇｍｅｎｔｅｄ ｂｕｓ ａｒｃｈｉｔｅ
ｃｔｕｒｅ：ＳＢＡ）８００のブロック図を示す。ＳＢ
Ａ８００は各々のＩ／Ｏ（入力、出力、またはＩ／Ｏ）
パッドセルからなるＥＳＤ回路を除去しかつそれをパワ
ーパッドセル（ｐｏｗｅｒ ｐａｄ ｃｅｌｌ）にある
いはＳＢＡ８００を導入した集積回路のいずれかの他の
未使用の領域に入れる。典型的には、パワーパッドセル
はＥＳＤ回路を収容できるが、それはパワーパッドセル
は他の回路を含まないからである。当業者は除去された
ＥＳＤ回路はまた、クロック入力ピンのような、利用可
能な回路領域を含む他の形式のパッドセルの下に配置で
きることを容易に理解するであろう。除去されたＥＳＤ
回路はセグメント化されたＥＳＤバスを介していくつか
の隣接するＩ／Ｏパッドセルによって共有される。その
結果、各々の個々のＩ／Ｏパッドセルは寸法が低減でき
る。
クチャ（ｓｅｇｍｅｎｔｅｄ ｂｕｓ ａｒｃｈｉｔｅ
ｃｔｕｒｅ：ＳＢＡ）８００のブロック図を示す。ＳＢ
Ａ８００は各々のＩ／Ｏ（入力、出力、またはＩ／Ｏ）
パッドセルからなるＥＳＤ回路を除去しかつそれをパワ
ーパッドセル（ｐｏｗｅｒ ｐａｄ ｃｅｌｌ）にある
いはＳＢＡ８００を導入した集積回路のいずれかの他の
未使用の領域に入れる。典型的には、パワーパッドセル
はＥＳＤ回路を収容できるが、それはパワーパッドセル
は他の回路を含まないからである。当業者は除去された
ＥＳＤ回路はまた、クロック入力ピンのような、利用可
能な回路領域を含む他の形式のパッドセルの下に配置で
きることを容易に理解するであろう。除去されたＥＳＤ
回路はセグメント化されたＥＳＤバスを介していくつか
の隣接するＩ／Ｏパッドセルによって共有される。その
結果、各々の個々のＩ／Ｏパッドセルは寸法が低減でき
る。
【００６８】図８によって説明を続けると、ＳＢＡ８０
０はＩ／Ｏパッドセルおよびパワーセルの第１の群また
はグループ（グルーピング：ｇｒｏｕｐｉｎｇ）８０２
および第２のグループ８０４を含む。特に、第１のグル
ープ８０２はＩ／Ｏパッドセル８０６０，８０６１，
他、およびパワーパッドセル８０８を備えている。Ｉ／
Ｏパッドセル８０６０，８０６１，他、およびパワーパ
ッドセル８０８はセグメント化されたバス１（ｂｕ
ｓ１）を介してお互いに第１の電源ＶＤＤに、および第
２の電源ＶＳＳに接続される。（パワーパッドセル８０
８はその内部ＥＳＤ回路を介して第２の電源ＶＳＳに接
続される。）セグメント化されたＥＳＤバス１はまたダ
イオード８１０によって第１の電源ＶＤＤに接続され
る。ダイオード８１０は第１の電源ＶＤＤからセグメン
ト化されたＥＳＤバス１へと電流が流れることができる
ように接続される。第２のグループ８０４はＩ／Ｏパッ
ドセル８１２０，８１２１，他、およびパワーパッドセ
ル８１４を具備する。Ｉ／Ｏパッドセル８１２０，８１
２１，他、およびパワーパッドセル８１４はお互いにセ
グメント化されたバス２を介して、第１の電源ＶＤＤ
に、および第２の電源ＶＳＳに接続されている。（パワ
ーパッドセル８１４はその内部ＥＳＤ回路を介して第２
の電源ＶＳＳに接続されている。）セグメント化された
ＥＳＤバス２（ｂｕｓ２）はまたダイオード８１６によ
って第１の電源ＶＤＤに接続されている。ダイオード８
１６は第１の電源ＶＤＤからセグメント化されたＥＳＤ
バス２へと電流が流れることができるように接続されて
いる。
０はＩ／Ｏパッドセルおよびパワーセルの第１の群また
はグループ（グルーピング：ｇｒｏｕｐｉｎｇ）８０２
および第２のグループ８０４を含む。特に、第１のグル
ープ８０２はＩ／Ｏパッドセル８０６０，８０６１，
他、およびパワーパッドセル８０８を備えている。Ｉ／
Ｏパッドセル８０６０，８０６１，他、およびパワーパ
ッドセル８０８はセグメント化されたバス１（ｂｕ
ｓ１）を介してお互いに第１の電源ＶＤＤに、および第
２の電源ＶＳＳに接続される。（パワーパッドセル８０
８はその内部ＥＳＤ回路を介して第２の電源ＶＳＳに接
続される。）セグメント化されたＥＳＤバス１はまたダ
イオード８１０によって第１の電源ＶＤＤに接続され
る。ダイオード８１０は第１の電源ＶＤＤからセグメン
ト化されたＥＳＤバス１へと電流が流れることができる
ように接続される。第２のグループ８０４はＩ／Ｏパッ
ドセル８１２０，８１２１，他、およびパワーパッドセ
ル８１４を具備する。Ｉ／Ｏパッドセル８１２０，８１
２１，他、およびパワーパッドセル８１４はお互いにセ
グメント化されたバス２を介して、第１の電源ＶＤＤ
に、および第２の電源ＶＳＳに接続されている。（パワ
ーパッドセル８１４はその内部ＥＳＤ回路を介して第２
の電源ＶＳＳに接続されている。）セグメント化された
ＥＳＤバス２（ｂｕｓ２）はまたダイオード８１６によ
って第１の電源ＶＤＤに接続されている。ダイオード８
１６は第１の電源ＶＤＤからセグメント化されたＥＳＤ
バス２へと電流が流れることができるように接続されて
いる。
【００６９】ＳＢＡ８００はまた第１の電源ＶＤＤと第
２の電源ＶＳＳとの間に接続されたレールクランプ（ｒ
ａｉｌ ｃｌａｍｐ）２４およびダイオード２６を含
む。レールクランプ２４およびダイオード２６は図１を
参照して前に説明されている。
２の電源ＶＳＳとの間に接続されたレールクランプ（ｒ
ａｉｌ ｃｌａｍｐ）２４およびダイオード２６を含
む。レールクランプ２４およびダイオード２６は図１を
参照して前に説明されている。
【００７０】Ｉ／Ｏパッドセル８０６および８０８は図
９を参照して後により詳細に説明する。パワーパッドセ
ル８０８および８１４は電源を受けるためのパッドおよ
びＥＳＤ回路を含む。パワーパッドセル８０８および８
１４に含まれるＥＳＤ回路は前に図２、図６および図７
において説明されたＥＳＤ回路の内の任意のものとする
ことができる。さらに、パワーパッドセル８０８におい
て使用されるＥＳＤ回路は通常動作の間にＩ／Ｏパッド
セル８０６および８１２から電気的に分離される技術的
に知られた他の回路を含むことができる。
９を参照して後により詳細に説明する。パワーパッドセ
ル８０８および８１４は電源を受けるためのパッドおよ
びＥＳＤ回路を含む。パワーパッドセル８０８および８
１４に含まれるＥＳＤ回路は前に図２、図６および図７
において説明されたＥＳＤ回路の内の任意のものとする
ことができる。さらに、パワーパッドセル８０８におい
て使用されるＥＳＤ回路は通常動作の間にＩ／Ｏパッド
セル８０６および８１２から電気的に分離される技術的
に知られた他の回路を含むことができる。
【００７１】Ｂ．Ｉ／Ｏパッドセル 図９は、図８に示されたセグメント化バスアーキテクチ
ャにおいて有用な入力／出力（Ｉ／Ｏ）パッドセル８０
６の部分的ブロック図および部分的回路図を示す。Ｉ／
Ｏパッドセル８０６は実質的に図１に示されたＩ／Ｏド
ライバ回路１０と同様のものである。この場合、ダイオ
ード９００がＩ／Ｏパッド１４とセグメント化ＥＳＤバ
スとの間に直列に接続されている。ダイオード９００は
Ｉ／Ｏパッド１４からセグメント化ＥＳＤバスへと電流
が流れることができるようにする。レールクランプ２４
およびダイオード２６はＩ／Ｏドライバ回路１０から除
去されておりかつ今や全てのパワーパッドセルおよびＩ
／Ｏパッドセルによって共有されている。
ャにおいて有用な入力／出力（Ｉ／Ｏ）パッドセル８０
６の部分的ブロック図および部分的回路図を示す。Ｉ／
Ｏパッドセル８０６は実質的に図１に示されたＩ／Ｏド
ライバ回路１０と同様のものである。この場合、ダイオ
ード９００がＩ／Ｏパッド１４とセグメント化ＥＳＤバ
スとの間に直列に接続されている。ダイオード９００は
Ｉ／Ｏパッド１４からセグメント化ＥＳＤバスへと電流
が流れることができるようにする。レールクランプ２４
およびダイオード２６はＩ／Ｏドライバ回路１０から除
去されておりかつ今や全てのパワーパッドセルおよびＩ
／Ｏパッドセルによって共有されている。
【００７２】Ｃ．動作 １．通常動作 ダイオード８１０および８１６は通常動作の間にセグメ
ント化ＥＳＤバスをプリチャージする。このプリチャー
ジはＩ／Ｏパッドセルに接続された外部装置がセグメン
ト化ＥＳＤバスの容量性負荷を見るのを（ｓｅｅｉｎ
ｇ）排除する。逆に、ダイオード（図９に示されてい
る）がセグメント化ＥＳＤバスをＩ／Ｏパッドセルから
分離する。この第３のダイオードはＩ／Ｏパッドセルが
ＶＤＤより低いかあるいは等しい電圧レベルを出力しま
たは受けることができるようにする。
ント化ＥＳＤバスをプリチャージする。このプリチャー
ジはＩ／Ｏパッドセルに接続された外部装置がセグメン
ト化ＥＳＤバスの容量性負荷を見るのを（ｓｅｅｉｎ
ｇ）排除する。逆に、ダイオード（図９に示されてい
る）がセグメント化ＥＳＤバスをＩ／Ｏパッドセルから
分離する。この第３のダイオードはＩ／Ｏパッドセルが
ＶＤＤより低いかあるいは等しい電圧レベルを出力しま
たは受けることができるようにする。
【００７３】２．ＥＳＤ事象 ａ．ＶＤＤに関して正の電圧入力 この場合、電源ＶＤＤに関して大きな正の電圧レベルが
Ｉ／Ｏパッドセルの特定の１つ内のＩ／Ｏパッドに印加
される。大きな正の入力電流がＩ／Ｏパッドセルからセ
グメント化バスを介して例えば前記パワーパッドセルに
おいて実施されるＥＳＤ回路へと流れる。前記パワーパ
ッドセルにおけるＥＳＤ回路は次に図１に関して前に説
明したように第２の電源ＶＳＳおよびダイオード２６を
介して第１の電源ＶＤＤへとまたは第１の電源ＶＤＤへ
の電流をシャントする。
Ｉ／Ｏパッドセルの特定の１つ内のＩ／Ｏパッドに印加
される。大きな正の入力電流がＩ／Ｏパッドセルからセ
グメント化バスを介して例えば前記パワーパッドセルに
おいて実施されるＥＳＤ回路へと流れる。前記パワーパ
ッドセルにおけるＥＳＤ回路は次に図１に関して前に説
明したように第２の電源ＶＳＳおよびダイオード２６を
介して第１の電源ＶＤＤへとまたは第１の電源ＶＤＤへ
の電流をシャントする。
【００７４】ｂ．ＶＳＳに関して正の電圧入力 この場合、電源ＶＳＳに関して大きな正の電圧レベルが
Ｉ／Ｏパッドセルの特定の１つ内のＩ／Ｏパッドに印加
される。前述のように、大きな正の入力電流がＩ／Ｏパ
ッドセルからセグメント化バスを介して例えばパワーパ
ッドセル内に実施されたＥＳＤ回路へと流れる。パワー
パッドセル内のＥＳＤ回路は次に図１に関して前に説明
したように電流を第２の電源ＶＳＳへとあるいは第２の
電源ＶＳＳへの電流をシャントする。
Ｉ／Ｏパッドセルの特定の１つ内のＩ／Ｏパッドに印加
される。前述のように、大きな正の入力電流がＩ／Ｏパ
ッドセルからセグメント化バスを介して例えばパワーパ
ッドセル内に実施されたＥＳＤ回路へと流れる。パワー
パッドセル内のＥＳＤ回路は次に図１に関して前に説明
したように電流を第２の電源ＶＳＳへとあるいは第２の
電源ＶＳＳへの電流をシャントする。
【００７５】ｃ．ＶＤＤに関して負の入力電圧 この場合、電圧レベルＶＤＤに関して大きな負の電圧レ
ベルがＩ／Ｏパッドセルの特定の１つ内のＩ／Ｏパッド
に印加される。この大きな負の電圧はダイオード３４、
第２の電源ＶＳＳおよびレールクランプ２４を通して第
１の電源ＶＤＤへとシャントされる。電源ＶＤＤからト
ランジスタ３２を介してＩ／Ｏパッドに至る二次的なシ
ャント経路がある。この二次的な場合、固有のまたは生
来の容量（またはレールクランプ２４）がＶＤＤをＶＳ
Ｓへとそして最終的にトランジスタ３２の制御電極へと
結合する。トランジスタ３２は次に順方向バイアスさ
れ、電流が電源ＶＤＤから、トランジスタ３２を通り、
Ｉ／Ｏパッドへと流れるようにする。
ベルがＩ／Ｏパッドセルの特定の１つ内のＩ／Ｏパッド
に印加される。この大きな負の電圧はダイオード３４、
第２の電源ＶＳＳおよびレールクランプ２４を通して第
１の電源ＶＤＤへとシャントされる。電源ＶＤＤからト
ランジスタ３２を介してＩ／Ｏパッドに至る二次的なシ
ャント経路がある。この二次的な場合、固有のまたは生
来の容量（またはレールクランプ２４）がＶＤＤをＶＳ
Ｓへとそして最終的にトランジスタ３２の制御電極へと
結合する。トランジスタ３２は次に順方向バイアスさ
れ、電流が電源ＶＤＤから、トランジスタ３２を通り、
Ｉ／Ｏパッドへと流れるようにする。
【００７６】ｄ．ＶＳＳに関して負の電圧入力 この場合、前記第２の電源ＶＳＳに関して大きな負の電
圧がＩ／Ｏパッドセルの特定の１つ内のＩ／Ｏパッドに
印加される。ここで、ダイオード３４は順方向バイアス
され、電源ＶＳＳからのエネルギをＩ／Ｏパッドへとシ
ャントする。また、第２の電源ＶＳＳからトランジスタ
３２を介してのＩ／Ｏパッドへの二次的なシャント経路
が有る。この二次的なシャント経路においては、トラン
ジスタ３２の制御電極−第２の電流電極接合は順方向バ
イアスされ、電源ＶＳＳからＩ／Ｏパッドへと直接的な
電流経路を生成しあるいは直流電流経路を生成する。図
９において説明したように、電源ＶＳＳはトランジスタ
３２の制御電極に結合されている。
圧がＩ／Ｏパッドセルの特定の１つ内のＩ／Ｏパッドに
印加される。ここで、ダイオード３４は順方向バイアス
され、電源ＶＳＳからのエネルギをＩ／Ｏパッドへとシ
ャントする。また、第２の電源ＶＳＳからトランジスタ
３２を介してのＩ／Ｏパッドへの二次的なシャント経路
が有る。この二次的なシャント経路においては、トラン
ジスタ３２の制御電極−第２の電流電極接合は順方向バ
イアスされ、電源ＶＳＳからＩ／Ｏパッドへと直接的な
電流経路を生成しあるいは直流電流経路を生成する。図
９において説明したように、電源ＶＳＳはトランジスタ
３２の制御電極に結合されている。
【００７７】本発明が特定の実施形態に関して説明され
たが、当業者にはさらに他の修正および改善をなすこと
ができるであろう。例えば、開示された発明は特定の１
組のトランジスタ導電型に関して述べられている。当業
者は、上の説明によって、ある状況の下で導電型を変更
して本発明を特定のプロセスまたは実施形態に仕立てる
ことができるであろう。当業者は同じ目的を達成するた
め他の構造を使用することができるであろう。したがっ
て、本発明は添付の特許請求の範囲に規定された本発明
の精神および範囲から離れることのない全てのそのよう
な変更を含むことが理解されるべきである。
たが、当業者にはさらに他の修正および改善をなすこと
ができるであろう。例えば、開示された発明は特定の１
組のトランジスタ導電型に関して述べられている。当業
者は、上の説明によって、ある状況の下で導電型を変更
して本発明を特定のプロセスまたは実施形態に仕立てる
ことができるであろう。当業者は同じ目的を達成するた
め他の構造を使用することができるであろう。したがっ
て、本発明は添付の特許請求の範囲に規定された本発明
の精神および範囲から離れることのない全てのそのよう
な変更を含むことが理解されるべきである。
【００７８】
【発明の効果】以上のように、本発明によれば、前述の
従来技術の欠点を克服し、多様な集積回路に使用でき、
集積回路上の貴重な領域を浪費することなく、かつリー
ク電流の増大などの不都合を生じることがなく、的確に
集積回路を静電気放電から保護することが可能になる。
従来技術の欠点を克服し、多様な集積回路に使用でき、
集積回路上の貴重な領域を浪費することなく、かつリー
ク電流の増大などの不都合を生じることがなく、的確に
集積回路を静電気放電から保護することが可能になる。
【図１】本発明に従って構成された入力／出力ドライバ
回路の構成を示す部分的ブロック図および部分的回路図
形式のブロック回路図である。
回路の構成を示す部分的ブロック図および部分的回路図
形式のブロック回路図である。
【図２】図１に示されたＥＳＤ回路の第１の実施形態を
示す回路図である。
示す回路図である。
【図３】図１に示された高電圧ブロッカ１０を示す回路
図である。
図である。
【図４】図１に示されたゲートポンプの回路図である。
【図５】図１に示されたウェルポンプの回路図である。
【図６】図１に示されたＥＳＤ回路の第２の実施形態を
示す回路図である。
示す回路図である。
【図７】図１に示されたＥＳＤ回路の第３の実施形態を
示す回路図である。
示す回路図である。
【図８】ＥＳＤ保護のためのセグメント化バスアーキテ
クチャを説明するためのブロック図である。
クチャを説明するためのブロック図である。
【図９】図８に示されたセグメント化バスアーキテクチ
ャにおいて有用な入力／出力パッドセルを部分的ブロッ
ク図および部分的回路図形式で示すブロック回路図であ
る。
ャにおいて有用な入力／出力パッドセルを部分的ブロッ
ク図および部分的回路図形式で示すブロック回路図であ
る。
１０ 入力／出力（Ｉ／Ｏ）ドライバ回路 １２ ＥＳＤ回路 １４ Ｉ／Ｏパッド １６ ｐ型ＭＯＳＦＥＴトランジスタ １８，２２ ｎ型ＭＯＳＦＥＴトランジスタ ２０ 高電圧ブロッカ ２４ レールクランプ ２６，３４ ダイオード ２８ ゲートポンプ ３０ ウェルポンプ ３２ ｎｐｎ型バイポーラトランジスタ
Claims (7)
- 【請求項１】 静電気放電保護のための回路であって、 入力端子、 第１の電流電極、第２の電流電極、および制御電極を具
備する第１のトランジスタであって、該第１のトランジ
スタの前記第１の電流電極は前記入力端子に結合されて
いるもの、 前記第１のトランジスタの前記制御電極に結合されたバ
イアス回路であって、該バイアス回路は静電気放電事象
の間前記第１のトランジスタを導通状態にするもの、そ
して第１の電流電極、第２の電流電極、および制御電極
を具備する寄生バイポーラ装置であって、前記第１の電
流電極は前記入力端子に結合され、前記第２の電流電極
は第２の電源を受け、そして前記制御電極は前記第１の
トランジスタの前記第２の電流電極に結合されているも
の、 を具備することを特徴とする静電気放電保護のための回
路。 - 【請求項２】 静電気放電保護のための回路であって、 入力端子、 第１の端子および第２の端子を備えた少なくとも１つの
ダイオードを具備するダイオードストリングであって、
前記第１の端子は前記入力端子に結合されているもの、 第１の電流電極、第２の電流電極、および制御電極を具
備する第１のトランジスタであって、前記第１のトラン
ジスタの前記第１の電流電極は前記ダイオードストリン
グの第２の端子に結合され、かつ前記第１のトランジス
タの制御電極は第１の電源を受けるもの、 前記第１のトランジスタに結合されたバイアス回路であ
って、該バイアス回路は静電気放電事象の間前記第１の
トランジスタを導通状態にするもの、そして寄生バイポ
ーラ装置であって、該寄生バイポーラ装置は同じ導電型
の第１の拡散領域および第２の拡散領域を備え、これら
の拡散領域は反対導電型の本体部に配置され、前記第１
の拡散領域は前記入力端子に結合され、前記第２の拡散
領域は第２の電源電圧を受けるもの、 を具備することを特徴とする静電気放電保護のための回
路。 - 【請求項３】 静電気放電保護のための回路であって、 入力端子、 第１の電流電極、第２の電流電極、および制御電極を具
備する第１のトランジスタであって、前記第１のトラン
ジスタはｎ型トランジスタでありかつ前記第１のトラン
ジスタの第１の電流電極は前記入力端子に結合されてい
るもの、 前記第１のトランジスタの制御電極に結合されたバイア
ス回路であって、該バイアス回路は静電気放電事象の間
前記第１のトランジスタを導通状態にするもの、そして
第１の電流電極、第２の電流電極、および制御電極を具
備するバイポーラ装置であって、前記第１の電流電極は
前記入力端子に結合され、前記第２の電流電極は第２の
電源電圧を受け、そして前記制御電極は前記第１のトラ
ンジスタの第２の電流電極に結合されているもの、 を具備することを特徴とする静電気放電保護のための回
路。 - 【請求項４】 静電気放電保護のための回路であって、 入力端子、 第１の端子および第２の端子を備えた少なくとも１つの
ダイオードからなるダイオードストリングであって、前
記第１の端子は前記入力端子に結合されているもの、 第１の電流電極、第２の電流電極、そして制御電極を具
備する第１のトランジスタであって、該第１のトランジ
スタはｎ型トランジスタであり、前記第１のトランジス
タの第１の電流電極は前記ダイオードストリングの第２
の端子に結合され、かつ前記第１のトランジスタの制御
電極は第１の電源電圧を受けるもの、 前記第１のトランジスタに結合されたバイアス回路であ
って、該バイアス回路は静電気放電事象の間前記第１の
トランジスタを導通状態にするもの、そして第１の電流
電極、第２の電流電極、そして制御電極を具備するバイ
ポーラ装置であって、前記第１の電流電極は前記入力端
子に結合され、前記第２の電流電極は第２の電源電圧を
受け、そして前記制御電極は前記第１のトランジスタの
第２の電流電極に結合されているもの、 を具備することを特徴とする静電気放電保護のための回
路。 - 【請求項５】 静電気放電保護のための回路であって、 入力端子、 第１の電流電極、第２の電流電極、そして制御電極を具
備する第１のトランジスタであって、該第１のトランジ
スタの第１の電流電極は前記入力端子に結合されている
もの、 前記第１のトランジスタの制御電極に結合されたフィー
ドバック回路であって、該フィードバック回路は静電気
放電事象の間前記第１のトランジスタを導通状態に維持
するもの、そして第１の電流電極、第２の電流電極、そ
して制御電極を具備する寄生バイポーラ装置であって、
前記第１の電流電極は前記入力端子に結合され、前記第
２の電流電極は第２の電源電圧を受け、そして前記制御
電極は前記第１のトランジスタの第２の電流電極に結合
されているもの、 を具備することを特徴とする静電気放電保護のための回
路。 - 【請求項６】 静電気放電（ＥＳＤ）保護のためのセグ
メント化バスアーキテクチャ（ＳＢＡ）であって、 複数のグループであって、各々のグループは、 前記ＳＢＡに結合された少なくとも１つのパッドセルで
あって、該少なくとも１つのパッドセルは入力パッドセ
ル、出力パッドセル、および入力／出力パッドセルから
なる組から選択されるもの、そして前記ＳＢＡに、第１
の電源に、そして第２の電源に結合されたＥＳＤ保護回
路、を具備するもの、 を具備することを特徴とする静電気放電（ＥＳＤ）保護
のためのセグメント化バスアーキテクチャ（ＳＢＡ）。 - 【請求項７】 前記ＥＳＤ保護回路は、 入力端子、 第１の電流電極、第２の電流電極、制御電極、そして本
体部端子を備えた第１のトランジスタであって、該第１
のトランジスタの第１の電流電極は前記入力端子に結合
されているもの、そして第１の電流電極、第２の電流電
極、そして制御電極を具備する寄生バイポーラ装置であ
って、前記第１の電流電極は前記入力端子に結合され、
前記第２の電流電極は前記第２の電源電圧を受け、そし
て前記制御電極は前記第１のトランジスタの第２の電流
電極に結合されているもの、 を具備することを特徴とする請求項６に記載のＳＢＡ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/939,764 US5917336A (en) | 1997-09-29 | 1997-09-29 | Circuit for electrostatic discharge (ESD) protection |
| US08/939,764 | 1997-09-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11196528A true JPH11196528A (ja) | 1999-07-21 |
| JP3992855B2 JP3992855B2 (ja) | 2007-10-17 |
Family
ID=25473694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28606698A Expired - Fee Related JP3992855B2 (ja) | 1997-09-29 | 1998-09-22 | 静電気放電保護のための回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5917336A (ja) |
| JP (1) | JP3992855B2 (ja) |
| KR (1) | KR100359395B1 (ja) |
| TW (1) | TW387139B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100411167C (zh) * | 2004-04-05 | 2008-08-13 | 台湾积体电路制造股份有限公司 | 静电放电保护电路及消散静电电荷的方法 |
| JP2012039852A (ja) * | 2010-06-24 | 2012-02-23 | Intel Corp | 静電放電から供給ノードを保護する方法、装置、およびシステム |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| WO2000042659A2 (en) * | 1999-01-15 | 2000-07-20 | Broadcom Corporation | System and method for esd protection |
| US7687858B2 (en) * | 1999-01-15 | 2010-03-30 | Broadcom Corporation | System and method for ESD protection |
| US8405152B2 (en) | 1999-01-15 | 2013-03-26 | Broadcom Corporation | System and method for ESD protection |
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| US6671153B1 (en) | 2000-09-11 | 2003-12-30 | Taiwan Semiconductor Manufacturing Company | Low-leakage diode string for use in the power-rail ESD clamp circuits |
| KR100390155B1 (ko) * | 2000-12-30 | 2003-07-04 | 주식회사 하이닉스반도체 | Ｅｓｄ 보호회로 |
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