JPH07236229A - オフラインブートストラップ型スタートアップ回路 - Google Patents

オフラインブートストラップ型スタートアップ回路

Info

Publication number
JPH07236229A
JPH07236229A JP6270327A JP27032794A JPH07236229A JP H07236229 A JPH07236229 A JP H07236229A JP 6270327 A JP6270327 A JP 6270327A JP 27032794 A JP27032794 A JP 27032794A JP H07236229 A JPH07236229 A JP H07236229A
Authority
JP
Japan
Prior art keywords
voltage
terminal
circuit
transistor
bootstrap
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6270327A
Other languages
English (en)
Inventor
Eric W Tisinger
エリック・ダブリュ・ティシンジャー
David M Okada
デビッド・エム・オカダ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Motorola Solutions Inc
Original Assignee
Motorola Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Motorola Inc filed Critical Motorola Inc
Publication of JPH07236229A publication Critical patent/JPH07236229A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/18—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using Zener diodes
    • G05F3/185—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using Zener diodes and field-effect transistors
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electronic Switches (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Direct Current Feeding And Distribution (AREA)

Abstract

(57)【要約】 【目的】 より低い電流ドレインを有しかつ広いバイア
ス電圧範囲を提供するブートストラップ型スタートアッ
プ回路を実現する。 【構成】 集積回路（ＩＣ）に初期バイアス電圧を提供
するための高電圧装置（１００）を含む新規なオフライ
ンブートストラップ型スタートアップ回路（１０）が提
供される。前記高電圧装置は高いソース−グランドブレ
ークダウン電圧を有するＮＭＯＳトランジスタ（１０
２）を含み、それによって前記ＩＣに提供されるバイア
ス電圧範囲を拡張する。このバイアス電圧範囲は比較器
（３０３）の大きなヒステリシスをサポートしかつ安定
化されていないバイアス電圧を許容するために必要であ
る。前記ブートストラップ型スタートアップ回路は前記
バイアス電圧が所定の値を超えたとき不作動になる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はスタートアップ（ｓｔ
ａｒｔ ｕｐ）回路に関し、かつより特定的には集積回
路へのバイアス電圧を初期化するために電源において使
用されるブートストラップ型スタートアップ回路に関す
る。
【０００２】
【従来の技術】一般に、ブートストラップ型スタートア
ップ回路はある容量（ｃａｐａｃｉｔｏｒ）に対し集積
回路のための電源がその所定の値に到達する前にある初
期電圧を与える。さらに、前記ブートストラップ型スタ
ートアップ回路はいったん前記電源がその所定の値に到
達するとターンオフされる。
【０００３】
【発明が解決しようとする課題】一般には、ブートスト
ラップ型スタートアップ回路は単一の抵抗またはパワー
アップ用トランジスタ回路を含むことができる。しかし
ながら、単一の抵抗を用いたブートストラップ型スター
トアップ回路の不都合はそれがかなりの量の電流を流す
ことであり、一方集積回路化されたパワーアップ用トラ
ンジスタのブートストラップ型スタートアップ回路はバ
イアス電圧範囲がほぼ１０〜１５ボルトの最大値に限定
されることである。この限定されたバイアス電圧範囲
は、一次側（ｐｒｉｍａｒｙ−ｓｉｄｅ）制御集積回路
が１０〜３０ボルトの入力電圧範囲を有する場合のよう
に、より広いバイアス電圧範囲が必要な場合に問題とな
ることがある。
【０００４】したがって、より低い電流ドレインを有す
るブートストラップ型スタートアップ回路および広いバ
イアス電圧範囲を提供することが必要になる。
【０００５】
【課題を解決するための手段および作用】一般に、本発
明は集積回路に対しより広いバイアス電圧範囲を提供す
るためにライン電圧に結合された回路を提供する。これ
はブートストラップ（ｂｏｏｔｓｔｒａｐｐｉｎｇ）と
して知られた技術を使用することにより達成される。高
電圧スタートアップ装置が制御回路に対し電源電圧を初
期化するためにバイアス電圧を提供する。しかしなが
ら、いったん集積回路の電源がその所定の値に到達する
と、前記スタートアップ装置は電力消費を最小にするた
めに切り離される。したがって、本発明は回路設計を単
純化し、制御回路の供給電圧範囲を増大し、かつ、もし
電力スイッチングトランジスタが同じパッケージ内に集
積されれば、専用の高電圧ピンの必要性を除去する新規
な高電圧スタートアップ装置を提供する。
【０００６】
【実施例】本発明は図１〜図４を参照することによりさ
らに完全に説明できる。図１は高電圧装置１００、クラ
ンプ回路１０５、および装置１００をターンオフするた
めの制御トランジスタ１０９を含むオフラインブートス
トラップ回路１０を示す詳細な電気回路図である。
【０００７】好ましい実施例においては、前記高電圧装
置１００はＪＦＥＴトランジスタ１０１、ＮＭＯＳトラ
ンジスタ１０２、およびｎウェル抵抗１０３を含む。前
記ＪＦＥＴトランジスタ１０１はｎチャネルの、デプレ
ッションモードＪＦＥＴトランジスタであり、ほぼ５０
ボルトのソース−バックゲートピンチオフ電圧を有して
いる。前記バックゲートはグランドに接続され、ドレイ
ンは端子１１１に接続され、該端子１１１にはライン電
圧が印加され、そしてソースはＮＭＯＳトランジスタ１
０２のドレインおよびｎウェル抵抗１０３の第１の端子
に接続されている。
【０００８】装置１００がオンである場合、ＪＦＥＴト
ランジスタ１０１を通る電流は前記ＮＭＯＳトランジス
タ１０２によって制御され、かつＪＦＥＴトランジスタ
１０１の安全動作領域を越えないように制御信号のデュ
ーティサイクルによって制限されなければならない。装
置１００がオフである場合、ＪＦＥＴトランジスタ１０
１を通る電流はｎウェル抵抗１０３を通るバイアス電流
によって制御される。このバイアス電流は装置１００に
よって消費される電力を最小にするために小さくしなけ
ればならない。
【０００９】ライン電圧が前記ＪＦＥＴトランジスタ１
０１のドレインに印加された時、前記ＪＦＥＴトランジ
スタの本体（ｂｏｄｙ）は５０ボルトの典型的なソース
−基板ピンチオフ電圧によって完全に空乏化されており
（ｄｅｐｌｅｔｅｄ）、前記ＪＦＥＴトランジスタの本
体部はしばしば高電圧装置１００のドリフト領域（ｄｒ
ｉｆｔ ｒｅｇｉｏｎ）と称される。前記ＪＦＥＴトラ
ンジスタ１０１はその電流飽和領域で動作する。ＪＦＥ
Ｔ１０１のソース電圧はほぼ５０ボルトに制限されてい
るから、端子１１１に印加されるライン電圧の大部分は
ＪＦＥＴトランジスタの本体部にわたって降下し、それ
によってライン電圧からのバッファを提供する。これは
このノードに接続されるＮＭＯＳトランジスタ１０２お
よびｎウェル抵抗１０３を保護する。
【００１０】前記ＮＭＯＳトランジスタ１０２は１．５
ボルトのしきい値範囲を有するｎチャネルエンハンスメ
ントモードＭＯＳトランジスタである。トランジスタ１
０２のドレインはＪＦＥＴトランジスタ１０１のソース
およびｎウェル抵抗１０３の第１の端子に接続されてい
る。トランジスタ１０２のソースは端子１１２に接続さ
れている。トランジスタ１０２のゲートはｎウェル抵抗
１０３の第２の端子、クランプ回路１０５、およびター
ンオフ装置１０９に接続されている。トランジスタ１０
２のバックゲートはグランドに接続されている。
【００１１】トランジスタ１０２のドレイン電圧はＪＦ
ＥＴトランジスタ１０１によって制限される。トランジ
スタ１０２のソース電圧は端子１１２に結合された外部
回路（図示せず）によってほぼ５０ボルトに制限される
べきである。トランジスタ１０２のゲート電圧はクラン
プ回路１０５によって制限される。スタートアップの用
途はトランジスタ１０２を通る電流の厳格な制御を必要
としない。スタートアップ電流は一般にトランジスタ１
０２のソースの電圧が０ボルトから２０ボルトへと変化
した時５ｍＡから２５ｍＡの範囲にあるべきである。こ
れは閉ループ制御なしに達成可能である。トランジスタ
１０２のゲート電圧はバックゲート効果による電流変動
を最小にするためにできるだけ大きくすべきである。前
記電流振幅はＮＭＯＳトランジスタ１０２のチャネル長
を調整することにより設定される。ＮＭＯＳトランジス
タ１０２の装置設計については図２および図３を参照し
て後に説明する。
【００１２】前記ｎウェル抵抗１０３はＮＭＯＳトラン
ジスタ１０２をターンオンするためのバイアス電圧を提
供する。前記抵抗の値およびその物理的レイアウトを最
小にするため、前記ｎウェル抵抗の第１の端子はＮＭＯ
Ｓトランジスタ１０２のドレインに接続され、かつ前記
ｎウェル抵抗の第２の端子はＮＭＯＳトランジスタ１０
２のゲートに接続される。前記バイアス電流は小さく保
たれるが、それは前記高電圧装置１００がターンオフさ
れた後にそれがライン電圧からＪＦＥＴトランジスタ１
０１を通って導かれるからである。狭いｎウェル抵抗１
０３は大きなデプレッション効果を有し、これはその電
気的ふるまいを理想的な抵抗よりもよりＪＦＥＴに特有
のものにする。ＮＭＯＳトランジスタ１０２のゲートが
グランドになっている場合にほぼ２５μＡのバイアス電
流を供給するよう設計される。前記ｎウェル抵抗１０３
はそのピンチオフ電圧が充分高くなるようにしクランプ
回路１０５の機能と干渉しないように設計される。
【００１３】クランプ回路１０５はトランジスタ１０２
の制御電極に現われる電圧を制限し、それによって端子
１１１と１１２との間に流れる電流を制限する。クラン
プ回路１０５は１０ボルトの典型的なブレークダウン電
圧を有するアバランシェ（ａｖａｌａｎｃｈｅ）ダイオ
ード１０６、およびＰＮＰトランジスタ１０７を含む。
前記ダイオードのカソードはＮＭＯＳトランジスタ１０
２のゲートに接続されている。前記ダイオードのアノー
ドはＰＮＰトランジスタ１０７のエミッタに接続されて
いる。前記ＰＮＰトランジスタのベースは前記ＮＭＯＳ
トランジスタ１０２のソースに接続され、かつ前記ＰＮ
Ｐトランジスタのコレクタはグランド基準に接続されて
いる。
【００１４】前記クランプ電圧は典型的にはＮＭＯＳト
ランジスタ１０２のゲート酸化膜の長期間の劣化を防止
するために２０ボルトより低くされる。クランプ回路１
０５は１１ボルトの順方向電圧を有する。前記１０ボル
トのアバランシェダイオードはその低いリーケージのた
めに選択され、低いバイアス電流において鋭いひざ（ｋ
ｎｅｅ）特性を提供する。前記オン／オフ制御機能の設
計を単純化するために、ＮＭＯＳトランジスタ１０２の
ゲートがグランドに引かれ、さらにＮＭＯＳトランジス
タ１０２のソースが５０ボルトを越えることができるよ
うにすることが望ましい。したがって、クランプ回路１
０５はＰＮＰトランジスタ１０７の高いＢＶＥＢＯ電圧
により５０ボルトを越える逆阻止電圧（ｒｅｖｅｒｓｅ
ｂｌｏｃｋｉｎｇ ｖｏｌｔａｇｅ）を有する。
【００１５】前記高電圧装置１００はその制御端子をグ
ランドに引くことによりターンオフされる。このオン／
オフ機能は単一のプルダウン制御トランジスタ１０９を
使用して実現することができる。トランジスタ１０９の
ソースおよびバックゲートはグランドに接続されてい
る。トランジスタ１０９のドレインは高電圧装置１００
の制御端子に接続されている。トランジスタ１０９のゲ
ートは端子１１３に接続されており、該端子１１３には
制御信号が印加される。
【００１６】端子１１３に印加される制御信号が論理ロ
ーである場合、制御トランジスタ１０９はオフであり、
そして高電圧装置１００はオンでありかつ端子１１１と
１１２との間に高いソース−グランドブレークダウン電
圧を提供しかつまた端子１１１と１１２との間に高い電
流を提供する。しかしながら、端子１１３に印加される
制御信号が論理ハイである場合、制御トランジスタ１０
９は高電圧装置１００の制御端子をグランドに引き、そ
れによって装置１００をオフにし、それによって端子１
１１と１１２との間に高いインピーダンスを提供する。
制御トランジスタ１０９のドレインのブレークダウン電
圧はクランプ回路１０５の機能と干渉しないように３０
ボルトを越えるべきである。トランジスタ１０９は高電
圧ＤＭＯＳ型トランジスタの形式とすることができる。
【００１７】要するに、本発明は高電圧装置を含むオフ
ラインスタートアップ回路を提供する。前記高電圧装置
はバイアス端子における電圧を増大するために初期電流
を提供する。しかしながら、いったん前記バイアス端子
に現われる電圧が所定のしきい値に到達すると、前記高
電圧装置は不作動（ｎｏｎ−ｏｐｅｒａｔｉｖｅ）にさ
れる。前記高電圧装置は前記バイアス端子に現われる使
用可能な電圧を拡張するために高いソース−グランドブ
レークダウン電圧を有するＮＭＯＳトランジスタを含
む。
【００１８】前記高電圧装置１００は各々装置の動作に
おいて異なる２つの領域を有するものとして図示するこ
とができる。これら２つの領域は複雑ではあるが統合さ
れた装置構造へと併合される。図２および図３は高電圧
装置１００のこれら２つの領域を示す断面図を説明した
模式図である。図２は、トランジスタ１０１および１０
２を通ってスライスした断面を示す。図３はＪＦＥＴト
ランジスタ１０１およびｎウェル抵抗１０３を通ってス
ライスした断面を示す。明瞭化のため、これらの図は一
定の縮尺で示されていない。
【００１９】中央ドレインコンタクト領域（２１２）は
ドレイン用ボンディングパッドを含む。この閉じられた
形状はダイの面にわたって高い電圧の金属が走るのをさ
けるためにボンディングワイヤを使用する一般的な方法
である。図２は、前記ＪＦＥＴトランジスタ（１０１）
が前記ＮＭＯＳトランジスタ（１０２）に結合されてい
る領域における高電圧装置１００の断面である。Ｎウェ
ル領域２０１はＪＦＥＴトランジスタ１０１の本体であ
る。装置１００のドレイン領域はその本体の左端上にあ
り、かつ装置１００のソース領域は右端上にある。基板
２００はバックゲート接合としてはたらく。ＪＦＥＴト
ランジスタ１０１のソースおよびＮＭＯＳトランジスタ
１０２のドレインは併合され、それによってなんらのコ
ンタクト領域も必要とされず、かつ２つのトランジスタ
の間に明白な境界は存在しない。ＮＭＯＳトランジスタ
１０２はコンタクト２０４および金属電極２１１を備え
たソース領域２０３、バックゲートｐウェル拡散２０
２、および導通の間にチャネル２１０を形成するために
使用されるシリコンゲート電極２０７を有する。
【００２０】トランジスタ１０１のドレインにおけるブ
レークダウン電圧は世界中のライン電圧の用途に対して
は４００ボルトを越えなければならない。ドレイン金属
フィールドプレート２１２、ゲート金属フィールドプレ
ート２０９、およびＪＦＥＴトランジスタの本体を形成
するｎウェル領域２０１の長さはこの特定のブレークダ
ウン電圧に対して最適化される。トランジスタ１０２の
ソースにおけるブレークダウン電圧は広いバイアス供給
電圧範囲をサポートするために５０ボルトを越えなけれ
ばならない。これは基板に対して高いブレークダウン電
圧を提供するためにソース拡散としてｎウェルを使用す
ることにより、かつゲート酸化膜における電圧降下を低
減するためにソースコンタクト領域２０４をチャネルか
ら間隔をあけて配置することにより達成される。薄いゲ
ート酸化膜にかかる最大持続電圧（ｓｕｓｔａｉｎｅｄ
ｖｏｌｔａｇｅ）は長期間の信頼性を考慮して２０ボ
ルトより低く保たれなければならない。
【００２１】装置１００の双方の電流伝達端子（トラン
ジスタ１０１のドレインおよびトランジスタ１０２のソ
ース）が最大電圧になっており、かつ装置１００の制御
端子が接地されている場合にワーストケースの逆バイア
スが生じる。前記Ｎウェル領域２０１のＪＦＥＴドレイ
ンエッジおよび前記ｐウェルバックゲート領域２０２は
間隔をあけてあり、それによって逆バイアス条件の下で
の空乏層の広がりがゲート酸化膜にかかる電圧を大幅に
低減する。ｐウェル領域２０２は前記しきい値電圧をセ
ットしかつまたドレインおよびソース領域２０１および
２０３の間のパンチスルーを防止する。前記バックゲー
トは基板を通して本来的にグランドに接続されており、
これによって寄生ドレイン−ソース間ダイオードを除去
しかつ装置１００のドレイン電圧がグランドまでスイン
グできるようにする。前記ｎウェル抵抗（１０３）はピ
ンチオフを生じることなくゲート電極２０７を３０ボル
トまでバイアスできなければならない。これは前記空乏
層の効果を最小にするためにｐウェル拡散をｎウェル抵
抗の本体から離すことによって達成される。
【００２２】図３は、ＪＦＥＴトランジスタ（１０１）
のソース端がｎウェル抵抗（１０３）の「ハイ」エンド
側に結合された領域における装置（１００）の断面であ
る。Ｎウェル領域４０１はＪＦＥＴトランジスタ１０１
の本体（ｂｏｄｙ）でありかつ図２の領域２０１に対応
する。ドレインコンタクトは前記本体の左端上に位置し
かつソース端はゲート電極（４０６／２０７）の左端に
隣接するＮウェル領域である。図２のｐ基板２００に対
応するｐ基板４００はＪＦＥＴトランジスタのバックゲ
ートとして機能する。前記ＪＦＥＴトランジスタのソー
スおよび前記ｎウェル抵抗の「ハイ」側は併合されてお
りかつこれら２つの装置の間の明白な境界はない。ｎウ
ェル抵抗の抵抗値は領域４０２とｎウェル抵抗のコンタ
クトのエンハンスメント拡散（４０３）との間の距離を
調整することにより制御される。前記ｎウェル抵抗４０
３の「ロー」端への電気的コンタクトは前記ｎウェル抵
抗コンタクト（４０５）によって提供される。領域４０
４は領域４０１および４０６を電気的に分離する絶縁誘
電体膜からなる。
【００２３】領域４０１におけるｎウェルの電位はほぼ
５０ボルトの最大値までバイアスすることができ、一方
電極４０６はグランドであり、領域４０４は厚いフィー
ルド酸化膜である。したがって、結果的にこの酸化膜に
印加される電界は非常に小さく、装置の長期間の信頼性
に対し無視し得るほどの影響しか与えない。
【００２４】前記シリコンゲート電極（２０７／４０
６）はＮＭＯＳトランジスタの導通チャネル２１０を形
成するために使用されるが、装置１００の抵抗１０３の
この領域において大きな影響を持たない。ゲート金属フ
ィールドプレート４０７の長さは前に述べたようにプレ
ート２０９と同様にすることができる。
【００２５】従来技術のスタートアップ装置はＵＶＬＯ
比較器のしきい値において大きなヒステリシスを許容せ
ず、スタートアップシーケンスをより困難にしている。
パワー・インテグレイションズ・インコーポレイテッド
（Ｐｏｗｅｒ Ｉｎｔｅｇｒａｔｉｏｎｓ，Ｉｎｃ．）
に譲渡され１９９１年５月７日の発行日を有する米国特
許第５，０１４，１７８号に記載されたスタートアップ
技術はスタートアップ装置およびスイッチング装置のス
イッチングをインタリーブする方法を教示しており、そ
れによって前記スタートアップ装置が前記スイッチング
装置のオフ時間の間に制御回路に対しバイアス電流を供
給する。しかしながら、この方法はスタートアップ装置
が高い周波数で、典型的には５０キロヘルツを超える周
波数で、スイッチングされることを必要とする。これは
一般的にはスタートアップ装置をバイアスすることに関
連する小さな電流によって得られるものではない。
【００２６】しかしながら、誘導性負荷３０５をスイッ
チングするための図１に示されるブートストラップ回路
を含む回路３００を示す図４を参照すると、回路３００
はブートストラップ回路３０２の高い周波数でのスイッ
チングを必要としない。通常の動作の間は、ブートスト
ラップ回路３０２は１度だけかつ整流されたライン電圧
が印加された後にのみターンオンされる。ＵＶＬＯ比較
器の低速の、制御された性質は共通の高電圧のピンを共
有する２つの高電圧装置の間の干渉がないことを保証す
る。ブートストラップ回路がターンオフされている時と
前記スイッチング装置がターンオンされている時との間
に一般にデッドタイムが存在する。このデッドタイムは
前記制御回路のアナログ部分がスリープ（ｓｌｅｅｐ）
モードからアウェイク（ａｗａｋｅ）モードへとスイッ
チする時間を提供する。
【００２７】回路３００はオフラインブートストラップ
回路３０２、スイッチング回路３０７および３０８、そ
してアンダーボルテージロックアウト（ＵＶＬＯ）回路
３０３を含む。図１のブートストラップ回路１０に対応
する、前記オフラインブートストラップ回路３０２は誘
導性負荷３０５を介して整流されたライン電圧に結合さ
れている。ブートストラップ回路３０２は小さな連続的
な電流のみを導くから、誘導性負荷３０５にかかる電圧
降下は実質的にゼロに等しくなるべきである。ブートス
トラップ回路３０２の高電圧端子１１１はスイッチング
トランジスタ３０８の高電圧ドレイン電極に結合されて
そこに共通接続部分を形成している。この共通接続部分
はブートストラップ回路３０２およびスイッチング装置
３０８の高電圧ノードを結合し、それによって両方の高
電圧装置が同じパッケージ内に存在する場合に１つのＩ
Ｃピンを可能にしている。さらに、それは物理的に小さ
いブートストラップ回路装置のＥＳＤに対する頑丈さ
（ｒｕｇｇｅｄｎｅｓｓ）を改善する。
【００２８】ブートストラップ回路３０２およびスイッ
チング装置３０８の高電圧端子は同じノードに結合され
ているから、それらは同時に制御できるようにすること
はできず、さもなければバイアス端子１１２が放電する
ことになる。したがって、パスゲート３０９がブートス
トラップ回路３０２がオンとなっている間に、スイッチ
ング装置３０８がオフになることを保証する。
【００２９】前記ＵＶＬＯ比較器３０３は端子１１２に
結合された第１の入力、およびしきい値電圧ＶＴを受け
るよう接続された第２の入力を有する。比較器３０３の
出力は端子１１３に結合されかつパスゲート３０９の第
１の入力に結合されている。比較器３０３は大きなしき
い値のヒステリシスを有し、上部しきい値（ｕｐｐｅｒ
ｔｈｒｅｓｈｏｌｄ）は典型的には１５ボルトであ
り、かつ下部しきい値（ｌｏｗｅｒ ｔｈｒｅｓｈｏｌ
ｄ）は典型的には１０ボルトである。大きなヒステリシ
スはブートストラップのスタートアップ機能を実施する
のを容易にする。
【００３０】前記ＵＶＬＯ比較器３０３はブートストラ
ップのスタートアップ期間の間の事象のシーケンスを制
御する。整流されたライン電圧が最初に誘導性負荷３０
５を介して端子１１１に印加された時、端子１１２はグ
ランドにあり、ＵＶＬＯ比較器３０３の上部しきい値よ
り低く、その出力をローにする。該出力はローの信号が
ブートストラップ回路３０２をターンオンするよう結合
されており、かつパスゲート３０９をディスエーブル
し、スイッチング装置３０８をオフに保持する。ブート
ストラップ回路３０２によって供給されるスタートアッ
プ電流は次に端子１１２の電圧をＵＶＬＯ比較器３０３
の上部しきい値へと上昇させ、その出力をハイに移行さ
せる。前記出力はハイの信号がブートストラップ回路３
０２をターンオフするように結合され、かつパスゲート
３０９をイネーブルしてＰＷＭ回路３０７がスイッチン
グ装置３０８の導通を制御するようにする。電源３０６
がバイアス電流を前記ＰＷＭ制御回路３０７に伝達でき
るまでには通常数個のスイッチングサイクルを必要とす
る。ＰＷＭ回路内のソフトスタート機能による付加的な
遅延が生じ得る。この導通デッドバンド（ｃｏｎｄｕｃ
ｔｉｏｎ ｄｅａｄｂａｎｄ）の間は、ＰＷＭ回路３０
７へのバイアス電流はバイパス容量３１０によって供給
される。容量３１０は充分大きくされ、端子１１２の電
圧が前記ＵＶＬＯ比較器３０３の下部しきい値より低く
低下しないようにしなければならない。もしこれが生じ
ると、すなわち端子１１２の電圧がＵＶＬＯ比較器３０
３の下部しきい値より低く低下すると、前記スタートア
ップシーケンスが再び開始される。
【００３１】
【発明の効果】本発明は集積回路に対しより広いバイア
ス電圧範囲を提供するためのオフラインスタートアップ
回路を提供する。説明されたスタートアップ回路はロー
側のスイッチの用途に対して最適化される高電圧集積回
路（ＨＶＩＣ）技術によって実施される。
【００３２】従来のスタートアップ回路は典型的にはロ
ー側の電力スイッチング装置と同じトランジスタ設計を
使用する高電圧装置を含んでいた。これは通常デプレッ
ションモードのラテラルＪＦＥＴトランジスタと直列に
接続されたエンハンスメントモードのラテラルＤＭＯＳ
トランジスタとして実施され、前記ＪＦＥＴトランジス
タは高電圧装置のドリフト領域として作用する。しかし
ながら、接地ソース（ｇｒｏｕｎｄｅｄ ｓｏｕｒｃ
ｅ）スイッチングの用途のための技術が設計されたた
め、フローティングの高電圧スタートアップトランジス
タが実現するのが困難になっている。
【００３３】ＤＭＯＳ型トランジスタにおいては、ソー
ス−基板ブレークダウン電圧は１０ボルト〜１５ボルト
に制限されている。最大のブレークダウン電圧に対し、
ＤＭＯＳトランジスタのバックゲートはそのソースに接
続されかつｐ型本体領域の下のドレインのｎ型ウェル領
域を延長することによって基板から分離されている。前
記Ｎ型ウェルはほぼ５μｍの接合深さを有し、一方前記
ｐ型本体はほぼ２μｍの接合深さを有する。しかしなが
ら、前記ｎ型アイソレーション層は非常に薄くかつ軽く
ドーピングされているから、ｐ型本体と基板との間の典
型的なブレークダウン電圧は１５ボルトに過ぎない。さ
らに、前記分離されたＤＭＯＳトランジスタは実質的に
接地ソーストランジスタと異なっており、ドリフト長お
よびフィールドプレートに対し異なる設計を必要とす
る。
【００３４】別の技術では寄生ドレイン−本体ダイオー
ドを順方向バイアスすることなしにドレインがソースよ
り低くスイングできるようにする標準のスイッチングト
ランジスタの接地バックゲート設計を使用する。これは
さらにソース−基板ブレークダウン電圧を典型的には１
０ボルトに低下させる。
【００３５】しかしながら、本発明のスタートアップ回
路の目標はそれが接続する集積回路の電源電圧範囲を制
限しないように高いソース電圧を提供することであり、
小さな電源電圧範囲は厳格なレギュレーションを必要と
する結果となる。図２および図３に示されたＮＭＯＳト
ランジスタはＤＭＯＳ型トランジスタによって達成でき
るものよりはるかに高いブレークダウン電圧を提供す
る。該ＮＭＯＳトランジスタは図１に示された単純な回
路によって制御できる。
【００３６】本発明がその特定の実施例に関して説明さ
れたが、当業者には数多くの置換え、修正および変形が
可能なことは明らかである。さらに、添付の請求の範囲
によって全てのそのような置換え、修正および変形をカ
バーするものと考える。
【図面の簡単な説明】
【図１】本発明に係わるオフラインブートストラップ型
スタートアップ回路を示す詳細な電気回路図である。
【図２】図１に示された高電圧装置の一部の断面を示す
詳細な模式図である。
【図３】図１に示された高電圧装置の一部の断面を示す
詳細な模式図である。
【図４】誘導性負荷をスイッチングするために図１のオ
フラインブートストラップ型スタートアップ回路を含む
回路を示すブロック回路図である。
【符号の説明】
１０ オフラインブートストラップ回路 １００ 高電圧装置 １０１ ＪＦＥＴトランジスタ １０２ ＮＭＯＳトランジスタ １０３ ｎウェル抵抗 １０５ クランプ回路 １０６ アバランシェダイオード １０７ ＰＮＰトランジスタ １０９ ターンオフ装置 １１１，１１２，１１３ 端子 ２００ 基板 ２０１ Ｎウェル領域 ２０２ バックゲートｐウェル拡散 ２０３ ソース領域 ２０４ コンタクト ２０７ シリコンゲート電極 ２０９ ゲート金属フィールドプレート ２１０ チャネル ２１１ 金属電極 ２１２ ドレイン金属フィールドプレート ４００ ｐ基板 ４０１，４０２ 領域 ４０３ ｎウェル抵抗 ４０５ ｎウェル抵抗コンタクト ４０６ シリコンゲート電極 ４０７ ゲート金属フィールドプレート ３０２ オフラインブートストラップ回路 ３０３ アンダーボルテージロックアウト（ＵＶＬＯ）
回路 ３０５ 誘導性負荷 ３０６ 電源 ３０７ ＰＷＭ制御回路 ３０８ スイッチング装置 ３０９ パスゲート ３１０ 容量
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 Ｈ０３Ｋ 17/06 Ｃ 9184−5Ｊ 17/695 9473−5Ｊ Ｈ０３Ｋ 17/687 Ｂ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 集積回路にバイアス電圧を提供するため
    にライン電圧に応答するオフラインブートストラップ回
    路であって、 第１および第２の電流伝達端子および制御端子を有する
    高電圧装置（１００）であって、前記高電圧装置の前記
    第１の電流伝達端子は前記ライン電圧を受けるよう接続
    され、前記高電圧装置の前記第２の電流伝達端子は前記
    バイアス電圧を提供するよう接続され、前記高電圧装置
    は前記バイアス電圧の範囲を拡張するための第１のトラ
    ンジスタ（１０１）を含むもの、 前記高電圧装置の前記制御端子に結合され前記制御端子
    に現われる電圧を制限するためのクランプ手段（１０
    ５）、そして前記高電圧装置の前記制御端子に結合され
    かつ制御信号に応答して前記バイアス電圧が所定のしき
    い値を超えた場合に前記高電圧装置を不作動にする制御
    手段（１０９）、 を具備することを特徴とするオフラインブートストラッ
    プ回路。
  2. 【請求項２】 誘導性負荷をスイッチングするための集
    積回路であって、前記誘導性負荷は前記集積回路のライ
    ン電圧と第１のピンとの間に結合され、前記集積回路
    は、 前記集積回路の前記第１のピンに結合され第１の端子に
    初期電圧を提供するためのブートストラップ手段、 前記集積回路の前記第１のピンに結合され前記誘導性負
    荷をオンおよびオフに交互にスイッチングするためのス
    イッチング手段、そして前記第１の端子に結合され前記
    ブートストラップ手段をターンオフしかつ前記第１の端
    子に現われる前記初期電圧が所定の値を超えたとき前記
    スイッチング手段をイネーブルするための第１の回路手
    段であって、前記ブートストラップ手段がターンオフさ
    れたとき前記第１の端子に現われる電圧が前記誘導性負
    荷を介して提供されるもの、 を具備することを特徴とする誘導性負荷をスイッチング
    するための集積回路。
  3. 【請求項３】 第２の端子により広いバイアス電圧範囲
    を提供するために第１の端子に印加されたライン電圧を
    使用する方法であって、 前記ライン電圧をバッファリングする段階、 前記第２の端子に現われる電圧が所定のしきい値より低
    い場合に前記第２の端子と第１の電源電圧端子との間に
    高いブレークダウン電圧を提供し、それによって前記第
    ２の端子における電圧範囲を拡張する段階、 前記第１および第２の端子の間に流れる電流をクランプ
    する段階、そして前記第２の端子に現われる前記電圧が
    前記所定のしきい値を超えたとき前記第１および第２の
    端子の間に高いインピーダンスを提供する段階、 を具備することを特徴とする第２の端子により広いバイ
    アス電圧範囲を提供するために第１の端子に印加された
    ライン電圧を使用する方法。
JP6270327A 1993-10-25 1994-10-07 オフラインブートストラップ型スタートアップ回路 Pending JPH07236229A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/140,944 1993-10-25
US08/140,944 US5477175A (en) 1993-10-25 1993-10-25 Off-line bootstrap startup circuit

Publications (1)

Publication Number Publication Date
JPH07236229A true JPH07236229A (ja) 1995-09-05

Family

ID=22493484

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6270327A Pending JPH07236229A (ja) 1993-10-25 1994-10-07 オフラインブートストラップ型スタートアップ回路

Country Status (3)

Country Link
US (1) US5477175A (ja)
EP (1) EP0650111A3 (ja)
JP (1) JPH07236229A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4836796B2 (ja) * 2003-10-14 2011-12-14 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 電源システム抑止方法ならびにその装置および構造

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5640317A (en) * 1995-06-15 1997-06-17 Supertax, Inc. High voltage start-up circuit and method therefor
DE19920306B4 (de) * 1999-05-03 2008-02-28 Stmicroelectronics Gmbh Schaltungsvorrichtung zum Regeln des Stroms durch eine induktive Last
US6310789B1 (en) * 1999-06-25 2001-10-30 The Procter & Gamble Company Dynamically-controlled, intrinsically regulated charge pump power converter
JP3236587B2 (ja) * 1999-09-30 2001-12-10 長野日本無線株式会社 スイッチング電源装置
US6775164B2 (en) 2002-03-14 2004-08-10 Tyco Electronics Corporation Three-terminal, low voltage pulse width modulation controller IC
IL153606A0 (en) * 2002-12-24 2003-07-06 Lightech Electronics Ind Ltd Energy saving startup circuit for power supply
KR101045197B1 (ko) 2003-10-14 2011-06-30 세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨 전력 시스템 억제 방법 및 디바이스 및 그 구조
US6940320B2 (en) * 2003-10-14 2005-09-06 Semiconductor Components Industries, L.L.C. Power control system startup method and circuit
EP1557560B1 (en) * 2004-01-22 2007-10-17 STMicroelectronics S.r.l. Circuit for dynamic control of a power transistor in applications for high voltage
DE102005037409A1 (de) * 2004-08-09 2006-03-30 International Rectifier Corp., El Segundo Start-Up Schalter um einer Anwendungsschaltung eine Start-Up Spannung zur Verfügung zu stellen
US7955943B2 (en) * 2005-01-25 2011-06-07 Semiconductor Components Industries, Llc High voltage sensor device and method therefor
US7306999B2 (en) * 2005-01-25 2007-12-11 Semiconductor Components Industries, L.L.C. High voltage sensor device and method therefor
US7477532B2 (en) 2005-08-18 2009-01-13 Semiconductor Components Industries, L.L.C. Method of forming a start-up device and structure therefor
JP5343306B2 (ja) * 2006-03-24 2013-11-13 富士電機株式会社 スイッチング電源用ｉｃおよびスイッチング電源
JP5564749B2 (ja) * 2006-11-20 2014-08-06 富士電機株式会社 半導体装置、半導体集積回路、スイッチング電源用制御ｉｃおよびスイッチング電源装置
US9197132B2 (en) 2006-12-01 2015-11-24 Flextronics International Usa, Inc. Power converter with an adaptive controller and method of operating the same
US7468649B2 (en) 2007-03-14 2008-12-23 Flextronics International Usa, Inc. Isolated power converter
US8488355B2 (en) 2008-11-14 2013-07-16 Power Systems Technologies, Ltd. Driver for a synchronous rectifier and power converter employing the same
US8520414B2 (en) 2009-01-19 2013-08-27 Power Systems Technologies, Ltd. Controller for a power converter
WO2010083514A1 (en) 2009-01-19 2010-07-22 Flextronics International Usa, Inc. Controller for a power converter
CN102356438B (zh) 2009-03-31 2014-08-27 伟创力国际美国公司 使用u形芯件形成的磁器件以及运用该器件的功率转换器
US8618784B2 (en) * 2009-04-10 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Regulator control circuits, switching regulators, systems, and methods for operating switching regulators
US9000745B2 (en) * 2009-04-10 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Switching regulator and method for operating the same
US8169801B2 (en) * 2009-05-28 2012-05-01 Monolithic Power Systems, Inc. Voltage converters with integrated low power leaker device and associated methods
JP5499915B2 (ja) * 2009-06-10 2014-05-21 富士電機株式会社 高耐圧半導体装置
US9077248B2 (en) 2009-06-17 2015-07-07 Power Systems Technologies Ltd Start-up circuit for a power adapter
US8514593B2 (en) 2009-06-17 2013-08-20 Power Systems Technologies, Ltd. Power converter employing a variable switching frequency and a magnetic device with a non-uniform gap
US8643222B2 (en) 2009-06-17 2014-02-04 Power Systems Technologies Ltd Power adapter employing a power reducer
US8638578B2 (en) 2009-08-14 2014-01-28 Power System Technologies, Ltd. Power converter including a charge pump employable in a power adapter
JP5467454B2 (ja) * 2009-09-01 2014-04-09 Ｎｌｔテクノロジー株式会社 ブートストラップ回路及びレベルシフト回路並びにワード線駆動回路
US8976549B2 (en) 2009-12-03 2015-03-10 Power Systems Technologies, Ltd. Startup circuit including first and second Schmitt triggers and power converter employing the same
US8520420B2 (en) 2009-12-18 2013-08-27 Power Systems Technologies, Ltd. Controller for modifying dead time between switches in a power converter
US9246391B2 (en) 2010-01-22 2016-01-26 Power Systems Technologies Ltd. Controller for providing a corrected signal to a sensed peak current through a circuit element of a power converter
US8787043B2 (en) 2010-01-22 2014-07-22 Power Systems Technologies, Ltd. Controller for a power converter and method of operating the same
WO2011116225A1 (en) 2010-03-17 2011-09-22 Power Systems Technologies, Ltd. Control system for a power converter and method of operating the same
JP5589827B2 (ja) * 2010-12-24 2014-09-17 サンケン電気株式会社 起動回路、スイッチング電源用ｉｃ及びスイッチング電源装置
US8792257B2 (en) 2011-03-25 2014-07-29 Power Systems Technologies, Ltd. Power converter with reduced power dissipation
US9048747B2 (en) * 2011-11-23 2015-06-02 Zahid Ansari Switched-mode power supply startup circuit, method, and system incorporating same
US8792256B2 (en) 2012-01-27 2014-07-29 Power Systems Technologies Ltd. Controller for a switch and method of operating the same
US9190898B2 (en) 2012-07-06 2015-11-17 Power Systems Technologies, Ltd Controller for a power converter and method of operating the same
US9099232B2 (en) 2012-07-16 2015-08-04 Power Systems Technologies Ltd. Magnetic device and power converter employing the same
US9379629B2 (en) 2012-07-16 2016-06-28 Power Systems Technologies, Ltd. Magnetic device and power converter employing the same
US9106130B2 (en) 2012-07-16 2015-08-11 Power Systems Technologies, Inc. Magnetic device and power converter employing the same
US9214264B2 (en) 2012-07-16 2015-12-15 Power Systems Technologies, Ltd. Magnetic device and power converter employing the same
US9240712B2 (en) 2012-12-13 2016-01-19 Power Systems Technologies Ltd. Controller including a common current-sense device for power switches of a power converter
US9300206B2 (en) 2013-11-15 2016-03-29 Power Systems Technologies Ltd. Method for estimating power of a power converter
CN104362149A (zh) * 2014-09-18 2015-02-18 成都星芯微电子科技有限公司 基于螺旋状多晶硅式场效应管充电的半导体启动器件及制造工艺
CN106329959B (zh) * 2015-06-30 2019-04-26 华润矽威科技（上海）有限公司 高压自供电电路
WO2018071024A1 (en) * 2016-10-13 2018-04-19 Hewlett-Packard Development Company, L.P. Switches for bypass capacitors
CN108347181B (zh) * 2017-01-25 2020-02-07 芯好半导体(成都)有限公司 一种电源转换装置
KR102107883B1 (ko) 2017-12-21 2020-05-08 매그나칩 반도체 유한회사 대기전력 소모의 제로화를 위한 고전압 스타트업 회로와 이를 포함하는 스위칭 모드 파워 서플라이

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3632746C2 (de) * 1986-09-26 1995-04-13 Kommunikations Elektronik Schaltungsanordnung zur Erzeugung einer Wechselspannung
US4811075A (en) * 1987-04-24 1989-03-07 Power Integrations, Inc. High voltage MOS transistors
US5051611A (en) * 1989-12-20 1991-09-24 Quadic Systems, Inc. Power-up circuit with hysteresis for an output buffer
US5014178A (en) * 1990-05-14 1991-05-07 Power Integrations, Inc. Self powering technique for integrated switched mode power supply
US5111070A (en) * 1991-01-18 1992-05-05 Allen-Bradley Company, Inc. DC input circuit with controlled leakage current
JPH04285465A (ja) * 1991-03-13 1992-10-09 Nec Corp 保護回路付スイッチング電源
US5189600A (en) * 1991-12-19 1993-02-23 North American Philips Corporation Combined power supply for main and stand-by power
US5313381A (en) * 1992-09-01 1994-05-17 Power Integrations, Inc. Three-terminal switched mode power supply integrated circuit
US5285369A (en) * 1992-09-01 1994-02-08 Power Integrations, Inc. Switched mode power supply integrated circuit with start-up self-biasing

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4836796B2 (ja) * 2003-10-14 2011-12-14 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 電源システム抑止方法ならびにその装置および構造

Also Published As

Publication number Publication date
US5477175A (en) 1995-12-19
EP0650111A3 (en) 1997-07-16
EP0650111A2 (en) 1995-04-26

Similar Documents

Publication Publication Date Title
JPH07236229A (ja) オフラインブートストラップ型スタートアップ回路
EP0946990B1 (en) Mos device having a gate to body connection formed on a soi substrate
US5225702A (en) Silicon controlled rectifier structure for electrostatic discharge protection
US4994886A (en) Composite MOS transistor and application to a free-wheel diode
US5268588A (en) Semiconductor structure for electrostatic discharge protection
EP0305937B1 (en) Mos i/o protection using switched body circuit design
US5963407A (en) Overvoltage protection device for the protection of a power transistor having a MOS control terminal
JP3992855B2 (ja) 静電気放電保護のための回路
US5543650A (en) Electrostatic discharge protection circuit employing a mosfet device
US5903419A (en) Circuit for electrostatic discharge (ESD) protection
JPH08102539A (ja) パワーｍｏｓｆｅｔ
US6046897A (en) Segmented bus architecture (SBA) for electrostatic discharge (ESD) protection
JP2000174133A (ja) 静電放電における寄生バイポ―ラ効果を低減する半導体装置および方法
JPH0357267A (ja) 垂直デプリーションｍｏｓトランジスタ及びツェナー・ダイオードを有するｖｄｍｏｓ／論理集積回路
US6800916B1 (en) Implantable cardiac defibrillation with control circuit for controlling a high voltage circuit using a low voltage circuit
JP3386943B2 (ja) 半導体装置
US6778366B2 (en) Current limiting protection circuit
US5652540A (en) Current sensing circuit having at least one sense cell
JP3707942B2 (ja) 半導体装置とそれを用いた半導体回路
JPH10242400A (ja) 静電気放電の保護のための回路
US5466952A (en) Semiconductor device having an IGET and a control or protection component
JP2003209185A (ja) 半導体装置
JPH1145797A (ja) 静電保護回路
EP1139566A1 (en) Semiconductor circuit with insulated gate device and associated control circuitry
JPH08227991A (ja) 集積回路の寄生要素の導通を防止する回路