JP4836796B2 - 電源システム抑止方法ならびにその装置および構造 - Google Patents

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Description

本発明は、一般に、電子装置に関し、より詳しくは、半導体装置および構造を形成する方法に関する。
過去において、電子産業は、制御された出力電圧および電流の提供を目的として、高値または大きな入力電圧を制御するための多様な方法および装置を用いた。かかる装置の一例が、オフライン・ブートストラップ・スタートアップ回路と称されるもので、１９９５年１２月１９日にＴｉｓｉｎｇｅｒ他に対して特許された米国特許番号５，４７７，１７５に開示されており、それは、参照としてここに組込まれる。ブートストラップ・スタートアップ回路は、大きな入力電圧を受け取り、キャパシタを充電する出力電流を生成し、そして出力電圧を生成する。多くのアプリケーションは、キャパシタの充電および出力電圧の生成を制御することができるような電流のシーケンスを要求する。しかしながら、複数のブートストラップ・スタートアップ回路を使用すると、その結果生じた半導体製品、さらにその半導体製品を使用したアプリケーションが複雑になり、製造コストも増大する。
従って、高電圧値を有する入力電圧を受け取り、その入力電圧から電流のシーケンスを生成することができるようなスタートアップ回路が望まれる。
説明を単純かつ明瞭にするために、図中の要素は必ずしも同じ寸法ではなく、また、異なる図中の同一の参照番号は同一の要素を示す。さらに、周知のステップおよび要素についての記述および詳細は、記述を単純化するために省略される。ここで用いられる電流輸送電極は、ＭＯＳトランジスタのソースまたはドレイン、またはバイポーラ・トランジスタのエミッタまたはコレクタのような装置を通って電流を輸送する装置の要素を意味し、また、制御電極は、ＭＯＳトランジスタのゲートまたはバイポーラ・トランジスタのベースのような装置を通って電流を制御する装置の要素を意味する。
図１は、単一の高電圧入力から、独立して制御される複数の出力電流を生成することができる、高電圧マルチ出力電流装置１２の一部分の実施例を概略的に示した図である。装置１２は、高電圧マルチ出力要素１１を含むが、これは、Ｊ−ＦＥＴトランジスタ１３、第１ＭＯＳトランジスタ１４、および第２ＭＯＳトランジスタ１５を含んで形成されることが好ましい。装置１２は、さらに、第１バイアス抵抗１７および第２バイアス抵抗１８を含み、それらは、トランジスタ１４,１５の各ゲートにバイアス電流を提供するために形成される。装置１２は、高電圧入力２２で高電圧を受け取り、制御入力２３,２４のそれぞれに与えられる制御信号に応答して、出力１９,２１で第１出力電流および第２出力電流をそれぞれ生成するように形成される。
かかる機能を提供するために、トランジスタ１３のドレインは入力２２に接続され、また、ソースは共通ノード１６に接続される。トランジスタ１４,１５のドレインは、トランジスタ１３のソースおよびノード１６に接続される。トランジスタ１４のゲートは、入力２３および抵抗１７の第１端子に接続され、また、ソースは出力１９に接続される。トランジスタ１５は、入力２４および抵抗１８の第１端子に接続されたゲート、および出力２１に接続されたソースを有する。抵抗１７,１８の第２端子は両方とも、トランジスタ１３のソース、およびトランジスタ１４,１５のドレインに接続される。トランジスタ１３のゲート接続については、図３に関する記述で詳細に説明する。好適な実施例において、トランジスタ１４,１５は両方ともＮ型チャネルＭＯＳトランジスタであり、また、トランジスタ１３はＮ型チャネルＪ−ＦＥＴトランジスタである。他の実施例において、トランジスタ１４,１５は、Ｊ−ＦＥＴトランジスタまたはバイポーラ・トランジスタのような他のトランジスタ構造であってもよい。
電圧が入力２２に印加されたとき、出力１９,２１は、制御入力２３,２４に印加された電圧によって制御される。トランジスタ１４,１５は、独立してイネーブルまたはディセーブルにされ、したがって、各出力１９,２１は独立して制御された出力電流を有する。外部電圧が入力２３,２４のいずれにも印加されない場合、例えば、入力２３または２４が浮遊している場合、抵抗１７または１８のそれぞれは、トランジスタ１３からのバイアス電流を供給して装置１２およびそれぞれのトランジスタをイネーブルにし、出力１９または２１のそれぞれで出力電流を生成する。動作回路において、制御電圧は、典型的には入力２３,２４に印加され、出力電流値を制御する。入力２３または２４に印加された電圧によって、各トランジスタのスレショルド電圧よりも小さいゲート対ソース電圧が生成されるとき、典型的にはそのトランジスタはディセーブルになる。トランジスタ１４または１５の一方がディセーブルになったとしても、電流は抵抗１７または１８のそれぞれを通って流れるので、抵抗１７,１８は、装置１２の電力消散を最小限にするために、確実にバイアス電流が非常に小さくなるように設計される。トランジスタ１４,１５の両方がディセーブルになることによって、装置１２がディセーブルになる。入力２３に印加された電圧が、トランジスタ１４のスレショルド電圧よりも大きいゲート対ソース電圧を生成したとき、トランジスタ１４はイネーブルになり、電流がトランジスタ１３,１４を通って出力１９へ流れる。同様に、入力２４に印加された電圧が、トランジスタ１５のスレショルド電圧よりも大きいとき、トランジスタ１３,１５がイネーブルになり、電流がトランジスタ１３,１５を通って出力２１へ流れる。以下で述べるように、装置１２および要素１１の斬新な構造によって、１つの装置から２つの異なった、独立して制御される出力電流を生成することが促進される。装置１２によって供給される出力電流の最大値は、トランジスタ１４,１５のチャネル幅を調整することにより選択される。
トランジスタ１３,１４,１５の降伏電圧は、アプリケーションおよび他の様々な要因に依存する。世界的な線間電圧アプリケーションの一実施例において、基板７６に対するトランジスタ１３のドレインの降伏電圧は４００ボルト（４００Ｖ）を超えることがあり、また、トランジスタ１４,１５のソースの持続可能な電圧は５０ボルト（５０Ｖ）を超えることがある。
図２は、図１で説明した装置１２の実施例の一部分の拡大した平面図である。図３は、図２で示す装置１２の切断線３−３に沿った拡大断面図である。以下の記述は、図２および図３の両方に関係する。トランジスタ１４,１５は、一般に、図２の点線によって特定される。トランジスタ１３,１４,１５は、半導体基板７６の表面上に、閉じた幾何学的形状として形成される。典型的には、閉じた幾何学的形状は同一の中心を有し、かつ、いくらかの部分が重なった周囲を有する。好適な実施例では、閉じた幾何学的形状は、同心の異なった半径を有する円形または円弧形に形成される。説明を明瞭化するために好適な実施例について説明するが、円形の代わりに、楕円形、四角形、五角形、六角形等の他の閉じた形状が使用されてもよく、また、トランジスタ１３,１４,１５が異なる長さおよび幅を有してもよいことを当業者は理解するであろう。
好適な実施例において、トランジスタ１３の閉じた幾何学的形状は、半径が拡大する同心円状に形成される。トランジスタ１４,１５の幾何学的形状の第１部分は円形状に形成され、また、第２部分は、トランジスタ１３,１４,１５の円形部分の半径よりも大きい半径を有する円弧状に形成される。トランジスタ１３は、ドレイン接触７２、および接触７２を覆うドレイン電極７１を含んで形成される。トランジスタ１４は、１対のソース領域８４を形成する１対の円弧形状のドープ領域、および円弧形状のゲート・ポリシリコン８８を含む。トランジスタ１５は、１対のソース領域８５を形成する１対の円弧形状のドープ領域、および円弧形状のゲート・ポリシリコン８６を含む。
好適な実施例では、トランジスタ１３のドレイン接触７２は、基板７６の表面上にドープ領域として形成される。接触７２は、第１の半径および中心７０を有する窪んだ第１の円形として形成される。円形のドープ領域７３は、接触７２、および接触７２の半径よりも大きい第２の半径と同一中心を有するように基板７６の表面上に形成される。接触７２が窪んだ円形であるために、領域７３の第１の円形の内側部分が接触７２の下に広がる（図３参照）。領域７３の第２の円形部分は、接触７２の外側の円周から、ポリシリコン８８,８６の内側端まで及び、トランジスタ１３のチャネルを形成する。接触７２の下に広がる領域７３の一部分および領域７３の第２部分と、基板７６との界面は、Ｊ−ＦＥＴトランジスタ１３のゲートとして機能する。典型的には、基板７６、したがってトランジスタ１３のゲートは、装置１２を使用する回路内で最低の電位に接続される。ポリシリコン８８,８６の内側の円弧の下にある領域７３の円弧は、それぞれトランジスタ１３のソース、およびトランジスタ１４,１５の各ドレインを形成する。この第３の円形領域は、領域７３の外側端７７まで放射状に及ぶ。したがって、トランジスタ１３のドレインおよびソースは、ドレインよりも半径の大きいソースを有する閉じた幾何学的形状に形成される。さらに、１つのドープ領域が、トランジスタ１３のソースおよびドレイン、およびトランジスタ１４,１５のドレインを形成するために使用される。
トランジスタ１４のソース領域８４は、それぞれがトランジスタ１４のドレインの半径よりも大きい半径を有する円弧形状をした２つのドープ領域として形成される。典型的には、ソース領域８４の内側部分はポリシリコン８８の下にある。ソース接触８３は、ソース領域８４内に形成される。ソース領域８４の２つのドープ領域は、ポリシリコン８８の外側の周囲に沿って形成される開口１１４によって間隔をあけて配置される。ポリシリコン８８の一部分は、開口１１４を通って伸び、ポリシリコン８８との接触を容易にするためのタブ１１６を形成する。抵抗１７は、基板７６の表面上にドープ領域として形成される。抵抗１７の一方端は、点線で示されるようにタブ１１６の下に伸び、ノード１６で領域７３と電気的に接触する。抵抗１７の他方端は、金属接続１１８によってタブ１１６に接続される。同様に、トランジスタ１５のソース領域８５は、それぞれがトランジスタ１５のドレインの半径よりも大きい半径を有する円弧形状をした２つのドープ領域として形成される。典型的には、ソース領域８５の内側部分はポリシリコン８６の下にある。ソース接触８０は、ソース領域８５内に形成される。ソース領域８５の２つのドープ領域は、ポリシリコン８６の外側の周囲に沿って形成される開口１１５によって間隔をあけ配置される。ポリシリコン８６の一部分は、開口１１５を通って伸び、ポリシリコン８６との接触を容易にするためのタブ１１７を形成する。抵抗１８は、基板７６の表面上にドープ領域として形成される。抵抗１８の一方端は、点線で示されるようにタブ１１７の下に伸び、ノード１６で領域７３と電気的に接触する。抵抗１８の他方端は、金属接続１１９によってタブ１１７に接続される。トランジスタ１４,１５のそれぞれのソースに２つのドープ領域を使用することによって、各トランジスタのゲート電極への接続および抵抗１７,１８の形成が容易になる。
図２および図３の説明から明らかなように、領域７３によって形成されたトランジスタ１４,１５の円形部分の内側周囲は、トランジスタ１３の外部周囲と結合してトランジスタ１３のソースを形成し、それがトランジスタ１４,１５のドレインと結合する。領域７３の外側周囲は曲線状の輪郭を有し、また、領域８４,８５の内側周囲は領域７３の周囲の形状と同一形状を有する。さらに、ゲート構造７８,７９は、領域７３の外側周囲の形状と同一形状の輪郭を有する。同一の輪郭を用いることによって、トランジスタ１４,１５のための良好に制御されたチャネルが形成される。
好適な実施例において、ドレイン電極７１は、フィールド酸化膜のような絶縁体６４上、および層間絶縁膜１０２上に、閉じた円形に形成される。ドレイン接触７２が窪んだ円形構造を有するので、接触７２を覆う電極７１の一部分は、絶縁体６４および誘電体１０２を通って接触７２まで及ぶ。電極７１は、さらに、装置１２と接触するためのボンディング・パッドとして機能するために形成される。接触７２の中央の開口部によって、装置１２を破損することなく容易に電極７１とボンディングすることができる。他の実施例では、接触７２は、領域７３内で閉じた円形に形成してもよい。
図３に関し、トランジスタ１３,１４,１５は、基板７６の表面上に形成される。基板７６の表面の一部分は、円形の領域７３を形成するためにドープされる。領域７３の一部分は、領域７３内に同心の窪んだ円形形状をしたドレイン接触７２を形成するためにより高濃度にドープされる。ソース領域８５およびソース領域８４は、基板７６の表面上でドープ領域として形成され、領域７３の円周とは間隔をあけて配置される。ソース接触８３,８０は、各ソース領域８４,８５内に形成される。
トランジスタ１４のボディ領域７５は、ポリシリコン８８の下の基板７６の表面上にドープ領域として形成される。領域７５の一部分は開口１１４（図２）を通って伸び、領域７５への接触の形成を助ける。同様に、トランジスタ１５のボディ領域７４は、ポリシリコン８６の下の基板７６の表面上にドープ領域として形成される。図面を明瞭化するために、開口１１４,１１５への伸長部分は示されない。領域７４の一部分は開口１１５（図２）を通って伸び、領域７４への接触を助ける。ゲート構造７８は、ソース領域８４と領域７３との間に挟まれた基板７６上に形成され、また、ゲート構造７９は、ソース領域８５と領域７３との間に挟まれた基板７６上に形成される。ゲート構造７８は、基板７６上に形成されたゲート絶縁体８１、絶縁体８１上に形成されたゲート・ポリシリコン８８、およびポリシリコン８８上に形成された誘電体１０２を含む。同様に、ゲート構造７９は、基板７６上に形成されたゲート絶縁体８２、絶縁体８１上に形成されたゲート・ポリシリコン８６、ポリシリコン８６上に形成された誘電体１０２、および誘電体１０２上に形成されたゲート電極８７を含む。典型的には、構造７８の一方端は、ソース領域８４の一部分を覆い、また、他方端は、領域７３の一部分を覆う。同様に、構造７９の一方端は、ソース領域８５の一部分を覆い、また、他方端は、領域７３の一部分を覆う。好ましくは、基板７６はＰ型材料、また、領域７３、ソース領域８５、およびソース領域８４はＮ型材料であり、その結果、トランジスタ１３はＮチャネルモードのＪ−ＦＥＴトランジスタとして形成され、また、トランジスタ１４,１５はＮ型チャネルのＭＯＳトランジスタとして形成される。
当業者は、装置１２の閉じた円形の幾何学的形状は、楕円形に形成された領域７３および弧のように形成された領域８４,８５を有するように形成されてもよく、あるいは、四角形の各側面に沿って長方形に形成された領域８４,８５を有する四角形として、五角形のいくつかの側面に沿って長方形に形成された領域８４,８５を有する五角形として、六角形のいくつかの側面に沿って長方形として形成された領域８４,８５を有する六角形等として形成されてもよいことを理解するであろう。
図４は、装置１２を使用する電源制御装置システム２５の一部分の実施例を概略的に示す。電源制御装置システム２５は、システム２５の高電圧パワー・アップ・シーケンスを制御し、かつ、システム２５の動作を抑止するために、装置１２およびスタートアップ制御回路３４を使用する。システム２５は、電圧入力５７と電圧リターン５８の間で入力電圧を受け取る。他の要素は、典型的には、システム２５の所望の機能を提供するために回路３４の外部に接続される。例えば、エネルギー蓄積キャパシタ４９、第１インダクタンス５４、第２インダクタンス５５、および補助インダクタンス６０を有する変圧器５３、整流ダイオード６１、別の蓄積キャパシタ６２、パルス幅モジュレータ（ＰＷＭ）制御装置５１、パワー・トランジスタ５２、抑止トランジスタ３５、および負荷６３は、典型的にはシステム２５の一部である。キャパシタ４９,６２、変圧器５３、制御装置５１、トランジスタ５２、ダイオード６１,３０は、単に装置１２および回路３４の動作についての説明を助けるために示される。当業者は、図４に示されない他の周知の要素および機能が、典型的には完全な電源制御装置システムを形成するために含まれることを理解するであろう。ほとんどの実施例では、キャパシタ４９,６２、変圧器５３、制御装置５１、トランジスタ３５、ダイオード６１、３０は、装置１２および回路３４が形成される半導体ダイの外部にある。いくつかの実施例では、制御装置５１またはトランジスタ５２は、装置１２および回路３４が形成される半導体ダイの他の部分、または外部にあってもよい。好適な実施例では、トランジスタ１４はトランジスタ１５よりも狭いチャネル幅を有し、かつ、トランジスタ１５が出力２１で提供するよりも小さい出力電流を出力１９で提供する。この好適な実施例では、トランジスタ１５は約６００ミクロンの幅を有するように形成される。また、トランジスタ１４は約１００ミクロンの幅を有するように形成される。当業者は、必要な電流密度およびトランジスタ設計規則に依存して、ほぼ等しい幅または多様な他の幅を有するようなトランジスタ１４,１５を形成することができることを理解するであろう。
装置１２および回路３４は、システム２５内の電源回路のために使用される初期電圧を提供するために用いられ、その結果、システム２５は、制御装置５１のようなシステム２５に接続された他の回路に印加される初期電圧シーケンスにおいて滑らかに制御されたスタートアップを提供することができる。回路３４は、第１出力４６および第２出力４７を有し、それらは、装置１２の出力１９からの第１出力電流、および出力２１から第２出力電流とほぼ等しい２つの制御電流を提供する。好適な実施例では、出力４６,４７は共に接続され、出力４８および回路３４の関連する制御出力電流を生成する。他の実施例では、出力４６,４７は分離され、異なる回路機能に電流を提供するために使用されてもよい。装置１２の出力電流を制御するために、回路３４は、第１電流制御ループを有し、それは、第１センス抵抗２６、第１センス・トランジスタ２８、第１参照トランジスタ３２および第１ミラー・トランジスタ３３を備える第１電流ミラー３１を含む。回路３４の第２電流制御ループは、第２センス抵抗２７、第２センス・トランジスタ２９、第２参照トランジスタ３７および第２ミラー・トランジスタ３８を備える第２電流ミラー３６を含む。出力１９で生成された第１出力電流は、第１制御ループによって制御される。出力１９の電流は抵抗２６を通って流れ、抵抗２６の両端で対応する電圧降下を生成する。抵抗２６は、トランジスタ２８のゲートとソースとの間に接続され、トランジスタ２８のゲート対ソース電圧を生成し、したがって、抵抗２６の両端での電圧降下は、トランジスタ２８を通って第１センス電流フローを確立する。電流ミラー３１は、トランジスタ２８から第１センス電流を受け取り、それに応答して制御入力２３に印加される電圧を制御し、これによってトランジスタ１４のゲート電圧および第１出力電流の値を制御する。出力１９の出力電流が増加するにつれて、第１センス電流はこれに対応して増加し、また、これに応答してトランジスタ２８のゲート電圧、および入力２３の制御電圧を低下させ、出力電流値を減少させる。したがって、これと反対の帰還ループは、トランジスタ１４内で電流を規制するために作用する。同様に、第２制御ループは、出力２１で第２出力電流を受け取り、かつ、これに応答してトランジスタ２９のためのゲート対ソース電圧、およびトランジスタ２９を通って流れる第２センス電流を生成するために結合された第２バイアス抵抗２７を含む。トランジスタ２９は、第２電流のミラー３６に結合され、それがトランジスタ２９から第２センス電流を受け取り、それに応答して第２制御入力２４に印加される制御電圧を制御し、それによって、トランジスタ１５のゲート電圧および第２出力電流の値を制御する。いくつかの実施例では、２つの電流制御ループは省略されてもよい。
回路３４は、さらに、装置１２の動作のシーケンスのために使用される、動作電圧検出器３９および初期電圧検出器４０を含む。スタートアップ期間に、検出器３９,４０は、出力４８で形成された電圧の値に基づいてトランジスタ１４,１５の動作を制御する。いくつかの実施例において、出力４６,４７が分離され、異なる回路機能へ電流を提供するために使用されてもよく、したがって、検出器３９,４０は、回路３４または他の回路の同一または異なる出力に接続されてもよい（例えば図６参照）。電圧参照５６は、参照５６の第１および第２出力で２つの参照電圧を提供する。２つの参照電圧は、初期電圧値および所望の動作電圧値を検出するための検出レベルを設定するために、検出器３９,４０によって使用される。制御装置５１は、検出器３９の出力によって制御されるイネーブル入力を有し、所要の動作電圧が到達するまで制御装置５１が第１インダクタンス５４を駆動しないことを保証する。電流制御ループおよび検出器３９,４０は、制御ループが電流を制御し、かつ、検出器が出力４６,４７の電圧に基づいて装置１２を制御する限り、多様な設計によって実行することができることを当業者は理解するであろう。
入力５７,２２の電圧が０で始まり、時間と共に増大するとき、出力４６,４７の出力電圧は、０で始まり、初期電圧値を過ぎて増大し、所望の動作電圧値に達する。所望の動作電圧値は、典型的には、制御装置５１および負荷６３のような回路３４の外部にある他の回路に対して通常動作を提供する値が選択される。初期電圧値は、典型的には所望の動作値未満で、一般的にはいくらかの基本回路機能を行うために使用することができる電圧値の下限である。例えば、初期電圧値は、出力電圧がその所望動作値に達するのに先立って、いくつかの基礎的な比較器または他の回路が動作するために必要な値である。初期電圧値は、典型的には、参照５６、検出器３９,４０を動作するために使用される。この初期電圧を提供するために、出力４８がキャパシタ４９に接続され、また、出力４６,４７からの電流がキャパシタ４９を充電し、回路３４および出力４８の出力電圧を形成する。回路３４は、この出力電圧を受け取り、これに応答して装置１２のシーケンスを制御する。システム２５をスタートアップするために要求される時間を最小限にするために、初期電圧値はできるだけ低くなるように選択されるので、キャパシタ４９はできるだけ早く初期値まで充電される。
検出器４０は、出力電圧を受け取り、これに応答してトランジスタ１５をディセーブルに、装置１２をイネーブルにするために形成され、出力電圧が最初の電圧値未満である限り、トランジスタ１４からの電流を供給する。出力電圧が、初期電圧値と等しい、またはそれよりも大きいとき、検出器４０はトランジスタ１５をイネーブルにし、その結果、装置１２は第１および第２出力電流の両方を生成することができる。検出器３９は、出力４８の出力電圧を受け取り、これに応答して、出力電圧が、所望の動作電圧値と等しい、またはそれよりも大きいとき、装置１２をディセーブルにするために形成される。好適な実施例では、検出器３９はヒステリシスを有し、出力電圧が所望の動作電圧値の周辺でわずかに変化するときに、検出器３９がオンおよびオフに切り替わるのを防止する。ヒステリシス入力により、出力電圧が、所望の動作電圧値から検出器３９のヒステリシス・オフセット電圧を引いた値とほぼ等しい第３の値まで減少したとき、検出器３９が装置１２を再びイネーブルにする。この機能を補助するために、検出器３９は入力を有し、それは、出力４８、ならびに、それぞれが第１ディセーブル・トランジスタ４１および第２ディセーブル・トランジスタ４２に結合された２つの出力に結合される。検出器３９,４０のそれぞれ、ならびに関連する参照は、参照電圧値を確立するためにトランジスタのスレショルドを使用する単一のＭＯＳトランジスタを含む当業者間に周知である多種多様の回路によって形成することができる。
図５は、回路３４の出力電圧および出力電流をそれぞれ示す線４３,４５を有するグラフである。ここでの記述は、図４および図５の両方に関係する。入力５７に電力を加えるに先立って、キャパシタ６２,４９は放電され、出力４８は０ボルトである。従って、回路３４は動作しておらず、また、装置１２からの出力電流は無い。入力電圧がタイムＴ０で入力５７に印加されるとき、電流は、インダクタンス５４を通って、装置１２の入力２２へ流れ始める。入力２２の電圧が増加するにつれて、トランジスタ１３はオンになり、抵抗１７,１８を通ってトランジスタ１４,１５にバイアス電流を供給する。検出器３９の出力は低になり、検出器４０の出力は高になり、したがって、トランジスタ４１,４２はディセーブルになり、またトランジスタ４４はイネーブルになって、入力２４を低に引き下げ、かつトランジスタ１５をディセーブルにする。抵抗１７は、制御入力２３、したがって、トランジスタ１４のゲートを入力２２の入力電圧まで引き下げ、トランジスタ１４をイネーブルにして第１出力電流を回路３４に供給する。回路３４は、出力電流を制御し、出力電流値６８で出力４８に第１制御電流を供給する（ライン４５参照）。出力電流はキャパシタ４９の充電を開始する。タイムＴ１で、キャパシタ４９が初期電圧値６５に充電されると、検出器４０は低値に切り替わり、それによってトランジスタ４４がディセーブルになり、抵抗１８はトランジスタ１５をイネーブルにすることが可能になる。回路３４は、第２出力電流を受け取り、出力４８に第２制御電流を提供するために値を制御する。回路３４は、さらに、制御装置５１に第３出力を提供する。トランジスタ１４はイネーブルのままであり、従って、出力４８の制御出力電流は値６９まで増加し、また、キャパシタ４９は、その時点で、装置１２からの第１および第２出力電流の両方によって充電される。出力４８の電圧値が、タイムＴ２で所要の動作電圧値６６まで増加したとき、検出器３９の出力は高値に切り替わり、それによって、トランジスタ４１,４２がイネーブルになって制御入力２３,２４を低に引き下げ、装置１２をディセーブルにする。検出器３９の出力が高であるときも、制御装置５１がイネーブルになり、また、トランジスタ５２は制御装置５１に応答して入力２２の駆動を開始する。システム２５は、負荷６３への電力供給を開始する。出力４８の出力電圧が第３電圧値６７まで減少した場合、検出器３９のヒステリシス・オフセットがタイムＴ３で低電圧を検出し、トランジスタ４１,４２をディセーブルにし、それによって、装置１２をイネーブルにして第１および第２出力電流を出力４８に供給し、もう一度キャパシタ４９を動作電圧値６６に充電する。第３電圧値６７は、値６５と非常に近い値を含む任意の値であってよい。
システム２５の動作中に、システム２５をディセーブルにする、あるいは抑止することが適切な場合がある。例えば、負荷６３は、システム２５をディセーブルにすることを要求する条件を検出することがある。かかる場合、負荷６３または他の回路（図示せず）は、トランジスタ３５をイネーブルにし、出力４８を低に引き下げ、かつ、システム２５の動作を抑止することができる。出力４８を低に引き下げることによって、キャパシタ４９が放電する。キャパシタ４９が初期電圧値より小さい値まで放電されたとき、検出器４０は、トランジスタ４４をイネーブルにし、装置１２のトランジスタ１５をディセーブルにすることができる。トランジスタ１５をディセーブルにすることによって、システム２５が第２出力電流の供給を抑止し、装置１２をイネーブルに保持して第１出力電流を供給する。第１出力電流は第２出力電流よりはるかに小さい、好適には少なくとも１０倍小さいので、トランジスタ１４をイネーブルに保持することによって、制御装置５１をディセーブルにし、システム２５が負荷６３に電圧を提供することを妨げ、装置１２がスタンバイ電流として第１出力電流を供給することを可能にする。したがって、この方法は、スタンバイ電流を維持する一方でシステム２５の動作を抑止するための容易な方法を提供し、また、負荷６３がトランジスタ３５をディセーブルにするときにキャパシタ４９を容易に再充電できる方法を提供する。システム２５が抑止される間、電力消散量を最小限にすることは重要である。第１出力電流が低電流であるために、システム２５を抑止するこの方法は、入力５７に印加された電圧から消散された電力の量を最小限にする。典型的に、第１出力電流値は、ＥＮＥＲＧＹ ＳＴＡＲ（登録商標）のような認可基準で指定されたスタンバイ電流よりも小さくなるように選択される。装置１２およびトランジスタ３５は、システム・コントローラ５０およびシステム２５の抑止回路を形成することが理解されるであろう。
トランジスタ３５は、動作シーケンスおいて何時でもイネーブルになり、抑止機能はその時に存在する出力電圧および電流値で始まることを、当業者は理解するであろう。さらに、検出器３９,４０は、初期電圧値を検出した後に第２出力電流だけを供給するために装置１２をイネーブルにするような他の制御シーケンスを用いる使用することも可能であり、また、シーケンスを逆にして、初期電圧値を検出する前に第２出力電流を供給すること、また、初期電圧値を検出した後に第１出力電流を供給すること等も可能である。
図６は、静電放電（ＥＳＤ）保護回路９０の実施例の一部を概略的に図示する。回路９０は、出力９１で制御されたスタートアップ電圧を提供するために、スタートアップ電流のソースとして装置１２の出力２１を使用し、さらに、入力５７に接続された回路に対するＥＳＤ保護をイネーブルにするために出力１９を使用する。しばしば、電気回路の動作中に、回路が外部ソースからのＥＳＤ放電を受け取ることがある。かかるＥＳＤ放電は、ＥＳＤ放電のソースの近くに接続される半導体デバイスを容易に破損する可能性がある。回路９０は、ＥＳＤイベント中にトランジスタ９７をイネーブルにするために装置１２のトランジスタ１４を使用し、また、回路９０の出力９１の出力電圧の制御されたスタートアップを提供するためにトランジスタ１５を使用する。したがって、トランジスタ１４,１５は独立して動作し、トランジスタ１３の出力から派生した２つの異なる機能を実行する。検出器３９およびトランジスタ４１は、トランジスタ１５を制御するために使用されて出力電圧の制御されたスタートアップを提供し、また、ＥＳＤ検出器９６は、ＥＳＤイベントが発生しない限り、トランジスタ１４をディセーブルにするために使用される。回路９０は、さらに参照９３を含み、これが、出力９１で所望の動作電圧値を検出するために使用される第１参照電圧を提供し、かつ、トランジスタ１４をディセーブルにするために使用される第２参照電圧を提供する。
動作電圧検出器３９は、トランジスタ１５を制御し、出力９１の電圧が所望の動作電圧値に達するまでキャパシタ４９を充電する。入力２２に印加された入力電圧が回路９０に最初に印加されたとき、キャパシタ４９が放電される。入力電圧が十分に増加してトランジスタ１３をオンにし、抵抗１８を通ってトランジスタ１５にバイアス電流を供給する。検出器３９の出力は低電圧値で始まり、出力９１の出力電圧が所要の動作電圧値に達するまで、低いままである。低電圧によってトランジスタ４１はディセーブルになり、それによって抵抗１８がトランジスタ１５をイネーブルにし、キャパシタ４９を充電するための出力電流を生成し、かつ、出力電圧を生成することを可能にする。キャパシタ４９が所望の動作電圧値に充電されたとき、検出器３９の出力は高になってトランジスタ４１をイネーブルにし、装置１２のトランジスタ１５をディセーブルにする。検出器３９のヒステリシスは、図４に関して説明したように所望の動作電圧値で出力電圧を保持するために機能する。検出器３９は、トランジスタ１４には影響を与えない。
ＥＳＤイベントが生じたとき、ＥＳＤによってトランジスタ１４のゲートが充電され、それによって、トランジスタ１４がイネーブルになる。トランジスタ１４は、トランジスタ９７を低インピーダンス状態に駆動するのに十分な駆動電流を提供するために形成される。トランジスタ９７は、典型的には、トランジスタ９７が低インピーダンス状態であるときに、ＥＳＤ放電に起因する電流を容易に引き込むことができる低いオン抵抗のパワー・トランジスタである。回路９０が、検出器９６への参照入力電圧よりも大きい出力９１によって定義される正常な動作状態でない限り、トランジスタ１４は、検出器９６の高出力状態によってイネーブルになるであろう。回路９０の正常な動作状態下では、トランジスタ１４はディセーブルになり、それによって、ドライバ制御ブロック９８はトランジスタ９７を制御することが可能になる。
当業者は、検出器９６には多種多様の実施例があることに注目するであろう。実施例の一つには、反転された入力上の出力電圧および反転しない入力上のＥＳＤ検出電圧を受け取る比較器９４が含まれる。比較器９４の出力は、装置１２の入力２３に接続される。
上記の全てから、新規の装置、装置を形成する方法、および装置を使用する方法が示されたことは明白である。他の機能には、スタートアップ・デバイスを低電圧に引き下げることによって、電源制御システムの動作を抑止することが含まれる。出力上の低電圧によって、スタートアップ・デバイスが電流を充電することをディセーブルにし、電流をできるだけ低くして消散する一方で電源制御システムの動作を抑止する。さらに、１つのドープした領域を使用して、Ｊ−ＦＥＴトランジスタのソースおよびドレイン、ならびに２つのＭＯＳトランジスタのドレインを形成することが含まれる。単一のドープした領域は、閉じた幾何学的形状として形成される。１つのドープした領域を３つのトランジスタすべてに使用することによって、高電圧マルチ出力電流デバイスのコストが最小限になる。閉じた形状は、さらに、単一のドープ領域に隣接する２つのＭＯＳトランジスタのソースを形成すること、さらに、高電圧マルチ出力電流デバイスのために使用されるスペースを最小限にすることを助長する。独立して抑制されるＭＯＳトランジスタは、電源制御回路のスタートアップのシーケンスのために２つの異なる電流のための高電圧マルチ出力電流装置、および複数の独立して制御される出力電圧を必要とする他の回路を使用することを助長する。
要素１１および装置１２は、３つ以上の出力およびトランジスタ１４,１５のようなトランジスタを含むことが可能であることに注目すべきである。例えば、要素１１および装置１２は、トランジスタ１４,１５と並列である第３トランジスタを含むことができる。第３トランジスタは、ノード１６に接続されたドレイン、装置１２の第３出力を形成するソース、および装置１２のための第３入力を形成するゲートを有する。第３トランジスタは、ノード１６に接続された第１端子、および第３トランジスタのゲートに接続された第２端子を有する、関連する第３抵抗を有する。第３トランジスタは、第１および第２出力電流とは異なる第３出力電流を生成することができる。３つのトランジスタを全て使用するアプリケーションの一例は、図４に関して説明されるような第１および第２出力電流を提供するトランジスタ１４,１５を含むことができる。また、第３トランジスタは、図６に関して説明されるようなトランジスタ９７を駆動するために第３出力電流を提供することができる。さらに、要素１１および装置１２は、任意の数のかかるトランジスタおよび関連する抵抗を有することができる。
本発明に従った高電圧マルチ出力電流装置の一部分の実施例を概略的に図示する。 本発明に従った図１の高電圧マルチ出力電流装置の実施例の一部分の拡大平面図である。 本発明に従った図２の高電圧マルチ出力電流装置の一部分の拡大断面図である。 本発明に従った図２の高圧マルチ出力電流装置を使用する電源制御装置回路の一部分の実施例を概略的に図示する。 本発明に従った図４の電源制御装置回路のいくつかの信号をグラフで示す。 本発明に従った図２の高電圧マルチ出力電流装置を使用する静電放電（ＥＳＤ）保護回路の一部分の実施例を概略的に図示する。

Claims (3)

  1. 高電圧マルチ出力電流装置を形成する方法において、
    第１導電タイプの基板を提供する段階と、
    前記基板の第１部分上に第２導電タイプの第１ドープ領域を形成する段階であって、中心および第１周囲（７７）を有する第１の閉じた幾何学的形状としての前記第１ドープ領域（７３）を形成する段階を含み、前記第１周囲の第１部分は第１輪郭を有し、また、前記第１周囲の第２部分は第２輪郭を有し、さらに、前記第１ドープ領域（７３）は、Ｊ−ＦＥＴトランジスタ（１３）のドレインおよびソース、第１ＭＯＳトランジスタ（１４）のドレイン、および、第２ＭＯＳトランジスタ（１５）のドレインを含む、段階と、
    前記基板上に第２周囲を有する前記第２導電タイプの第２ドープ領域（８４）を形成する段階であって、前記第２周囲の一部分は前記第１周囲（７７）の前記第１部分と並置され、また、前記第１輪郭と同一に形成された第３輪郭を有し、さらに、前記第２ドープ領域は前記第１ＭＯＳトランジスタ（１４）のソースである、段階と、
    前記基板上に第３周囲を有する前記第２導電タイプの第３ドープ領域（８５）を形成する段階であって、前記第３周囲の一部分は前記第１周囲の前記第２部分と並置され、また、前記第２輪郭と同一に形成された第４輪郭を有し、さらに、前記第３ドープ領域は前記第２ＭＯＳトランジスタのソースである、段階と、
    から構成されることを特徴とする方法。
  2. 第１導電タイプの基板と、
    前記基板の第１部分上の第２導電タイプの第１ドープ領域（７３）であって、前記第１ドープ領域は、中心および第１周囲を有する第１の閉じた幾何学的形状として形成され、前記第１周囲の第１部分は第１輪郭を有し、また、前記第１周囲の第２部分は第２輪郭を有し、さらに、前記第１ドープ領域は、Ｊ−ＦＥＴトランジスタのドレインおよびソース、第１ＭＯＳトランジスタのドレイン、および、第２ＭＯＳトランジスタのドレインである、第１ドープ領域と、
    前記基板上の前記第２導電タイプの第２ドープ領域（８４）であって、第２周囲を有し、前記第２周囲の一部分は前記第１周囲の前記第１部分と並置され、また、前記第１輪郭と同一形状である第３輪郭を有し、さらに、前記第２ドープ領域は前記第１ＭＯＳトランジスタ（１４）のソースである、第２ドープ領域と、
    前記基板上の前記第２導電タイプの第３ドープ領域（８６）であって、第３周囲を有し、前記第３周囲の一部分は前記第１周囲の前記第２部分と並置され、また、前記第２輪郭と同一形状である第４輪郭を有し、さらに、前記第３ドープ領域は前記第２ＭＯＳトランジスタ（１５）のソースである、第３ドープ領域と、
    から構成されることを特徴とする高電圧マルチ出力電流装置。
  3. 高電圧マルチ出力電流装置において、
    第１導電タイプの基板と、
    前記基板の第１部分上の第２導電タイプの第１領域であって、前記第１領域は形状および第１周囲を有し、前記第１周囲の第１部分は第１輪郭を有し、また、前記第１周囲の第２部分は第２輪郭を有し、さらに、前記第１領域は、Ｊ−ＦＥＴトランジスタのドレインおよびソース、第１ＭＯＳトランジスタのドレイン、および、第２ＭＯＳトランジスタのドレインである、第１領域と、
    前記基板上に第２周囲を有する前記第２導電タイプの第２領域であって、前記第２周囲の一部分は前記第１周囲の前記第１部分と並置され、また、前記第１輪郭と同一の形状である第３輪郭を有し、さらに、前記第２領域は前記第１ＭＯＳトランジスタのソースである、第２領域と、
    前記基板上に第３周囲を有する前記第２導電タイプの第３領域であって、前記第３周囲の一部分は前記第１周囲の前記第２部分と並置され、また、前記第２輪郭と同一の形状である第４輪郭を有し、さらに、前記第３領域は前記第２ＭＯＳトランジスタのソースである、第３領域と、
    を含むことを特徴とする高電圧マルチ出力電流装置。
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