JP2002542629A - 半導体素子 - Google Patents

半導体素子

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Abstract

(57)【要約】 半導体素子が提案される。この半導体素子は、第１および第２の側を備えた第１の導電形式の基板を含み、多数のＭＯＳセル（Ｍ）を基板（１）の第１の側に有する。同じ構造の別のＭＯＳセルが設けられており、このＭＯＳセルは多数のＭＯＳセル（Ｍ）を有するドレインに分けられる。これらは固有のソース金属化部を有しており、これにより電気的にＭＯＳセル（Ｍ）のソース領域から電子的に分離されている。同様に別のＭＯＳセルは、ＭＯＳセル（Ｍ）の第１のゲート（７）から電気的に絶縁された第２のゲート（７’）を有する。さらに基板に取り付けられ、第１の側に達する第２の導電形式の領域が設けられている。この領域は、別のＭＯＳセルの第２の領域（７’）と電気的に接続しており、この領域（ＧＤ）の電位は、ＭＯＳセル（Ｍ）および別のＭＯＳセル（ＳＵ）の第１および第２のソース電位に対してフローティングしている。

Description

【発明の詳細な説明】
【０００１】 本発明は、負荷区間を形成する端子間に高電圧が印加される電圧制御半導体素
子に関する。
【０００２】 電源電流供給部を製造する際のコストは基本的問題である。電源電流供給部の
適切な選択は適用に依存しており、同様に使用すべき素子に依存する。とりわけ
スイッチング電源電流供給部がますます頻繁に使用されている。これはとりわけ
、スイッチング電源部の多数の複雑な回路構成部をただ１つの集積半導体チップ
にまとめることができるからである。このことにより安価な製造が可能になる。
この種の半導体チップはとりわけ電力スイッチング装置、並びにこの電力スイッ
チング装置に対する制御部を有する。ここで電力スイッチング装置の負荷端子は
高い供給電圧に接続され、また電力スイッチング装置を制御するために信号レベ
ルの格段に低い電圧が必要である。集積半導体チップは従って高電圧適用に対し
て構成された領域（電力スイッチング装置）と、低電圧レベルで十分な別の領域
（制御部）を有する。従ってこの種の半導体チップは、高い供給電位が印加され
る端子と、制御素子に対して低い供給電位を提供する端子とを有する。この比較
的に低い供給電位は例えば次のようにして形成される。すなわち高供給電位を、
別の端子と高供給電位との間の抵抗を介して低減することによって形成される。
しかしこの種の回路接続は恒久的な損失の原因となる。
【０００３】 従って電力スイッチング装置に印加される負荷電圧から直接、制御部に供給さ
れる信号を導出することができれば有利である。同時に電力スイッチング装置は
導通状態ではできるだけ小さな導通抵抗を取るようにすべきである。
【０００４】 この種の電力スイッチング装置は例えばＵＳ５２８５３６９から公知である。
ここには集積回路装置が記載されており、この回路装置は接続された電源供給部
で使用される。ここで集積回路装置は電力スイッチング装置を有し、この電力ス
イッチング装置は相互に直列に接続された２つの半導体スイッチからなる。第１
の半導体スイッチはＪＦＥＴであり、第２の半導体スイッチは高電圧ＭＯＳＦＥ
Ｔである。それらの負荷区間に直列に接続された２つの半導体スイッチの接続点
から僅かな電圧を取り出すことができ、この電圧が制御装置の電圧制御器に供給
される。このことにより集積回路装置に、高い供給電位を必要とする素子と、低
い供給電位を必要とする素子とをまとめることができる。ここでは負荷電圧から
導出された信号を低い供給電位を必要とする素子に供給することができる。ＪＦ
ＥＴと高電圧ＭＯＳＦＥＴとからなる電力スイッチング装置の構造はＵＳ４８１
１０７５またはＵＳ５３１３０８２に記載されている。
【０００５】 そこに記載された電力スイッチング装置（以下、半導体素子と称する）の欠点
は、複雑な層シーケンスを作製するための非常に多数のマスクステップと、それ
らをそれぞれ異なってドーピングすることによる製造方法が面倒なことである。
【０００６】 本発明の課題は、高い負荷電圧から、半導体構成素子の制御または制御装置に
直接使用することのできる信号を導出することができる半導体素子を提供するこ
とである。さらに半導体素子は簡単に製造できるなければならない。
【０００７】 この課題は、請求項１と１１記載の構成によって解決される。ここで請求項１
ではバーティカル半導体素子が、請求項１１ではラテラル半導体素子が請求され
ている。
【０００８】 以下に基本構造並びに作用を説明する。半導体素子はとりわけＭＯＳＦＥＴま
たはＩＧＢＴとして構成される。実際にはこの種の半導体素子は、並列に接続さ
れた多数のＭＯＳセルからなり、これらのＭＯＳセルは第１の導電形式の基板の
第１の側に取り付けられている。ソース接点とドレイン接点との間には負荷電圧
が印加される。ソース接点とドレイン接点との間の電流の高さは、ゲートに印加
される電圧によって調整される。並列に接続されたＭＯＳセルは、半導体素子の
いわゆるアクティブセルフィールドを形成し、第１のソース接点を有する。この
セルフィールドは第１の半導体スイッチを形成する。
【０００９】 ソース接点とドレイン接点との間の負荷電圧から、格段に電圧の低い信号を導
出することができるようにするため、本発明では半導体素子のアクティブセルフ
ィールドでただ１つのＭＯＳセルの領域に固有の第２のソース接点が設けられる
。このことの意味するものは、アクティブセルフィールドを形成するＭＯＳセル
のソース領域と接続された金属ソース接点が分離されるということである。さら
に別のＭＯＳセル（分離されたＭＯＳセル）ではゲート接点が、セルフィールド
に向いた側のＭＯＳセルの第１のゲート接点から分離される。これらのセルは、
そのドレインが第１の半導体スイッチのドレインと共通である第２の半導体スイ
ッチを形成する。第２の半導体スイッチのセルを以下、「スタートアップ」セル
と称する。スタートアップセルのゲートは、別の隣接するセルの同様に別個の金
属「ソース領域」と良導電接続される。第２の導電形式のこれらソース領域は基
板および少なくともスタートアップセル（これも同様に第２の導電形式である）
のウェルと共に少なくとも寄生トランジスタを形成する。この寄生トランジスタ
を以下、「ゲートドライブセル」と称する。これらセルは、第１および第２の半
導体スイッチと共通のドレイン端子を有する。
【００１０】 「ソース領域」の電位は、スタートアップセルのソース電位、および半導体素
子のアクティブセルフィールドに所属するＭＯＳセルのソース電位に対してフロ
ーティングしている。スタートアップセルのソース電位が半導体素子のアクティ
ブセルフィールドのＭＯＳセルのソース電位に対して容量的に結合されれば、こ
の容量結合の結果、ドレイン・ソース電圧がアクティブセルフィールドで上昇す
れば、スタートアップセルのソース領域と半導体素子のドレイン領域との間の電
圧も上昇する。半導体素子のセル全体はアクティブセルフィールドのドレイン領
域を分け合う。容量結合によって、スタートアップセルのソース領域を取り囲む
ウェルの周囲に空間電荷ゾーンが形成される。この空間電荷ゾーンは垂直方向に
も水平方向にも広がっている。空間電荷ゾーンが隣接する「ソース領域」に達す
ると直ちに、これらが電位的に結合される。空間電荷ゾーンがゲートドライブセ
ルの隣接ソース領域に達するときの電圧を、以下「パンチスルー電圧」と称する
。ここでパンチスルー電圧は基板を表面でドーピングすることにより、またソー
ス領域とスタートアップセルとの間の間隔によって調整することができる。理想
的にはパンチスルー電圧は、スタートアップセルの使用電圧よりも格段に高いが
、その最大仕様限界よりは下の値に調整される。ここで高電圧電力技術で通常の
値は１２Ｖの選択することができる。この電圧は、アクティブセルフィールドの
ＭＯＳセルのドレイン・ソース電圧差が非常に大きい場合でも上回ることはでき
ない。このことはとりわけ負荷回路においてｄＵ／ｄｔピークが非常に急速であ
る場合に重要である。何故ならソース領域のこの電位によってスタートアップセ
ルのゲート電圧が切り替えられるからである。ソース領域に発生する電圧がこの
ように自然に制限されることによって、スタートアップセルのゲート酸化物が完
全に保護される。スタートアップセルからもたらすべき電圧は典型的には１０か
ら１５Ｖの間である。この電圧は制御装置（例えば制御ＩＣ）の駆動のためにも
、アクティブセルフィールドのＭＯＳセルの第１のゲートを制御するのにも十分
である。
【００１１】 本発明の半導体素子はさらに、アクティブセルフィールドのソース接点とドレ
イン接点との間の負の供給電位がスタートアップセルまたはゲートドライブセル
（すなわちソース領域）の破壊を引き起こすことがないという利点を有する。こ
こでは保護素子として、スタートアップセルの基板に対向するウェルないしソー
ス領域との間に形成された「ボディ領域」が機能する。従ってスタートアップセ
ルのゲートには、−１Ｖ以上の電位差がドレイン領域に対して発生することがな
い。これに対して、スタートアップセルの第２のゲートとスタートアップセルの
ソース電位との電位差は次の場合に大きな値をとることができる。すなわち、ス
タートアップセルの電圧が外部電荷メモリによってバッファされ、制限されない
場合に大きな値をとることができる。従って本発明の半導体素子を使用する場合
、外部電圧制限を例えばツェナーダイオードによって行うと有利である。しかし
実際には使用制限が生じることはない。なぜならゲート酸化物は、２０Ｖまでの
使用される標準電力技術では持続的に５０Ｖまでの短絡に耐えるからである。
【００１２】 本発明の有利な構成は従属請求項に記載されている。
【００１３】 種々のＭＯＳセルの構成が次の場合に有利に示されている。すなわち、ゲート
ドライブセル（ないしは第２の導電形式のソース領域）がもっぱらスタートアッ
プセルだけによって包囲され、共にアクティブセルフィールドのＭＯＳセルをス
イッチオンする構造体を形成する場合に有利である。
【００１４】 択一的に、少なくとも１つのスタートアップセルをもっぱらゲートドライブセ
ル（ないしは第２の導電形式のソース領域）により取り囲むことも考えられる。
これにより同様に、アクティブセルフィールドのＭＯＳセルをスイッチオンする
構造体が形成される。
【００１５】 このアクティブセルフィールドをスイッチオンする構造体は有利には、アクテ
ィブセルフィールドのＭＯＳセルに隣接して配置されるか、またはアクティブセ
ルフィールドのＭＯＳセルにより完全に包囲される。この手段によって、アクテ
ィブセルフィールドのドレイン接点とソース接点との間に印加される電圧から、
格段に低い電圧を有する信号を形成することができ、この信号は半導体素子の第
１のゲートまたは制御ＩＣの制御に使用することができる。
【００１６】 有利にはアクティブセルフィールドのＭＯＳセルと、このセルをスイッチオン
する構造体との間に側方絶縁体を設け、寄生効果を回避する。
【００１７】 別の有利な構成では、ゲートドライブセルのソース領域が次のようにドレイン
電極の方向に形成される。すなわちそこに存在する電荷が、スタートアップセル
のＭＯＳセルとゲートドライブセルのソース領域との間の空間電荷ゾーンの広が
りによって、スタートアップセルのゲートをどのような場合でも確実に制御する
ことができるように形成される。ゲートドライブセルのソース領域は、半導体素
子の負荷回路においてこのソース領域の構成によって設定された閾値電圧を上回
るときに、ピンチスルー電圧に調整される。
【００１８】 スタートアップセルの第２のゲートを制御するためには最小の電力が必要であ
る。なぜなら、ＭＯＳゲートは基板へのその容量結合の結果、最小のゲート電荷
を必要とするからである。この最小の電荷は、空間電荷ゾーンがゲートドライブ
セルのソース領域から広がる際に収集されなければならない。同時にゲートドラ
イブセルのソース領域の電位はスタートアップセルのソース電位に対して少なく
ともスタートアップセルの使用電圧の絶対値だけ高くなければならない。従って
ゲートドライブセルのソース領域と接続された電荷担体リザーバを設けなければ
ならない。
【００１９】 このことが意味するものは、ゲートドライブセルのソース領域を次のように構
成しなければならないということである。すなわち、電界の形成によって電荷の
効果的収集がゲートドライブセルによって可能になるように構成しなければなら
ないと言うことである。従ってゲートドライブセルのソース領域は次のように構
成される。すなわちゲートドライブセルが、空間電荷ゾーンがスタートアップセ
ルのソース領域とドレイン領域との間で広がる際に完全に除去されるように構成
される。基板に対向するこの領域に形成された局所的電界は次の高さでなければ
ならない。すなわち、ゲートドライブセルのソース領域の電位がスタートアップ
セルの電位ないしはアクティブセルフィールドのＭＯＳセルの第２の導電形式の
ウェルの電位に対して正である場合でも、除去電荷がドライブセルのソース領域
に流れ、これをさらに充電するような高さでなければならない。この種の領域、
すなわち埋没された領域の構成は、いわゆる補償構成素子により公知である。こ
の領域は有利には標準プロセスに対して補償構成素子の際に簡単に付加的マスク
によって作成することができる。作製方法は例えば未公開のドイツ特許願１９８
４００３２に記載されている。従ってバーチカルに構成された半導体素子では、
ソース領域が有利には第１の基板の主面を基準にして直交してドレイン領域の方
向に広げられる。
【００２０】 有利な構成では同様に、ＭＯＳセルの第２の導電形式のウェルとスタートアッ
プセルとが半導体素子の主面を基準にして直交して、ドレイン電極の方向に形成
されている。有利にはこのことにより、半導体素子のアクティブセルにおいて高
いアバランシュ耐性と、絶縁破壊前ないしは絶縁破壊時に大きな電流負荷耐性が
可能となる。
【００２１】 ラテラル構成の半導体素子では、ゲートドライブセルのソース領域が有利には
基板の主面に対して平行にドレイン領域の方向に形成されている。ここでゲート
ドライブセルのソース領域は上側に沿って半導体素子の基板に延在する。
【００２２】 ゲートドライブセルのソース領域は次のように構成される。すなわちこの領域
の電荷が、すねてのスタートアップセル（それらのゲートはゲートドライブセル
のソース領域と接続されている）の切り替えるべきゲートを少なくともスタート
アップセルの使用電圧まで充電するのに十分なように構成される。この構成とは
、空間的構造とソース領域のドーピングの両方を意味するものと理解されたい。
実際には寄生容量と漏れ電流が発生するので、例えばゲートドライブセルにより
２つのスタートアップセルのゲートを充電できると有利である。ゲートドライブ
セルのソース領域の構成に応じて場合により、複数のゲートドライブセルをスタ
ートアップセルの制御に使用しなければならない。
【００２３】 ソース領域で不所望にラッチされるのを回避するため、このソース領域を第１
の導電形式の領域なしで作製すると有利である。これにより正孔電流が大きい場
合でも、寄生バイポーラ構造体がソース領域でスイッチオンされることが阻止さ
れる。従って従来のＭＯＳセルの製造の際に通常である打ち込みは、有利にはゲ
ートドライブセルの個所ではフォト技術を影にする。
【００２４】 スタートアップセルは、アクティブセルフィールドのドレイン・ソース電圧が
高く印加された場合でも、恒久的に充電電流を送出するから、このスタートアッ
プセルは短絡に対しても熱に対しても耐性を有し、安定でなければならない。短
絡耐性を達成するためには有利には、チャネル接続打ち込みを部分的に影を付け
る。この種の手段は例えば未公開のドイツ特許願１９８０８３４８に記載されて
いる。
【００２５】 有利な構成では、ソール領域がスタートアップセルに対してラテラルに、いわ
ゆる「サージ検知セル」の形成に対して分離される。サージ検知セルは次のよう
に構成される。すなわち、このセルの絶縁破壊電圧がアクティブセルフィールド
のＭＯＳセルの絶縁破壊電圧の値よりも低くなるよう構成される。従ってサージ
検知セルのソース領域は、アクティブセルフィールドのＭＯＳセルの第２の導電
形式のウェルに対して比較的僅かにしか基板に達しない。この領域には有利には
接触接続のために抵抗が設けられている。これにより、簡単に過電圧を検知する
ことができる。択一的にまたは付加的に、サージ検知セルのドーピングを次のよ
うに選択することができる。すなわち、その絶縁破壊電圧がアクティブセルフィ
ールドのＭＯＳセルの絶縁破壊電圧よりも低い値を有するように選択することが
できる。このことは、ｐウェルの下のｐ領域１３’のドーピングを高めることに
より行われる。半導体素子のドレイン・ソース電圧がサージ検知セルの絶縁破壊
電圧を上回ると直ちに、このセルにはこのセルの電位を上昇させる電流が流れる
。この電圧上昇は例えば抵抗によって検知することができ、適切な保護手段のト
リガとして例えば制御ＩＣにより使用することができる。適切な金属化部を介し
てアクティブセルフィールドのＭＯＳセルのゲートを直接制御し、保護すること
も考えられる。絶縁破壊電圧の変化は簡単に次のようにして達成される。すなわ
ち、サージ検知セルのソース領域が、アクティブセルフィールドのＭＯＳセルの
第２の導電形式のウェルに対して比較的僅かにしか基板に達しないようにして達
成される。このようにすると、補償素子から公知の製造プロセスを有利に使用な
いしは変形することができる。
【００２６】 従ってサージ検知セルの利点は、簡単にアクティブ・ツェナー化を実現できる
ことであり、このツェナー化は完全に外部の回路手段から独立している。サージ
検知セルの電位上昇は直接的に次のことに使用することができる。すなわち、複
数のスタートアップセルを介してアクティブセルフィールドのＭＯＳセルの第１
のゲートをターンオンさせるのに使用することができる。このことにより、半導
体素子のドレイン・ソース電圧が低下し、相応にサージ検知セルの電位も低下す
る。その結果、安定した状況が調整される。この状況では、０個の異なる第１の
ゲート電圧の１つが存在し、ドレイン・ソース電圧はサージ検知セルの絶縁破壊
電圧よりも高く、しかしメイントランジスタの絶縁破壊電圧よりも低く調整され
る。従って半導体素子は保護され、アバランシュに移行することはない。
【００２７】 外部抵抗と接続する場合には、サージ検知セルの絶縁破壊電圧を上回る場合だ
け第１のゲートがターンオンされる。しかし閾値電圧をサージ検知／スタートア
ップセルフィールドのパンチスルー電圧の領域で上回ると、半導体素子の第１の
ゲートはスイッチオフされたままである。サージ検知セルを保護するためには、
外部抵抗を次のように選定しなければならない。すなわｃに、サージ検知セルの
最大電流耐性能力においてドレイン電位がメイントランジスタの絶縁破壊電圧を
上回るように選定しなければならない。従って図面で見ると、アクティブセルフ
ィールドのほぼ矩形の絶縁破壊特性曲線が抵抗直線によって切断される。有利に
はサージ検知セルはラテラルに、サージ検知セルのソース領域の電圧上昇が基板
に対するボディダイオードのスイッチオンにも、ソース電位にある隣接セルに対
する絶縁破壊にも至らないように分離される。適切な縁部構造は例えば未公開の
ドイツ特許願１９７４８５２４に記載されている。
【００２８】 スタートアップセルおよび寄生ゲートドライブセルからなる自己ターンオン構
造体の構成は有利には、複数のゲートドライブセルないしスタートアップセルの
段をカスケードすることによって容易になる。従って例えば複数のゲートドライ
ブセル１０によりスタートアップセルをターンオンすることができる。このとき
ゲートドライブセルの充電電流は別の１０００のスタートアップセルをターンオ
ンするのに使用される。このセルの電流は次に、面積の大きなアクティブセルフ
ィールドを迅速にターンオンするのに使用することができる。
【００２９】 ドレイン・ソース電圧がスタートアップセルの外部でバッファされたソース電
位を下回る場合には、スタートアップセルの充電電流は消失する。このことによ
り例えば電圧ゼロ点識別または状態信号が実現される。
【００３０】 スタートアップセルを新たにターンオンするには、隠れた電荷をゲート度ラブ
セルのソース領域でリフレッシュしなければならない。ゲートドライブセルのソ
ース領域の電位はフローティングしているから、このことは正孔をソース領域自
体から拡散することによっては達成されない。なぜなら外部から電流を搬送でき
ないからである。しかし必要な電荷は正孔をスタートアップセルのソース領域か
ら注入することによって形成できる。このためにソース領域をスタートアップセ
ルのおいて小さなコンデンサと接続しなければならない。その結果、スタートア
ップセルの第２の導電形式のウェルが正の電圧に保持される。スタートアップセ
ルのドレイン・ソース電圧がこの電位を下回ると直ちに、ボディダイオードが正
孔を注入する。このようにして未だ存在する空間電荷ゾーンがゲートドライブセ
ルの下方で非常に迅速に崩壊される。なぜなら、欠乏しているソース領域が基板
に対して阻止方向に極性付けられ、これにより注入された正孔に対して近傍では
負の電位となるからである。ゲートドライブセルのソース領域はしたがって正孔
が注入され、従って、反復されるターンオンサイクルが再び使用される。
【００３１】 本発明の半導体素子はｎチャネルトランジスタに対してもｐチャネルトランジ
スタに対しても使用することができる。半導体素子がＩＧＢＴとして構成されれ
ば、リセット構造体は必要ない。なぜなら、正孔を裏面エミッタを介して注入で
きるからである。しかし電荷担体での注入が強力である場合、ゲートドライブセ
ルの電位がスタートアップセルの電位を大きく上回ることがあり、これによりゲ
ート酸化物が破壊される危険がある。この危険性は、電圧をスタートアップセル
とゲートドライブセルのソース領域との間で制限することによって減少される。
【００３２】 本発明を以下、図面に基づき詳細に説明する。
【００３３】 図１は、本発明の半導体素子の簡単な等価回路図である。
【００３４】 図２は、本発明のバーティカル半導体素子の一部断面図である。
【００３５】 図３は、本発明のバーティカル半導体素子のセルの基本構成の平面図である。
【００３６】 図４は、本発明の半導体素子の等価回路図であり、これに基づき物理的作用を説
明する。
【００３７】 図５は、本発明の半導体素子の別の等価回路であり、これはカスケードの原理を
明らかにする。
【００３８】 図６は、基本的セル構成と、カスケードの際のその電気接続を示す。
【００３９】 図７は、本発明のラテラル半導体素子の一部断面図である。
【００４０】 図１は、本発明の半導体素子２０の簡単な等価回路を示す。この半導体素子２
０はｎチャネルＭＯＳＦＥＴ Ｍを有し、このＭＯＳＦＥＴは並列に接続された
多数のＭＯＳセルから形成されている。これらのＭＯＳセルは半導体素子２０の
アクティブセルフィールドである。ドレイン端子Ｄとソース端子Ｓは半導体素子
２０の２つの負荷端子を形成する。負荷端子Ｄ、Ｓには高電圧が印加され、この
電圧は例えば数１００Ｖの領域とすることができる。さらに別のｎチャネルＭＯ
ＳＦＥＴ ＳＵが設けられており、このＭＯＳＦＥＴのドレイン端子はＭＯＳＦ
ＥＴ Ｍのドレイン端子Ｄと接続されている。寄生トランジスタＧＤのドレイン
端子も同様にＭＯＳＦＥＴ Ｍのドレイン端子Ｄと接続されている。そのゲート
端子は一方ではＭＯＳＦＥＴ ＳＵのゲート端子と、他方ではトランジスタＧＤ
のソース端子ＳＧＤと接続されている。ソース端子ＳＧＤの電位はＭＯＳＦＥＴ
ＭおよびＳＵのソース電位に対してフローティングしている。
【００４１】 実際にはコンデンサ２１がＭＯＳＦＥＴ Ｍのソース接点ＳとＭＯＳＦＥＴ
ＳＵのソース接点ＳＳＵとの間に接続されている。これは図１に破線で示されて
いる。２つのソース端子を容量結合することによって寄生トランジスタＧＤは、
ドレイン端子Ｄとソース端子Ｓとの間で所定の閾値電圧を上回る際にＭＯＳＦＥ
Ｔ ＳＵを導通切り替えすることができる。そしてこのＭＯＳＦＥＴ ＳＵは例
えば制御ＩＣを負荷端子に比較して低い電圧電位により制御することができる。
この制御ＩＣはＭＯＳＦＥＴのゲートＧと制御のために接続することができる。
半導体スイッチＳＵが導通制御される際の閾値電圧の高さは、技術的手段（打ち
込みドーズ、ゲート酸化物厚）により設定することができる。
【００４２】 図２は、本発明のバーティカル半導体素子の一部断面図である。半導体素子２
０は、第１の側Ｉと第２の側ＩＩ備える基板１を有する。この基板はこの実施例
ではｎ導電型である。第２の側ＩＩには同じ導電形式の高濃度でドーピングされ
た領域が配置されている。この領域はドレイン領域２である。ドレイン領域２に
は、基板１とは反対側に金属化部が被着されており、この金属化部はドレイン接
点３である。
【００４３】 基板１の第１の側Ｉには多数のＭＯＳセルＭが設けられており、ここでは多数
のうち２つのＭＯＳセルＭだけが代表として示されている。ここでＭＯＳセルＭ
は、基板１に設けられ、第１の側Ｉに達する第１のウェル４を有する。このウェ
ルは基板とは反対の導電形式であり、この実施例ではｐ導電型である。このｐウ
ェル４には、第１のソース領域５が設けられており、これはｎ導電型である。こ
のソース領域４は基板１の第１の側Ｉに達する。
【００４４】 基板１の第１の側Ｉには絶縁層８が設けられている。この絶縁層８は、ＭＯＳ
セルＭの第１のソース領域５の個所では貫通している。これにより第１のソース
領域５は第１のソース接点６と電気的に導通接続している。絶縁層８には第１の
ゲート７が設けられており、このゲートはｐウェル４を部分的に覆っており、同
様に（図示しない）金属ゲート接点と接続している。
【００４５】 ラテラル絶縁体８によりＭＯＳセルＭから分離されて、基板１には別のＭＯＳ
セルＳＵが設けられている。別のＭＯＳセル、いわゆるスタートアップセルＳＵ
はここではちょうどＭＯＳセルＭと同じように構成されている。このことは、基
板１にｐウェル４’が取り付けられ、このｐウェル４’にソース領域５’が取り
付けられていることを意味する。このソース領域５’は第１の側Ｉに達している
。ソース領域５’は第２のソース接点６’と電気的に接続されている。このソー
ス接点６’は絶縁層８を通って達している。第１と第２のソース接点６，６’は
相互に電気的接続を有しておらず、同じことが相応する（図示しない）ゲート接
点に対しても当てはまる。
【００４６】 絶縁層８には第２のゲート７’が配置されており、このゲートはｐウェル４’
を少なくとも部分的に覆う。ゲート７’はさらに部分的にソース領域１１を覆い
、このソース領域はｐウェル４’および基板１と共に寄生ｐｎｐトランジスタを
形成する。この寄生トランジスタはいわゆるゲートドライブセルＧＤとして示さ
れている。ゲートドライブセルＧＤはゲート７’と電気接続している。ゲート７
’での電気接続は例えば金属化接点１０を介して行われる。
【００４７】 半導体素子のドレイン接点３とソース接点６との間で閾値電圧を超えたときに
スタートアップセルＳＵがターンオンすることを確実にするため、ｐ領域１１は
次のように形成される。すなわち、そこに存在する電荷が、第２のゲート７’を
十分に高い電位にもたらすのに十分であるように形成される。従ってｐ領域１１
の下方には、同じ導電形式の別の領域１１’が設けられており、この領域はｐ領
域１１と良導電性に接続されている。図２には、ｐ領域１１，１１’の有利な構
成が示されている。ここでｐ領域１１’は第１の側Ｉから半導体素子の第２の側
ＩＩに対して直交して伸張する。絶縁破壊前ないしは破壊時の電流耐性を高め、
ＭＯＳセルＭの高いアバランシュ耐性を達成するために、ｐウェル４の下方には
同様に、第１の側Ｉに対して直交するように構成されたｐ領域１２が設けられて
いる。同じことは同様にスタートアップセルＳＵに対しても当てはまり、ここで
は第２のｐウェル４’の下方に隠され埋められたｐ領域１２’が設けられている
。
【００４８】 図では、埋められたｐ領域１１は（横断面で）２つのスタートアップセルＳＵ
により取り囲まれている。埋められたｐ領域１１を有するスタートアップセルＳ
Ｕを取り囲むことも考えられる。
【００４９】 さらに図２には、いわゆるサージ検知セルＳＤが示されている。このサージ検
知セルは基本的にゲートドライブセルＧＤと同じに構成されている。サージ検知
セルＳＤもまたそのｐ領域ＳＤの下方に埋められたｐ領域１３を有する。しかし
このｐ領域１３はＭＯＳセルＭのｐ領域１２に対して第２の側の方向委は比較的
に僅かしか形成されていない。このことにより、サージ検知セルＳＤがＭＯＳセ
ルＭに対して比較的に小さい絶縁破壊電圧を有するようになる。サージ検知セル
は、外部抵抗と接続すれば過電圧検知器として使用することができる。さらにス
タートアップセルと適切に接続すれば、半導体素子のアクティブ・ツェナー化が
可能である。サージ検知セルＳＤはさらにスタートアップセルＳＵに対してラテ
ラルに絶縁されている。
【００５０】 高濃度でドーピングされたｎ＋層２をｐ層により置換するならば、半導体素子
はＩＧＢＴとして構成され、この図面でＭＯＳＦＥＴは基本構造体を形成する。
【００５１】 図３は、本発明の半導体素子の別のセル形式で可能な構成の平面図である。こ
の実施例では、ゲートドライブセルＧＤがもっぱらスタートアップセルＳＵによ
って取り囲まれている。しかしもっぱらゲートドライブセルだけを有する複数の
スターアップセルを取り囲むことも考えられる。この構成もラテラル絶縁体によ
り取り囲まれており、この絶縁体もまたＭＯＳセルＭにより取り囲まれている。
ここで個々のセルのレイアウトは公知のように行うことができる。テープ状のレ
イアウトも可能である。この場合、セルは円形の横断面を有することができ、六
角面実装を取ることができ、または横断面が円形の場合にはほぼ正方形の面実装
を取るか、またはテープ状の横断面を有することができる。同じことがスタート
アップセルおよびゲートドライブセルの構成に対しても当てはまる。
【００５２】 図４は、図３に示された本発明の半導体素子に対する等価回路であり、これに
基づき物理的作用が良好に理解される。本発明の半導体素子２０はＭＯＳＦＥＴ
Ｍを有し、このＭＯＳＦＥＴは並列に接続された多数のＭＯＳセルからなる。
これらＭＯＳセルはアクティブセルフィールドを形成する。ドレイン側でＭＯＳ
ＦＥＴ Ｍは別のＭＯＳＦＥＴ ＳＵのドレイン端子と接続されている。ソース
側でＭＯＳＦＥＴ ＳＵは集積回路ＩＣを介してＭＯＳＦＥＴ ＭのゲートＧと
接続されている。ＭＯＳＦＥＴ ＳＵのソース端子を直接、ＭＯＳＦＥＴ Ｍの
ゲートと接続することも考えられる。Ｃ２によりキャパシタが示されており、こ
のキャパシタはＭＯＳＦＥＴ ＳＵのゲート・ソースキャパシタンスである。Ｍ
ＯＳＦＥＴ ＳＵのゲートとドレイン端子との間には別のキャパシタが接続され
ている。このキャパシタは、埋め込まれたｐ領域１１，１１’に存在する電荷（
空間電荷ゾーンキャパシタンス）を表す。キャパシタＣ１はさらにダイオードＤ
１を並列に接続する。ここでそのアノード端子はＭＯＳＦＥＴ ＳＵのゲートと
接続されており、カソード端子はドレイン端子Ｄと接続されている。ＭＯＳＦＥ
Ｔ ＳＵのゲートとソースとの間には、２つのツェナーダイオードが逆並列に接
続されている。これが意味するのは、ツェナーダイオードＺＤ１のアノード端子
がＭＯＳＦＥＴ ＳＵのゲートと接続されており、ツェナーダイオードＺＤ１，
ＺＤ２のカソード端子が相互に接続されており、ツェナーダイオードＺＤ２のア
ノード端子がＭＯＳＦＥＴ ＳＵのソースＳＳＵと接続されていることである。
キャパシタＣ１，ダイオードＤ１並びに２つのツェナーダイオードＺＤ１，ＺＤ
２はゲートドライブセルＧＤを形成する。ＭＯＳＦＥＴ ＳＵのゲートはさらに
、ゲートドライブセルＧＤの「ソース端子ＳＧＤ」である。図にはさらに破線で
外部電荷蓄積器２１が示されており、これはＭＯＳＦＥＴ ＳＵ，Ｍのソース端
子間に接続されている。
【００５３】 ダイオードＤ１は、埋め込まれたｐ領域１１，１１’と基板１との間の接合部
表す。逆並列に接続されたツェナーダイオードＺＤ１，ＺＤ２は埋め込まれたｐ
領域１１，基板１並びにスタートアップセルＳＵのｐウェル４’間で寄生トラン
ジスタを形成する。スタートアップセルと埋め込まれたｐ領域１１間の間隔は、
２つのツェナーダイオードＺＤ１，ＺＤ２が理想的には約８Ｖの阻止電圧を有す
るようにする。ＺＤ１，ＺＤ２の構成は理想的には同じである。ＭＯＳＦＥＴ
ＳＵの使用電圧は約４から５Ｖとする。ＭＯＳＦＥＴ Ｍの導通切り替えは、ド
レイン端子とソース端子との間に高い電圧を印加することにより行われ、これに
ついては次に説明する。ゲートドライブセルＧＤはＭＯＳＦＥＴ ＳＵに対する
制御電圧として使用される。これの意味するのは、ゲートドライブＧＤ自体には
電流が流れないことであり、高電圧がドレイン端子とソース端子との間に印加さ
れるときにだけ、ＭＯＳＦＥＴ ＳＵのゲートを充電するための電流が準備され
る。キャパシタＣ１は逆並列に接続されたツェナーダイオードＺＤ１，ＺＤ２と
共に分圧器を形成する。高電圧をドレイン端子Ｄとソース端子Ｓとの間に印加す
る際に、この分圧器の中簡タップの電位が上昇を開始する。キャパシタＣ１に蓄
積された電荷は埋め込まれた領域１１，１１’から準備されたものであり、この
電荷はＭＯＳＦＥＴ ＳＵのゲート・ソースキャパシタＣ２の充電を開始する。
このことによりＭＯＳＦＥＴ ＳＵはターンオンを開始し、電流がＭＯＳＦＥＴ
ＳＵのソース端子ＳＳＵへ流れる。外部キャパシタ２１によって、ソース端子
ＳＳＵの電位は上昇を開始する。次にツェナーダイオードＺＤ２は電圧制限機能
を引き継ぐ。すなわち、ＭＯＳＦＥＴ ＳＵのゲート端子とソース端子との間の
電圧は約８Ｖの値に維持される。この値は、ツェナーダイオードＺＤ１，ＺＤ２
の構成によって調整することができる。この恒久的電位差に基づいて、ＭＯＳＦ
ＥＴ ＳＵは導通に留まる。
【００５４】 キャパシタ２１は次のように構成される。すなわち、ソース端子ＳＳＵに印加
される電圧値が、集積回路ＩＣを制御することのできる高さに達するよう構成さ
れる。この電圧値は次の適切に、ＭＯＳＦＥＴ Ｍのゲートを制御し、これを導
通切り替えすることができる。
【００５５】 ＭＯＳＦＥＴ Ｍの遮断は、ＭＯＳＦＥＴ ＳＵが阻止状態になって初めて行
われる。このために、ソース端子ＳＳＵをＭＯＳＦＥＴ Ｍのソース端子Ｓと短
絡することが考えられる。またソース端子ＳＳＵをソース端子ＳＧＤと接続し、
これによりキャパシタＣ２を放電させることも考えられる。
【００５６】 ダイオードＤ１は同時にサージ検知セルＳＤを表す。ドーピングまたは埋め込
まれた領域１３’の深さを適切に構成することにより、ＭＯＳＦＥＴ Ｍのアク
ティブ・ツェナー化が可能になる。ツェナーダイオードとして作用するダイオー
ドＤ１の絶縁破壊電圧は次のように調整されなければならない。すなわち、この
電圧がＭＯＳＦＥＴ Ｍの絶縁破壊電圧よりも小さくなるように調整されなけれ
ばならない。ダイオードＤ１の絶縁破壊電圧を上回ると、このダイオードは充電
電流をＭＯＳＦＥＴ ＳＳＵのゲートに対して送出し、これを前記のように導通
制御する。そしてＭＯＳＦＥＴ Ｍを制御する。これによりＭＯＳＦＥＴ Ｍの
破壊が阻止される。
【００５７】 すでに導入部で述べたように、図示の構成素子を全て適切に構成すれば、ＭＯ
ＳＦＥＴ Ｍのゲートを直接、ＭＯＳＦＥＴ ＳＵのソース端子と接続すること
ができる。
【００５８】 図５は、図４の等価回路の拡張である。この図には、スタートアップセルのカ
スケードが示されている。例えばキャパシタＣ１により、１０個のスタートアッ
プセルＳＵのゲートが充電されるなら、ソース端子ＳＳＵに形成された電流によ
りゲートをそれぞれ別の１０個のスタートアップセルＳＳＵ’により制御するこ
とができる。従って全部で１００個のスタートアップセルＳＳＵ’が導通し、こ
れらが再びそれぞれ１０個の別のスタートアップセルＳＳＵ”を導通制御するこ
とができる。このようにして１０００個のスタートアップセルＳＳＵ”が使用さ
れ、これらは外部キャパシタ２１を充電することができる。この簡単なカスケー
ドにより大きなアクティブセルフィールド（ＭＯＳＦＥＴ Ｍ）を制御すること
もできる。前記の実施例では、１つのスタートアップセルＳＵは１０個の別のセ
ルを導通制御できることが前提である。カスケード段の数に相応して、１つのＭ
ＯＳＦＥＴ Ｍを導通に制御することのできる任意の電荷を形成することができ
る。
【００５９】 図６には、この種のカスケード化されたセルフィールドの平面図が示されてい
る。埋め込まれたｐ領域１１は隣接する２つのゲート６’と電気的に接続されて
いる。ゲート６’は隣接するスタートアップセルＳＵを制御し、このスタートア
ップセルはソース側で別のゲート６”と電気的に接続されている。このゲート６
”によって、別の１２個のスタートアップセルＳＵ’を制御することができ、こ
のスタートアップセルは例えば直接、ＭＯＳＦＥＴ Ｍのゲートと接続すること
ができる。
【００６０】 スタートアップセルがカスケードされている場合、各カスケードのゲート金属
化部を外部で接続できることに注意しなければならない。ＭＯＳＦＥＴ Ｍの遮
断を達成するためには、各個々のカスケード段を遮断して、スタートアップセル
のいずれにも電荷が留まらないようにしなければならない。
【００６１】 図７で、図示のセルは正方形のレイアウトを有する。もちろんセルが円形また
は六角形に構成されることも考えられる。
【００６２】 図７は、られたる構成された半導体素子の断面を示す。図７の左側には、公知
のように構成されたＭＯＳセルＭが示されている。バーティカル構成の半導体素
子と同じように、スタートアップセルＳ１には固有の第２のソース接点が設けら
れている。個の第２のソース接点６’はＭＯＳセルＭの第１のソース接点６に対
して電気的に絶縁されている。セルの相互絶縁はラテラル絶縁部９により行われ
る。ゲートドライブセルＧＤは、埋め込まれたｐ領域１１，基板１１，およびｐ
ウェル４’間の寄生トランジスタとして構成される。ここで第２のゲート７’を
充電するために必要な電荷は埋め込まれたｐ領域１１，１１’に存在する。埋め
込まれたｐ領域１１’はｐ領域１１からドレイン３の方向に基板１の第１の側Ｉ
に沿って伸張している。埋め込まれたｐ領域１１’はｐ領域１１に対して良導電
性に接触している。さらに自明だが、ｐ領域１１は第２のゲート７’と電気的に
接続されている。
【００６３】 この半導体素子により、ＭＯＳＦＥＴまたはＩＧＢＴの負荷端子における高い
負荷電圧から、制御ＩＣまたは半導体素子の制御電極を直接制御するのに適した
信号を形成することができる。
【図面の簡単な説明】
【図１】 図１は、本発明の半導体素子の簡単な等価回路図である。
【図２】 図２は、本発明のバーティカル半導体素子の一部断面図である。
【図３】 図３は、本発明のバーティカル半導体素子のセルの基本構成の平面図である。
【図４】 図４は、本発明の半導体素子の等価回路図であり、これに基づき物理的作用を
説明する。
【図５】 図５は、本発明の半導体素子の別の等価回路であり、これはカスケードの原理
を明らかにする。
【図６】 図６は、基本的セル構成と、カスケードの際のその電気接続を示す。
【図７】 図７は、本発明のラテラル半導体素子の一部断面図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６５７ Ｈ０１Ｌ 29/78 ６５７Ｆ Ｈ０２Ｍ 1/08 ３５１ Ｈ０２Ｍ 1/08 ３５１Ａ

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 第１の側（Ｉ）と第２の側（ＩＩ）を備える第１の導電形式
    の基板（１）を有し、 該基板は、第１の側（Ｉ）で絶縁層により覆われており、 第２の側（ＩＩ）に取り付けられ、比較的に強くドーピングされた第１の導電
    形式の層（２）に、金属化ドレイン接点（３）が取り付けられており、 基板（１）の第１の側には第１の搬送対す一致を形成するため多数のＭＯＳセ
    ル（Ｍ）があり、 該ＭＯＳセルはそれぞれ、 基板に取り付けられ、第１の側に達する第２の導電形式の第１のウェル（４）
    と、 該ウェル（４）に取り付けられ、第１の導電形式の第１のソース領域（５）と
    、 基板（１）とは反対側の絶縁層（８）にある第１のゲート（７）とを有し、 前記第１のソース領域（５）は、基板（１）の第１の側に達しており、かつ絶
    縁層を通って伸張する第１の金属化ソース接点（６）と接続されており、 前記第１のゲート（７）は、ウェル（４）を部分的に覆い、かつ金属化ゲート
    接点と接続されており、 同じ構造を有する多数のＭＯＳセル（Ｍ）を有し、 該ＭＯＳセルは、第２のウェル（４’）と、第２のソース領域（５’）と、第
    ２の半導体スイッチを形成するため、基板（１）の第１の側（Ｉ）に第２のゲー
    ト（７’）とを有し、 別のＭＯＳセル（ＳＵ）の第２のソース領域（５）は、第１のソース接点（６
    から電気的に絶縁された第２のソース接点と第１の側（Ｉ）で接続しており、 該第２のソース接点（６）は、絶縁層（８）を通って伸張しており、 基板に取り付けられ、第１の側に達する第２の導電形式の領域（１１）を有し
    、 該領域（１１）は、別のＭＯＳセル（ＳＵ）の第２の領域（７’）と電気的に
    接続しており、 該領域（１１）の電位は、ＭＯＳセル（Ｍ）および別のＭＯＳセル（ＳＵ）の
    第１および第２のソース領域（５，５’）の電位に対してフローティングされて
    いる、 ことを特徴とするバーティカル半導体素子。
  2. 【請求項２】 第２の導電形式の領域（１１，１１’）はもっぱら別のＭＯ
    Ｓセル（ＳＵ）によって取り囲まれており、ＭＯＳセル（Ｍ）を含む構造体（１
    １，１１’，ＳＵ）を形成する、請求項１記載のバーティカル半導体素子。
  3. 【請求項３】 別のＭＯＳセル(ＳＵ）の少なくとも１つがもっぱら第２の
    導電形式の領域（ＧＤ）によって取り込まれており、ＭＯＳセル（Ｍ）を含む構
    造体（１１，１１’，ＳＵ）を形成する、請求項１記載のバーティカル半導体素
    子。
  4. 【請求項４】 ターンオンする構造体（１１，１１’，ＳＵ）は、第１の半
    導体スイッチのＭＯＳセル（Ｍ）に隣接して配置されているか、またはＭＯＳセ
    ル（Ｍ）によって取り囲まれている、請求項２または３記載のバーティカル半導
    体素子。
  5. 【請求項５】 ＭＯＳセル（Ｍ）と、該ＭＯＳセル（Ｍ）を含む構造体（１
    １，１１’，ＳＵ）との間に、ラテラル絶縁体（９）が設けられている、請求項
    ２から４までのいずれか１項記載のバーティカル半導体素子。
  6. 【請求項６】 領域（１１，１１’）は第２の側（ＩＩ）の方向に、そこに
    存在する電荷が、別のＭＯＳセル（ＳＵ）と領域（ＧＤ）との間の空間電荷ゾー
    ンの広がりによって、別のＭＯＳセル（ＳＵ）のゲートを制御できるように構成
    されている、請求項１から５までのいずれか１項記載のバーティカル半導体素子
    。
  7. 【請求項７】 領域（１１’）は、第１の側（Ｉ）から第２の側（ＩＩ）へ
    直交するように伸張している、請求項６記載のバーティカル半導体素子。
  8. 【請求項８】 ＭＯＳセル（Ｍ）と別のＭＯＳセル（ＳＵ）のウェル（４，
    ４’）は、第１の側（Ｉ）から第２の側（ＩＩ）へ直交するように伸張している
    、請求項１から７までのいずれか１項記載のバーティカル半導体素子。
  9. 【請求項９】 領域（１１’）のいくつかの領域（１３）は、別のＭＯＳセ
    ル（ＳＵ）に対してラテラルに絶縁されており、 当該領域（１３）はＭＯＳセル（Ｍ）のウェルに対して比較的に僅かしか基板
    に伸張していない、請求項１から８までのいずれか１項記載のバーティカル半導
    体素子。
  10. 【請求項１０】 領域（１１）のいくつかの領域（１３）は、別のＭＯＳセ
    ル（ＳＵ）に対してラテラルに絶縁されており、 当該領域（１３）のドーピングは、絶縁破壊電圧がＭＯＳセル（Ｍ）の絶縁破
    壊電圧よりも小さいように選択されている、請求項１から８までのいずれか１項
    記載のバーティカル半導体素子。
  11. 【請求項１１】 第１の側（Ｉ）と第２の側（ＩＩ）を備える第１の導電形
    式の第１の基板（１）を有し、 該第１の基板は、第１の側（Ｉ）で絶縁層により覆われており、 第２の側（ＩＩ）に取り付けられた第２の導電形式の第２の基板を有し、 第１の側（Ｉ）に、第１の半導体スイッチを形成するための多数のＭＯＳセル
    （Ｍ）を有し、 該ＭＯＳセル（Ｍ）はそれぞれ、基板に取り付けられ、第１の側（Ｉ）に達す
    る第１のソース領域（５）と、基板に取り付けられ、第１の側に達するドレイン
    領域（２）と、第１の基板とは反対側の絶縁層に取り付けられた第１のゲート（
    ７）とを有し、 前記第１のソース領域（５）は、絶縁層（８）を貫通する第１のソース電極（
    ６）を介して接触接続されており、 前記ドレイン領域（２）は、絶縁層（８）を貫通するドレイン電極（３）を介
    して接触接続されており、 前記第１のゲート（７）は、第１のソース領域（５）を少なくとも部分的に覆
    っており、 さらに多数の別のＭＯＳセル（ＳＵ）を有し、 該別のＭＯＳセル（ＳＵ）はそれぞれ、基板に取り付けられ、第１の側に達す
    る第２のソース領域（５’）と、第２のソース領域を少なくとも部分的に覆う第
    ２のゲート（７’）とを備えており、 前記第２のソース領域は、絶縁層を貫通する第２のソース電極（６’）を介し
    て電気的に接触接続されており、 さらに基板に取り付けられ、第１の側に達する第２の導電形式の少なくとも１
    つの領域（１１，１１’）を有し、 該領域は電気的に第２のゲート（７’）と接続されており、 領域（１１，１１’）の電位は、第１および第２のソース領域（５，５’）の
    電位に対してフローティングされている、 ことを特徴とするラテラル半導体素子。
  12. 【請求項１２】 第１および／または第２のソース領域（５，５’）は、第
    ２の導電形式のウェルからなり、 該ウェルには、第１の側に達する、第１の導電形式の領域が取り付けられてお
    り、 当該領域はそれぞれソース電極（６，６’）と接続されている、請求項１１記
    載のラテラル半導体素子。
  13. 【請求項１３】 少なくとも領域（１１，１１’）はもっぱら第２のソース
    領域（５’）によって取り囲まれており、ＭＯＳセル（Ｍ）を包囲する構造体（
    １１，１１’，ＳＵ）を形成する、請求項１１記載のラテラル半導体素子。
  14. 【請求項１４】 少なくとも第２のソース領域（５’）はもっぱら領域（１
    １，１１’）により取り囲まれており、ＭＯＳセル（Ｍ）をターンオンする構造
    体（１１，１１’，ＳＵ）を形成する、請求項１１または１２記載のラテラル半
    導体素子。
  15. 【請求項１５】 ＭＯＳセルをターンオンする構造体（１１，１１’，ＳＵ
    ）はＭＯＳセル（Ｍ）に隣接して配置されているか、またはＭＯＳセルにより取
    り囲まれている、請求項１３または１４記載のラテラル半導体素子。
  16. 【請求項１６】 ＭＯＳセル（Ｍ）と、該ＭＯＳセル（Ｍ）をターンオンす
    る構造体との間にラテラル絶縁体（９）が設けられている、請求項１３〜１５ま
    でのいずれか１項記載のラテラル半導体素子。
  17. 【請求項１７】 領域（１１，１１’）とは別の領域が次のように接続され
    ている、すなわち、そこに存在する電荷が、第２のソース領域（５’）と領域（
    １１，１１’）との間の空間電荷ゾーンの広がりによって、第２のゲートを制御
    することができるように接続されている、請求項１１から１６までのいずれか１
    項記載のラテラル半導体素子。
  18. 【請求項１８】 別の領域はドレイン電極の方向に第１の基板で伸張してい
    る、請求項１７記載のラテラル半導体素子。
  19. 【請求項１９】 別の領域（１１’）は第１の側に沿って伸張している、請
    求項１８記載のラテラル半導体素子。
  20. 【請求項２０】 第１の導電形式はｎ導電型である、請求項１から１９まで
    のいずれか１項記載の半導体素子。
  21. 【請求項２１】 別のＭＯＳセル（ＳＵ）および／または領域（１１，１１
    ’）はカスケード接続されている、請求項１から２０までのいずれか１項記載の
    半導体素子。
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