JP4099315B2 - 半導体素子 - Google Patents

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Description

【０００１】
本発明は、負荷区間を形成する端子間に高電圧が印加される電圧制御半導体素子に関する。
【０００２】
電源電流供給部を製造する際のコストは基本的問題である。電源電流供給部の適切な選択は適用に依存しており、同様に使用すべき素子に依存する。とりわけスイッチング電源電流供給部がますます頻繁に使用されている。これはとりわけ、スイッチング電源部の多数の複雑な回路構成部をただ１つの集積半導体チップにまとめることができるからである。このことにより安価な製造が可能になる。この種の半導体チップはとりわけ電力スイッチング装置、並びにこの電力スイッチング装置に対する制御部を有する。ここで電力スイッチング装置の負荷端子は高い供給電圧に接続され、また電力スイッチング装置を制御するために信号レベルの格段に低い電圧が必要である。集積半導体チップは従って高電圧適用に対して構成された領域（電力スイッチング装置）と、低電圧レベルで十分な別の領域（制御部）を有する。従ってこの種の半導体チップは、高い供給電位が印加される端子と、制御素子に対して低い供給電位を提供する端子とを有する。この比較的に低い供給電位は例えば次のようにして形成される。すなわち高供給電位を、別の端子と高供給電位との間の抵抗を介して低減することによって形成される。しかしこの種の回路接続は恒久的な損失の原因となる。
【０００３】
従って電力スイッチング装置に印加される負荷電圧から、制御部に供給される信号を直接導出することができれば有利である。同時に電力スイッチング装置は導通状態ではできるだけ小さな導通抵抗を取るようにすべきである。
【０００４】
この種の電力スイッチング装置は例えばＵＳ５２８５３６９から公知である。ここには集積回路装置が記載されており、この回路装置は接続された電源供給部で使用される。ここで集積回路装置は電力スイッチング装置を有し、この電力スイッチング装置は相互に直列に接続された２つの半導体スイッチからなる。第１の半導体スイッチはＪＦＥＴであり、第２の半導体スイッチは高電圧ＭＯＳＦＥＴである。それらの負荷区間に直列に接続された２つの半導体スイッチの接続点から僅かな電圧を取り出すことができ、この電圧が制御装置の電圧制御器に供給される。このことにより集積回路装置に、高い供給電位を必要とする素子と、低い供給電位を必要とする素子とをまとめることができる。ここでは負荷電圧から導出された信号を低い供給電位を必要とする素子に供給することができる。ＪＦＥＴと高電圧ＭＯＳＦＥＴとからなる電力スイッチング装置の構造はＵＳ４８１１０７５またはＵＳ５３１３０８２に記載されている。
【０００５】
そこに記載された電力スイッチング装置（以下、半導体素子と称する）の欠点は、複雑な層シーケンスを作製するための非常に多数のマスクステップと、それらをそれぞれ異なってドーピングすることによる製造方法が面倒なことである。
【０００６】
本発明の課題は、高い負荷電圧から、半導体構成素子の制御または制御装置に直接使用することのできる信号を導出することができる半導体素子を提供することである。さらに半導体素子は簡単に製造できなければならない。
【０００７】
この課題は、請求項１および請求項５の構成によって解決される。
【０００８】
以下に基本構造並びに作用を説明する。半導体素子はとりわけＭＯＳＦＥＴまたはＩＧＢＴとして構成される。実際にはこの種の半導体素子は、並列に接続された多数のＭＯＳセルからなり、これらのＭＯＳセルは第１の導電形式の基板の第１の側に取り付けられている。ソース接点とドレイン接点との間には負荷電圧が印加される。ソース接点とドレイン接点との間の電流の高さは、ゲートに印加される電圧によって調整される。並列に接続されたＭＯＳセルは、半導体素子のいわゆるアクティブセルフィールドを形成し、第１のソース接点を有する。このセルフィールドは第１の半導体スイッチを形成する。
【０００９】
ソース接点とドレイン接点との間の負荷電圧から、格段に電圧の低い信号を導出することができるようにするため、本発明では半導体素子のアクティブセルフィールドでただ１つのＭＯＳセルの領域に固有の第２のソース接点が設けられる。このことの意味するものは、アクティブセルフィールドを形成するＭＯＳセルのソース領域と接続された金属ソース接点が分離されるということである。さらに別のＭＯＳセル（分離されたＭＯＳセル）ではゲート接点が、セルフィールドに向いた側のＭＯＳセルの第１のゲート接点から分離される。これらのセルは、そのドレインが第１の半導体スイッチのドレインと共通である第２の半導体スイッチを形成する。第２の半導体スイッチのセルを以下、「スタートアップ」セルと称する。スタートアップセルのゲートは、別の隣接するセルの同様に別個の金属「ソース領域」と良導電接続される。第２の導電形式のこれらソース領域は基板および少なくともスタートアップセル（これも同様に第２の導電形式である）のウェルと共に少なくとも寄生トランジスタを形成する。この寄生トランジスタを以下、「ゲートドライブセル」と称する。これらセルは、第１および第２の半導体スイッチと共通のドレイン端子を有する。
【００１０】
「ソース領域」の電位は、スタートアップセルのソース電位、および半導体素子のアクティブセルフィールドに所属するＭＯＳセルのソース電位に対してフローティングしている。スタートアップセルのソース電位が半導体素子のアクティブセルフィールドのＭＯＳセルのソース電位に対して容量的に結合されれば、この容量結合の結果、ドレイン・ソース電圧がアクティブセルフィールドで上昇すれば、スタートアップセルのソース領域と半導体素子のドレイン領域との間の電圧も上昇する。半導体素子のセル全体はアクティブセルフィールドのドレイン領域を分け合う。容量結合によって、スタートアップセルのソース領域を取り囲むウェルの周囲に空間電荷ゾーンが形成される。この空間電荷ゾーンは垂直方向にも水平方向にも広がっている。空間電荷ゾーンが隣接する「ソース領域」に達すると直ちに、これらが電位的に結合される。空間電荷ゾーンがゲートドライブセルの隣接ソース領域に達するときの電圧を、以下「パンチスルー電圧」と称する。ここでパンチスルー電圧は基板を表面でドーピングすることにより、またソース領域とスタートアップセルとの間の間隔によって調整することができる。理想的にはパンチスルー電圧は、スタートアップセルの使用電圧よりも格段に高いが、その最大仕様限界よりは下の値に調整される。ここで高電圧電力技術で通常の値は１２Ｖの選択することができる。この電圧は、アクティブセルフィールドのＭＯＳセルのドレイン・ソース電圧差が非常に大きい場合でも上回ることはできない。このことはとりわけ負荷回路においてｄＵ／ｄｔピークが非常に急速である場合に重要である。何故ならソース領域のこの電位によってスタートアップセルのゲート電圧が切り替えられるからである。ソース領域に発生する電圧がこのように自然に制限されることによって、スタートアップセルのゲート酸化物が完全に保護される。スタートアップセルからもたらすべき電圧は典型的には１０から１５Ｖの間である。この電圧は制御装置（例えば制御ＩＣ）の駆動のためにも、アクティブセルフィールドのＭＯＳセルの第１のゲートを制御するのにも十分である。
【００１１】
本発明の半導体素子はさらに、アクティブセルフィールドのソース接点とドレイン接点との間の負の供給電位がスタートアップセルまたはゲートドライブセル（すなわちソース領域）の破壊を引き起こすことがないという利点を有する。ここでは保護素子として、スタートアップセルの基板に対向するウェルないしソース領域との間に形成された「ボディ領域」が機能する。従ってスタートアップセルのゲートには、−１Ｖ以上の電位差がドレイン領域に対して発生することがない。これに対して、スタートアップセルの第２のゲートとスタートアップセルのソース電位との電位差は次の場合に大きな値をとることができる。すなわち、スタートアップセルの電圧が外部電荷メモリによってバッファされ、制限されない場合に大きな値をとることができる。従って本発明の半導体素子を使用する場合、外部電圧制限を例えばツェナーダイオードによって行うと有利である。しかし実際には使用制限が生じることはない。なぜならゲート酸化物は、２０Ｖまでの使用される標準電力技術では持続的に５０Ｖまでの短絡に耐えるからである。
【００１２】
本発明の有利な構成は従属請求項に記載されている。
【００１３】
種々のＭＯＳセルの構成が次の場合に有利に示されている。すなわち、ゲートドライブセル（ないしは第２の導電形式のソース領域）がもっぱらスタートアップセルだけによって包囲され、共にアクティブセルフィールドのＭＯＳセルをスイッチオンする構造体を形成する場合に有利である。
【００１４】
択一的に、少なくとも１つのスタートアップセルをもっぱらゲートドライブセル（ないしは第２の導電形式のソース領域）により取り囲むことも考えられる。これにより同様に、アクティブセルフィールドのＭＯＳセルをスイッチオンする構造体が形成される。
【００１５】
このアクティブセルフィールドをスイッチオンする構造体は有利には、アクティブセルフィールドのＭＯＳセルに隣接して配置されるか、またはアクティブセルフィールドのＭＯＳセルにより完全に包囲される。この手段によって、アクティブセルフィールドのドレイン接点とソース接点との間に印加される電圧から、格段に低い電圧を有する信号を形成することができ、この信号は半導体素子の第１のゲートまたは制御ＩＣの制御に使用することができる。
【００１６】
有利にはアクティブセルフィールドのＭＯＳセルと、このセルをスイッチオンする構造体との間に側方絶縁体を設け、寄生効果を回避する。
【００１７】
別の有利な構成では、ゲートドライブセルのソース領域が次のようにドレイン電極の方向に形成される。すなわちそこに存在する電荷が、スタートアップセルのＭＯＳセルとゲートドライブセルのソース領域との間の空間電荷ゾーンの広がりによって、スタートアップセルのゲートをどのような場合でも確実に制御することができるように形成される。ゲートドライブセルのソース領域は、半導体素子の負荷回路においてこのソース領域の構成によって設定された閾値電圧を上回るときに、ピンチスルー電圧に調整される。
【００１８】
スタートアップセルの第２のゲートを制御するためには最小の電力が必要である。なぜなら、ＭＯＳゲートは基板へのその容量結合の結果、最小のゲート電荷を必要とするからである。この最小の電荷は、空間電荷ゾーンがゲートドライブセルのソース領域から広がる際に収集されなければならない。同時にゲートドライブセルのソース領域の電位はスタートアップセルのソース電位に対して少なくともスタートアップセルの使用電圧の絶対値だけ高くなければならない。従ってゲートドライブセルのソース領域と接続された電荷担体リザーバを設けなければならない。
【００１９】
このことが意味するものは、ゲートドライブセルのソース領域を次のように構成しなければならないということである。すなわち、電界の形成によって電荷の効率的収集がゲートドライブセルによって可能になるように構成しなければならないと言うことである。従ってゲートドライブセルのソース領域は次のように構成される。すなわちゲートドライブセルが、空間電荷ゾーンがスタートアップセルのソース領域とドレイン領域との間で広がる際に完全に除去されるように構成される。基板に対向するこの領域に形成された局所的電界は次の高さでなければならない。すなわち、ゲートドライブセルのソース領域の電位がスタートアップセルの電位ないしはアクティブセルフィールドのＭＯＳセルの第２の導電形式のウェルの電位に対して正である場合でも、除去電荷がドライブセルのソース領域に流れ、これをさらに充電するような高さでなければならない。この種の領域、すなわち埋没された領域の構成は、いわゆる補償構成素子により公知である。この領域は有利には標準プロセスに対して補償構成素子の際に簡単に付加的マスクによって作成することができる。作製方法は例えば未公開のドイツ特許願１９８４００３２に記載されている。従ってバーティカルに構成された半導体素子では、ソース領域が有利には第１の基板の主面を基準にして直交してドレイン領域の方向に広げられる。
【００２０】
有利な構成では同様に、ＭＯＳセルの第２の導電形式のウェルとスタートアップセルとが半導体素子の主面を基準にして直交して、ドレイン電極の方向に形成されている。有利にはこのことにより、半導体素子のアクティブセルにおいて高いアバランシュ耐性と、絶縁破壊前ないしは絶縁破壊時に大きな電流負荷耐性が可能となる。
【００２１】
ラテラル構成の半導体素子では、ゲートドライブセルのソース領域が有利には基板の主面に対して平行にドレイン領域の方向に形成されている。ここでゲートドライブセルのソース領域は上側に沿って半導体素子の基板に延在する。
【００２２】
ゲートドライブセルのソース領域は次のように構成される。すなわちこの領域の電荷が、すべてのスタートアップセル（それらのゲートはゲートドライブセルのソース領域と接続されている）の切り替えるべきゲートを少なくともスタートアップセルの使用電圧まで充電するのに十分なように構成される。この構成とは、空間的構造とソース領域のドーピングの両方を意味するものと理解されたい。実際には寄生容量と漏れ電流が発生するので、例えばゲートドライブセルにより２つのスタートアップセルのゲートを充電できると有利である。ゲートドライブセルのソース領域の構成に応じて場合により、複数のゲートドライブセルをスタートアップセルの制御に使用しなければならない。
【００２３】
ソース領域で不所望にラッチされるのを回避するため、このソース領域を第１の導電形式の領域なしで作製すると有利である。これにより正孔電流が大きい場合でも、寄生バイポーラ構造体がソース領域でスイッチオンされることが阻止される。従って従来のＭＯＳセルの製造の際に通常である打ち込みは、有利にはゲートドライブセルの個所ではフォト技術に陰影を付ける。
【００２４】
スタートアップセルは、アクティブセルフィールドのドレイン・ソース電圧が高く印加された場合でも、恒久的に充電電流を送出するから、このスタートアップセルは短絡に対しても熱に対しても耐性を有し、安定でなければならない。短絡耐性を達成するためには有利には、チャネル接続打ち込みに部分的に陰影を付ける。この種の手段は例えば未公開のドイツ特許願１９８０８３４８に記載されている。
【００２５】
有利な構成では、ソール領域がスタートアップセルに対してラテラルに、いわゆる「サージ検知セル」の形成に対して分離される。サージ検知セルは次のように構成される。すなわち、このセルの絶縁破壊電圧がアクティブセルフィールドのＭＯＳセルの絶縁破壊電圧の値よりも低くなるよう構成される。従ってサージ検知セルのソース領域は、アクティブセルフィールドのＭＯＳセルの第２の導電形式のウェルに対して比較的僅かにしか基板に達しない。この領域には有利には接触接続のために抵抗が設けられている。これにより、簡単に過電圧を検知することができる。択一的にまたは付加的に、サージ検知セルのドーピングを次のように選択することができる。すなわち、その絶縁破壊電圧がアクティブセルフィールドのＭＯＳセルの絶縁破壊電圧よりも低い値を有するように選択することができる。このことは、ｐウェルの下のｐ領域１３’のドーピングを高めることにより行われる。半導体素子のドレイン・ソース電圧がサージ検知セルの絶縁破壊電圧を上回ると直ちに、このセルにはこのセルの電位を上昇させる電流が流れる。この電圧上昇は例えば抵抗によって検知することができ、適切な保護手段のトリガとして例えば制御ＩＣにより使用することができる。適切な金属化部を介してアクティブセルフィールドのＭＯＳセルのゲートを直接制御し、保護することも考えられる。絶縁破壊電圧の変化は簡単に次のようにして達成される。すなわち、サージ検知セルのソース領域が、アクティブセルフィールドのＭＯＳセルの第２の導電形式のウェルに対して比較的僅かにしか基板に達しないようにして達成される。このようにすると、補償素子から公知の製造プロセスを有利に使用ないしは変形することができる。
【００２６】
従ってサージ検知セルの利点は、簡単にアクティブ・ツェナー化を実現できることであり、このツェナー化は完全に外部の回路手段から独立している。サージ検知セルの電位上昇は直接的に次のことに使用することができる。すなわち、複数のスタートアップセルを介してアクティブセルフィールドのＭＯＳセルの第１のゲートをターンオンさせるのに使用することができる。このことにより、半導体素子のドレイン・ソース電圧が低下し、相応にサージ検知セルの電位も低下する。その結果、安定した状況が調整される。この状況では、０個の異なる第１のゲート電圧の１つが存在し、ドレイン・ソース電圧はサージ検知セルの絶縁破壊電圧よりも高く、しかしメイントランジスタの絶縁破壊電圧よりも低く調整される。従って半導体素子は保護され、アバランシュに移行することはない。
【００２７】
外部抵抗と接続する場合には、サージ検知セルの絶縁破壊電圧を上回る場合だけ第１のゲートがターンオンされる。しかし閾値電圧をサージ検知／スタートアップセルフィールドのパンチスルー電圧の領域で上回ると、半導体素子の第１のゲートはスイッチオフされたままである。サージ検知セルを保護するためには、外部抵抗を次のように選定しなければならない。すなわち、サージ検知セルの最大電流耐性能力においてドレイン電位がメイントランジスタの絶縁破壊電圧を上回るように選定しなければならない。従って図面で見ると、アクティブセルフィールドのほぼ矩形の絶縁破壊特性曲線が抵抗直線によって切断される。有利にはサージ検知セルはラテラルに、サージ検知セルのソース領域の電圧上昇が基板に対するボディダイオードのスイッチオンにも、ソース電位にある隣接セルに対する絶縁破壊にも至らないように分離される。適切な縁部構造は例えば未公開のドイツ特許願１９７４８５２４に記載されている。
【００２８】
スタートアップセルおよび寄生ゲートドライブセルからなる自己ターンオン構造体の構成は有利には、複数のゲートドライブセルないしスタートアップセルの段をカスケードすることによって容易になる。従って例えば複数のゲートドライブセル１０によりスタートアップセルをターンオンすることができる。このときゲートドライブセルの充電電流は別の１０００のスタートアップセルをターンオンするのに使用される。このセルの電流は次に、面積の大きなアクティブセルフィールドを迅速にターンオンするのに使用することができる。
【００２９】
ドレイン・ソース電圧がスタートアップセルの外部でバッファされたソース電位を下回る場合には、スタートアップセルの充電電流は消失する。このことにより例えば電圧ゼロ点識別または状態信号が実現される。
【００３０】
スタートアップセルを新たにターンオンするには、隠れた電荷をゲート度ラブセルのソース領域でリフレッシュしなければならない。ゲートドライブセルのソース領域の電位はフローティングしているから、このことは正孔をソース領域自体から拡散することによっては達成されない。なぜなら外部から電流を搬送できないからである。しかし必要な電荷は正孔をスタートアップセルのソース領域から注入することによって形成できる。このためにソース領域をスタートアップセルのおいて小さなコンデンサと接続しなければならない。その結果、スタートアップセルの第２の導電形式のウェルが正の電圧に保持される。スタートアップセルのドレイン・ソース電圧がこの電位を下回ると直ちに、ボディダイオードが正孔を注入する。このようにして未だ存在する空間電荷ゾーンがゲートドライブセルの下方で非常に迅速に崩壊される。なぜなら、欠乏しているソース領域が基板に対して阻止方向に極性付けられ、これにより注入された正孔に対して近傍では負の電位となるからである。ゲートドライブセルのソース領域はしたがって正孔が注入され、従って、反復されるターンオンサイクルが再び使用される。
【００３１】
本発明の半導体素子はｎチャネルトランジスタに対してもｐチャネルトランジスタに対しても使用することができる。半導体素子がＩＧＢＴとして構成されれば、リセット構造体は必要ない。なぜなら、正孔を裏面エミッタを介して注入できるからである。しかし電荷担体での注入が強力である場合、ゲートドライブセルの電位がスタートアップセルの電位を大きく上回ることがあり、これによりゲート酸化物が破壊される危険がある。この危険性は、電圧をスタートアップセルとゲートドライブセルのソース領域との間で制限することによって減少される。
【００３２】
本発明を以下、図面に基づき詳細に説明する。
【００３３】
図１は、本発明の半導体素子の簡単な等価回路図である。
【００３４】
図２は、本発明のバーティカル半導体素子の一部断面図である。
【００３５】
図３は、本発明のバーティカル半導体素子のセルの基本構成の平面図である。
【００３６】
図４は、本発明の半導体素子の等価回路図であり、これに基づき物理的作用を説明する。
【００３７】
図５は、本発明の半導体素子の別の等価回路であり、これはカスケードの原理を明らかにする。
【００３８】
図６は、基本的セル構成と、カスケードの際のその電気接続を示す。
【００３９】
図７は、本発明のラテラル半導体素子の一部断面図である。
【００４０】
図１は、本発明の半導体素子２０の簡単な等価回路を示す。この半導体素子２０はｎチャネルＭＯＳＦＥＴ Ｍを有し、このＭＯＳＦＥＴは並列に接続された多数のＭＯＳセルから形成されている。これらのＭＯＳセルは半導体素子２０のアクティブセルフィールドである。ドレイン端子Ｄとソース端子Ｓは半導体素子２０の２つの負荷端子を形成する。負荷端子Ｄ、Ｓには高電圧が印加され、この電圧は例えば数１００Ｖの領域とすることができる。さらに別のｎチャネルＭＯＳＦＥＴ ＳＵが設けられており、このＭＯＳＦＥＴのドレイン端子はＭＯＳＦＥＴ Ｍのドレイン端子Ｄと接続されている。寄生トランジスタＧＤのドレイン端子も同様にＭＯＳＦＥＴ Ｍのドレイン端子Ｄと接続されている。そのゲート端子は一方ではＭＯＳＦＥＴ ＳＵのゲート端子と、他方ではトランジスタＧＤのソース端子ＳＧＤと接続されている。ソース端子ＳＧＤの電位はＭＯＳＦＥＴ ＭおよびＳＵのソース電位に対してフローティングしている。
【００４１】
実際にはコンデンサ２１がＭＯＳＦＥＴ Ｍのソース接点ＳとＭＯＳＦＥＴ ＳＵのソース接点ＳＳＵとの間に接続されている。これは図１に破線で示されている。２つのソース端子を容量結合することによって寄生トランジスタＧＤは、ドレイン端子Ｄとソース端子Ｓとの間で所定の閾値電圧を上回る際にＭＯＳＦＥＴ ＳＵを導通切り替えすることができる。そしてこのＭＯＳＦＥＴ ＳＵは例えば制御ＩＣを負荷端子に比較して低い電圧電位により制御することができる。この制御ＩＣはＭＯＳＦＥＴのゲートＧと制御のために接続することができる。半導体スイッチＳＵが導通制御される際の閾値電圧の高さは、技術的手段（打ち込みドーズ、ゲート酸化物厚）により設定することができる。
【００４２】
図２は、本発明のバーティカル半導体素子の一部断面図である。半導体素子２０は、第１の側Ｉと第２の側ＩＩ備える基板１を有する。この基板はこの実施例ではｎ導電型である。第２の側ＩＩには同じ導電形式の高濃度でドーピングされた領域が配置されている。この領域はドレイン領域２である。ドレイン領域２には、基板１とは反対側に金属化部が被着されており、この金属化部はドレイン接点３である。
【００４３】
基板１の第１の側Ｉには多数のＭＯＳセルＭが設けられており、ここでは多数のうち２つのＭＯＳセルＭだけが代表として示されている。ここでＭＯＳセルＭは、基板１に設けられ、第１の側Ｉに達する第１のウェル４を有する。このウェルは基板とは反対の導電形式であり、この実施例ではｐ導電型である。このｐウェル４には、第１のソース領域５が設けられており、これはｎ導電型である。このソース領域４は基板１の第１の側Ｉに達する。
【００４４】
基板１の第１の側Ｉには絶縁層８が設けられている。この絶縁層８は、ＭＯＳセルＭの第１のソース領域５の個所では貫通している。これにより第１のソース領域５は第１のソース接点６と電気的に導通接続している。絶縁層８には第１のゲート７が設けられており、このゲートはｐウェル４を部分的に覆っており、同様に（図示しない）金属ゲート接点と接続している。
【００４５】
ラテラル絶縁体８によりＭＯＳセルＭから分離されて、基板１には別のＭＯＳセルＳＵが設けられている。別のＭＯＳセル、いわゆるスタートアップセルＳＵはここではちょうどＭＯＳセルＭと同じように構成されている。このことは、基板１にｐウェル４’が取り付けられ、このｐウェル４’にソース領域５’が取り付けられていることを意味する。このソース領域５’は第１の側Ｉに達している。ソース領域５’は第２のソース接点６’と電気的に接続されている。このソース接点６’は絶縁層８を通って達している。第１と第２のソース接点６，６’は相互に電気的接続を有しておらず、同じことが相応する（図示しない）ゲート接点に対しても当てはまる。
【００４６】
絶縁層８には第２のゲート７’が配置されており、このゲートはｐウェル４’を少なくとも部分的に覆う。ゲート７’はさらに部分的にソース領域１１を覆い、このソース領域はｐウェル４’および基板１と共に寄生ｐｎｐトランジスタを形成する。この寄生トランジスタはいわゆるゲートドライブセルＧＤとして示されている。ゲートドライブセルＧＤはゲート７’と電気接続している。ゲート７’での電気接続は例えば金属化接点１０を介して行われる。
【００４７】
半導体素子のドレイン接点３とソース接点６との間で閾値電圧を超えたときにスタートアップセルＳＵがターンオンすることを確実にするため、ｐ領域１１は次のように形成される。すなわち、そこに存在する電荷が、第２のゲート７’を十分に高い電位にもたらすのに十分であるように形成される。従ってｐ領域１１の下方には、同じ導電形式の別の領域１１’が設けられており、この領域はｐ領域１１と良導電性に接続されている。図２には、ｐ領域１１，１１’の有利な構成が示されている。ここでｐ領域１１’は第１の側Ｉから半導体素子の第２の側ＩＩに対して直交して伸張する。絶縁破壊前ないしは破壊時の電流耐性を高め、ＭＯＳセルＭの高いアバランシュ耐性を達成するために、ｐウェル４の下方には同様に、第１の側Ｉに対して直交するように構成されたｐ領域１２が設けられている。同じことは同様にスタートアップセルＳＵに対しても当てはまり、ここでは第２のｐウェル４’の下方に隠され埋められたｐ領域１２’が設けられている。
【００４８】
図では、埋められたｐ領域１１は（横断面で）２つのスタートアップセルＳＵにより取り囲まれている。埋められたｐ領域１１を有するスタートアップセルＳＵを取り囲むことも考えられる。
【００４９】
さらに図２には、いわゆるサージ検知セルＳＤが示されている。このサージ検知セルは基本的にゲートドライブセルＧＤと同じに構成されている。サージ検知セルＳＤもまたそのｐ領域ＳＤの下方に埋められたｐ領域１３を有する。しかしこのｐ領域１３はＭＯＳセルＭのｐ領域１２に対して第２の側の方向には比較的に僅かしか形成されていない。このことにより、サージ検知セルＳＤがＭＯＳセルＭに対して比較的に小さい絶縁破壊電圧を有するようになる。サージ検知セルは、外部抵抗と接続すれば過電圧検知器として使用することができる。さらにスタートアップセルと適切に接続すれば、半導体素子のアクティブ・ツェナー化が可能である。サージ検知セルＳＤはさらにスタートアップセルＳＵに対してラテラルに絶縁されている。
【００５０】
高濃度でドーピングされたｎ＋層２をｐ層により置換するならば、半導体素子はＩＧＢＴとして構成され、この図面でＭＯＳＦＥＴは基本構造体を形成する。
【００５１】
図３は、本発明の半導体素子の別のセル形式で可能な構成の平面図である。この実施例では、ゲートドライブセルＧＤがスタートアップセルＳＵだけによって取り囲まれている。しかしゲートドライブセルだけを有する複数のスターアップセルを取り囲むことも考えられる。この構成もラテラル絶縁体により取り囲まれており、この絶縁体もまたＭＯＳセルＭにより取り囲まれている。ここで個々のセルのレイアウトは公知のように行うことができる。テープ状のレイアウトも可能である。この場合、セルは円形の横断面を有することができ、六角面実装を取ることができ、または横断面が円形の場合にはほぼ正方形の面実装を取るか、またはテープ状の横断面を有することができる。同じことがスタートアップセルおよびゲートドライブセルの構成に対しても当てはまる。
【００５２】
図４は、図３に示された本発明の半導体素子に対する等価回路であり、これに基づき物理的作用が良好に理解される。本発明の半導体素子２０はＭＯＳＦＥＴ Ｍを有し、このＭＯＳＦＥＴは並列に接続された多数のＭＯＳセルからなる。これらＭＯＳセルはアクティブセルフィールドを形成する。ドレイン側でＭＯＳＦＥＴ Ｍは別のＭＯＳＦＥＴ ＳＵのドレイン端子と接続されている。ソース側でＭＯＳＦＥＴ ＳＵは集積回路ＩＣを介してＭＯＳＦＥＴ ＭのゲートＧと接続されている。ＭＯＳＦＥＴ ＳＵのソース端子を直接、ＭＯＳＦＥＴ Ｍのゲートと接続することも考えられる。Ｃ２によりキャパシタが示されており、このキャパシタはＭＯＳＦＥＴ ＳＵのゲート・ソースキャパシタンスである。ＭＯＳＦＥＴ ＳＵのゲートとドレイン端子との間には別のキャパシタが接続されている。このキャパシタは、埋め込まれたｐ領域１１，１１’に存在する電荷（空間電荷ゾーンキャパシタンス）を表す。キャパシタＣ１はさらにダイオードＤ１を並列に接続する。ここでそのアノード端子はＭＯＳＦＥＴ ＳＵのゲートと接続されており、カソード端子はドレイン端子Ｄと接続されている。ＭＯＳＦＥＴ ＳＵのゲートとソースとの間には、２つのツェナーダイオードが逆並列に接続されている。これが意味するのは、ツェナーダイオードＺＤ１のアノード端子がＭＯＳＦＥＴ ＳＵのゲートと接続されており、ツェナーダイオードＺＤ１，ＺＤ２のカソード端子が相互に接続されており、ツェナーダイオードＺＤ２のアノード端子がＭＯＳＦＥＴ ＳＵのソースＳＳＵと接続されていることである。キャパシタＣ１，ダイオードＤ１並びに２つのツェナーダイオードＺＤ１，ＺＤ２はゲートドライブセルＧＤを形成する。ＭＯＳＦＥＴ ＳＵのゲートはさらに、ゲートドライブセルＧＤの「ソース端子ＳＧＤ」である。図にはさらに破線で外部電荷蓄積器２１が示されており、これはＭＯＳＦＥＴ ＳＵ，Ｍのソース端子間に接続されている。
【００５３】
ダイオードＤ１は、埋め込まれたｐ領域１１，１１’と基板１との間の接合部表す。逆並列に接続されたツェナーダイオードＺＤ１，ＺＤ２は埋め込まれたｐ領域１１，基板１並びにスタートアップセルＳＵのｐウェル４’間で寄生トランジスタを形成する。スタートアップセルと埋め込まれたｐ領域１１間の間隔は、２つのツェナーダイオードＺＤ１，ＺＤ２が理想的には約８Ｖの阻止電圧を有するようにする。ＺＤ１，ＺＤ２の構成は理想的には同じである。ＭＯＳＦＥＴ ＳＵの使用電圧は約４から５Ｖとする。ＭＯＳＦＥＴ Ｍの導通切り替えは、ドレイン端子とソース端子との間に高い電圧を印加することにより行われ、これについては次に説明する。ゲートドライブセルＧＤはＭＯＳＦＥＴ ＳＵに対する制御電圧として使用される。これの意味するのは、ゲートドライブＧＤ自体には電流が流れないことであり、高電圧がドレイン端子とソース端子との間に印加されるときにだけ、ＭＯＳＦＥＴ ＳＵのゲートを充電するための電流が準備される。キャパシタＣ１は逆並列に接続されたツェナーダイオードＺＤ１，ＺＤ２と共に分圧器を形成する。高電圧をドレイン端子Ｄとソース端子Ｓとの間に印加する際に、この分圧器の中簡タップの電位が上昇を開始する。キャパシタＣ１に蓄積された電荷は埋め込まれた領域１１，１１’から準備されたものであり、この電荷はＭＯＳＦＥＴ ＳＵのゲート・ソースキャパシタＣ２の充電を開始する。このことによりＭＯＳＦＥＴ ＳＵはターンオンを開始し、電流がＭＯＳＦＥＴ ＳＵのソース端子ＳＳＵへ流れる。外部キャパシタ２１によって、ソース端子ＳＳＵの電位は上昇を開始する。次にツェナーダイオードＺＤ２は電圧制限機能を引き継ぐ。すなわち、ＭＯＳＦＥＴ ＳＵのゲート端子とソース端子との間の電圧は約８Ｖの値に維持される。この値は、ツェナーダイオードＺＤ１，ＺＤ２の構成によって調整することができる。この恒久的電位差に基づいて、ＭＯＳＦＥＴ ＳＵは導通に留まる。
【００５４】
キャパシタ２１は次のように構成される。すなわち、ソース端子ＳＳＵに印加される電圧値が、集積回路ＩＣを制御することのできる高さに達するよう構成される。この電圧値は次の適切に、ＭＯＳＦＥＴ Ｍのゲートを制御し、これを導通切り替えすることができる。
【００５５】
ＭＯＳＦＥＴ Ｍの遮断は、ＭＯＳＦＥＴ ＳＵが阻止状態になって初めて行われる。このために、ソース端子ＳＳＵをＭＯＳＦＥＴ Ｍのソース端子Ｓと短絡することが考えられる。またソース端子ＳＳＵをソース端子ＳＧＤと接続し、これによりキャパシタＣ２を放電させることも考えられる。
【００５６】
ダイオードＤ１は同時にサージ検知セルＳＤを表す。ドーピングまたは埋め込まれた領域１３’の深さを適切に構成することにより、ＭＯＳＦＥＴ Ｍのアクティブ・ツェナー化が可能になる。ツェナーダイオードとして作用するダイオードＤ１の絶縁破壊電圧は次のように調整されなければならない。すなわち、この電圧がＭＯＳＦＥＴ Ｍの絶縁破壊電圧よりも小さくなるように調整されなければならない。ダイオードＤ１の絶縁破壊電圧を上回ると、このダイオードは充電電流をＭＯＳＦＥＴ ＳＳＵのゲートに対して送出し、これを前記のように導通制御する。そしてＭＯＳＦＥＴ Ｍを制御する。これによりＭＯＳＦＥＴ Ｍの破壊が阻止される。
【００５７】
すでに導入部で述べたように、図示の構成素子を全て適切に構成すれば、ＭＯＳＦＥＴ Ｍのゲートを直接、ＭＯＳＦＥＴ ＳＵのソース端子と接続することができる。
【００５８】
図５は、図４の等価回路の拡張である。この図には、スタートアップセルのカスケードが示されている。例えばキャパシタＣ１により、１０個のスタートアップセルＳＵのゲートが充電されるなら、ソース端子ＳＳＵに形成された電流によりゲートをそれぞれ別の１０個のスタートアップセルＳＳＵ’により制御することができる。従って全部で１００個のスタートアップセルＳＳＵ’が導通し、これらが再びそれぞれ１０個の別のスタートアップセルＳＳＵ"を導通制御することができる。このようにして１０００個のスタートアップセルＳＳＵ"が使用され、これらは外部キャパシタ２１を充電することができる。この簡単なカスケードにより大きなアクティブセルフィールド（ＭＯＳＦＥＴ Ｍ）を制御することもできる。前記の実施例では、１つのスタートアップセルＳＵは１０個の別のセルを導通制御できることが前提である。カスケード段の数に相応して、１つのＭＯＳＦＥＴ Ｍを導通に制御することのできる任意の電荷を形成することができる。
【００５９】
図６には、この種のカスケード化されたセルフィールドの平面図が示されている。埋め込まれたｐ領域１１は隣接する２つのゲート６’と電気的に接続されている。ゲート６’は隣接するスタートアップセルＳＵを制御し、このスタートアップセルはソース側で別のゲート６"と電気的に接続されている。このゲート６"によって、別の１２個のスタートアップセルＳＵ’を制御することができ、このスタートアップセルは例えば直接、ＭＯＳＦＥＴ Ｍのゲートと接続することができる。
【００６０】
スタートアップセルがカスケードされている場合、各カスケードのゲート金属化部を外部で接続できることに注意しなければならない。ＭＯＳＦＥＴ Ｍの遮断を達成するためには、各個々のカスケード段を遮断して、スタートアップセルのいずれにも電荷が留まらないようにしなければならない。
【００６１】
図７で、図示のセルは正方形のレイアウトを有する。もちろんセルが円形または六角形に構成されることも考えられる。
【００６２】
図７は、ラテラル構成された半導体素子の断面を示す。図７の左側には、公知のように構成されたＭＯＳセルＭが示されている。バーティカル構成の半導体素子と同じように、スタートアップセルＳ１には固有の第２のソース接点が設けられている。この第２のソース接点６’はＭＯＳセルＭの第１のソース接点６に対して電気的に絶縁されている。セルの相互絶縁はラテラル絶縁部９により行われる。ゲートドライブセルＧＤは、埋め込まれたｐ領域１１，基板１１，およびｐウェル４’間の寄生トランジスタとして構成される。ここで第２のゲート７’を充電するために必要な電荷は埋め込まれたｐ領域１１，１１’に存在する。埋め込まれたｐ領域１１’はｐ領域１１からドレイン３の方向に基板１の第１の側Ｉに沿って伸張している。埋め込まれたｐ領域１１’はｐ領域１１に対して良導電性に接触している。さらに自明だが、ｐ領域１１は第２のゲート７’と電気的に接続されている。
【００６３】
この半導体素子により、ＭＯＳＦＥＴまたはＩＧＢＴの負荷端子における高い負荷電圧から、制御ＩＣまたは半導体素子の制御電極を直接制御するのに適した信号を形成することができる。
【図面の簡単な説明】
【図１】 図１は、本発明の半導体素子の簡単な等価回路図である。
【図２】 図２は、本発明のバーティカル半導体素子の一部断面図である。
【図３】 図３は、本発明のバーティカル半導体素子のセルの基本構成の平面図である。
【図４】 図４は、本発明の半導体素子の等価回路図であり、これに基づき物理的作用を説明する。
【図５】 図５は、本発明の半導体素子の別の等価回路であり、これはカスケードの原理を明らかにする。
【図６】 図６は、基本的セル構成と、カスケードの際のその電気接続を示す。
【図７】 図７は、本発明のラテラル半導体素子の一部断面図である。

Claims (13)

  1. 第１の側（Ｉ）と第２の側（ＩＩ）を備える第１の導電形式の基板（１）を有し、
    該基板は、前記第１の側（Ｉ）で絶縁層（８）により覆われており、
    前記第２の側（ＩＩ）に取り付けられ、前記基板よりも強くドーピングされた第１の導電形式の層（２）に、金属化ドレイン接点（３）が取り付けられており、
    前記基板（１）の前記第１の側（Ｉ）には第１の半導体スイッチを形成するため多数の第１ＭＯＳセル（Ｍ）があり、
    当該多数の第１ＭＯＳセルのそれぞれ１つは、
    前記基板（１）に取り付けられており、前記第１の側（Ｉ）に達する第２の導電形式の第１のウェル（４）と、
    該第１のウェル（４）に取り付けられており、第１の導電形式である第１のソース領域（５）と、
    前記絶縁層（８）の、前記基板（１）に向いていない側に配置された第１のゲート（７）と、
    を有し、
    前記第１のソース領域（５）は、前記基板（１）の前記第１の側（Ｉ）に達しており、かつ前記絶縁層（８）を通って伸張する第１の金属化ソース接点（６）と接続されており、
    前記第１のゲート（７）は、前記第１のウェル（４）を部分的に覆い、かつ前記第１の金属化ゲート接点（６）と接続されており、
    前記多数の第１ＭＯＳセル（Ｍ）と同じ構造を有する多数の第２ＭＯＳセル（ＳＵ）を有し、
    該多数の第２ＭＯＳセルのそれぞれは、第２のウェル（４’）と、第２のソース領域（５’）と、第２の半導体スイッチを形成するため、前記基板（１）の前記第１の側（Ｉ）に第２のゲート（７’）とを有し、
    前記第２ＭＯＳセル（ＳＵ）の前記第２のソース領域（５’）は、前記第１の金属化ソース接点（６）から電気的に絶縁された第２のソース接点（６’）と前記第１の側（Ｉ）で接続しており、
    該第２のソース接点（６’）は、前記絶縁層（８）を通って伸張しており、
    前記基板に取り付けられ、前記第１の側（Ｉ）に達する第２の導電形式のエリア（１１、１１’）を少なくとも１つ有し、
    該エリア（１１、１１’）は、前記第２ＭＯＳセル（ＳＵ）の前記第２のゲート（７’）と電気的に接続しており、
    前記エリア（１１、１１’）の電位は、前記第１ＭＯＳセル（Ｍ）の前記第１のソース領域（５）および前記第２ＭＯＳセル（ＳＵ）の前記第２のソース領域（５’）の電位に対してフローティングされており、
    第２の導電形式の前記エリア（１１、１１’）は前記第２ＭＯＳセル（ＳＵ）によって取り囲まれており、これらは前記第１ＭＯＳセル（Ｍ）をターンオンする構造体（１１，１１’、ＳＵ）を形成し、
    前記ターンオンする構造体（１１，１１’、ＳＵ）は前記第２の側（ＩＩ）の方向に形成され、電荷を保持し、
    空間電荷ゾーンが前記第２ＭＯＳセル（ＳＵ）と前記ターンオンするエリア（１１，１１’）との間に規定され、
    電荷は、前記空間電荷ゾーンを伝播し、かつ前記第２ＭＯＳセル（ＳＵ）のゲートを制御する、
    ことを特徴とするバーティカル半導体素子。
  2. 前記ターンオンする構造体（１１，１１’、ＳＵ）は、前記第１の半導体スイッチの前記第１ＭＯＳセル（Ｍ）に隣接して配置されている、請求項１記載のバーティカル半導体素子。
  3. 前記ターンオンする構造体（１１，１１’、ＳＵ）は、前記第１ＭＯＳセル（Ｍ）によって取り囲まれている、請求項１記載のバーティカル半導体素子。
  4. 前記第１ＭＯＳセル（Ｍ）と、該第１ＭＯＳセル（Ｍ）をターンオンする前記構造体（１１，１１’，ＳＵ）との間に、ラテラル絶縁体（９）が設けられている、請求項１項記載のバーティカル半導体素子。
  5. 第１の側（Ｉ）と第２の側（ＩＩ）を備える第１の導電形式の基板（１）を有し、
    該基板は、前記第１の側（Ｉ）で絶縁層（８）により覆われており、
    前記第２の側（ＩＩ）に取り付けられ、前記基板よりも強くドーピングされた第１の導電形式の層（２）に、金属化ドレイン接点（３）が取り付けられており、
    前記基板（１）の前記第１の側（Ｉ）には第１の半導体スイッチを形成するため多数の第１ＭＯＳセル（Ｍ）があり、
    当該多数の第１ＭＯＳセルのそれぞれ１つは、
    前記基板（１）に取り付けられており、前記第１の側（Ｉ）に達する第２の導電形式の第１のウェル（４）と、
    該第１のウェル（４）に取り付けられており、第１の導電形式である第１のソース領域（５）と、
    前記絶縁層（８）の、前記基板（１）に向いていない側に配置された第１のゲート（７）と、
    を有し、
    前記第１のソース領域（５）は、前記基板（１）の前記第１の側（Ｉ）に達しており、かつ前記絶縁層（８）を通って伸張する第１の金属化ソース接点（６）と接続されており、
    前記第１のゲート（７）は、前記第１のウェル（４）を部分的に覆い、かつ前記第１の金属化ゲート接点（６）と接続されており、
    前記多数の第１ＭＯＳセル（Ｍ）と同じ構造を有する多数の第２ＭＯＳセル（ＳＵ）を有し、
    該多数の第２ＭＯＳセルのそれぞれは、第２のウェル（４’）と、第２のソース領域（５’）と、第２の半導体スイッチを形成するため、前記基板（１）の前記第１の側（Ｉ）に第２のゲート（７’）とを有し、
    前記第２ＭＯＳセル（ＳＵ）の前記第２のソース領域（５’）は、前記第１の金属化ソース接点（６）から電気的に絶縁された第２のソース接点（６’）と前記第１の側（Ｉ）で接続しており、
    該第２のソース接点（６’）は、前記絶縁層（８）を通って伸張しており、
    前記基板に取り付けられ、前記第１の側（Ｉ）に達する第２の導電形式のエリア（１１、１１’）を少なくとも１つ有し、
    該エリア（１１、１１’）は、前記第２ＭＯＳセル（ＳＵ）の前記第２のゲート（７’）と電気的に接続しており、
    前記エリア（１１、１１’）の電位は、前記第１ＭＯＳセル（Ｍ）の前記第１のソース領域（５）および前記第２ＭＯＳセル（ＳＵ）の前記第２のソース領域（５’）の電位に対してフローティングされており、
    前記第２ＭＯＳセル（ＳＵ）の少なくとも１つは、前記第２導電形式のエリア（１１，１１’）によって取り囲まれており、これらは前記第１ＭＯＳセル（Ｍ）をターンオンする構造体（１１，１１’、ＳＵ）を形成し、
    前記ターンオンする構造体（１１，１１’、ＳＵ）は前記第２の側（ＩＩ）の方向に形成され、電荷を保持し、
    空間電荷ゾーンが前記第２ＭＯＳセル（ＳＵ）と前記ターンオンするエリア（１１，１１’）との間に規定され、
    電荷は、前記空間電荷ゾーンを伝播し、かつ前記第２ＭＯＳセル（ＳＵ）のゲートを制御する、
    ことを特徴とするバーティカル半導体素子。
  6. 前記ターンオンする構造体（１１，１１’、ＳＵ）は、前記第１半導体スイッチの前記第１ＭＯＳセル（Ｍ）に隣接して配置されている、請求項５記載のバーティカル半導体素子。
  7. 前記ターンオンする構造体（１１，１１’、ＳＵ）は、前記第１ＭＯＳセル（Ｍ）によって取り囲まれている、請求項５記載のバーティカル半導体素子。
  8. 前記第１ＭＯＳセル（Ｍ）と、該第１ＭＯＳセル（Ｍ）をターンオンする前記構造体（１１，１１’，ＳＵ）との間に、ラテラル絶縁体（９）が設けられている、請求項５項記載のバーティカル半導体素子。
  9. 前記エリア（１１，１１’）は、前記第１の側（Ｉ）から前記第２の側（ＩＩ）へ直交するように伸張している、請求項１または５記載のバーティカル半導体素子。
  10. 前記第１ＭＯＳセル（Ｍ）の前記第１のウェル（４）と前記第２ＭＯＳセル（ＳＵ）の前記第２のウェル（４’）は、前記第１の側（Ｉ）から前記第２の側（ＩＩ）へ直交するように伸張している、請求項１または５項記載のバーティカル半導体素子。
  11. 前記エリア（１１、１１’）を複数有し、そのうちの一部のエリア（１３）は、前記第２ＭＯＳセル（ＳＵ）に対してラテラルに絶縁されており、
    当該一部のエリア（１３）は、前記第１ＭＯＳセル（Ｍ）の前記第１のウェル（４）に対して比較的に僅かしか基板に伸張していない、請求項１または５記載のバーティカル半導体素子。
  12. 前記エリア（１１、１１’）を複数有し、そのうちの一部のエリア（１３）は、前記第２ＭＯＳセル（ＳＵ）に対してラテラルに絶縁されており、
    当該一部のエリア（１３）のドーピングは、絶縁破壊電圧が前記第１ＭＯＳセル（Ｍ）の絶縁破壊電圧よりも小さいように選択されている、請求項１または５記載のバーティカル半導体素子。
  13. 前記第１の導電形式はｎ導電型である、請求項１または５記載のバーティカル半導体素子。
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