JPH0521787A - 絶縁ゲート制御半導体装置 - Google Patents
絶縁ゲート制御半導体装置Info
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- JPH0521787A JPH0521787A JP3319459A JP31945991A JPH0521787A JP H0521787 A JPH0521787 A JP H0521787A JP 3319459 A JP3319459 A JP 3319459A JP 31945991 A JP31945991 A JP 31945991A JP H0521787 A JPH0521787 A JP H0521787A
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
- G05F1/569—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
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Abstract
(57)【要約】 （修正有）
【目的】絶縁ゲートバイポーラトランジスタ等の絶縁ゲ
ート制御形の半導体装置内に過負荷保護のため組み込ま
れる電界効果トランジスタ部がゲート電圧により降伏し
ないようにし、オフ動作時に電界効果トランジスタ部に
ラッチアップが誘発されないようにし、負荷端子時に発
振が発生しないようにする。 【構成】本体部１０と過負荷検出部２０と電流検出抵抗
４０と電界効果トランジスタ部５０を備える絶縁ゲート
制御半導体装置に対し、電界効果トランジスタ部５０と
絶縁ゲートＩＧの間に定電圧手段６１を挿入し、電界効
果トランジスタ部のドレイン層を不純物濃度が異なる複
合構成とし、電界効果トランジスタ部５０のゲートと絶
縁ゲートとの間に保護ダイオードを挿入し、電界効果ト
ランジスタ部を取り囲んでガードリング層を設け、ある
いは電界効果トランジスタ部のゲートに電流検出抵抗４
０の電圧降下を充電ダイオードを介して与えるようにす
る。
ート制御形の半導体装置内に過負荷保護のため組み込ま
れる電界効果トランジスタ部がゲート電圧により降伏し
ないようにし、オフ動作時に電界効果トランジスタ部に
ラッチアップが誘発されないようにし、負荷端子時に発
振が発生しないようにする。 【構成】本体部１０と過負荷検出部２０と電流検出抵抗
４０と電界効果トランジスタ部５０を備える絶縁ゲート
制御半導体装置に対し、電界効果トランジスタ部５０と
絶縁ゲートＩＧの間に定電圧手段６１を挿入し、電界効
果トランジスタ部のドレイン層を不純物濃度が異なる複
合構成とし、電界効果トランジスタ部５０のゲートと絶
縁ゲートとの間に保護ダイオードを挿入し、電界効果ト
ランジスタ部を取り囲んでガードリング層を設け、ある
いは電界効果トランジスタ部のゲートに電流検出抵抗４
０の電圧降下を充電ダイオードを介して与えるようにす
る。
Description
【０００１】
【産業上の利用分野】本発明は絶縁ゲートバイポーラト
ランジスタ等の絶縁ゲートにより制御される絶縁ゲート
制御半導体装置であって、過負荷保護ないしはラッチア
ップ防止機能が組み込まれるものに関する。
ランジスタ等の絶縁ゲートにより制御される絶縁ゲート
制御半導体装置であって、過負荷保護ないしはラッチア
ップ防止機能が組み込まれるものに関する。
【０００２】
【従来の技術】上述のような半導体装置は、絶縁ゲート
によってオンオフ等を制御できるのでバイポーラトラン
ジスタと比べて入力インピーダンスが格段に高く、かつ
最近の進んだ集積回路技術を利用して微細パターン構造
の複合化半導体装置として構成することにより、非常に
高い動作速度とくにスイッチング速度が得られる利点が
あり、高周波用ないし高電圧，大電流用に適する個別半
導体装置としてその用途が急速に拡大している。周知の
ことではあるが、以下その概要を図７に示された絶縁ゲ
ートバイポーラトランジスタについて説明する。
によってオンオフ等を制御できるのでバイポーラトラン
ジスタと比べて入力インピーダンスが格段に高く、かつ
最近の進んだ集積回路技術を利用して微細パターン構造
の複合化半導体装置として構成することにより、非常に
高い動作速度とくにスイッチング速度が得られる利点が
あり、高周波用ないし高電圧，大電流用に適する個別半
導体装置としてその用途が急速に拡大している。周知の
ことではあるが、以下その概要を図７に示された絶縁ゲ
ートバイポーラトランジスタについて説明する。
【０００３】図の右半分がこの絶縁ゲートバイポーラト
ランジスタの本体部10であり、そのウエハないしチップ
には例えば強いｐ形の基板１の上に強いｎ形のバッファ
層２を介してｎ形のエピタキシャル層３を所定の厚みに
成長させたものを用い、その表面をゲート酸化膜４で覆
った上で多結晶シリコンからなるゲート膜５を多数条の
窓を備えるパターンで配設する。
ランジスタの本体部10であり、そのウエハないしチップ
には例えば強いｐ形の基板１の上に強いｎ形のバッファ
層２を介してｎ形のエピタキシャル層３を所定の厚みに
成長させたものを用い、その表面をゲート酸化膜４で覆
った上で多結晶シリコンからなるゲート膜５を多数条の
窓を備えるパターンで配設する。
【０００４】本体部10用のｐ形のベース層11と強いｎ形
のエミッタ層12はゲート膜５に開口された上述の窓から
拡散され、これら両半導体層を表面で短絡する電極膜６
からエミッタ端子Ｅを，ゲート膜５からゲート端子Ｇ
を，基板１の裏面側の電極膜６からコレクタ端子Ｃをそ
れぞれ導出する。図からわかるように、この絶縁ゲート
バイポーラトランジスタは縦形の半導体装置である。
のエミッタ層12はゲート膜５に開口された上述の窓から
拡散され、これら両半導体層を表面で短絡する電極膜６
からエミッタ端子Ｅを，ゲート膜５からゲート端子Ｇ
を，基板１の裏面側の電極膜６からコレクタ端子Ｃをそ
れぞれ導出する。図からわかるように、この絶縁ゲート
バイポーラトランジスタは縦形の半導体装置である。
【０００５】かかる構成の絶縁ゲートバイポーラトラン
ジスタのゲート端子Ｇにこの例では正のゲート電圧を与
えるとゲート膜５の下側のｐ形のベース層11の表面から
ｎ形のエピタキシャル層３に電子が注入され、この注入
電子に基づくいわゆる伝導度変調作用によりｐ形の基板
１と，ｎ形のバッファ層２やエピタキシャル層３と，ｐ
形のベース層21とからなる縦形の pnpトランジスタにベ
ース電流が供給されてこれがオン動作し、これによりコ
レクタ端子Ｃとエミッタ端子Ｅの間が導通して絶縁ゲー
トバイポーラトランジスタがオン状態になる。
ジスタのゲート端子Ｇにこの例では正のゲート電圧を与
えるとゲート膜５の下側のｐ形のベース層11の表面から
ｎ形のエピタキシャル層３に電子が注入され、この注入
電子に基づくいわゆる伝導度変調作用によりｐ形の基板
１と，ｎ形のバッファ層２やエピタキシャル層３と，ｐ
形のベース層21とからなる縦形の pnpトランジスタにベ
ース電流が供給されてこれがオン動作し、これによりコ
レクタ端子Ｃとエミッタ端子Ｅの間が導通して絶縁ゲー
トバイポーラトランジスタがオン状態になる。
【０００６】これからわかるように、絶縁ゲートバイポ
ーラトランジスタは電界効果トランジスタとバイポーラ
トランジスタとを組み合わせたものに相当し、例えば図
８の本体部10の等価回路でこれを表すことができる。な
お、実際にはこの本体部10は図７の単位構造を数十回以
上繰り返した構成とされる。また、基板Ｅの導電形をエ
ピタキシャル層３と同じにすると縦形の電界効果トラン
ジスタになる。本発明はかかる絶縁ゲート制御半導体装
置に関するものである。
ーラトランジスタは電界効果トランジスタとバイポーラ
トランジスタとを組み合わせたものに相当し、例えば図
８の本体部10の等価回路でこれを表すことができる。な
お、実際にはこの本体部10は図７の単位構造を数十回以
上繰り返した構成とされる。また、基板Ｅの導電形をエ
ピタキシャル層３と同じにすると縦形の電界効果トラン
ジスタになる。本発明はかかる絶縁ゲート制御半導体装
置に関するものである。
【０００７】ところが、上述の絶縁ゲートバイポーラト
ランジスタはｐ形の基板１と，ｎ形のバッファ層２やエ
ピタキシャル層３と，ｐ形のベース層21と，ｎ形のエミ
ッタ層22とからなるpnpnの４層のサイリスタ構造を持っ
ているので、過負荷時や負荷の短絡時にこのサイリスタ
が導通してしまうと絶縁ゲートによる制御が効かなくな
るいわゆるラッチアップが発生し、その際に流れる大電
流によって短時間内に熱的に破壊してしまうことがあ
る。
ランジスタはｐ形の基板１と，ｎ形のバッファ層２やエ
ピタキシャル層３と，ｐ形のベース層21と，ｎ形のエミ
ッタ層22とからなるpnpnの４層のサイリスタ構造を持っ
ているので、過負荷時や負荷の短絡時にこのサイリスタ
が導通してしまうと絶縁ゲートによる制御が効かなくな
るいわゆるラッチアップが発生し、その際に流れる大電
流によって短時間内に熱的に破壊してしまうことがあ
る。
【０００８】また、かかるラッチアップは上述の過負荷
等により発生するほか、絶縁ゲートバイポーラトランジ
スタの性能を高めるためその内部発生損失を減少させよ
うとすると発生しやすくなる。すなわち、内部発生損失
を減少させるにはゲート膜６の下のチャネル長を短縮し
てエミッタ層３への電子注入量を増加させるのが有利で
あるが、チャネルを流れる電流が増加するとエミッタ層
22をベース層21と短絡している部分のいわゆるエミッタ
ショート抵抗中に発生する電圧降下が増加し、ｎ形のエ
ミッタ層12と，ｐ形のベース層11と，ｎ形のエピタキシ
ャル層３とからなる npn形の寄生トランジスタがこの電
圧降下に基づくベース電流の注入により導通してラッチ
アップが発生しやすくなるからである。
等により発生するほか、絶縁ゲートバイポーラトランジ
スタの性能を高めるためその内部発生損失を減少させよ
うとすると発生しやすくなる。すなわち、内部発生損失
を減少させるにはゲート膜６の下のチャネル長を短縮し
てエミッタ層３への電子注入量を増加させるのが有利で
あるが、チャネルを流れる電流が増加するとエミッタ層
22をベース層21と短絡している部分のいわゆるエミッタ
ショート抵抗中に発生する電圧降下が増加し、ｎ形のエ
ミッタ層12と，ｐ形のベース層11と，ｎ形のエピタキシ
ャル層３とからなる npn形の寄生トランジスタがこの電
圧降下に基づくベース電流の注入により導通してラッチ
アップが発生しやすくなるからである。
【０００９】このように、絶縁ゲート制御半導体装置の
性能を高めるためその内部発生損失ないしオン電圧を減
少させるにはそのラッチアップによる破壊を防止する必
要があり、本願出願人は特願平1-235261号においてその
解決手段を提案した。以下、その概要を図８の等価回路
図を参照して説明する。
性能を高めるためその内部発生損失ないしオン電圧を減
少させるにはそのラッチアップによる破壊を防止する必
要があり、本願出願人は特願平1-235261号においてその
解決手段を提案した。以下、その概要を図８の等価回路
図を参照して説明する。
【００１０】図８に示すように、絶縁ゲート制御半導体
装置の本体部10と同じ構成のただし小形の過負荷検出部
20ないしは電流検出セルを設ける。図７に示すように、
この過負荷検出部20はゲート膜５の窓から本体部10と同
じ要領でｐ形のベース層21とｎ形のエミッタ層22を作り
込むことでよい。つまり本体部10と過負荷検出部20はコ
レクタ端子Ｃと絶縁ゲートIGを共用する１個のマルチエ
ミッタ形の絶縁ゲートバイポーラトランジスタであり、
共通の絶縁ゲートIGとゲート端子Ｇの間に図のようにゲ
ート抵抗30を接続する。さらに、過負荷検出部20のエミ
ッタ側に抵抗等の電流検出手段40を接続し、かつその電
圧降下をゲートに受ける電界効果トランジスタ部50を設
けて例えば抵抗65を介して絶縁ゲートIGと接続する。
装置の本体部10と同じ構成のただし小形の過負荷検出部
20ないしは電流検出セルを設ける。図７に示すように、
この過負荷検出部20はゲート膜５の窓から本体部10と同
じ要領でｐ形のベース層21とｎ形のエミッタ層22を作り
込むことでよい。つまり本体部10と過負荷検出部20はコ
レクタ端子Ｃと絶縁ゲートIGを共用する１個のマルチエ
ミッタ形の絶縁ゲートバイポーラトランジスタであり、
共通の絶縁ゲートIGとゲート端子Ｇの間に図のようにゲ
ート抵抗30を接続する。さらに、過負荷検出部20のエミ
ッタ側に抵抗等の電流検出手段40を接続し、かつその電
圧降下をゲートに受ける電界効果トランジスタ部50を設
けて例えば抵抗65を介して絶縁ゲートIGと接続する。
【００１１】なお、電界効果トランジスタ部50は図７に
示すように本体部10から分離されたゲート膜５の窓から
ｐ形のウエル51と, ｐ形のウエル接続層52と, ｎ形のソ
ース層54と, ｎ形のドレイン層55を拡散して作り込まれ
る。
示すように本体部10から分離されたゲート膜５の窓から
ｐ形のウエル51と, ｐ形のウエル接続層52と, ｎ形のソ
ース層54と, ｎ形のドレイン層55を拡散して作り込まれ
る。
【００１２】図８の等価回路の絶縁ゲート制御半導体装
置がそのコレクタ端子Ｃやエミッタ端子１に接続された
負荷の短絡等により過負荷状態になると、過負荷検出部
20に流れる電流が増加して電流検出手段40内の電圧降下
が増加する。電界効果トランジスタ部50はゲートにこの
電圧降下を受けているのでそれがゲートのしきい値に達
するとオン動作して、ゲート端子Ｇの電圧Vgをそのオン
抵抗と抵抗65とゲート抵抗30により分圧して絶縁ゲート
IGに掛かる電圧を下げ、本体部10に流れる電流を制限な
いし遮断してラッチアップを防止する。なお、抵抗65は
絶縁ゲートIGに掛かる電圧を下げるためのゲート電圧Vg
の分圧比の設定用であり、場合によって省略することも
可能である。
置がそのコレクタ端子Ｃやエミッタ端子１に接続された
負荷の短絡等により過負荷状態になると、過負荷検出部
20に流れる電流が増加して電流検出手段40内の電圧降下
が増加する。電界効果トランジスタ部50はゲートにこの
電圧降下を受けているのでそれがゲートのしきい値に達
するとオン動作して、ゲート端子Ｇの電圧Vgをそのオン
抵抗と抵抗65とゲート抵抗30により分圧して絶縁ゲート
IGに掛かる電圧を下げ、本体部10に流れる電流を制限な
いし遮断してラッチアップを防止する。なお、抵抗65は
絶縁ゲートIGに掛かる電圧を下げるためのゲート電圧Vg
の分圧比の設定用であり、場合によって省略することも
可能である。
【００１３】
【発明が解決しようとする課題】上述の図８の等価回路
をもつ絶縁ゲート制御半導体装置では、原理上はラッチ
アップを有効に防止できるが、実際面ではその電界効果
トランジスタ部50の耐圧が不足しやすく、また絶縁ゲー
ト制御半導体装置のオフ動作時に電界効果トランジスタ
部50でラッチアップが発生しやすく、さらに絶縁ゲート
制御半導体装置の負荷の短絡等に際し電界効果トランジ
スタ部50等による過負荷保護動作に無用な発振が発生す
ることがある問題点が判明した
をもつ絶縁ゲート制御半導体装置では、原理上はラッチ
アップを有効に防止できるが、実際面ではその電界効果
トランジスタ部50の耐圧が不足しやすく、また絶縁ゲー
ト制御半導体装置のオフ動作時に電界効果トランジスタ
部50でラッチアップが発生しやすく、さらに絶縁ゲート
制御半導体装置の負荷の短絡等に際し電界効果トランジ
スタ部50等による過負荷保護動作に無用な発振が発生す
ることがある問題点が判明した
【００１４】第１の問題点の原因は、図７の電界効果ト
ランジスタ部50のｐ形のウエル51を工程上本体部10や過
負荷検出部20の同じｐ形のベース層11や21と同時に拡散
するため、その不純物濃度が電界効果トランジスタとし
ては高過ぎる点にある。すなわち、本体部10ではベース
層11の不純物濃度をラッチアップ防止上そのエミッタ層
12とのエミッタショート抵抗を極力下げるために、また
その絶縁ゲートの動作しきい値を通常の３〜６Ｖにする
ためにも最低1017原子／cm3 程度にする必要があるの
で、電界効果トランジスタ部50のウエル51をこの本体部
10のベース層11に適する不純物濃度にするとその耐圧が
10Ｖ程度になってしまう。絶縁ゲート制御半導体装置に
はその確実な動作を保証するためふつう15Ｖ程度のゲー
ト電圧Vgを与える必要があるので、電界効果トランジス
タ部50の耐圧がそれ以下では正常に動作しないことにな
る。また、ウエル51の不純物濃度をベース層11と異なら
せるのは製造工程面で非常に不利になる。
ランジスタ部50のｐ形のウエル51を工程上本体部10や過
負荷検出部20の同じｐ形のベース層11や21と同時に拡散
するため、その不純物濃度が電界効果トランジスタとし
ては高過ぎる点にある。すなわち、本体部10ではベース
層11の不純物濃度をラッチアップ防止上そのエミッタ層
12とのエミッタショート抵抗を極力下げるために、また
その絶縁ゲートの動作しきい値を通常の３〜６Ｖにする
ためにも最低1017原子／cm3 程度にする必要があるの
で、電界効果トランジスタ部50のウエル51をこの本体部
10のベース層11に適する不純物濃度にするとその耐圧が
10Ｖ程度になってしまう。絶縁ゲート制御半導体装置に
はその確実な動作を保証するためふつう15Ｖ程度のゲー
ト電圧Vgを与える必要があるので、電界効果トランジス
タ部50の耐圧がそれ以下では正常に動作しないことにな
る。また、ウエル51の不純物濃度をベース層11と異なら
せるのは製造工程面で非常に不利になる。
【００１５】第２の問題点の原因は、電界効果トランジ
スタ部50が横形ではあるが本体部10や過負荷検出部20と
同じチップ内に作り込まれるので、図７のｐ形の基板１
と，ｎ形のバッファ層２やエピタキシャル層３と，電界
効果トランジスタ部10のｐ形のウエル51と，ｎ形のドレ
イン層55とからなるpnpn構造の縦形サイリスタが存在
し、絶縁ゲート制御半導体装置のオフ動作時にこの寄生
サイリスタがターンオンするとラッチアップが発生する
点にある。オフ動作時には図５のエピタキシャル層３内
の少数キャリア，この例では正孔がウエル51内に流入し
やすいので、そのドレイン層55に対する電位が上がりや
すく、かつドレイン端子Ｄがソース端子Ｓとほぼ同電位
になるので、ウエル51とドレイン層55の間の接合が順方
向バイアス状態になって寄生サイリスタがターンオンし
やすい。
スタ部50が横形ではあるが本体部10や過負荷検出部20と
同じチップ内に作り込まれるので、図７のｐ形の基板１
と，ｎ形のバッファ層２やエピタキシャル層３と，電界
効果トランジスタ部10のｐ形のウエル51と，ｎ形のドレ
イン層55とからなるpnpn構造の縦形サイリスタが存在
し、絶縁ゲート制御半導体装置のオフ動作時にこの寄生
サイリスタがターンオンするとラッチアップが発生する
点にある。オフ動作時には図５のエピタキシャル層３内
の少数キャリア，この例では正孔がウエル51内に流入し
やすいので、そのドレイン層55に対する電位が上がりや
すく、かつドレイン端子Ｄがソース端子Ｓとほぼ同電位
になるので、ウエル51とドレイン層55の間の接合が順方
向バイアス状態になって寄生サイリスタがターンオンし
やすい。
【００１６】第３の問題点の原因は、過負荷保護動作時
に電界効果トランジスタ部50がオン動作して共通の絶縁
ゲートIGの電位を下げると、過負荷検出部20を流れる電
流が減少して電流検出手段40の電圧降下が減少するので
電界効果トランジスタ部50のゲート電圧が下がってその
オン抵抗が増加し、従って絶縁ゲートIGの電位が上昇し
て本体部10の電流を増加させるため、負荷短絡時等の本
体部10を流れる過負荷電流が大きい場合この過程が繰り
返されて発振しやすい点にある。
に電界効果トランジスタ部50がオン動作して共通の絶縁
ゲートIGの電位を下げると、過負荷検出部20を流れる電
流が減少して電流検出手段40の電圧降下が減少するので
電界効果トランジスタ部50のゲート電圧が下がってその
オン抵抗が増加し、従って絶縁ゲートIGの電位が上昇し
て本体部10の電流を増加させるため、負荷短絡時等の本
体部10を流れる過負荷電流が大きい場合この過程が繰り
返されて発振しやすい点にある。
【００１７】本発明はこれらの問題点を解決して、絶縁
ゲート制御半導体装置を確実に動作させるに充分なゲー
ト電圧を与えても電界効果トランジスタ部に耐圧不足に
よる降伏が発生しないようにするのを第１の目的とし、
絶縁ゲート制御半導体装置のオフ動作時の電界効果トラ
ンジスタ部のラッチアップを防止するのを第２の目的と
し、絶縁ゲート制御半導体装置の保護動作時に無用な発
振が発生しないようにするのを第３の目的とする。
ゲート制御半導体装置を確実に動作させるに充分なゲー
ト電圧を与えても電界効果トランジスタ部に耐圧不足に
よる降伏が発生しないようにするのを第１の目的とし、
絶縁ゲート制御半導体装置のオフ動作時の電界効果トラ
ンジスタ部のラッチアップを防止するのを第２の目的と
し、絶縁ゲート制御半導体装置の保護動作時に無用な発
振が発生しないようにするのを第３の目的とする。
【００１８】
【課題を解決するための手段】本発明によれば上述の第
１の目的は、ゲート抵抗をもつ絶縁ゲートにより制御さ
れる半導体装置の本体部と、本体部とほぼ同構成の半導
体装置部分としてなり本体部と共通な絶縁ゲートを備え
る過負荷検出部と、過負荷検出部を通る電流を受ける電
流検出手段と、電流検出手段の電圧降下をゲートに受け
ドレインが絶縁ゲートと接続される電界効果トランジス
タ部を備え、電界効果トランジスタ部のオン時にそのオ
ン抵抗とゲート抵抗により絶縁ゲートにかかる電圧を低
下させて本体部を保護するようにした絶縁ゲート制御半
導体装置において、電界効果トランジスタ部と絶縁ゲー
トとの間に定電圧手段を挿入し、あるいは電界効果トラ
ンジスタ部のドレイン層を低濃度層により高濃度層を取
り囲んだ複合層に構成することにより達成される。
１の目的は、ゲート抵抗をもつ絶縁ゲートにより制御さ
れる半導体装置の本体部と、本体部とほぼ同構成の半導
体装置部分としてなり本体部と共通な絶縁ゲートを備え
る過負荷検出部と、過負荷検出部を通る電流を受ける電
流検出手段と、電流検出手段の電圧降下をゲートに受け
ドレインが絶縁ゲートと接続される電界効果トランジス
タ部を備え、電界効果トランジスタ部のオン時にそのオ
ン抵抗とゲート抵抗により絶縁ゲートにかかる電圧を低
下させて本体部を保護するようにした絶縁ゲート制御半
導体装置において、電界効果トランジスタ部と絶縁ゲー
トとの間に定電圧手段を挿入し、あるいは電界効果トラ
ンジスタ部のドレイン層を低濃度層により高濃度層を取
り囲んだ複合層に構成することにより達成される。
【００１９】また、前述の第２の目的は、上と同様に本
体部と, 過負荷検出部と, 電流検出手段と, 電界効果ト
ランジスタ部とを備え、電界効果トランジスタ部のオン
時にそのオン抵抗とゲート抵抗により絶縁ゲートに掛か
る電圧を低下させて本体部を保護するようにした絶縁ゲ
ート制御半導体装置において、電界効果トランジスタ部
のゲートと絶縁ゲートとの間に保護ダイオードを挿入
し、これを絶縁ゲートに本体部をオフさせる極性の電圧
が掛かった時に導通させて電界効果トランジスタ部の誤
動作を防止し、あるいは電界効果トランジスタ部をその
ウエルに流入するキャリアを側路する同じ導電形のガー
ドリング層で囲むことにより達成される。なお、上記の
保護ダイオードは電界効果トランジスタ部と絶縁ゲート
の間ないし電流検出手段に直列に、いずれの場合も本体
部をオフさせる極性のゲート電圧を阻止する方向に挿入
することでよい。
体部と, 過負荷検出部と, 電流検出手段と, 電界効果ト
ランジスタ部とを備え、電界効果トランジスタ部のオン
時にそのオン抵抗とゲート抵抗により絶縁ゲートに掛か
る電圧を低下させて本体部を保護するようにした絶縁ゲ
ート制御半導体装置において、電界効果トランジスタ部
のゲートと絶縁ゲートとの間に保護ダイオードを挿入
し、これを絶縁ゲートに本体部をオフさせる極性の電圧
が掛かった時に導通させて電界効果トランジスタ部の誤
動作を防止し、あるいは電界効果トランジスタ部をその
ウエルに流入するキャリアを側路する同じ導電形のガー
ドリング層で囲むことにより達成される。なお、上記の
保護ダイオードは電界効果トランジスタ部と絶縁ゲート
の間ないし電流検出手段に直列に、いずれの場合も本体
部をオフさせる極性のゲート電圧を阻止する方向に挿入
することでよい。
【００２０】さらに前述の第３の目的は、同様に本体部
と, 過負荷検出部と, 電流検出手段と, 電界効果トラン
ジスタ部とを備え、電界効果トランジスタ部のオン時に
そのオン抵抗とゲート抵抗により絶縁ゲートに掛かる電
圧を低下させて本体部を保護するようにした絶縁ゲート
制御半導体装置において、電流検出手段の電圧降下をダ
イオードを介して電界効果トランジスタ部にそのゲート
を専ら充電する方向に与えるようにすることにより達成
される。なお、この電界効果トランジスタ部のゲート用
の充電ダイオードに対し必要に応じて高抵抗の放電抵抗
をそれに並列に接続するようにしてもよい。
と, 過負荷検出部と, 電流検出手段と, 電界効果トラン
ジスタ部とを備え、電界効果トランジスタ部のオン時に
そのオン抵抗とゲート抵抗により絶縁ゲートに掛かる電
圧を低下させて本体部を保護するようにした絶縁ゲート
制御半導体装置において、電流検出手段の電圧降下をダ
イオードを介して電界効果トランジスタ部にそのゲート
を専ら充電する方向に与えるようにすることにより達成
される。なお、この電界効果トランジスタ部のゲート用
の充電ダイオードに対し必要に応じて高抵抗の放電抵抗
をそれに並列に接続するようにしてもよい。
【００２１】
【作用】前項の構成にいう電界効果トランジスタ部と絶
縁ゲートとの間に定電圧手段を挿入する本願の第１発明
は、ゲート電圧を定電圧手段により降下させて電界効果
トランジスタ部に掛かる電圧を低減することによりその
降伏を防止し、電界効果トランジスタ部のドレイン層を
低濃度層で高濃度層を囲んだ複合層とする本願の第２発
明は、低濃度層内に空乏層が広がりやすくすることによ
り電界効果トランジスタ部の耐圧を向上して、それぞれ
前記の第１の目的であるゲート電圧による電界効果トラ
ンジスタ部の降伏を防止するものである。
縁ゲートとの間に定電圧手段を挿入する本願の第１発明
は、ゲート電圧を定電圧手段により降下させて電界効果
トランジスタ部に掛かる電圧を低減することによりその
降伏を防止し、電界効果トランジスタ部のドレイン層を
低濃度層で高濃度層を囲んだ複合層とする本願の第２発
明は、低濃度層内に空乏層が広がりやすくすることによ
り電界効果トランジスタ部の耐圧を向上して、それぞれ
前記の第１の目的であるゲート電圧による電界効果トラ
ンジスタ部の降伏を防止するものである。
【００２２】また、電界効果トランジスタ部のゲートと
絶縁ゲートの間に保護ダイオードを挿入する本願の第３
発明は、本体部をオフ動作させる際にゲート端子に逆方
向の電圧が掛かった時に保護ダイオードを導通させて電
界効果トランジスタ部がオン動作するのを防止し、電界
効果トランジスタ部をガードリング層により取り囲む本
願の第４発明は、ウエルに流入するキャリアをガードリ
ング層に側路することにより寄生サイリスタをターンオ
ンしにくくして、それぞれ前記の第２の目的である絶縁
ゲート制御半導体装置のオフ動作時の電界効果トランジ
スタ部のラッチアップを防止するものである。
絶縁ゲートの間に保護ダイオードを挿入する本願の第３
発明は、本体部をオフ動作させる際にゲート端子に逆方
向の電圧が掛かった時に保護ダイオードを導通させて電
界効果トランジスタ部がオン動作するのを防止し、電界
効果トランジスタ部をガードリング層により取り囲む本
願の第４発明は、ウエルに流入するキャリアをガードリ
ング層に側路することにより寄生サイリスタをターンオ
ンしにくくして、それぞれ前記の第２の目的である絶縁
ゲート制御半導体装置のオフ動作時の電界効果トランジ
スタ部のラッチアップを防止するものである。
【００２３】さらに電流検出手段の電圧降下を電界効果
トランジスタ部のゲートに充電ダイオードを介して与え
る本願の第５発明は、電界効果トランジスタ部がオン動
作により絶縁ゲートの電位が下がって過負荷検出部から
電流検出手段に流れる電流が減少した際に、充電ダイオ
ードにより電界効果トランジスタ部のゲートの急速な放
電を阻止して絶縁ゲートの電位を低い状態のまま保持す
ることにより、本体部を流れる電流が再び増加しないよ
うにして発振を防止するものである。
トランジスタ部のゲートに充電ダイオードを介して与え
る本願の第５発明は、電界効果トランジスタ部がオン動
作により絶縁ゲートの電位が下がって過負荷検出部から
電流検出手段に流れる電流が減少した際に、充電ダイオ
ードにより電界効果トランジスタ部のゲートの急速な放
電を阻止して絶縁ゲートの電位を低い状態のまま保持す
ることにより、本体部を流れる電流が再び増加しないよ
うにして発振を防止するものである。
【００２４】
【実施例】以下、本願の第１〜第５発明の実施例をそれ
ぞれ対応する図１〜図５を参照しながら説明する。図６
は第５発明の実施例における電流の波形を従来と比較し
て示すものである。これら実施例における絶縁ゲート制
御半導体装置のおおよその構造は図７に示すとおりと
し、これら図中の図７や図８に対応する部分には同じ符
号が付けられているのて説明の重複部分は省略すること
とする。なお、以下に説明するいずれの実施例でも絶縁
ゲート制御半導体装置は絶縁ゲートバイポーラトランジ
スタであるものとする。
ぞれ対応する図１〜図５を参照しながら説明する。図６
は第５発明の実施例における電流の波形を従来と比較し
て示すものである。これら実施例における絶縁ゲート制
御半導体装置のおおよその構造は図７に示すとおりと
し、これら図中の図７や図８に対応する部分には同じ符
号が付けられているのて説明の重複部分は省略すること
とする。なお、以下に説明するいずれの実施例でも絶縁
ゲート制御半導体装置は絶縁ゲートバイポーラトランジ
スタであるものとする。
【００２５】図１は図８に対応する等価回路によって第
１発明の実施例を示すものである。図１の図８と異なる
ところは従来の抵抗65のかわりに例えばツェナーダイオ
ードである定電圧手段61と保護ダイオード62とが本体部
10と過負荷検出部20に共通の絶縁ゲートIGと電界効果ト
ランジスタ部50のドレインとの間に直列に接続されてい
る点である。この実施例では電界効果トランジスタ部50
は10Ｖ抵抗の低耐圧のものを用いることができ、これに
対して定電圧手段61には例えば５〜10Ｖ程度のアバラン
シェないしツェナー電圧のものを用いる。なお、これら
の定電圧手段61と保護ダイオード62は図５のゲート膜５
用の多結晶シリコン膜に不純物をドープして絶縁ゲート
制御半導体装置に組み込むのが有利である。
１発明の実施例を示すものである。図１の図８と異なる
ところは従来の抵抗65のかわりに例えばツェナーダイオ
ードである定電圧手段61と保護ダイオード62とが本体部
10と過負荷検出部20に共通の絶縁ゲートIGと電界効果ト
ランジスタ部50のドレインとの間に直列に接続されてい
る点である。この実施例では電界効果トランジスタ部50
は10Ｖ抵抗の低耐圧のものを用いることができ、これに
対して定電圧手段61には例えば５〜10Ｖ程度のアバラン
シェないしツェナー電圧のものを用いる。なお、これら
の定電圧手段61と保護ダイオード62は図５のゲート膜５
用の多結晶シリコン膜に不純物をドープして絶縁ゲート
制御半導体装置に組み込むのが有利である。
【００２６】図１の絶縁ゲート制御半導体装置をオンさ
せるためにゲート端子Ｇに15Ｖ程度の正のゲート電圧Vg
を与えたとき、電界効果トランジスタ部50にはゲート電
圧Vgから定電圧手段61のアバランシェ電圧と保護ダイオ
ード62の順方向電圧とを差し引いた残りの電圧を電界効
果トランジスタ部50のオフ抵抗とゲート抵抗30で分割し
た分しか掛からないから、この実施例では低耐圧の電界
効果トランジスタ部50を降伏のない正常な状態で使用す
ることができる。負荷の短絡等により本体部10に大電流
が流れた時、過負荷検出部20を通る電流を受ける電流検
出手段40の電圧降下をゲートに受けて電界効果トランジ
スタ部50がオンするので、絶縁ゲートIGに掛かる電圧が
低下して本体部10がラッチアップないしは過負荷から保
護されるのは従来と同じである。
せるためにゲート端子Ｇに15Ｖ程度の正のゲート電圧Vg
を与えたとき、電界効果トランジスタ部50にはゲート電
圧Vgから定電圧手段61のアバランシェ電圧と保護ダイオ
ード62の順方向電圧とを差し引いた残りの電圧を電界効
果トランジスタ部50のオフ抵抗とゲート抵抗30で分割し
た分しか掛からないから、この実施例では低耐圧の電界
効果トランジスタ部50を降伏のない正常な状態で使用す
ることができる。負荷の短絡等により本体部10に大電流
が流れた時、過負荷検出部20を通る電流を受ける電流検
出手段40の電圧降下をゲートに受けて電界効果トランジ
スタ部50がオンするので、絶縁ゲートIGに掛かる電圧が
低下して本体部10がラッチアップないしは過負荷から保
護されるのは従来と同じである。
【００２７】図１の絶縁ゲート制御半導体装置をオフさ
せるにはゲート電圧Vgを消失させることでよいが、オフ
動作を確実にするためゲート電圧Vgを負に切り換える場
合もあり、またゲート電圧Vgを単に消失させる場合でも
オフ動作に伴う誘導性負荷の反作用によりゲート端子Ｇ
の電位がエミッタ端子Ｅに対し負になることがあり、こ
れらの場合に電界効果トランジスタ部50が誤動作してラ
ッチアップを誘発することがある。保護ダイオード62は
その防止用で、電界効果トランジスタ部50内の寄生ダイ
オードを通して電流が流れるのを阻止する役目を果た
す。
せるにはゲート電圧Vgを消失させることでよいが、オフ
動作を確実にするためゲート電圧Vgを負に切り換える場
合もあり、またゲート電圧Vgを単に消失させる場合でも
オフ動作に伴う誘導性負荷の反作用によりゲート端子Ｇ
の電位がエミッタ端子Ｅに対し負になることがあり、こ
れらの場合に電界効果トランジスタ部50が誤動作してラ
ッチアップを誘発することがある。保護ダイオード62は
その防止用で、電界効果トランジスタ部50内の寄生ダイ
オードを通して電流が流れるのを阻止する役目を果た
す。
【００２８】図２は第２発明の実施例を図７の左側部に
相当する電界効果トランジスタ部50の拡大断面図により
示す。この第２発明では、電界効果トランジスタ部50の
ｎ形のドレイン層を不純物濃度が例えば1019原子／cm3
以上の高濃度ドレイン層55とそれを取り囲む1017原子／
cm3 程度の低濃度ドレイン層56からなる複合層構成とし
て電界効果トランジスタ部50の耐圧を向上させる。
相当する電界効果トランジスタ部50の拡大断面図により
示す。この第２発明では、電界効果トランジスタ部50の
ｎ形のドレイン層を不純物濃度が例えば1019原子／cm3
以上の高濃度ドレイン層55とそれを取り囲む1017原子／
cm3 程度の低濃度ドレイン層56からなる複合層構成とし
て電界効果トランジスタ部50の耐圧を向上させる。
【００２９】このためには、高濃度層55を 0.5μｍ程
度, 低濃度層56を１μｍ程度の深さにそれぞれ拡散する
のがよく、これらを２工程で拡散することでもよいが、
前者用に砒素を, 後者用に燐をそれぞれ不純物としてイ
オン注入法で導入した上で同時熱拡散により異なる深さ
に作り込むのが有利である。また、図２の例ではｐ形の
ウエル51内のかかるドレイン層55と56の側方に同じｐ形
で高不純物濃度のウエル接続層53を作り込んでソース端
子Ｓと接続する。
度, 低濃度層56を１μｍ程度の深さにそれぞれ拡散する
のがよく、これらを２工程で拡散することでもよいが、
前者用に砒素を, 後者用に燐をそれぞれ不純物としてイ
オン注入法で導入した上で同時熱拡散により異なる深さ
に作り込むのが有利である。また、図２の例ではｐ形の
ウエル51内のかかるドレイン層55と56の側方に同じｐ形
で高不純物濃度のウエル接続層53を作り込んでソース端
子Ｓと接続する。
【００３０】この第２発明による絶縁ゲート制御半導体
装置は図８と同じか抵抗65を除いた等価回路に構成する
ことでよい。図８のゲート端子Ｇに15Ｖ程度のゲート電
圧Vgが掛かりこれと同じ電圧が電界効果トランジスタ部
50のドレイン端子Ｄとソース端子Ｓの間に掛かった時、
ウエル51が1017原子／cm3 程度以上の比較的高不純物濃
度であっても、ｐ形のウエル51とｎ形の低濃度ドレイン
層56との間の接合から後者内に空乏層が延びるので電界
効果トランジスタ部50の耐圧を容易に15Ｖ以上に向上す
ることができる。
装置は図８と同じか抵抗65を除いた等価回路に構成する
ことでよい。図８のゲート端子Ｇに15Ｖ程度のゲート電
圧Vgが掛かりこれと同じ電圧が電界効果トランジスタ部
50のドレイン端子Ｄとソース端子Ｓの間に掛かった時、
ウエル51が1017原子／cm3 程度以上の比較的高不純物濃
度であっても、ｐ形のウエル51とｎ形の低濃度ドレイン
層56との間の接合から後者内に空乏層が延びるので電界
効果トランジスタ部50の耐圧を容易に15Ｖ以上に向上す
ることができる。
【００３１】また、図２の実施例でのウエル接続層53
は、絶縁ゲート制御半導体装置のオフ動作時にエピタキ
シャル層３からウエル51に流入した正孔がドレイン層55
や56に入るのを側方に引き抜くことにより、ウエル51の
電位上昇によってドレイン層56とのpn接合が順方向にバ
イアスされてラッチアップが起こりやすくなるのを防止
する役目を果たす。
は、絶縁ゲート制御半導体装置のオフ動作時にエピタキ
シャル層３からウエル51に流入した正孔がドレイン層55
や56に入るのを側方に引き抜くことにより、ウエル51の
電位上昇によってドレイン層56とのpn接合が順方向にバ
イアスされてラッチアップが起こりやすくなるのを防止
する役目を果たす。
【００３２】図３は第３発明の実施例を等価回路で示す
ものである。この第３発明では保護ダイオードにより絶
縁ゲート制御半導体装置のオフ動作時のラッチアップが
防止される。図３の従来の図８と異なるところは、電界
効果トランジスタ部50と絶縁ゲートIGの間に抵抗65のか
わりに図１で説明した保護ダイオード62が挿入されてい
る点と、過負荷検出部20と電流検出手段40の相互接続点
と絶縁ゲートIGの間に保護ダイオード63が接続されてい
る点と、電流検出手段40とエミッタ端子Ｅの間にダイオ
ード64が接続されている点にある。
ものである。この第３発明では保護ダイオードにより絶
縁ゲート制御半導体装置のオフ動作時のラッチアップが
防止される。図３の従来の図８と異なるところは、電界
効果トランジスタ部50と絶縁ゲートIGの間に抵抗65のか
わりに図１で説明した保護ダイオード62が挿入されてい
る点と、過負荷検出部20と電流検出手段40の相互接続点
と絶縁ゲートIGの間に保護ダイオード63が接続されてい
る点と、電流検出手段40とエミッタ端子Ｅの間にダイオ
ード64が接続されている点にある。
【００３３】絶縁ゲート制御半導体装置をオフさせるた
めゲート端子Ｇに負のゲート電圧Vgを掛けた場合や、ゲ
ート電圧Vgを消失させてオフ動作させた際に誘導性負荷
からの反作用によりエミッタ端子Ｅの電位がゲート端子
Ｇよりも上がった場合、電界効果トランジスタ部50の誤
動作によってラッチアップが誘発される場合がある。保
護ダイオード63はかかる際に過負荷検出部20から電流検
出手段40に流れる電流をゲート端子Ｇに側路することに
より、電界効果トランジスタ部50が誤ってオン動作して
ラッチアップが発生するのを防止する役目を果たすもの
である。なお、ダイオード64はこの際にエミッタ端子Ｅ
から無用な電流が電流検出手段40と保護ダイオード63と
ゲート抵抗３を介してゲート端子Ｇに流れるのを阻止す
るためのものである。
めゲート端子Ｇに負のゲート電圧Vgを掛けた場合や、ゲ
ート電圧Vgを消失させてオフ動作させた際に誘導性負荷
からの反作用によりエミッタ端子Ｅの電位がゲート端子
Ｇよりも上がった場合、電界効果トランジスタ部50の誤
動作によってラッチアップが誘発される場合がある。保
護ダイオード63はかかる際に過負荷検出部20から電流検
出手段40に流れる電流をゲート端子Ｇに側路することに
より、電界効果トランジスタ部50が誤ってオン動作して
ラッチアップが発生するのを防止する役目を果たすもの
である。なお、ダイオード64はこの際にエミッタ端子Ｅ
から無用な電流が電流検出手段40と保護ダイオード63と
ゲート抵抗３を介してゲート端子Ｇに流れるのを阻止す
るためのものである。
【００３４】なお、容易にわかるようにこの第４発明で
は図４の保護ダイオード62および63の双方を必ず設ける
必要はなく、一方だけでもかなりのラッチアップ防止効
果があり、ダイオード64も必要に応じて設けることでよ
い。
は図４の保護ダイオード62および63の双方を必ず設ける
必要はなく、一方だけでもかなりのラッチアップ防止効
果があり、ダイオード64も必要に応じて設けることでよ
い。
【００３５】図４は第４発明の実施例を電界効果トラン
ジスタ部50の拡大断面図で示すものである。この第４発
明では電界効果トランジスタ部50のウエル51を取り囲む
ようにガードリング層57を設けてラッチアップを防止す
る。このガードリング層57はｐ形のウエル51と同じｐ形
でかつそれとの同時拡散により作り込むことでよく、そ
の表面部には同じｐ形の高不純物濃度でガードリング接
続層58を拡散するのが望ましい。また、この図４の例で
は図２と同様にウエル51のドレイン層55の側方にウエル
接続層53が作り込まれている。なお、同じｐ形のこのウ
エル接続層53とガードリング接続層58も同時拡散するこ
とでよく、両者とも図示のようにソース端子Ｓと接続さ
れる。
ジスタ部50の拡大断面図で示すものである。この第４発
明では電界効果トランジスタ部50のウエル51を取り囲む
ようにガードリング層57を設けてラッチアップを防止す
る。このガードリング層57はｐ形のウエル51と同じｐ形
でかつそれとの同時拡散により作り込むことでよく、そ
の表面部には同じｐ形の高不純物濃度でガードリング接
続層58を拡散するのが望ましい。また、この図４の例で
は図２と同様にウエル51のドレイン層55の側方にウエル
接続層53が作り込まれている。なお、同じｐ形のこのウ
エル接続層53とガードリング接続層58も同時拡散するこ
とでよく、両者とも図示のようにソース端子Ｓと接続さ
れる。
【００３６】絶縁ゲート制御半導体装置のオフ動作時に
エピタキシャル層３からウエル51に流入する正孔はガー
ドリング層57の方に側路されて流入量が減少し、図の例
ではウエル51内に流入した正孔もウエル接続層53の方に
引き抜かれてドレイン層55に入る正孔が著しく減少する
ので、ウエル51とドレイン層55の間の接合が順方向に強
くバイアスされることがなく、従ってこの実施例により
ラッチアップを有効に防止することができる。さらに、
電界効果トランジスタ部50のウエル51と過負荷検出部20
のベース層21との間隔ｄをエピタキシャル層３内る少数
キャリアである正孔の拡散長の程度ないしは若干大きい
めにとるようにすれば、ラッチアップの発生をほぼ完全
に防止することができる。
エピタキシャル層３からウエル51に流入する正孔はガー
ドリング層57の方に側路されて流入量が減少し、図の例
ではウエル51内に流入した正孔もウエル接続層53の方に
引き抜かれてドレイン層55に入る正孔が著しく減少する
ので、ウエル51とドレイン層55の間の接合が順方向に強
くバイアスされることがなく、従ってこの実施例により
ラッチアップを有効に防止することができる。さらに、
電界効果トランジスタ部50のウエル51と過負荷検出部20
のベース層21との間隔ｄをエピタキシャル層３内る少数
キャリアである正孔の拡散長の程度ないしは若干大きい
めにとるようにすれば、ラッチアップの発生をほぼ完全
に防止することができる。
【００３７】図５は第５発明の実施例を等価回路で示す
ものである。この第５発明では充電ダイオードにより絶
縁ゲート制御半導体装置の負荷短絡時等に生じやすい発
振が防止される。図５の従来の図８と異なる主なところ
は電流検出手段40と電界効果トランジスタ部50のゲート
の間に充電ダイオード65が接続されている点にあり、図
の例ではこの充電ダイオード65に並列に高抵抗の放電抵
抗66が接続され、かつ図３の場合と同様に電界効果トラ
ンジスタ部50と絶縁ゲートIGの間に前述の保護ダイオー
ド62が挿入されている。
ものである。この第５発明では充電ダイオードにより絶
縁ゲート制御半導体装置の負荷短絡時等に生じやすい発
振が防止される。図５の従来の図８と異なる主なところ
は電流検出手段40と電界効果トランジスタ部50のゲート
の間に充電ダイオード65が接続されている点にあり、図
の例ではこの充電ダイオード65に並列に高抵抗の放電抵
抗66が接続され、かつ図３の場合と同様に電界効果トラ
ンジスタ部50と絶縁ゲートIGの間に前述の保護ダイオー
ド62が挿入されている。
【００３８】絶縁ゲート制御半導体装置がゲート端子Ｇ
にゲート電圧Vgを受けて正常なオン状態にある時、電流
検出手段40は過負荷検出部20から流入する電流による若
干の電圧降下を発生しており、充電ダイオード65は導通
状態にあってこの電圧降下を電界効果トランジスタ部50
のゲートに与えている。絶縁ゲート制御半導体装置の負
荷に例えば短絡が発生して本体部10に大きなコレクタ電
流Icが流れると、これに応じ過負荷検出部20から電流検
出手段40に流れる電流も増加してその電圧降下が増大す
るので、電界効果トランジスタ部50は直ちにこの大きな
電圧降下を充電ダイオード65を介してゲートに受けてオ
ン動作し、その低いオン抵抗により絶縁ゲートIGの電位
を下げて本体部10に流れるコレクタ電流Icを減少させ
る。
にゲート電圧Vgを受けて正常なオン状態にある時、電流
検出手段40は過負荷検出部20から流入する電流による若
干の電圧降下を発生しており、充電ダイオード65は導通
状態にあってこの電圧降下を電界効果トランジスタ部50
のゲートに与えている。絶縁ゲート制御半導体装置の負
荷に例えば短絡が発生して本体部10に大きなコレクタ電
流Icが流れると、これに応じ過負荷検出部20から電流検
出手段40に流れる電流も増加してその電圧降下が増大す
るので、電界効果トランジスタ部50は直ちにこの大きな
電圧降下を充電ダイオード65を介してゲートに受けてオ
ン動作し、その低いオン抵抗により絶縁ゲートIGの電位
を下げて本体部10に流れるコレクタ電流Icを減少させ
る。
【００３９】これに応じて電流検出手段40が過負荷検出
部20から受ける電流も減少してその電圧降下が低下する
が、充電ダイオード65が電界効果トランジスタ部50のゲ
ート電位を逆バイアス方向に受けて放電を防止するの
で、電界効果トランジスタ部50はゲートが充電された状
態のままその低いオン抵抗により絶縁ゲートIGの電位を
下がったままの状態に保って本体部10のコレクタ電流Ic
を制限する。なお、充電ダイオード65にも逆洩れ電流が
もちろんあるので、電界効果トランジスタ部50のゲート
は次第に放電されて行くが上述のコレクタ電流Icの制限
に必要な時間内は充電状態が維持される。しかし、充電
ダイオード65の逆洩れ電流にはばらつきがあり、かつ本
体部10の過負荷状態の解消後は電界効果トランジスタ部
50のゲート電位を元の状態に確実に復帰させる必要があ
るので、この図５の実施例のように放電抵抗66を充電ダ
イオード65に並列接続するのが望ましい。この放電抵抗
66は数百ｋΩから数ＭΩの高抵抗とするのがよい。
部20から受ける電流も減少してその電圧降下が低下する
が、充電ダイオード65が電界効果トランジスタ部50のゲ
ート電位を逆バイアス方向に受けて放電を防止するの
で、電界効果トランジスタ部50はゲートが充電された状
態のままその低いオン抵抗により絶縁ゲートIGの電位を
下がったままの状態に保って本体部10のコレクタ電流Ic
を制限する。なお、充電ダイオード65にも逆洩れ電流が
もちろんあるので、電界効果トランジスタ部50のゲート
は次第に放電されて行くが上述のコレクタ電流Icの制限
に必要な時間内は充電状態が維持される。しかし、充電
ダイオード65の逆洩れ電流にはばらつきがあり、かつ本
体部10の過負荷状態の解消後は電界効果トランジスタ部
50のゲート電位を元の状態に確実に復帰させる必要があ
るので、この図５の実施例のように放電抵抗66を充電ダ
イオード65に並列接続するのが望ましい。この放電抵抗
66は数百ｋΩから数ＭΩの高抵抗とするのがよい。
【００４０】図６はこの第５発明の場合の負荷短絡後の
本体部10のコレクタ電流Icの経過を波形Ａで示すもの
で、参考のためにコレクタ電流Icが発振した場合の波形
がＢ,従来の図７のようにそれが制限されなかった場合
の波形がＣでそれぞれ示されている。まず波形Ｃについ
て説明すると、時刻t0の短絡発生後にコレクタ電流Icは
急速に大きく立ち上がった後にC1で示すようにチャネル
部の加熱等の影響により若干は緩やかに下がるが、図で
Ｘで示すラッチアップの発生後にC2のように再び急速に
増大して破壊に至る。
本体部10のコレクタ電流Icの経過を波形Ａで示すもの
で、参考のためにコレクタ電流Icが発振した場合の波形
がＢ,従来の図７のようにそれが制限されなかった場合
の波形がＣでそれぞれ示されている。まず波形Ｃについ
て説明すると、時刻t0の短絡発生後にコレクタ電流Icは
急速に大きく立ち上がった後にC1で示すようにチャネル
部の加熱等の影響により若干は緩やかに下がるが、図で
Ｘで示すラッチアップの発生後にC2のように再び急速に
増大して破壊に至る。
【００４１】図５の充電ダイオード65がない状態で負荷
が激しく短絡した時の波形Ｂでは、時刻t0のふつうは１
〜２μＳ後にコレクタ電流Icが図でItで示す値に達した
とき電界効果トランジスタ部50がオンして絶縁ゲートIG
の電位を下げるのでコレクタ電流Icは最初のピークIpの
後に低下するが、同時に電流検出手段40の電圧降下が低
下するので電界効果トランジスタ部50はゲートが放電さ
れてオン抵抗が増えるので絶縁ゲートIGの電位が上がっ
てコレクタ電流Icが再び増加する。この以降のコレクタ
電流Icはふつう数μＳの周期で増減を繰り返す発振波形
Ｂとなる。この発振は通常は図示のような減衰振動波形
となり最終的にはIsで示す値に静定するものの、それま
での高い電流ピークI1〜I4によって絶縁ゲート制御半導
体装置がかなりの損傷を受けるおそれがある。
が激しく短絡した時の波形Ｂでは、時刻t0のふつうは１
〜２μＳ後にコレクタ電流Icが図でItで示す値に達した
とき電界効果トランジスタ部50がオンして絶縁ゲートIG
の電位を下げるのでコレクタ電流Icは最初のピークIpの
後に低下するが、同時に電流検出手段40の電圧降下が低
下するので電界効果トランジスタ部50はゲートが放電さ
れてオン抵抗が増えるので絶縁ゲートIGの電位が上がっ
てコレクタ電流Icが再び増加する。この以降のコレクタ
電流Icはふつう数μＳの周期で増減を繰り返す発振波形
Ｂとなる。この発振は通常は図示のような減衰振動波形
となり最終的にはIsで示す値に静定するものの、それま
での高い電流ピークI1〜I4によって絶縁ゲート制御半導
体装置がかなりの損傷を受けるおそれがある。
【００４２】第５発明の場合の波形Ａでは、コレクタ電
流IcがItまで増えて電界効果トランジスタ部50がオンし
た後は前述のようにそのゲートの充電状態が保持されて
絶縁ゲートIGが低い電位に固定されるので、コレクタ電
流Icは最初のピークIpの後に図示のように速やかに上述
の静定電流Isまで減少する。このように第５発明では負
荷短絡時等に絶縁ゲート制御半導体装置の本体部10に流
れるコレクタ電流Icの無用な発振を防止してそれを安全
に保護することができる。
流IcがItまで増えて電界効果トランジスタ部50がオンし
た後は前述のようにそのゲートの充電状態が保持されて
絶縁ゲートIGが低い電位に固定されるので、コレクタ電
流Icは最初のピークIpの後に図示のように速やかに上述
の静定電流Isまで減少する。このように第５発明では負
荷短絡時等に絶縁ゲート制御半導体装置の本体部10に流
れるコレクタ電流Icの無用な発振を防止してそれを安全
に保護することができる。
【００４３】以上説明したいずれの実施例も、数百Ｖの
高耐圧と数十Ａの大電流容量をもつ個別形の電力用素子
としての絶縁ゲート制御半導体装置に適する。なお、過
負荷検出部20はもちろん前述のゲート抵抗30, 電流検出
手段40用の抵抗, ダイオード類61〜65, 放電抵抗66はす
べて絶縁ゲート制御半導体装置のチップ内に作り込むこ
とができる。放電抵抗66は高抵抗なのでゲート膜５と同
じ多結晶シリコン膜で構成するのがよい。
高耐圧と数十Ａの大電流容量をもつ個別形の電力用素子
としての絶縁ゲート制御半導体装置に適する。なお、過
負荷検出部20はもちろん前述のゲート抵抗30, 電流検出
手段40用の抵抗, ダイオード類61〜65, 放電抵抗66はす
べて絶縁ゲート制御半導体装置のチップ内に作り込むこ
とができる。放電抵抗66は高抵抗なのでゲート膜５と同
じ多結晶シリコン膜で構成するのがよい。
【００４４】本願発明は以上説明した実施例に限らず種
々の態様で実施可能である。実施例は絶縁ゲートバイポ
ーラトランジスタについて述べたが、絶縁ゲート制御が
可能な半導体装置全般に本願発明を適用できる。実施例
で述べた具体構造, 導電形,不純物濃度, 拡散深さ等は
あくまで例示であり、必要ないしは場合に応じて本願発
明の要旨内で種々な変形や改良や追加が可能である。ま
た、上述の第１と第２発明は絶縁ゲート制御半導体装置
のオン時の動作に, 第３と第４発明はオフ時の動作に,
第５発明は負荷短絡時の動作にそれぞれ関し、第１と第
３と第５発明はその内部回路構成に, 第２と第４発明は
半導体内構成にそれぞれ関することからわかるように、
これらの第１〜第５発明は互いに組み合わせた種々な形
態で実施をすることができる。
々の態様で実施可能である。実施例は絶縁ゲートバイポ
ーラトランジスタについて述べたが、絶縁ゲート制御が
可能な半導体装置全般に本願発明を適用できる。実施例
で述べた具体構造, 導電形,不純物濃度, 拡散深さ等は
あくまで例示であり、必要ないしは場合に応じて本願発
明の要旨内で種々な変形や改良や追加が可能である。ま
た、上述の第１と第２発明は絶縁ゲート制御半導体装置
のオン時の動作に, 第３と第４発明はオフ時の動作に,
第５発明は負荷短絡時の動作にそれぞれ関し、第１と第
３と第５発明はその内部回路構成に, 第２と第４発明は
半導体内構成にそれぞれ関することからわかるように、
これらの第１〜第５発明は互いに組み合わせた種々な形
態で実施をすることができる。
【００４５】
【発明の効果】本願では、ゲート抵抗を備える絶縁ゲー
トにより制御される本体部と、本体部とほぼ同構成の半
導体装置部分としてなりそれと共通の絶縁ゲートをもつ
過負荷検出部と、過負荷検出部を流れる電流を受ける電
流検出手段と、電流検出手段内の電圧降下をゲートに受
ける電界効果トランジスタ部とを備え、電界効果トラン
ジスタ部のオン時にそのオン抵抗とゲート抵抗により絶
縁ゲートに掛かる電圧を低下させて本体部を保護するよ
うにした絶縁ゲート制御半導体装置に対する前述の第１
〜第５発明により、それぞれ次の降下を上げることがで
きる。
トにより制御される本体部と、本体部とほぼ同構成の半
導体装置部分としてなりそれと共通の絶縁ゲートをもつ
過負荷検出部と、過負荷検出部を流れる電流を受ける電
流検出手段と、電流検出手段内の電圧降下をゲートに受
ける電界効果トランジスタ部とを備え、電界効果トラン
ジスタ部のオン時にそのオン抵抗とゲート抵抗により絶
縁ゲートに掛かる電圧を低下させて本体部を保護するよ
うにした絶縁ゲート制御半導体装置に対する前述の第１
〜第５発明により、それぞれ次の降下を上げることがで
きる。
【００４６】第１発明では電界効果トランジスタ部と絶
縁ゲートとの間に定電圧手段を挿入して、ゲート端子に
掛かるゲート電圧をその定電圧分だけ降下させた電圧を
電界効果トランジスタ部に与えることにより、ゲート電
圧よりも低い耐圧の電界効果トランジスタ部を絶縁ゲー
ト制御半導体装置に組み込むことができ、これにより電
界効果トランジスタ部のウエルを本体部のベース層と同
じ比較的高不純物濃度として製造プロセスを合理化でき
る。
縁ゲートとの間に定電圧手段を挿入して、ゲート端子に
掛かるゲート電圧をその定電圧分だけ降下させた電圧を
電界効果トランジスタ部に与えることにより、ゲート電
圧よりも低い耐圧の電界効果トランジスタ部を絶縁ゲー
ト制御半導体装置に組み込むことができ、これにより電
界効果トランジスタ部のウエルを本体部のベース層と同
じ比較的高不純物濃度として製造プロセスを合理化でき
る。
【００４７】第２発明では電界効果トランジスタ部きド
レイン層を低濃度層により高濃度層を取り囲んだ複合層
とし、電界効果トランジスタ部のオフ時に低濃度層内に
そのウエルとの接合面から空乏層が広がりやすくするこ
とにより、電界効果トランジスタ部の耐圧を向上でき
る。この複合ドレイン層は低濃度層用に高濃度層用より
拡散速度の高い不純物を用いて１回の熱拡散により容易
に作り込める。
レイン層を低濃度層により高濃度層を取り囲んだ複合層
とし、電界効果トランジスタ部のオフ時に低濃度層内に
そのウエルとの接合面から空乏層が広がりやすくするこ
とにより、電界効果トランジスタ部の耐圧を向上でき
る。この複合ドレイン層は低濃度層用に高濃度層用より
拡散速度の高い不純物を用いて１回の熱拡散により容易
に作り込める。
【００４８】第３発明では電界効果トランジスタ部のゲ
ートと絶縁ゲートとの間に保護ダイオードを挿入して、
本体部をオフ動作させる方向にゲート電圧が掛かったと
きに導通させることにより、絶縁ゲート制御半導体装置
のオフ動作時に電界効果トランジスタ部の誤動作による
ラッチアップの発生を防止できる。
ートと絶縁ゲートとの間に保護ダイオードを挿入して、
本体部をオフ動作させる方向にゲート電圧が掛かったと
きに導通させることにより、絶縁ゲート制御半導体装置
のオフ動作時に電界効果トランジスタ部の誤動作による
ラッチアップの発生を防止できる。
【００４９】第４発明では電界効果トランジスタ部をガ
ードリング層により取り囲み、絶縁ゲート制御半導体装
置のオフ動作時に電界効果トランジスタ部のウエル内に
流入しようとする少数キャリアをこのガードリング層の
方に側路することによって、電界効果トランジスタ部の
寄生サイリスタをターンオンし難くしてラッチアップの
発生を有効に防止することができる。
ードリング層により取り囲み、絶縁ゲート制御半導体装
置のオフ動作時に電界効果トランジスタ部のウエル内に
流入しようとする少数キャリアをこのガードリング層の
方に側路することによって、電界効果トランジスタ部の
寄生サイリスタをターンオンし難くしてラッチアップの
発生を有効に防止することができる。
【００５０】第５発明では電流検出手段による電圧降下
を充電ダイオードを介して電界効果トランジスタ部にそ
のゲートを専ら充電する方向に与えることにより、電界
効果トランジスタ部のオン動作により絶縁ゲートの電位
が下がって過負荷検出部から電流検出手段に流れる電流
が減ってその電圧降下が減少した際に電界効果トランジ
スタ部のゲートの急速な放電を充電ダイオードによって
阻止し、絶縁ゲートの電位を低い状態のまま保持するこ
とにより一旦制限した本体部の電流が再び増加しないよ
うにして無用な発振を防止し、絶縁ゲート制御半導体装
置を安全に保護することができる。
を充電ダイオードを介して電界効果トランジスタ部にそ
のゲートを専ら充電する方向に与えることにより、電界
効果トランジスタ部のオン動作により絶縁ゲートの電位
が下がって過負荷検出部から電流検出手段に流れる電流
が減ってその電圧降下が減少した際に電界効果トランジ
スタ部のゲートの急速な放電を充電ダイオードによって
阻止し、絶縁ゲートの電位を低い状態のまま保持するこ
とにより一旦制限した本体部の電流が再び増加しないよ
うにして無用な発振を防止し、絶縁ゲート制御半導体装
置を安全に保護することができる。
【００５１】さらには、これら第１〜第５発明を相互に
組み合わせて実施することにより、オン状態時とオフ動
作時を通じて動作が確実でラッチアップのおそれが少な
く、信頼性と実用性の高い絶縁ゲート制御半導体装置を
提供することができる。
組み合わせて実施することにより、オン状態時とオフ動
作時を通じて動作が確実でラッチアップのおそれが少な
く、信頼性と実用性の高い絶縁ゲート制御半導体装置を
提供することができる。
【図１】第１発明の実施例を示す絶縁ゲート制御半導体
装置の等価回路図である。
装置の等価回路図である。
【図２】第２発明の実施例を示す電界効果トランジスタ
部の拡大断面図である。
部の拡大断面図である。
【図３】第３発明の実施例を示す絶縁ゲート制御半導体
装置の等価回路図である。
装置の等価回路図である。
【図４】第４発明の実施例を示す電界効果トランジスタ
部の拡大断面図である。
部の拡大断面図である。
【図５】第５発明の実施例を示す絶縁ゲート制御半導体
装置の等価回路図である。
装置の等価回路図である。
【図６】第５発明の絶縁ゲート制御半導体装置の負荷短
絡時の本体部のコレクタ電流の経過を従来と比較して示
す波形図である。
絡時の本体部のコレクタ電流の経過を従来と比較して示
す波形図である。
【図７】絶縁ゲート制御半導体装置を構成する本体部と
過負荷検出部と電界効果トランジスタ部の概要を示すウ
エハの要部拡大断面図である。
過負荷検出部と電界効果トランジスタ部の概要を示すウ
エハの要部拡大断面図である。
【図８】従来の絶縁ゲート制御半導体装置の等価回路図
である。
である。
10 本体部
20 過負荷検出部
30 ゲート抵抗
40 電流検出手段としての抵抗
50 電界効果トランジスタ部
55 高不純物濃度のドレイン層
56 低不純物濃度のドレイン層
58 ガードリング層
61 定電圧手段としてのツェナーダイオード
63 保護ダイオード
65 充電ダイオード
Ａ 第５発明の場合の本体部のコレクタ電流の波形
IG 絶縁ゲート
Claims (5)
- 【請求項１】ゲート抵抗を備える絶縁ゲートにより制御
される半導体装置の本体部と、本体部とほぼ同構成の半
導体装置部分としてなり本体部と共通な絶縁ゲートを備
える過負荷検出部と、過負荷検出部を通る電流を受ける
電流検出手段と、電流検出手段の電圧降下をゲートに受
ける電界効果トランジスタ部と、電界効果トランジスタ
部と絶縁ゲートとの間に挿入された定電圧手段とを備
え、電界効果トランジスタ部のオン時にそのオン抵抗と
ゲート抵抗とにより絶縁ゲートに掛かる電圧を低下させ
本体部を保護するようにしたことを特徴とする絶縁ゲー
ト制御半導体装置。 - 【請求項２】ゲート抵抗を備える絶縁ゲートにより制御
される半導体装置の本体部と、本体部とほぼ同構成の半
導体装置部分としてなり本体部と共通な絶縁ゲートを備
える過負荷検出部と、過負荷検出部を通る電流を受ける
電流検出手段と、電流検出手段の電圧降下をゲートに受
けドレインが絶縁ゲートと接続された電界効果トランジ
スタ部とを備え、この電界効果トランジスタ部のドレイ
ン層が高濃度層を低濃度層で取り囲んだ複合層に構成さ
れ、電界効果トランジスタ部のオン時にそのオン抵抗と
ゲート抵抗により絶縁ゲートの電圧を低下させて本体部
を保護するようにしたことを特徴とする絶縁ゲート制御
半導体装置。 - 【請求項３】ゲート抵抗を備える絶縁ゲートによう制御
される半導体装置の本体部と、本体部とほぼ同構成の半
導体装置部分としてなり本体部と共通な絶縁ゲートを備
える過負荷検出部と、過負荷検出部を通る電流を受ける
電流検出手段と、電流検出手段の電圧降下をゲートに受
ける電界効果トランジスタ部と、電界効果トランジスタ
部のゲートと絶縁ゲートの間に挿入された保護ダイオー
ドとを備え、電界効果トランジスタ部のオン時にそのオ
ン抵抗とゲート抵抗により絶縁ゲートに掛かる電圧を低
下させて本体部を過負荷から保護し、かつ絶縁ゲートに
対して本体部をオフさせる極性の電圧が掛かったとき保
護ダイオードを導通させて電界効果トランジスタ部の誤
動作を防止するようにしたことを特徴とする絶縁ゲート
制御半導体装置。 - 【請求項４】ゲート抵抗を備える絶縁ゲートにより制御
される半導体装置の本体部と、本体部とほぼ同構成の半
導体装置部分としてなり本体部と共通な絶縁ゲートを備
える過負荷検出部と、過負荷検出部を通る電流をうける
電流検出手段と、電流検出手段の電圧降下をゲートに受
ける電界効果トランジスタ部とを備えてなり、電界効果
トランジスタ部がウエルに流入するキャリアを分路する
それと同導電形のガードリング層により取り囲まれ、電
界効果トランジスタ部のオン時にそのオン抵抗とゲート
抵抗により絶縁ゲートに掛かる電圧を低下させて本体部
を保護するようにしたことを特徴とする絶縁ゲート制御
半導体装置。 - 【請求項５】ゲート抵抗を備える絶縁ゲートにより制御
される半導体装置の本体部と、本体部とほぼ同構成の半
導体装置部分としてなり本体部と共通な絶縁ゲートを備
える過負荷検出部と、過負荷検出部を通る電流を受ける
電流検出手段と、電流検出手段の電圧降下をゲートに充
電ダイオードを介してその充電方向に受ける電界効果ト
ランジスタ部とを備え、電界効果トランジスタ部のオン
動作時にそのオン抵抗とゲート抵抗により絶縁ゲートに
掛かる電圧を低下させて本体部を保護するようにしたこ
とを特徴とする絶縁ゲート制御半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31945991A JP3180831B2 (ja) | 1991-03-22 | 1991-12-04 | 絶縁ゲート制御半導体装置 |
| US07/854,085 US5303110A (en) | 1991-03-22 | 1992-03-19 | Insulated-gate controlled semiconductor device |
| GB9206100A GB2255244B (en) | 1991-03-22 | 1992-03-20 | Insulated-gate controlled semiconductor device |
| DE4209148A DE4209148C2 (de) | 1991-03-22 | 1992-03-20 | Sperrschichtgesteuerte Halbleitervorrichtung mit Überlastschutz (latchup) |
| US08/001,199 US5844760A (en) | 1991-03-22 | 1993-01-07 | Insulated-gate controlled semiconductor device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-57495 | 1991-03-22 | ||
| JP5749591 | 1991-03-22 | ||
| JP31945991A JP3180831B2 (ja) | 1991-03-22 | 1991-12-04 | 絶縁ゲート制御半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0521787A true JPH0521787A (ja) | 1993-01-29 |
| JP3180831B2 JP3180831B2 (ja) | 2001-06-25 |
Family
ID=26398553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31945991A Expired - Fee Related JP3180831B2 (ja) | 1991-03-22 | 1991-12-04 | 絶縁ゲート制御半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5303110A (ja) |
| JP (1) | JP3180831B2 (ja) |
| DE (1) | DE4209148C2 (ja) |
| GB (1) | GB2255244B (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5642252A (en) * | 1993-08-18 | 1997-06-24 | Hitachi, Ltd. | Insulated gate semiconductor device and driving circuit device and electronic system both using the same |
| JP2010103571A (ja) * | 2010-02-08 | 2010-05-06 | Renesas Technology Corp | 半導体装置 |
| WO2011161721A1 (ja) * | 2010-06-24 | 2011-12-29 | 三菱電機株式会社 | 電力用半導体装置 |
| JP2012080488A (ja) * | 2010-10-06 | 2012-04-19 | Denso Corp | ゲート駆動回路 |
| JP2014175994A (ja) * | 2013-03-12 | 2014-09-22 | Denso Corp | 半導体装置 |
| JP5695207B2 (ja) * | 2012-03-01 | 2015-04-01 | 旭化成エレクトロニクス株式会社 | 電源接続回路 |
| JP2016116151A (ja) * | 2014-12-17 | 2016-06-23 | 富士電機株式会社 | 半導体装置および電流制限方法 |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5844760A (en) * | 1991-03-22 | 1998-12-01 | Fuji Electric Co., Ltd. | Insulated-gate controlled semiconductor device |
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