JP3111576B2 - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP3111576B2
JP3111576B2 JP04000357A JP35792A JP3111576B2 JP 3111576 B2 JP3111576 B2 JP 3111576B2 JP 04000357 A JP04000357 A JP 04000357A JP 35792 A JP35792 A JP 35792A JP 3111576 B2 JP3111576 B2 JP 3111576B2
Authority
JP
Japan
Prior art keywords
avalanche
voltage
layer
current
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP04000357A
Other languages
English (en)
Other versions
JPH05183114A (ja
Inventor
直樹 熊谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP04000357A priority Critical patent/JP3111576B2/ja
Priority to GB9227188A priority patent/GB2263017B/en
Priority to US08/000,697 priority patent/US5304802A/en
Priority to DE4300100A priority patent/DE4300100C2/de
Publication of JPH05183114A publication Critical patent/JPH05183114A/ja
Application granted granted Critical
Publication of JP3111576B2 publication Critical patent/JP3111576B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7808—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a breakdown diode, e.g. Zener diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、モーターの制御などに
使用される電力用スイッチングデバイスの構成に関する
ものであり、特に、これらのデバイスを過電圧から保護
する過電圧保護手段に関するものである。
【０００２】
【従来の技術】図５に、従来の過電圧保護回路を有する
半導体装置の回路構成を示してある。
【０００３】この半導体装置は、負荷端子５および６
に、スイッチング素子としてｎチャンネル形のＭＯＳＦ
ＥＴ１が採用されており、このＭＯＳＦＥＴ１を過電圧
から保護するための過電圧保護回路４０が構成されてい
る。この過電圧保護回路４０においては、過電圧が印加
されるとアバランシェ電流が流れるアバランシェダイオ
ード２と、このアバランシェ電流を制限するための電流
制限抵抗３がＭＯＳＦＥＴ１のドレイン電極Ｄとゲート
電極Ｇ間に直列に接続されている。さらに、ゲート電極
Ｇとソース電極Ｓとの間には、ゲート電極を過電圧から
保護する定電圧ダイオード４が接続されている。また、
ゲート電極Ｇには、ゲート抵抗８を介して制御入力端子
９からゲート電位が印加されるようになっている。そし
て、ＭＯＳＦＥＴ１はゲート電位を低電位とすることに
よりオフ状態、すなわち、耐圧状態に制御される。
【０００４】このような過電圧保護回路４０は、ＭＯＳ
ＦＥＴ１を過電圧から保護するために設けられたもので
あるが、この回路４０がない場合は、ＭＯＳＦＥＴ１の
耐圧を越える電圧が印加されると、ＭＯＳＦＥＴ１にア
バランシェ電流が流れ、このアバランシェ電流が過大な
場合は、ＭＯＳＦＥＴ１が破壊に至ることとなる。一般
にアバランシェ電流は、耐圧を確保するように形成され
たＰＮ接合面の曲率半径の小さい箇所など、電界の最も
強い点に集中して流れる。従って、電流密度が高くなり
易く、アバランシェ電流自体が比較的低い状態であって
もＭＯＳＦＥＴ１の破壊に至ることが多い。
【０００５】一方、図５に示したような過電圧保護回路
４０を備えている場合は、アバランシェダイオード２の
アバランシェ耐圧（電圧）をＭＯＳＦＥＴ１のアバラン
シェ耐圧（電圧）より低く設定することにより、このよ
うなＭＯＳＦＥＴ１の破壊を防ぐことができる。すなわ
ち、アバランシェダイオード２の耐圧をＭＯＳＦＥＴ１
の耐圧より低く設定すると、負荷端子５、６間に過電圧
が発生した場合に、先ず、アバランシェダイオード２に
アバランシェ電流が流れ込むが、このアバランシェ電流
は、ゲート抵抗８を介して制御入力端子９に流れる。従
って、ゲート抵抗８において電圧降下が発生し、ゲート
電位が上昇するので、ＭＯＳＦＥＴ１は導通状態とな
る。このため、負荷端子５、６間に発生した過電圧のエ
ネルギーは、ＭＯＳＦＥＴ１のオン電流により吸収さ
れ、負荷端子５、６間の電圧は低下する。負荷端子５、
６間の電圧が低下するとアバランシェダイオード２にお
けるアバランシェ電流も減少し、ＭＯＳＦＥＴ１が再度
オフ状態になろうとする。しかし、実際には、アバラン
シェダイオード２のアバランシェ電流と、ＭＯＳＦＥＴ
１に流れる電流がバランスし、過電流の原因となる電圧
源のインピーダンスなどによって定まる一定の電流が流
れることとなる。
【０００６】このように、過電圧保護回路４０を備えて
いる場合は、ＭＯＳＦＥＴ１にはアバランシェ電流は流
れず、ＭＯＳＦＥＴ１を過電圧から保護することができ
る。
【０００７】また、電圧源のインピーダンスなどが小さ
すぎなければアバランシェダイオード２に流れるアバラ
ンシェ電流もダイオード２を破壊する程の強度に成ら
ず、装置全体を保護することが可能となる。
【０００８】
【発明が解決しようとする課題】このような過電圧保護
回路を有する半導体装置においては、アバランシェ電流
の発生するアバランシェ電圧を、スイッチング素子のア
バランシェ耐圧（電圧）よりも低く設定することによ
り、スイッチング素子を耐圧破壊から防御することが可
能である。しかしながら、スイッチング素子の耐圧性能
のばらつき、アバランシェダイオードのアバランシェ電
圧のばらつきを考慮すると、やはりスイッチング素子の
耐圧はアバランシェ電圧に対し充分に高く設定しておく
必要がある。
【０００９】このようにスイッチング素子の耐圧を高く
するには、空乏層の広がる拡散層の厚みを大きく確保す
ることとなるために、オン電圧（オン抵抗）が上昇し、
スイッチングロス等の増加の原因となる。
【００１０】また、ＩＧＢＴ（伝導度変調型トランジス
タ）などのバイポーラ素子においては、モーター負荷な
どのＬ負荷ターンオフ時には、ストレーリアクタンスな
どのインダクタンス成分により、−ｄｉ／ｄｔに起因す
る過電圧がエミッタ・コレクタ間にかかる。このため、
ゲート電位が降下し、電流の低下が起こり始めようとし
たときに、ＩＧＢＴを構成するＮＰＮトランジスタのベ
ース電圧が上昇し、一定のドレイン電流を流し続ける。
従って、ＰＮ接合面に広がった空乏層内に、少数キャリ
アが存在し、この電荷により電界が強められることとな
る。このように、ＩＧＢＴなどにおいては、オフ時等に
おいて、静的な耐圧より耐圧性能が低下することも考慮
する必要があり、アバランシェ電圧との耐圧差をさらに
確保する必要がある。従って、ＩＧＢＴなどのバイポー
ラ素子においては、さらにオン電圧などの素子特性が悪
化する傾向にある。
【００１１】そこで、本発明においては、上記の問題に
鑑みて、スイッチング素子の破壊を防止できる程度のア
バランシェ電圧を有しながら、そのアバランシェ電圧に
対し、素子の耐圧裕度を出来る限り少なくすることによ
り、良好なスイッチング素子特性を有し、さらに素子破
壊の防止が可能な半導体装置を実現することを目的とし
ている。
【００１２】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明は、半導体スイッチング素子と、これに印
加される負荷電圧に基づき半導体スイッチング素子のオ
フ状態のときにアバランシェ電流を発生するアバランシ
ェ素子とを有し、アバランシェ素子は、半導体スイッチ
ング素子のオフ状態のときに空乏層が広がる耐圧用半導
体層の一部を用いて形成されている半導体装置におい
て、アバランシェ素子に発生するアバランシェ電流に応
じて前記半導体スイッチング素子をオン／オフ制御する
回路を有して成ることを特徴とする。
【００１３】また、アバランシェ素子の耐圧用半導体層
の一部におけるＰＮ接合のアバランシェ電圧が、半導体
スイッチング素子の耐圧用半導体層におけるＰＮ接合の
アバランシェ電圧よりも相対的に小さいことが望まし
い。
【００１４】さらに、上記の回路としては、アバランシ
ェ電流を検出する電流検出部と、この電流検出部の検出
結果に基づき半導体スイッチング素子のゲート電極に印
加するゲート電圧を制御可能なゲート電位制御部とを備
えていることが有効である。
【００１５】
【作用】このように、半導体スイッチング素子の耐圧性
能を決定する耐圧用半導体層を用いてアバランシェ素子
を形成することにより、半導体スイッチング素子の耐圧
性能にばらつき、変化があった場合であっても、その変
動に応じて、アバランシェ電圧を変動させることが可能
となる。このため、アバランシェ電圧に対する半導体ス
イッチング素子の耐圧性能の裕度がそれほど無い場合で
あっても、耐圧性能の変動にアバランシェ電圧が追従す
るので、耐圧破壊に達するまえに、アバランシェ素子に
おいてアバランシェ電流が発生し、半導体スイッチング
素子を耐圧破壊から保護することができる。すなわち、
耐圧用半導体層の厚み、濃度、あるいはオフ時に導入さ
れた少数キャリアなどにより耐圧性能が変動することが
あっても、この耐圧用半導体層を用いて形成されている
アバランシェ素子のアバランシェ電圧も同様に変動する
ので、アバランシェ電圧と素子耐圧が逆転するようなこ
とがない。従って、半導体スイッチング素子の耐圧性能
における裕度を削減し、オン電圧が低く、スイッチング
ロスの少ない半導体装置を実現することができる。特
に、本発明では、アバランシェ素子に発生するアバラン
シェ電流に応じて半導体スイッチング素子をオン／オフ
制御する回路を有しているので、アバランシェ電流が微
弱な状態であっても、また負荷電圧が急激に上昇したと
きでも、半導体スイッチング素子を早期にオンさせるこ
とができ、半導体スイッチング素子を耐圧破壊から確実
に保護することができる。
【００１６】
【実施例】以下に図面を参照して、本発明の実施例を説
明する。
【００１７】〔実施例１〕 図１に、実施例１に係る半導体装置の断面を示してあ
る。本例の装置は、ＭＯＳＦＥＴをスイッチング素子と
して用いた半導体装置であり、その等価回路は、先に図
５に基づき説明したものと同様である。この装置は、ｎ
- 型のエピタキシャル層１０の裏面にｎ+ 型のドレイン
層１１を介してドレイン電極２５が形成されており、こ
のドレイン電極２５と対峙するｎ- 型のエピタキシャル
層１０の表面に複数のｐ型のウェル１２が形成されてい
る。そして、このｐ型のウェル１２内に、ｎ+ 型のソー
ス層１３が形成されており、このソース層１３にソース
電極２４が設置されている。このソース層１３からウェ
ル２１を経由してエピタキシャル層１０の表面にかけ
て、ゲート酸化膜２２を介してゲート電極２３が設置さ
れており、ソース層１３、ウェル１２、エピタキシャル
層１０およびドレイン層１１によりＭＯＳＦＥＴ１が構
成されている。一方、これらのウェル１２の近傍には、
ウェル１２より狭く、曲率半径も小さなｐ型の拡散層で
あるアバランシェ層１４が形成されており、このアバラ
ンシェ層１４に、アバランシェ用電極２１が接続されて
いる。このアバランシェ層１４は、曲率半径がウェル１
２より小さくなるように、ウェル１２より狭い開口から
注入されたイオンの拡散により形成された拡散層であ
る。従って、本例の装置においては、アバランシェ用電
極２１、アバランシェ層１４、エピタキシャル層１０、
ドレイン層１１、およびドレイン電極２５によりアバラ
ンシェダイオード２が構成され、アバランシェ層１４の
曲率半径がウェル１２より小さいため、ウェル１２に比
べ電界が集中し易く、アバランシェ電流が早期に発生す
るようになっている。
【００１８】この半導体装置の表面には、初期酸化膜２
６を介して、ポリシリコンなどによる電流制限抵抗３、
ゲート保護用の定電圧ダイオード４が形成されている。
そして、図５に示した過電圧保護回路４０を構成するよ
うに、アバランシェ電極２１は、電流制限抵抗３を介し
てゲート端子７に接続されており、一方、このゲート端
子７は、定電圧ダイオード４を介してソース端子６に接
続されている。
【００１９】このような構成の本装置においては、ソー
ス端子６とドレイン端子５との間に何らかの理由により
過電圧が印加されると、先ず、エピタキシャル層１０を
用いて形成されたアバランシェダイオード２にアバラン
シェ電流が発生する。このアバランシェ電流により電流
制限抵抗３において電圧降下が生じ、ゲート電位が上昇
する。このため、ＭＯＳＦＥＴ１がオンとなり、ソース
・ドレイン間が導通状態となり、印加されていた過電圧
が消滅する。従って、ＭＯＳＦＥＴ１を過電圧による破
壊から保護することができる。そして、本装置において
は、この過電圧を判断するアバランシェダイオード２が
ＭＯＳＦＥＴ１を構成するエピタキシャル層１０を用い
て形成されている。このため、このエピタキシャル層１
０の厚さ、不純物濃度のばらつきにより、ＭＯＳＦＥＴ
１の耐圧性能が変動した場合であっても、同様に、アバ
ランシェダイオード２のアバランシェ電圧も変動する。
従って、アバランシェ電圧を左右する要素、例えば、本
例においては曲率半径をアバランシェ電圧がＭＯＳＦＥ
Ｔ１の耐圧より低くなるように設計しておけば、その後
のＭＯＳＦＥＴ１の固体差によるばらつきを考慮する必
要がない。このため、アバランシェ電圧に対するＭＯＳ
ＦＥＴの耐圧性能の裕度を、オン電圧などの素子特性を
犠牲にして大きくとる必要はない。このように、本例の
装置において、良好なスイッチング特性を保持しながら
過電圧に対し保護が可能な半導体装置を実現することが
できる。
【００２０】なお、本例においては、アバランシェ層の
曲率半径を小さくすることによりアバランシェ電圧を制
御しているが、このアバランシェ層の深さなど他の要素
によりアバランシェ電圧を制御することも勿論可能であ
る。
【００２１】〔実施例２〕 図２に、実施例２に係る半導体装置の構成を示してあ
る。本例は、ＩＧＢＴをスイッチング素子として用いた
半導体装置であって、ｎ- 型のエピタキシャル層１０の
裏面にコレクタ電極２８の接続されたｐ+ 型のコレクタ
層１５がｎ+ 型のベース層１６を介して形成されてい
る。このｎ- 型のエピタキシャル層１０の表面に複数の
ｐ型のウェルによるベース層１２が形成されており、こ
のｐ型のベース層１２内にエミッタ電極２７の接続され
たｎ+ 型のエミッタ層１７が形成されている。さらに、
実施例１と同様にエミッタ層１７の表面からベース層１
２を経由してエピタキシャル層１０の表面にゲート酸化
膜２２を介してゲート電極２３が形成されており、エピ
タキシャル層１０に電子を注入して伝導度変調状態と
し、ＩＧＢＴの機能を発揮できるようになっている。
【００２２】これらのベース層１２の近傍には、実施例
１と同様に、曲率半径の小さなｐ型の拡散層であるアバ
ランシェ層１４が形成されており、このアバランシェ層
１４に、アバランシェ用電極２１が接続されている。本
例においては、アバランシェ用電極２１、アバランシェ
層１４、エピタキシャル層１０、ベース層１６、コレク
タ層１５およびコレクタ電極２８によりオープンベース
となったＰＮＰトランジスタ３１が構成されており、こ
のＰＮＰトランジスタ３１にアバランシェ電流の流れる
プロセスは、実施例１と同様である。
【００２３】また、実施例１と同様に、エピタキシャル
層１０の表面には、初期酸化膜２６を介して電流制限抵
抗３、ゲート保護用の定電圧ダイオード４が形成されて
いる。そして、ゲート保護用の定電圧ダイオード４は、
コレクタ端子６とゲート端子７との間に接続されいる。
また、ＩＧＢＴの過電圧保護のためのアバランシェ電流
を発生するＰＮＰトランジスタ３１は、エミッタ端子５
とゲート端子７との間に電流制限抵抗３と直列になるよ
うに接続されている。従って、図３に示す等価回路図の
ように、本例の装置においても、ＭＯＳＦＥＴがＩＧＢ
Ｔ３０に変わった点を除き、実施例１とほぼ同様の回路
が構成されている。従って、本例においても、ＩＧＢＴ
３０に過電圧が印加されると、ＰＮＰトランジスタ３１
に流れるアバランシェ電流によりゲート電位が上昇し、
ＩＧＢＴ３０が導通状態となり、過電圧状態が解消され
る。従って、ＩＧＢＴ３０には耐圧能力を越えた電圧は
印加されず、ＩＧＢＴ３０を破壊から保護することがで
きる。
【００２４】さらに、ＩＧＢＴ３０のようなバイポーラ
素子において、インダクタンスを有するＬ負荷をターン
オフする場合は、電流変化量ｄｉ／ｄｔに起因する過電
圧がエミッタ・コレクタ間にかかる。このため、ウェル
１２からエピタキシャル層１０のＰＮ接合面に広がった
空乏層内に、少数キャリアである正孔が存在し、この電
荷により電界が強められることとなる。従って、ＰＮ接
合面に静的な状態よりも大きな電界が集中し、耐圧性能
が劣化する場合がある。しかしながら、本装置において
は、アバランシェ電流を発生するＰＮＰトランジスタ３
１がウェル１２の近傍に、ＩＧＢＴ３０と同様のエピタ
キシャル層１０を用いて形成されているため、ＩＧＢＴ
３０と同程度に大きな電界が存在する。このため、ＩＧ
ＢＴ３０と耐圧性能が逆転するようなことはなく、ＩＧ
ＢＴ３０の耐圧限界に達するまえに、ＰＮＰトランジス
タ３１においてアバランシェ電流が発生し、ＩＧＢＴ３
０を破壊から保護することができる。このように、本例
の装置においては、ＩＧＢＴ３０の耐圧性能の変動に合
わせて、アバランシェ電流を発生するＰＮＰトランジス
タ３１の耐圧性能も変動するため、従来の装置のよう
に、ＩＧＢＴ３０の設計において耐圧性能に大きなマー
ジンを考慮する必要がない。従って、大きな裕度を確保
するためにエピタキシャル層を厚くする必要はなく、オ
フ電圧、スイッチングロスの低減を図ることができる。
【００２５】なお、本例および実施例１において、エピ
タキシャル層の表面、および裏面にソース層、ドレイン
層、あるいはエミッタ層、コレクタ層が形成された縦型
の装置に基づき説明したが、これらの層がエピタキシャ
ル層の一方の面に形成された横型の装置においても、同
様の構成により素子破壊を防護しながら素子特性の向上
を図ることができることは勿論である。
【００２６】〔実施例３〕 図４に実施例３に係る半導体装置の回路構成を示してあ
る。本例の装置は、実施例１と同様にＭＯＳＦＥＴ１を
スイッチング素子として採用した装置であって、このス
イッチング素子を耐圧破壊から防護するアバランシェダ
イオード２は、実施例１と同様に、ＭＯＳＥＦＴ１を構
成するエピタキシャル層１０を用いて構成されている。
従って、ＭＯＳＦＥＴ１の耐圧特性が変動した場合であ
っても、アバランシェダイオード２の耐圧性能も追従し
て変動し、ＭＯＳＦＥＴ１の耐圧破壊を未然に防止する
ことができる装置である。
【００２７】本装置において着目すべき点は、アバラン
シェダイオード２からのアバランシェ電流をＭＯＳＦＥ
Ｔ１のゲート駆動に直接用いていないことである。すな
わち、ドレイン端子５とソース端子６の間には、アバラ
ンシェダイオード２と電流制限抵抗３に加え、検出抵抗
４１が直列に接続されており、この検出抵抗４１の両端
に発生した電圧降下を電圧検出回路４２を用いて検出す
るようにしている。そして、この電圧検出回路４２のお
いて検出抵抗４１の両端に電位差が生じたことが判る
と、ゲート駆動回路４３を用いてＭＯＳＦＥＴ１のゲー
ト端子７にゲート抵抗８を介してゲート電位を印加し、
強制的にＭＯＳＦＥＴ１を導通状態としている。従っ
て、アバランシェ電流が微弱な状態であっても、ゲート
駆動回路４３によりＭＯＳＦＥＴ１のゲート電極を早期
に充電することができる。このため、ドレイン端子５と
ソース端子６に印加される負荷電圧が急激に上昇したよ
うな場合であっても、早期にＭＯＳＦＥＴ１を導通状態
にすることができるので、さらに確実にＭＯＳＦＥＴ１
を耐圧破壊から保護することができる。このような電圧
検出回路４２とゲート駆動回路４３からなる過電圧保護
回路は、実施例１および２と同様にエピタキシャル層上
に初期酸化膜を介して作り込んでも良く、また、別回路
として半導体装置に形成しても良い。また、ＭＯＳＦＥ
Ｔに限らず、ＩＧＢＴをスイッチング素子として用いた
場合であっても、同様の過電圧保護回路により、さらに
確実な保護を図ることは可能である。
【００２８】なお、上記各例において、アバランシェ電
流を発生する素子のｐ型あるいはｐ+ 型のアバランシェ
層の曲率半径を小さくすることにより、アバランシェ電
圧を調整しているが、曲率半径に限らずアバランシェ層
の深さ等によってもアバランシェ電圧を調整することは
可能である。また、ストライプとセルなど平面的な構造
の違いによってもアバランシェ電圧に差を設けることが
できる。
【００２９】また、スイッチング素子としてＭＯＳＦＥ
ＴまたはＩＧＢＴに基づき説明したが、ＭＣＴあるいは
バイポーラトランジスタなど自己消弧型の素子であれば
上記のようなアバランシェ電流を発生する素子を用いて
耐圧破壊から確実な保護を図ることが可能であり、素子
自体の特性の向上を図ることができる。
【００３０】
【発明の効果】以上において説明したように、本発明で
はアバランシェ素子が半導体スイッチング素子のオフ状
態のときに空乏層が広がる耐圧用半導体層の一部を用い
て形成されているため、半導体装置の個体差にかかわら
ず、常にアバランシェ素子の耐圧を半導体スイッチング
素子の耐圧に相関させることができ、相対的にぎりぎり
の裕度を以て低めに抑えることができる。それ故、半導
体装置の見かけ上の耐圧が向上すると共に、オン時の大
電流容量化を期待することができる。特に、本発明で
は、アバランシェ素子に発生するアバランシェ電流に応
じて半導体スイッチング素子をオン／オフ制御する回路
を有しているので、アバランシェ電流が微弱な状態であ
っても、また負荷電圧が急激に上昇したときでも、半導
体スイッチング素子を早期にオンさせることができ、半
導体スイッチング素子を耐圧破壊から確実に保護するこ
とができる。
【図面の簡単な説明】
【図１】実施例１に係る半導体装置の構成を示す断面図
である。
【図２】実施例２に係る半導体装置の構成を示す断面図
である。
【図３】実施例２に係る半導体装置の等価回路を示す回
路図である。
【図４】実施例３に係る半導体装置の等価回路を示す回
路図である。
【図５】一般的な耐圧破壊用のアバランシェダイオード
の設置された半導体装置の等価回路を示す回路図であ
る。
【符号の説明】
１ ・・・ ＭＯＳＦＥＴ ２ ・・・ アバランシェダイオード ３ ・・・ 電流制限抵抗 ４ ・・・ ゲート保護用定電圧ダイオード ５ ・・・ ドレイン端子（コレクタ端子） ６ ・・・ ソース端子（エミッタ端子） ７ ・・・ ゲート端子 ８ ・・・ ゲート抵抗 ９ ・・・ 制御入力端子 １０・・・ エピタキシャル層 １１・・・ ドレイン層 １２・・・ ｐ型ウェル １３・・・ ソース層 １４・・・ アバランシェ層 １５・・・ コレクタ層 １６・・・ ｎ型ベース層 １７・・・ エミッタ層 ２１・・・ アバランシェ素子用電極 ２２・・・ ゲート酸化膜 ２３・・・ ゲート電極 ２４・・・ ソース電極 ２５・・・ ドレイン電極 ２６・・・ 初期酸化膜 ２７・・・ エミッタ電極 ２８・・・ コレクタ電極 ３０・・・ ＩＧＢＴ ３１・・・ アバランシェ電流発生用のＰＮＰトランジ
スタ ４０・・・ 過電圧保護回路 ４１・・・ 検出抵抗 ４２・・・ 電圧検出回路 ４３・・・ ゲート駆動回路
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/06 311 H01L 27/04 H01L 29/78 657 H03K 17/00 - 17/70

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体スイッチング素子と、これに印加
    される負荷電圧に基づき前記半導体スイッチング素子の
    オフ状態のときにアバランシェ電流を発生するアバラン
    シェ素子とを有し、前記アバランシェ素子は、前記半導
    体スイッチング素子のオフ状態のときに空乏層が広がる
    耐圧用半導体層の一部を用いて形成されている半導体装
    置において、前記アバランシェ素子に発生するアバラン
    シェ電流に応じて前記半導体スイッチング素子をオン／
    オフ制御する回路を有して成ることを特徴とする半導体
    装置。
  2. 【請求項２】 請求項１において、前記アバランシェ素
    子の前記耐圧用半導体層の一部におけるＰＮ接合のアバ
    ランシェ電圧が、前記半導体スイッチング素子の前記耐
    圧用半導体層におけるＰＮ接合のアバランシェ電圧より
    も相対的に小さいことを特徴とする半導体装置。
  3. 【請求項３】 請求項１又は２において、前記回路は、
    前記アバランシェ電流を検出する電流検出部と、この電
    流検出部の検出結果に基づき前記半導体スイッチング素
    子のゲート電極に印加するゲート電圧を制御可能なゲー
    ト電位制御部とを備えていることを特徴とする半導体装
    置。
JP04000357A 1992-01-06 1992-01-06 半導体装置 Expired - Fee Related JP3111576B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP04000357A JP3111576B2 (ja) 1992-01-06 1992-01-06 半導体装置
GB9227188A GB2263017B (en) 1992-01-06 1992-12-31 Semiconductor device including overvoltage protective circuit
US08/000,697 US5304802A (en) 1992-01-06 1993-01-05 Semiconductor device including overvoltage protective circuit
DE4300100A DE4300100C2 (de) 1992-01-06 1993-01-05 Halbleitervorrichtung mit einer Überspannungsschutzschaltung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP04000357A JP3111576B2 (ja) 1992-01-06 1992-01-06 半導体装置

Publications (2)

Publication Number Publication Date
JPH05183114A JPH05183114A (ja) 1993-07-23
JP3111576B2 true JP3111576B2 (ja) 2000-11-27

Family

ID=11471565

Family Applications (1)

Application Number Title Priority Date Filing Date
JP04000357A Expired - Fee Related JP3111576B2 (ja) 1992-01-06 1992-01-06 半導体装置

Country Status (4)

Country Link
US (1) US5304802A (ja)
JP (1) JP3111576B2 (ja)
DE (1) DE4300100C2 (ja)
GB (1) GB2263017B (ja)

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4228832C2 (de) * 1992-08-29 1994-11-24 Daimler Benz Ag Feldeffekt-gesteuertes Halbleiterbauelement
FR2698486B1 (fr) * 1992-11-24 1995-03-10 Sgs Thomson Microelectronics Structure de protection contre les surtensions directes pour composant semiconducteur vertical.
JPH06244430A (ja) * 1993-02-16 1994-09-02 Fuji Electric Co Ltd 半導体装置
EP0614223B1 (en) * 1993-02-17 1999-10-13 STMicroelectronics S.r.l. Non-volatile memory with protection diode
JP3982842B2 (ja) * 1993-08-18 2007-09-26 株式会社ルネサステクノロジ 半導体装置
US5519242A (en) * 1994-08-17 1996-05-21 David Sarnoff Research Center, Inc. Electrostatic discharge protection circuit for a NMOS or lateral NPN transistor
WO1996013859A1 (de) * 1994-10-28 1996-05-09 Siemens Aktiengesellschaft Festkörperschaltelement mit zwei source-elektroden und festkörperschalter mit einem solchen element
FR2734114B1 (fr) * 1995-05-12 1997-07-25 Sgs Thomson Microelectronics Composant de protection sensible de circuit d'interface de lignes d'abonnes
US5818084A (en) * 1996-05-15 1998-10-06 Siliconix Incorporated Pseudo-Schottky diode
US5789951A (en) * 1997-01-31 1998-08-04 Motorola, Inc. Monolithic clamping circuit and method of preventing transistor avalanche breakdown
JP3191747B2 (ja) * 1997-11-13 2001-07-23 富士電機株式会社 Ｍｏｓ型半導体素子
US6448587B1 (en) 1997-11-28 2002-09-10 Hitachi, Ltd. Circuit incorporated IGBT and power conversion device using the same
JP3911566B2 (ja) * 1998-01-27 2007-05-09 富士電機デバイステクノロジー株式会社 Ｍｏｓ型半導体装置
JP3255147B2 (ja) * 1998-06-19 2002-02-12 株式会社デンソー 絶縁ゲート型トランジスタのサージ保護回路
US6703666B1 (en) * 1999-07-14 2004-03-09 Agere Systems Inc. Thin film resistor device and a method of manufacture therefor
JP3660566B2 (ja) * 2000-06-30 2005-06-15 新電元工業株式会社 過電流制限型半導体素子
JP2002208702A (ja) * 2001-01-10 2002-07-26 Mitsubishi Electric Corp パワー半導体装置
US6833590B2 (en) * 2001-01-11 2004-12-21 Renesas Technology Corp. Semiconductor device
US6738239B2 (en) * 2001-02-26 2004-05-18 Woodward Governor Company Active snubber circuit for electrical rotary actuator
US6621138B1 (en) * 2002-10-21 2003-09-16 Micrel, Inc. Zener-like trim device in polysilicon
JP2006136086A (ja) * 2004-11-04 2006-05-25 Hitachi Ltd 電流検知方法と電流検知装置及びこの電流検知装置を用いた電力変換装置並びにこの電力変換装置を用いた車両
US7470958B2 (en) * 2005-07-28 2008-12-30 Panasonic Corporation Semiconductor device
DE102006047243A1 (de) * 2006-05-15 2007-11-22 Infineon Technologies Ag Bordnetz mit mindestens einem Leistungstransistor und Verfahren zum Schutz eines Bordnetzes
JP5040387B2 (ja) * 2007-03-20 2012-10-03 株式会社デンソー 半導体装置
DE102009046616A1 (de) * 2009-11-11 2011-05-19 Zf Friedrichshafen Ag Wechselrichter
DE102009046615A1 (de) * 2009-11-11 2011-05-19 Zf Friedrichshafen Ag Leistungsschalteranordnung für einen Wechselrichter
DE102009046617A1 (de) * 2009-11-11 2011-05-19 Zf Friedrichshafen Ag Wechselrichter
JP5682269B2 (ja) * 2010-12-06 2015-03-11 サンケン電気株式会社 ゲート駆動回路及び半導体装置
JP5504235B2 (ja) * 2011-09-29 2014-05-28 株式会社東芝 半導体装置
US9013848B2 (en) * 2012-09-27 2015-04-21 Alpha And Omega Semiconductor Incorporated Active clamp protection circuit for power semiconductor device for high frequency switching
DE102013208968A1 (de) 2013-05-15 2014-11-20 Robert Bosch Gmbh Kraftfahrzeugbordnetz mit aktivem Brückengleichrichter und Überspannungsschutz bei Lastabwurf, Gleichrichteranordnung, zugehöriges Betriebsverfahren und Mittel zu dessen Implementierung
US9214546B2 (en) 2013-05-29 2015-12-15 Panasonic Intellectual Property Management Co., Ltd. Silicon carbide switching device with novel overvoltage detection element for overvoltage control
JP6052068B2 (ja) 2013-06-07 2016-12-27 株式会社デンソー 半導体装置の保護回路
US9843181B2 (en) * 2013-07-25 2017-12-12 Infineon Technologies Austria Ag Semiconductor device including a control circuit
CN107256865B (zh) * 2017-06-27 2020-06-19 苏州美天网络科技有限公司 低损耗半导体功率器件
CN107393923B (zh) * 2017-06-27 2020-06-23 苏州美天网络科技有限公司 开关性能稳定的功率器件
CN107369683B (zh) * 2017-06-27 2020-06-23 苏州美天网络科技有限公司 抗电磁干扰的功率器件

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1170705A (en) * 1967-02-27 1969-11-12 Hitachi Ltd An Insulated Gate Type Field Effect Semiconductor Device having a Breakdown Preventing Circuit Device and a method of manufacturing the same
GB2127214B (en) * 1982-09-10 1986-02-05 Standard Telephones Cables Ltd Semiconductor protection device for integrated circuits
US4705322A (en) * 1985-07-05 1987-11-10 American Telephone And Telegraph Company, At&T Bell Laboratories Protection of inductive load switching transistors from inductive surge created overvoltage conditions
JPH02126677A (ja) * 1988-11-07 1990-05-15 Toshiba Corp 半導体装置
US4980741A (en) * 1989-02-10 1990-12-25 General Electric Company MOS protection device
FR2649828B1 (fr) * 1989-07-17 1991-10-31 Sgs Thomson Microelectronics Circuit integre vdmos/logique comprenant un transistor vertical deplete et une diode zener
EP0416805B1 (en) * 1989-08-30 1996-11-20 Siliconix, Inc. Transistor with voltage clamp
JPH0465878A (ja) * 1990-07-06 1992-03-02 Fuji Electric Co Ltd 半導体装置
FR2664760B1 (fr) * 1990-07-13 1996-09-27 Sgs Thomson Microelectronics Dispositif de protection contre des surtensions et sa realisation monolithique.
US5079608A (en) * 1990-11-06 1992-01-07 Harris Corporation Power MOSFET transistor circuit with active clamp
JP3180831B2 (ja) * 1991-03-22 2001-06-25 富士電機株式会社 絶縁ゲート制御半導体装置

Also Published As

Publication number Publication date
GB2263017A (en) 1993-07-07
GB2263017B (en) 1995-10-04
DE4300100A1 (ja) 1993-07-08
GB9227188D0 (en) 1993-02-24
US5304802A (en) 1994-04-19
DE4300100C2 (de) 1998-12-24
JPH05183114A (ja) 1993-07-23

Similar Documents

Publication Publication Date Title
JP3111576B2 (ja) 半導体装置
JP3911566B2 (ja) Ｍｏｓ型半導体装置
KR860000712B1 (ko) 집적회로 보호장치
JP3180831B2 (ja) 絶縁ゲート制御半導体装置
US5077591A (en) Electrostatic discharge protection for semiconductor input devices
US5166089A (en) Method of making electrostatic discharge protection for semiconductor input devices
US5221850A (en) Conductivity-modulating mosfet
US20050167753A1 (en) Insulated gate bipolar transistor and electrostatic discharge cell protection utilizing insulated gate bipolar tansistors
US5204988A (en) Mos semiconductor device having a surge protecting element
EP0851552A1 (en) Protection ciruit for an electric supply line in a semiconductor integrated device
JPH07245394A (ja) 絶縁ゲート型バイポーラトランジスタ
JPH06196634A (ja) 空乏制御型分離ステージ
US4562454A (en) Electronic fuse for semiconductor devices
US5903034A (en) Semiconductor circuit device having an insulated gate type transistor
US5559355A (en) Vertical MOS semiconductor device
US5077590A (en) High voltage semiconductor device
JP4431761B2 (ja) Ｍｏｓ型半導体装置
JP3186405B2 (ja) 横型ｍｏｓｆｅｔ
JP3075007B2 (ja) スイッチング装置及びダブルゲート型半導体装置の制御装置
JP3663258B2 (ja) 制御回路内蔵絶縁ゲート型半導体装置
JP3911719B2 (ja) 電流検知部内蔵型絶縁ゲートバイポーラトランジスタ
JP3226075B2 (ja) たて型ｍｏｓ半導体装置
US5532502A (en) Conductivity-modulated-type MOSFET
JP2980106B2 (ja) 集積ｍｏｓパワー・トランジスタを電圧勾配から保護するための構成部品
JPH0397269A (ja) 電流制限回路を内蔵する伝導度変調型ｍｏｓｆｅｔ

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070922

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080922

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080922

Year of fee payment: 8

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080922

Year of fee payment: 8

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080922

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090922

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees