JPH06244430A - 半導体装置 - Google Patents
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- JPH06244430A JPH06244430A JP5026440A JP2644093A JPH06244430A JP H06244430 A JPH06244430 A JP H06244430A JP 5026440 A JP5026440 A JP 5026440A JP 2644093 A JP2644093 A JP 2644093A JP H06244430 A JPH06244430 A JP H06244430A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
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- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Abstract
(57)【要約】
【目的】 絶縁ゲート型電界効果トランジスタ及びバイ
ポーラトランジスタを備えた電力用の半導体装置に関
し、バックゲートとベース層を兼ねた領域層内での電流
集中を防止し、当該領域層内の等価抵抗を小さくするこ
とにより、電圧降下を低減し、これにより、トランジス
タ動作時にラッチアップを防止することができ、かつ、
サイリスタ動作からトランジスタ動作への切替え時間も
より短縮することができる半導体装置を提供する。 【構成】 絶縁ゲート型電界効果トランジスタＱ１，Ｑ
２及びバイポーラトランジスタＱ３〜Ｑ５を備えた半導
体装置において、少なくとも第２の第２導電型層５ａと
第３の第２導電型層６との間の下部領域であって、Ｑ１
及びＱ２のバックゲートとＱ４，Ｑ５のベース層を兼ね
た第２の第１導電型層４ｂと第１の第２導電型層３との
境界近傍に第２の第１導電型層４ｂの不純物濃度よりも
高濃度の第１導電型埋込層４３を有する。
ポーラトランジスタを備えた電力用の半導体装置に関
し、バックゲートとベース層を兼ねた領域層内での電流
集中を防止し、当該領域層内の等価抵抗を小さくするこ
とにより、電圧降下を低減し、これにより、トランジス
タ動作時にラッチアップを防止することができ、かつ、
サイリスタ動作からトランジスタ動作への切替え時間も
より短縮することができる半導体装置を提供する。 【構成】 絶縁ゲート型電界効果トランジスタＱ１，Ｑ
２及びバイポーラトランジスタＱ３〜Ｑ５を備えた半導
体装置において、少なくとも第２の第２導電型層５ａと
第３の第２導電型層６との間の下部領域であって、Ｑ１
及びＱ２のバックゲートとＱ４，Ｑ５のベース層を兼ね
た第２の第１導電型層４ｂと第１の第２導電型層３との
境界近傍に第２の第１導電型層４ｂの不純物濃度よりも
高濃度の第１導電型埋込層４３を有する。
Description
【０００１】
【産業上の利用分野】本発明は、電力用の半導体装置に
関し、特に、絶縁ゲート型電界効果トランジスタ及びバ
イポーラトランジスタを備えた電力用の半導体装置に関
する。
関し、特に、絶縁ゲート型電界効果トランジスタ及びバ
イポーラトランジスタを備えた電力用の半導体装置に関
する。
【０００２】
【従来の技術】近年、インバータ用等に使われる電力用
半導体装置として、駆動が容易、かつ大電流が扱えると
いう長所を有する電力用半導体装置、即ち、絶縁ゲート
型電界効果トランジスタ及びバイポーラトランジスタの
両方の特徴を備えた電力用半導体装置が用いられてい
る。
半導体装置として、駆動が容易、かつ大電流が扱えると
いう長所を有する電力用半導体装置、即ち、絶縁ゲート
型電界効果トランジスタ及びバイポーラトランジスタの
両方の特徴を備えた電力用半導体装置が用いられてい
る。
【０００３】上記のような電力用半導体装置として、図
１０の等価回路を有する半導体装置がある。その半導体
装置は図９の断面図に示すような主要部分を有し、図８
（ａ）〜（ｄ）及び図９に示すようにして形成される。
即ち、まず、図８（ａ）に示すように、ｐ+ 型層２にｎ
- 型層３をエピタキシャル成長させた半導体基板を準備
する。続いて、後に形成される第２及び第３のバイポー
ラトランジスタ（以下、Ｑ４，Ｑ５と称する。）のベー
ス層等となるｐ型層４ｂの抵抗を低減するために、ｎ-
型層３の表面から選択的にボロンを注入し、熱拡散して
ｐ型層４ｂを形成すべき領域内にｐ型層４ｂとｎ- 型層
３との接合界面近傍に達する深さまでｐ+型拡散層４１
を形成する。
１０の等価回路を有する半導体装置がある。その半導体
装置は図９の断面図に示すような主要部分を有し、図８
（ａ）〜（ｄ）及び図９に示すようにして形成される。
即ち、まず、図８（ａ）に示すように、ｐ+ 型層２にｎ
- 型層３をエピタキシャル成長させた半導体基板を準備
する。続いて、後に形成される第２及び第３のバイポー
ラトランジスタ（以下、Ｑ４，Ｑ５と称する。）のベー
ス層等となるｐ型層４ｂの抵抗を低減するために、ｎ-
型層３の表面から選択的にボロンを注入し、熱拡散して
ｐ型層４ｂを形成すべき領域内にｐ型層４ｂとｎ- 型層
３との接合界面近傍に達する深さまでｐ+型拡散層４１
を形成する。
【０００４】次いで、図８（ｂ）に示すように、絶縁膜
及びゲート電極（ポリシリコン膜）を重ねて形成した
後、ゲート電極をパターニングして上記絶縁膜上に２つ
の第１及び第２の絶縁ゲート型電界効果トランジスタ
（以下、Ｑ１，Ｑ２と称する。）のゲート電極Ｇ１，Ｇ
２となる第１及び第２の電極１０，１１を形成した後、
これをマスクとして、絶縁膜をエッチングすることによ
り第１及び第２の電極１０，１１の下にそれぞれゲート
酸化膜９ａ，９ｂを形成する。このとき、第１及び第２
の電極１０，１１は、第１及び第２の電極１０，１１の
下方の半導体領域とｐ +型高濃度層４１及びｐ+ 型拡散
層４２の表面を横切る端部とがそれぞれオーバラップし
ないように形成される。第１及び第２の電極１０，１１
からなるゲート電極直下のチャネル層表面の濃度が高す
ぎると、ＭＯＳ１２或いはＭＯＳ１３の閾値が上がり、
好ましくないからである。
及びゲート電極（ポリシリコン膜）を重ねて形成した
後、ゲート電極をパターニングして上記絶縁膜上に２つ
の第１及び第２の絶縁ゲート型電界効果トランジスタ
（以下、Ｑ１，Ｑ２と称する。）のゲート電極Ｇ１，Ｇ
２となる第１及び第２の電極１０，１１を形成した後、
これをマスクとして、絶縁膜をエッチングすることによ
り第１及び第２の電極１０，１１の下にそれぞれゲート
酸化膜９ａ，９ｂを形成する。このとき、第１及び第２
の電極１０，１１は、第１及び第２の電極１０，１１の
下方の半導体領域とｐ +型高濃度層４１及びｐ+ 型拡散
層４２の表面を横切る端部とがそれぞれオーバラップし
ないように形成される。第１及び第２の電極１０，１１
からなるゲート電極直下のチャネル層表面の濃度が高す
ぎると、ＭＯＳ１２或いはＭＯＳ１３の閾値が上がり、
好ましくないからである。
【０００５】続いて、第１及び第２の電極１０，１１を
マスクとしてｎ- 型層３の表面に選択的にボロンをイオ
ン注入し、拡散してｐ型層４ｂを形成する。このとき、
第１及び第２の電極１０，１１の端部の下方のｎ- 型層
３では横方向の拡散によりｐ型層４ｂが第１及び第２の
電極１０，１１の下方に所定の距離延在する。このう
ち、第２の電極１１の下方のｐ型層４ｂにおいては、第
２の電極１１の幅が狭いので、両端部から延在するｐ型
層４ｂが繋がり、全てｐ型化する。
マスクとしてｎ- 型層３の表面に選択的にボロンをイオ
ン注入し、拡散してｐ型層４ｂを形成する。このとき、
第１及び第２の電極１０，１１の端部の下方のｎ- 型層
３では横方向の拡散によりｐ型層４ｂが第１及び第２の
電極１０，１１の下方に所定の距離延在する。このう
ち、第２の電極１１の下方のｐ型層４ｂにおいては、第
２の電極１１の幅が狭いので、両端部から延在するｐ型
層４ｂが繋がり、全てｐ型化する。
【０００６】次に、ｐ型層４ｂの抵抗を更に低減するた
め及び電極との良好なオーミックコンタクトを得るため
に図８（ｃ）に示すように、ｐ +型層４２を形成する。
その手順はｐ +型層４１の形成と同じようにｎ- 型層３
の表面から選択的にボロンを注入し、熱拡散してｐ +型
拡散層４１とほぼ同じ平面領域に、ｐ +型拡散層４１の
深さよりも浅くｐ+ 型拡散層４２を形成する。
め及び電極との良好なオーミックコンタクトを得るため
に図８（ｃ）に示すように、ｐ +型層４２を形成する。
その手順はｐ +型層４１の形成と同じようにｎ- 型層３
の表面から選択的にボロンを注入し、熱拡散してｐ +型
拡散層４１とほぼ同じ平面領域に、ｐ +型拡散層４１の
深さよりも浅くｐ+ 型拡散層４２を形成する。
【０００７】次に、図８（ｄ）に示すように、ｐ +型拡
散層４１及びｐ+ 型拡散層４２の表面領域の中央部付近
に選択的に形成された不図示のレジスト膜と、第１及び
第２の電極１０，１１とをマスクとして、砒素又はリン
を気相拡散又はイオン注入し、拡散又は再結晶化して、
ｎ +型層５ａ，６及び５ｂを形成する。このとき、第１
の電極１０端部の下方のｐ型層４ｂでは横方向の拡散に
よりｎ +型層５ａが第１の電極１０の下方に僅かに入り
込む。これにより、第１の電極１０の下方であって、ｎ
+型層５ａの端部からｎ- 型層３までの間のｐ型層４ｂ
がチャネル形成層となる。また、第２の電極１１の端部
では両端から第２の電極１１の下方にｎ+型層６，５ｂ
が僅かづつ入り込む。これにより、第２の電極１１の下
方であって、ｎ +型層６，５ｂに挟まれたｐ型層４ｂが
チャネル形成層となる。
散層４１及びｐ+ 型拡散層４２の表面領域の中央部付近
に選択的に形成された不図示のレジスト膜と、第１及び
第２の電極１０，１１とをマスクとして、砒素又はリン
を気相拡散又はイオン注入し、拡散又は再結晶化して、
ｎ +型層５ａ，６及び５ｂを形成する。このとき、第１
の電極１０端部の下方のｐ型層４ｂでは横方向の拡散に
よりｎ +型層５ａが第１の電極１０の下方に僅かに入り
込む。これにより、第１の電極１０の下方であって、ｎ
+型層５ａの端部からｎ- 型層３までの間のｐ型層４ｂ
がチャネル形成層となる。また、第２の電極１１の端部
では両端から第２の電極１１の下方にｎ+型層６，５ｂ
が僅かづつ入り込む。これにより、第２の電極１１の下
方であって、ｎ +型層６，５ｂに挟まれたｐ型層４ｂが
チャネル形成層となる。
【０００８】次いで、図９に示すように、第１及び第２
の電極１０，１１を絶縁膜で絶縁し、ｎ +型層５ａ及び
５ｂとそれぞれ接続する第３及び第４の電極７ａ，７
ｂ、及びｎ +型層６とｐ型層４２とを短絡する第５の電
極８を形成する。その後、ｐ+型層２の他の面に第６の
電極１を形成する。
の電極１０，１１を絶縁膜で絶縁し、ｎ +型層５ａ及び
５ｂとそれぞれ接続する第３及び第４の電極７ａ，７
ｂ、及びｎ +型層６とｐ型層４２とを短絡する第５の電
極８を形成する。その後、ｐ+型層２の他の面に第６の
電極１を形成する。
【０００９】上記作成された図９に示す半導体装置と図
１０に示す等価回路の構成部分との対応関係は次のよう
になる。即ち、ｐ +型層２は、第１のバイポーラトラン
ジスタ（以下、Ｑ３と称する。）のエミッタ層となり、
第６の電極１は半導体装置全体におけるコレクタ電極１
となる。また、第１のｎ- 型層３は、Ｑ１の第１のソー
ス／ドレイン領域層（以下、Ｓ／Ｄ領域層と称す
る。），Ｑ３のベース層，Ｑ４及びＱ５のコレクタ層と
なる。ｐ型層４ｂは、Ｑ１，Ｑ２のバックゲート，Ｑ３
のコレクタ層，Ｑ４及びＱ５のベース層となる。
１０に示す等価回路の構成部分との対応関係は次のよう
になる。即ち、ｐ +型層２は、第１のバイポーラトラン
ジスタ（以下、Ｑ３と称する。）のエミッタ層となり、
第６の電極１は半導体装置全体におけるコレクタ電極１
となる。また、第１のｎ- 型層３は、Ｑ１の第１のソー
ス／ドレイン領域層（以下、Ｓ／Ｄ領域層と称す
る。），Ｑ３のベース層，Ｑ４及びＱ５のコレクタ層と
なる。ｐ型層４ｂは、Ｑ１，Ｑ２のバックゲート，Ｑ３
のコレクタ層，Ｑ４及びＱ５のベース層となる。
【００１０】更に、ｎ +型層５ａは、Ｑ１の第２のＳ／
Ｄ領域層及びＱ４のエミッタ層となり、ｎ +型層６は、
Ｑ２の第１のＳ／Ｄ領域層となり、ｎ +型層５ｂは、Ｑ
２の第２のＳ／Ｄ領域層及びＱ５のエミッタ層となる。
Ｄ領域層及びＱ４のエミッタ層となり、ｎ +型層６は、
Ｑ２の第１のＳ／Ｄ領域層となり、ｎ +型層５ｂは、Ｑ
２の第２のＳ／Ｄ領域層及びＱ５のエミッタ層となる。
【００１１】また、第１の電極１０及び第２の電極１１
は、それぞれＱ１，Ｑ２のゲート電極となり、第３の電
極７ａは、Ｑ１の第２のソース／ドレイン電極（以下、
Ｓ／Ｄ電極と称する。）及びＱ４のエミッタ電極を兼
ね、第４の電極７ｂは、Ｑ２の第２のＳ／Ｄ電極及びＱ
５のエミッタ電極を兼ねる。
は、それぞれＱ１，Ｑ２のゲート電極となり、第３の電
極７ａは、Ｑ１の第２のソース／ドレイン電極（以下、
Ｓ／Ｄ電極と称する。）及びＱ４のエミッタ電極を兼
ね、第４の電極７ｂは、Ｑ２の第２のＳ／Ｄ電極及びＱ
５のエミッタ電極を兼ねる。
【００１２】特に、上記の半導体装置においては、特
に、Ｑ４，Ｑ５のベース層の抵抗ＲB2を低減するために
ｐ +型拡散層４１が形成されているので、寄生サイリス
タのラッチアップの発生する上限の電流（可制御電流）
を向上することができる。
に、Ｑ４，Ｑ５のベース層の抵抗ＲB2を低減するために
ｐ +型拡散層４１が形成されているので、寄生サイリス
タのラッチアップの発生する上限の電流（可制御電流）
を向上することができる。
【００１３】次に、上記のようにして作成された半導体
装置の動作について図９及び図１０（ａ），（ｂ）を参
照して説明する。
装置の動作について図９及び図１０（ａ），（ｂ）を参
照して説明する。
【００１４】（１）トランジスタ動作を行わせる場合に
は、図１０（ａ）に示すように、ｎチャネルＭＯＳトラ
ンジスタＱ１の第２のＳ／Ｄ領域層５ａ，ｎチャネルＭ
ＯＳトランジスタＱ２の第２のＳ／Ｄ領域層６，ｎｐｎ
バイポーラトランジスタＱ４のエミッタ電極７ａ及びｎ
ｐｎバイポーラトランジスタＱ５のエミッタ電極７ｂに
接続する共通の端子Ｅに対してＱ１のゲート電極（Ｇ
１）１０及びＱ２のゲート電極（Ｇ２）１１のいずれに
も正の電位を印加する。
は、図１０（ａ）に示すように、ｎチャネルＭＯＳトラ
ンジスタＱ１の第２のＳ／Ｄ領域層５ａ，ｎチャネルＭ
ＯＳトランジスタＱ２の第２のＳ／Ｄ領域層６，ｎｐｎ
バイポーラトランジスタＱ４のエミッタ電極７ａ及びｎ
ｐｎバイポーラトランジスタＱ５のエミッタ電極７ｂに
接続する共通の端子Ｅに対してＱ１のゲート電極（Ｇ
１）１０及びＱ２のゲート電極（Ｇ２）１１のいずれに
も正の電位を印加する。
【００１５】これにより、Ｑ１及びＱ２がオンする。Ｑ
１がオンすると、第１のＳ／Ｄ電極７ａより電子が第２
のＳ／Ｄ領域層（Ｑ４のエミッタ層）５ａに流れ込み、
Ｑ１のチャネル層を通って第１のＳ／Ｄ領域層（Ｑ４の
ベース層）３に流れ込むとともに、第１のＳ／Ｄ領域層
（Ｑ４のベース層）３の電位が低下する。これによって
ｐ型層（Ｑ３のコレクタ層）４ｂとｎ- 型層（Ｑ３のベ
ース層）３とｐ+ 型層（エミッタ層）２により構成され
るｐｎｐバイポーラトランジスタＱ３がオンする。
１がオンすると、第１のＳ／Ｄ電極７ａより電子が第２
のＳ／Ｄ領域層（Ｑ４のエミッタ層）５ａに流れ込み、
Ｑ１のチャネル層を通って第１のＳ／Ｄ領域層（Ｑ４の
ベース層）３に流れ込むとともに、第１のＳ／Ｄ領域層
（Ｑ４のベース層）３の電位が低下する。これによって
ｐ型層（Ｑ３のコレクタ層）４ｂとｎ- 型層（Ｑ３のベ
ース層）３とｐ+ 型層（エミッタ層）２により構成され
るｐｎｐバイポーラトランジスタＱ３がオンする。
【００１６】すると、正孔電流がＱ３のエミッタ層２〜
Ｑ３のベース層３〜Ｑ３のコレクタ層を経て短絡用電極
８に抜ける。そして、ここで電流担体が正孔から電子に
変換されて、電子電流がＱ２の第１のＳ／Ｄ領域層６に
流入し、既にオンしているＱ２のチャネル層及びエミッ
タ層５ｂを経てエミッタ電極７ｂに抜ける。
Ｑ３のベース層３〜Ｑ３のコレクタ層を経て短絡用電極
８に抜ける。そして、ここで電流担体が正孔から電子に
変換されて、電子電流がＱ２の第１のＳ／Ｄ領域層６に
流入し、既にオンしているＱ２のチャネル層及びエミッ
タ層５ｂを経てエミッタ電極７ｂに抜ける。
【００１７】（２）次に、サイリスタ動作を行わせる場
合には、図１０（ｂ）に示すように、Ｑ１の第２のＳ／
Ｄ領域層５ａ，Ｑ２の第２のＳ／Ｄ領域層６，Ｑ４のエ
ミッタ電極７ａ及びＱ５のエミッタ電極７ｂに接続する
共通の端子Ｅに対してＱ１のゲート電極（Ｇ１）１０に
正の電位を印加する。
合には、図１０（ｂ）に示すように、Ｑ１の第２のＳ／
Ｄ領域層５ａ，Ｑ２の第２のＳ／Ｄ領域層６，Ｑ４のエ
ミッタ電極７ａ及びＱ５のエミッタ電極７ｂに接続する
共通の端子Ｅに対してＱ１のゲート電極（Ｇ１）１０に
正の電位を印加する。
【００１８】これにより、Ｑ１がオンする。Ｑ１がオン
すると、第１のＳ／Ｄ電極７ａより電子が第２のＳ／Ｄ
領域層５ａに流れ込み、Ｑ１のチャネル層を通って第１
のＳ／Ｄ領域層（Ｑ３のベース層）３に流れ込むととも
に、第１のＳ／Ｄ領域層（Ｑ３のベース層）３の電位が
低下する。これによってＱ３がオンする。
すると、第１のＳ／Ｄ電極７ａより電子が第２のＳ／Ｄ
領域層５ａに流れ込み、Ｑ１のチャネル層を通って第１
のＳ／Ｄ領域層（Ｑ３のベース層）３に流れ込むととも
に、第１のＳ／Ｄ領域層（Ｑ３のベース層）３の電位が
低下する。これによってＱ３がオンする。
【００１９】すると、正孔がＱ３のエミッタ層２〜ベー
ス層３を経てコレクタ層（Ｑ４，Ｑ５のベース層）４ｂ
に抜けて、Ｑ４，Ｑ５のベース層４ｂの電位が高くな
る。ここでＱ２はオンしていないので、正孔はＱ４，Ｑ
５のベース層４ｂからＱ４，Ｑ５のエミッタ層７ａ，７
ｂに抜ける。これにより、Ｑ４，Ｑ５がオンし、Ｑ３／
Ｑ４，Ｑ３／Ｑ５がそれぞれ対となって動作し、サイリ
スタ動作に入る。
ス層３を経てコレクタ層（Ｑ４，Ｑ５のベース層）４ｂ
に抜けて、Ｑ４，Ｑ５のベース層４ｂの電位が高くな
る。ここでＱ２はオンしていないので、正孔はＱ４，Ｑ
５のベース層４ｂからＱ４，Ｑ５のエミッタ層７ａ，７
ｂに抜ける。これにより、Ｑ４，Ｑ５がオンし、Ｑ３／
Ｑ４，Ｑ３／Ｑ５がそれぞれ対となって動作し、サイリ
スタ動作に入る。
【００２０】（３）上記サイリスタ動作からトランジス
タ動作に移る場合には、Ｑ１のゲート電極（Ｇ１）に電
圧を印加したまま、Ｑ１をオン状態に保持した状態で、
端子Ｅに対してＱ２のゲート電極（Ｇ２）に高い電圧を
印加してＱ２をオンする。これにより、Ｑ４，Ｑ５のベ
ース層４ｂから正孔が引きだされるとともに、電子がベ
ース層４ｂに導入されて、Ｑ４，Ｑ５のベース層４ｂの
電位が低下するため、Ｑ４，Ｑ５がオフする。従って、
Ｑ１，Ｑ２のみがオンしていることになり、トランジス
タ動作に移行する。なお、この場合には、Ｑ４，Ｑ５の
ベースから正孔をＱ２を介して引き出すとともに、電子
をベース層４ｂに導入する必要がある。
タ動作に移る場合には、Ｑ１のゲート電極（Ｇ１）に電
圧を印加したまま、Ｑ１をオン状態に保持した状態で、
端子Ｅに対してＱ２のゲート電極（Ｇ２）に高い電圧を
印加してＱ２をオンする。これにより、Ｑ４，Ｑ５のベ
ース層４ｂから正孔が引きだされるとともに、電子がベ
ース層４ｂに導入されて、Ｑ４，Ｑ５のベース層４ｂの
電位が低下するため、Ｑ４，Ｑ５がオフする。従って、
Ｑ１，Ｑ２のみがオンしていることになり、トランジス
タ動作に移行する。なお、この場合には、Ｑ４，Ｑ５の
ベースから正孔をＱ２を介して引き出すとともに、電子
をベース層４ｂに導入する必要がある。
【００２１】その速さにより切替えスピードが決まる。
【００２２】ところで、上記の動作状態（１）におい
て、エミッタ電極７ａと７ｂとは短絡されているので、
半導体装置のオン電圧は主としてＱ３のエミッタ層２／
ベース層３との間のｐｎ接合の接合電位とＱ１のドレイ
ン−ソース間のオン電圧及びベース層３での電圧降下と
の和で表される。一方、ともにＱ３とサイリスタ結合す
るＱ４及びＱ５の各ベース−エミッタ間には、ベース層
４ｂ内の合成抵抗ＲB2による電圧降下とＱ２のドレイン
−ソース間のオン電圧との和に等しい電圧が発生する。
ここで、合成抵抗ＲB2は、図９に示すように、ベース層
４ｂ内であって、Ｑ１のチャネル層の下方側〜エミッタ
層５ａの下方側〜エミッタ層５ａと第１のＳ／Ｄ領域層
６とで囲まれた主たる正孔電流の流れる領域層にわたっ
て生じる。
て、エミッタ電極７ａと７ｂとは短絡されているので、
半導体装置のオン電圧は主としてＱ３のエミッタ層２／
ベース層３との間のｐｎ接合の接合電位とＱ１のドレイ
ン−ソース間のオン電圧及びベース層３での電圧降下と
の和で表される。一方、ともにＱ３とサイリスタ結合す
るＱ４及びＱ５の各ベース−エミッタ間には、ベース層
４ｂ内の合成抵抗ＲB2による電圧降下とＱ２のドレイン
−ソース間のオン電圧との和に等しい電圧が発生する。
ここで、合成抵抗ＲB2は、図９に示すように、ベース層
４ｂ内であって、Ｑ１のチャネル層の下方側〜エミッタ
層５ａの下方側〜エミッタ層５ａと第１のＳ／Ｄ領域層
６とで囲まれた主たる正孔電流の流れる領域層にわたっ
て生じる。
【００２３】いま、Ｑ４或いはＱ５のベース−エミッタ
間に例えば０．６Ｖ以上の順方向電圧が印加されると、
Ｑ４或いはＱ５はオンしてしまい、Ｑ３との間でサイリ
スタ動作に移行し、ゲートでコントロールすることので
きない状態となる。これをラッチアップ現象と呼ぶ。
間に例えば０．６Ｖ以上の順方向電圧が印加されると、
Ｑ４或いはＱ５はオンしてしまい、Ｑ３との間でサイリ
スタ動作に移行し、ゲートでコントロールすることので
きない状態となる。これをラッチアップ現象と呼ぶ。
【００２４】そこで、ラッチアップが生じないように、
Ｑ４或いはＱ５のベース−エミッタ間にかかる電圧を低
減するため正孔電流の主たる流路のＲB2を小さくすべ
く、上記の半導体装置ではｐ +型拡散層４１とｐ+ 型拡
散層４２とが設けられている。
Ｑ４或いはＱ５のベース−エミッタ間にかかる電圧を低
減するため正孔電流の主たる流路のＲB2を小さくすべ
く、上記の半導体装置ではｐ +型拡散層４１とｐ+ 型拡
散層４２とが設けられている。
【００２５】これは、Ｑ１のオン電圧とＱ２のオン電圧
との間にはトレードオフの関係があり、また、ｐ型のベ
ース層４ｂとｎ- 型のベース層３との間のｐｎ接合を適
正化するために、ベース層４ｂの濃度はあまり高くでき
ないためにとられた方法である。
との間にはトレードオフの関係があり、また、ｐ型のベ
ース層４ｂとｎ- 型のベース層３との間のｐｎ接合を適
正化するために、ベース層４ｂの濃度はあまり高くでき
ないためにとられた方法である。
【００２６】
【発明が解決しようとする課題】しかし、上記の従来例
によれば、トランジスタ動作時の主たる正孔電流は、Ｑ
４のベース層４ｂ内であって、Ｑ１のチャネル層となる
領域の下方側〜Ｑ４のエミッタ層５ａの下方側〜ｐ +型
拡散層４１〜ｐ+ 型拡散層４２を経て短絡用電極８に抜
ける。ところが、ベース層４ｂ，ｐ +型拡散層４１及び
ｐ+ 型拡散層４２はともにイオン注入方式で形成される
ので、その濃度は表面に近いほど高くなっているため、
表面に近いほど等価抵抗が低く、正孔電流は表面に近い
部分に集中して流れる。この様子をＩＧＢＴ（伝導度変
調型トランジスタ）を例にしてコンピュータシミュレー
ションによる図６（ｂ）に示す。このように電流が集中
する結果、図７の出力特性図に見られるように、コレク
タ電流Ｉc が3000Ａ／ｃｍ2程度でラッチアップしてし
まう。このため、トランジスタ動作時の主電流値を大き
くとれず、従って、より大電流が必要とされる用途に上
記の半導体装置を用いることができないという問題があ
る。
によれば、トランジスタ動作時の主たる正孔電流は、Ｑ
４のベース層４ｂ内であって、Ｑ１のチャネル層となる
領域の下方側〜Ｑ４のエミッタ層５ａの下方側〜ｐ +型
拡散層４１〜ｐ+ 型拡散層４２を経て短絡用電極８に抜
ける。ところが、ベース層４ｂ，ｐ +型拡散層４１及び
ｐ+ 型拡散層４２はともにイオン注入方式で形成される
ので、その濃度は表面に近いほど高くなっているため、
表面に近いほど等価抵抗が低く、正孔電流は表面に近い
部分に集中して流れる。この様子をＩＧＢＴ（伝導度変
調型トランジスタ）を例にしてコンピュータシミュレー
ションによる図６（ｂ）に示す。このように電流が集中
する結果、図７の出力特性図に見られるように、コレク
タ電流Ｉc が3000Ａ／ｃｍ2程度でラッチアップしてし
まう。このため、トランジスタ動作時の主電流値を大き
くとれず、従って、より大電流が必要とされる用途に上
記の半導体装置を用いることができないという問題があ
る。
【００２７】また、上記電流集中により電流担体の引き
出しに時間がかかり、サイリスタ動作からトランジスタ
動作への切替えスピードが遅くなるという問題がある。
出しに時間がかかり、サイリスタ動作からトランジスタ
動作への切替えスピードが遅くなるという問題がある。
【００２８】そこで、本発明は、上記問題点を解決する
ものであり、その課題は、絶縁ゲート型電界効果トラン
ジスタ及びバイポーラトランジスタを備えた電力用の半
導体装置において、バックゲートとベース層を兼ねた領
域層内での電流集中を防止し、当該領域層内の等価抵抗
を小さくすることにより、電圧降下を低減し、これによ
り、トランジスタ動作時にラッチアップを防止すること
ができ、かつ、サイリスタ動作からトランジスタ動作へ
の切替え時間もより短縮することができる半導体装置を
提供することにある。
ものであり、その課題は、絶縁ゲート型電界効果トラン
ジスタ及びバイポーラトランジスタを備えた電力用の半
導体装置において、バックゲートとベース層を兼ねた領
域層内での電流集中を防止し、当該領域層内の等価抵抗
を小さくすることにより、電圧降下を低減し、これによ
り、トランジスタ動作時にラッチアップを防止すること
ができ、かつ、サイリスタ動作からトランジスタ動作へ
の切替え時間もより短縮することができる半導体装置を
提供することにある。
【００２９】
【課題を解決するための手段】上記問題点を解決するた
めに、本発明が講じた手段は、第１に、例えば図１に示
すように、第１の第１導電型層２と、該第１の第１導電
型層２上に形成された第１の第２導電型層３と、該第１
の第２導電型層３内に選択的に形成された第２の第１導
電型層４ｂと、該第２の第１導電型層４ｂ内の表層に、
該第２の第１導電型層４ｂと前記第１の第２導電型層３
との境界面から所定の間隔をおいて選択的に形成された
第２の第２導電型層５ａと、前記第２の第１導電型層４
ｂ内の表層に前記第２の第２導電型層５ａと離隔して形
成された第３の第２導電型層６と、前記第２の第１導電
型層４ｂ内の表層に前記第３の第２導電型層６と所定の
間隔をおいて形成された第４の第２導電型層５ｂと、前
記第１の第２導電型層３と前記第２の第２導電型層５ａ
との間に介在する前記第２の第１導電型層４ｂの表面上
に絶縁膜９ａを介して形成された第１の電極１０と、前
記第３の第２導電型層６と前記第４の第２導電型層５ｂ
との間に介在する前記第２の第１導電型層４ｂの表面上
に絶縁膜９ｂを介して形成された第２の電極１１と、前
記第２の第２導電型層５ａと接続された第３の電極７ａ
と、該第３の電極７ａと接続され、かつ前記第４の第２
導電型層５ｂと接続された第４の電極７ｂと、前記第３
の第２導電型層６及び前記第２の第１導電型層４ｂとの
間を接続する第５の電極８とを備えた半導体装置におい
て、少なくとも前記第２の第２導電型層５ａと前記第３
の第２導電型層６との間の下部領域であって、前記第２
の第１導電型層４ｂと前記第１の第２導電型層３との境
界近傍に前記第２の第１導電型層４ｂの不純物濃度より
も高濃度の第１導電型埋込層４３を有することを特徴と
するものである。
めに、本発明が講じた手段は、第１に、例えば図１に示
すように、第１の第１導電型層２と、該第１の第１導電
型層２上に形成された第１の第２導電型層３と、該第１
の第２導電型層３内に選択的に形成された第２の第１導
電型層４ｂと、該第２の第１導電型層４ｂ内の表層に、
該第２の第１導電型層４ｂと前記第１の第２導電型層３
との境界面から所定の間隔をおいて選択的に形成された
第２の第２導電型層５ａと、前記第２の第１導電型層４
ｂ内の表層に前記第２の第２導電型層５ａと離隔して形
成された第３の第２導電型層６と、前記第２の第１導電
型層４ｂ内の表層に前記第３の第２導電型層６と所定の
間隔をおいて形成された第４の第２導電型層５ｂと、前
記第１の第２導電型層３と前記第２の第２導電型層５ａ
との間に介在する前記第２の第１導電型層４ｂの表面上
に絶縁膜９ａを介して形成された第１の電極１０と、前
記第３の第２導電型層６と前記第４の第２導電型層５ｂ
との間に介在する前記第２の第１導電型層４ｂの表面上
に絶縁膜９ｂを介して形成された第２の電極１１と、前
記第２の第２導電型層５ａと接続された第３の電極７ａ
と、該第３の電極７ａと接続され、かつ前記第４の第２
導電型層５ｂと接続された第４の電極７ｂと、前記第３
の第２導電型層６及び前記第２の第１導電型層４ｂとの
間を接続する第５の電極８とを備えた半導体装置におい
て、少なくとも前記第２の第２導電型層５ａと前記第３
の第２導電型層６との間の下部領域であって、前記第２
の第１導電型層４ｂと前記第１の第２導電型層３との境
界近傍に前記第２の第１導電型層４ｂの不純物濃度より
も高濃度の第１導電型埋込層４３を有することを特徴と
するものである。
【００３０】第２に、第１の発明に記載の半導体装置
は、前記第２の第２導電型層５ａと前記第３の第２導電
型層６との間に介在する前記第２の第１導電型層４ｂに
表面から第１導電型不純物が導入されることにより、少
なくとも前記第２の第２導電型層５ａ及び前記第３の第
２導電型層６に接して、第１導電型不純物導入層４２が
形成されていることを特徴とするものである。
は、前記第２の第２導電型層５ａと前記第３の第２導電
型層６との間に介在する前記第２の第１導電型層４ｂに
表面から第１導電型不純物が導入されることにより、少
なくとも前記第２の第２導電型層５ａ及び前記第３の第
２導電型層６に接して、第１導電型不純物導入層４２が
形成されていることを特徴とするものである。
【００３１】第３に、第１又は第２の発明に記載の半導
体装置は、前記第１導電型埋込層４３は、一端が第１の
電極１０の下方部まで延在し、他端が前記第２の電極１
１の下方部まで延在していることを特徴とするものであ
る。
体装置は、前記第１導電型埋込層４３は、一端が第１の
電極１０の下方部まで延在し、他端が前記第２の電極１
１の下方部まで延在していることを特徴とするものであ
る。
【００３２】第４に、第１乃至第３の発明のうちいずれ
かに記載の半導体装置は、図１及び図３に示すように、
前記第１の第１導電型層２は第１のバイポーラトランジ
スタＱ３のエミッタ層であり、前記第１の第２導電型層
３は第１の絶縁ゲート型電界効果トランジスタＱ１の第
１のソース／ドレイン領域層であり、かつ前記第１のバ
イポーラトランジスタＱ３のベース層であり、かつ第２
のバイポーラトランジスタＱ４及び第３のバイポーラト
ランジスタＱ５のコレクタ層であり、前記第２の第１導
電型層４ｂは第１及び第２の絶縁ゲート型電界効果トラ
ンジスタＱ１，Ｑ２のバックゲートであり、かつ前記第
１のバイポーラトランジスタＱ３のコレクタ層であり、
かつ第２のバイポーラトランジスタＱ４及び第３のバイ
ポーラトランジスタＱ５のベース層であり、前記第２の
第２導電型層５ａは第１の絶縁ゲート型電界効果トラン
ジスタＱ１の第２のソース／ドレイン領域層であり、か
つ第２のバイポーラトランジスタＱ４のエミッタ層であ
り、前記第３の第２導電型層６は第２の絶縁ゲート型電
界効果トランジスタＱ２の第１のソース／ドレイン領域
層であり、前記第４の第２導電型層５ｂは第２の絶縁ゲ
ート型電界効果トランジスタＱ２の第２のソース／ドレ
イン領域層であり、かつ第３のバイポーラトランジスタ
Ｑ５のエミッタ層であり、前記第１及び第２の電極１
０，１１はそれぞれ第１及び第２の絶縁ゲート型電界効
果トランジスタＱ１，Ｑ２のゲート電極であることを特
徴とするものである。
かに記載の半導体装置は、図１及び図３に示すように、
前記第１の第１導電型層２は第１のバイポーラトランジ
スタＱ３のエミッタ層であり、前記第１の第２導電型層
３は第１の絶縁ゲート型電界効果トランジスタＱ１の第
１のソース／ドレイン領域層であり、かつ前記第１のバ
イポーラトランジスタＱ３のベース層であり、かつ第２
のバイポーラトランジスタＱ４及び第３のバイポーラト
ランジスタＱ５のコレクタ層であり、前記第２の第１導
電型層４ｂは第１及び第２の絶縁ゲート型電界効果トラ
ンジスタＱ１，Ｑ２のバックゲートであり、かつ前記第
１のバイポーラトランジスタＱ３のコレクタ層であり、
かつ第２のバイポーラトランジスタＱ４及び第３のバイ
ポーラトランジスタＱ５のベース層であり、前記第２の
第２導電型層５ａは第１の絶縁ゲート型電界効果トラン
ジスタＱ１の第２のソース／ドレイン領域層であり、か
つ第２のバイポーラトランジスタＱ４のエミッタ層であ
り、前記第３の第２導電型層６は第２の絶縁ゲート型電
界効果トランジスタＱ２の第１のソース／ドレイン領域
層であり、前記第４の第２導電型層５ｂは第２の絶縁ゲ
ート型電界効果トランジスタＱ２の第２のソース／ドレ
イン領域層であり、かつ第３のバイポーラトランジスタ
Ｑ５のエミッタ層であり、前記第１及び第２の電極１
０，１１はそれぞれ第１及び第２の絶縁ゲート型電界効
果トランジスタＱ１，Ｑ２のゲート電極であることを特
徴とするものである。
【００３３】
【作用】かかる手段によれば、少なくとも第２の第２導
電型層５ａと第３の第２導電型層６との間の下部領域で
あって、第２の第１導電型層４ｂと第１の第２導電型層
３との境界近傍に第２の第１導電型層４ｂの不純物濃度
よりも高濃度の第１導電型埋込層４３が存在することに
より、第２の第１導電型層４ｂと第１の第２導電型層３
との境界近傍の導電率が第１導電型埋込層４３上部の第
２の第１導電型層４ｂの導電率よりも低下するので、第
２の第１導電型層４ｂを流れる電流は、不純物濃度に比
例して上部に偏って流れていた従来例の場合と比較し
て、第２の第１導電型層４ｂ全体に広がるようになる。
電型層５ａと第３の第２導電型層６との間の下部領域で
あって、第２の第１導電型層４ｂと第１の第２導電型層
３との境界近傍に第２の第１導電型層４ｂの不純物濃度
よりも高濃度の第１導電型埋込層４３が存在することに
より、第２の第１導電型層４ｂと第１の第２導電型層３
との境界近傍の導電率が第１導電型埋込層４３上部の第
２の第１導電型層４ｂの導電率よりも低下するので、第
２の第１導電型層４ｂを流れる電流は、不純物濃度に比
例して上部に偏って流れていた従来例の場合と比較し
て、第２の第１導電型層４ｂ全体に広がるようになる。
【００３４】これにより、第２の第１導電型層４ｂでの
電流集中を防止し、等価な抵抗ＲBを小さくすることが
できるので、この領域の電圧降下を防止することができ
る。
電流集中を防止し、等価な抵抗ＲBを小さくすることが
できるので、この領域の電圧降下を防止することができ
る。
【００３５】従って、例えば、第２の第１導電型層４ｂ
が第２及び第３のバイポーラトランジスタＱ４，Ｑ５の
ベース層として用いる場合、第１のバイポーラトランジ
スタＱ１がオンしているトランジスタ動作時に、Ｑ４，
Ｑ５がオンし、Ｑ４／Ｑ３，Ｑ５／Ｑ３で構成されるサ
イリスタが異常動作するようなラッチアップを防止する
ことができる。また、Ｑ４，Ｑ５のベース層に残存する
電流担体を速く引き出すことが可能になるので、上記の
サイリスタが正常動作するサイリスタ動作からトランジ
スタ動作への切替え時間もより短縮することができる。
が第２及び第３のバイポーラトランジスタＱ４，Ｑ５の
ベース層として用いる場合、第１のバイポーラトランジ
スタＱ１がオンしているトランジスタ動作時に、Ｑ４，
Ｑ５がオンし、Ｑ４／Ｑ３，Ｑ５／Ｑ３で構成されるサ
イリスタが異常動作するようなラッチアップを防止する
ことができる。また、Ｑ４，Ｑ５のベース層に残存する
電流担体を速く引き出すことが可能になるので、上記の
サイリスタが正常動作するサイリスタ動作からトランジ
スタ動作への切替え時間もより短縮することができる。
【００３６】また、第１導電型埋込層43ａをＱ１の下方
側にまで広げることにより、より一層電流集中を防止
し、等価な抵抗ＲB を小さくすることができるので、こ
の領域の電圧降下をより一層防止することができる。
側にまで広げることにより、より一層電流集中を防止
し、等価な抵抗ＲB を小さくすることができるので、こ
の領域の電圧降下をより一層防止することができる。
【００３７】これにより、トランジスタ動作時に、ラッ
チアップをより一層確実に防止することができ、かつ、
サイリスタ動作からトランジスタ動作への切替え時間も
より一層短縮することができる。
チアップをより一層確実に防止することができ、かつ、
サイリスタ動作からトランジスタ動作への切替え時間も
より一層短縮することができる。
【００３８】更に、第１導電型埋込層43ａをＱ２の下方
側にまで広げることで、トランジスタ動作時の電流を分
散することができ、等価抵抗ＲB も小さくすることがで
きるので、この領域の電圧降下を防止することができ
る。
側にまで広げることで、トランジスタ動作時の電流を分
散することができ、等価抵抗ＲB も小さくすることがで
きるので、この領域の電圧降下を防止することができ
る。
【００３９】これにより、トランジスタ動作時に、ラッ
チアップを防止することができ、かつ、サイリスタ動作
からトランジスタ動作への切替え時間もより短縮するこ
とができる。
チアップを防止することができ、かつ、サイリスタ動作
からトランジスタ動作への切替え時間もより短縮するこ
とができる。
【００４０】
【実施例】次に、図面を参照して、本発明の実施例につ
いて説明する。
いて説明する。
【００４１】（第１の実施例）図１は、図４の等価回路
を有する、本発明の第１の実施例に係る半導体装置の主
要部分の断面図である。
を有する、本発明の第１の実施例に係る半導体装置の主
要部分の断面図である。
【００４２】図１において、２はｐ +型層（第１の第１
導電型層）で、第１のバイポーラトランジスタ（以下、
Ｑ３と称する。）のコレクタ層となり、一方の面にコレ
クタ電極（第６の電極）１が形成されている。３はｐ +
型層２上に形成されたｎ- 型層（第１の第２導電型層）
で、第１の絶縁ゲート型電界効果トランジスタ（以下、
Ｑ１と称する。）の第１のソース／ドレイン領域層（以
下、Ｓ／Ｄ領域層と称する。），Ｑ３のベース層，第２
のバイポーラトランジスタ（以下、Ｑ４と称する。）及
び第３のバイポーラトランジスタ（以下、Ｑ５と称す
る。）のコレクタ層となる。
導電型層）で、第１のバイポーラトランジスタ（以下、
Ｑ３と称する。）のコレクタ層となり、一方の面にコレ
クタ電極（第６の電極）１が形成されている。３はｐ +
型層２上に形成されたｎ- 型層（第１の第２導電型層）
で、第１の絶縁ゲート型電界効果トランジスタ（以下、
Ｑ１と称する。）の第１のソース／ドレイン領域層（以
下、Ｓ／Ｄ領域層と称する。），Ｑ３のベース層，第２
のバイポーラトランジスタ（以下、Ｑ４と称する。）及
び第３のバイポーラトランジスタ（以下、Ｑ５と称す
る。）のコレクタ層となる。
【００４３】４ｂはｎ- 型層３内に選択的に形成された
ｐ型層（第２の第１導電型層）で、Ｑ１，Ｑ２のバック
ゲート，Ｑ３のエミッタ層，Ｑ４及びＱ５のベース層と
なる。
ｐ型層（第２の第１導電型層）で、Ｑ１，Ｑ２のバック
ゲート，Ｑ３のエミッタ層，Ｑ４及びＱ５のベース層と
なる。
【００４４】５ａはｐ型層４ｂ内の表層に、ｐ型層４ｂ
とｎ- 型層３との境界面から所定の間隔をおいて選択的
に形成されたｎ +型層（第２の第２導電型層）で、Ｑ１
の第２のＳ／Ｄ領域層及びＱ４のエミッタ層となる。
とｎ- 型層３との境界面から所定の間隔をおいて選択的
に形成されたｎ +型層（第２の第２導電型層）で、Ｑ１
の第２のＳ／Ｄ領域層及びＱ４のエミッタ層となる。
【００４５】６はｐ型層４ｂ内の表層にｎ +型層５ａと
離隔して形成されたｎ +型層（第３の第２導電型層）
で、Ｑ２の第１のＳ／Ｄ領域層となる。
離隔して形成されたｎ +型層（第３の第２導電型層）
で、Ｑ２の第１のＳ／Ｄ領域層となる。
【００４６】５ｂはｐ型層４ｂ内の表層に、ｎ +型層６
と所定の間隔をおいて形成されたｎ+型層（第４の第２
導電型層）で、Ｑ２の第２のＳ／Ｄ領域層及びＱ５のエ
ミッタ層となる。
と所定の間隔をおいて形成されたｎ+型層（第４の第２
導電型層）で、Ｑ２の第２のＳ／Ｄ領域層及びＱ５のエ
ミッタ層となる。
【００４７】１０はｎ- 型層３とｎ +型層５ａとの間に
介在するｐ型層４ｂの表面上に絶縁膜９を介して形成さ
れた第１の電極、１１はｎ +型層６とｎ +型層５ｂとの
間に介在するｐ型層４ｂの表面上に絶縁膜９を介して形
成された第２の電極で、それぞれＱ１，Ｑ２のゲート電
極となる。
介在するｐ型層４ｂの表面上に絶縁膜９を介して形成さ
れた第１の電極、１１はｎ +型層６とｎ +型層５ｂとの
間に介在するｐ型層４ｂの表面上に絶縁膜９を介して形
成された第２の電極で、それぞれＱ１，Ｑ２のゲート電
極となる。
【００４８】７ａはｎ +型層５ａと接続された第３の電
極で、Ｑ１の第２のソース／ドレイン電極（以下、Ｓ／
Ｄ電極と称する。）及びＱ４のエミッタ電極を兼ね、７
ｂは第３の電極７ａと接続され、かつｎ +型層５ｂと接
続された第４の電極で、Ｑ２の第２のＳ／Ｄ電極及びＱ
４のエミッタ電極を兼ねる。８はｎ +型層６及びｐ型層
４ｂとの間を短絡する第５の電極である。
極で、Ｑ１の第２のソース／ドレイン電極（以下、Ｓ／
Ｄ電極と称する。）及びＱ４のエミッタ電極を兼ね、７
ｂは第３の電極７ａと接続され、かつｎ +型層５ｂと接
続された第４の電極で、Ｑ２の第２のＳ／Ｄ電極及びＱ
４のエミッタ電極を兼ねる。８はｎ +型層６及びｐ型層
４ｂとの間を短絡する第５の電極である。
【００４９】４３は、ＲB1を低減するために、ｎ- 型層
３とｐ型層４ｂとの界面近傍に形成されたｐ +型埋込層
（第１導電型埋込層）で、ｎ +型層５ａとｎ +型層６と
の間の領域及びｎ +型層５ａとｎ +型層６それぞれの下
方領域にまで延在するように形成されている。４２は電
極をオーミック接触させるため及びＲB1を低減するため
に、ｎ +型層５ａとｎ +型層との間のｐ型層４ｂ内に高
濃度のボロンをｐ型層４ｂの表面から導入し、熱拡散に
より形成されたｐ+ 型拡散層（第１導電型高濃度層）
で、ほぼｐ +型埋込層４３と同じ領域の上部にあって、
ｐ +型埋込層４３と接続するように形成されている。
３とｐ型層４ｂとの界面近傍に形成されたｐ +型埋込層
（第１導電型埋込層）で、ｎ +型層５ａとｎ +型層６と
の間の領域及びｎ +型層５ａとｎ +型層６それぞれの下
方領域にまで延在するように形成されている。４２は電
極をオーミック接触させるため及びＲB1を低減するため
に、ｎ +型層５ａとｎ +型層との間のｐ型層４ｂ内に高
濃度のボロンをｐ型層４ｂの表面から導入し、熱拡散に
より形成されたｐ+ 型拡散層（第１導電型高濃度層）
で、ほぼｐ +型埋込層４３と同じ領域の上部にあって、
ｐ +型埋込層４３と接続するように形成されている。
【００５０】次に、図２（ａ）〜（ｄ）を参照しなが
ら、上記図１の半導体装置の製造方法について説明す
る。
ら、上記図１の半導体装置の製造方法について説明す
る。
【００５１】まず、図２（ａ）に示すように、ｐ+ 型層
２上にｎ- 型層３１をエピタキシャル成長などにより形
成させた半導体基板を準備した後、ｎ- 型層３１の表層
に選択的にボロンをイオン注入し、加熱処理を加えるこ
とより拡散して、ｐ +型高濃度層４３１を形成する。次
に、エピタキシャル成長によりｎ- 型層３１とほぼ同一
濃度のｎ- 型層３２を形成する。このとき、加熱により
ｐ +型高濃度層４３１のボロンはｐ +型高濃度層４３１
からｎ- 型層３２に外方拡散する。これにより、ｎ- 型
層３１と３２との境界面に対して、ｐ +型高濃度層４３
１とほぼ対称的な濃度分布のｐ +型外方拡散層４３２が
ｎ- 型層３２中に形成される。ところで、ｐ +型高濃度
層４３１はイオン注入法で形成されるので、ｐ +型高濃
度層４３１，ｐ +型外方拡散層４３２の不純物濃度はｎ
- 型層３１と３２との境界面で最も高い。以上のように
して、ｎ- 型層３とｐ +型埋込層４３が形成される。
２上にｎ- 型層３１をエピタキシャル成長などにより形
成させた半導体基板を準備した後、ｎ- 型層３１の表層
に選択的にボロンをイオン注入し、加熱処理を加えるこ
とより拡散して、ｐ +型高濃度層４３１を形成する。次
に、エピタキシャル成長によりｎ- 型層３１とほぼ同一
濃度のｎ- 型層３２を形成する。このとき、加熱により
ｐ +型高濃度層４３１のボロンはｐ +型高濃度層４３１
からｎ- 型層３２に外方拡散する。これにより、ｎ- 型
層３１と３２との境界面に対して、ｐ +型高濃度層４３
１とほぼ対称的な濃度分布のｐ +型外方拡散層４３２が
ｎ- 型層３２中に形成される。ところで、ｐ +型高濃度
層４３１はイオン注入法で形成されるので、ｐ +型高濃
度層４３１，ｐ +型外方拡散層４３２の不純物濃度はｎ
- 型層３１と３２との境界面で最も高い。以上のように
して、ｎ- 型層３とｐ +型埋込層４３が形成される。
【００５２】次いで、図２（ｂ）に示すように、上記の
ようにして作成された半導体基板上に、ゲート絶縁膜と
なるシリコン酸化膜（絶縁膜）を熱酸化により形成した
後、シリコン酸化膜上にポリシリコン膜を形成する。続
いて、不図示のレジストパターンをマスクとしてポリシ
リコン膜を選択的にエッチングして除去し、Ｑ１及びＱ
２のゲート電極となる第１及び第２の電極１０，１１を
形成する。次に、第１及び第２の電極をマスクとしてシ
リコン酸化膜を選択的にエッチングすることにより、第
１及び第２の電極１０，１１の下部にゲート酸化膜（絶
縁膜）９を形成するとともに、ｐ型層４ｂを形成すべき
領域の窓開けを行う。
ようにして作成された半導体基板上に、ゲート絶縁膜と
なるシリコン酸化膜（絶縁膜）を熱酸化により形成した
後、シリコン酸化膜上にポリシリコン膜を形成する。続
いて、不図示のレジストパターンをマスクとしてポリシ
リコン膜を選択的にエッチングして除去し、Ｑ１及びＱ
２のゲート電極となる第１及び第２の電極１０，１１を
形成する。次に、第１及び第２の電極をマスクとしてシ
リコン酸化膜を選択的にエッチングすることにより、第
１及び第２の電極１０，１１の下部にゲート酸化膜（絶
縁膜）９を形成するとともに、ｐ型層４ｂを形成すべき
領域の窓開けを行う。
【００５３】続いて、ｎ- 型層３の表面にボロンをイオ
ン注入し、拡散してｐ型層４ｂを形成する。このとき、
第１及び第２の電極１０，１１の端部の下部のｎ- 型層
３では横方向の拡散によりｐ型層４ｂが第１及び第２の
電極１０，１１の下方に所定の距離延在する。このう
ち、第２の電極１１の下方のｐ型層４ｂでは、第２の電
極１１の幅が狭いので、両端部から延在するｐ型層４ｂ
が繋がり、全てｐ型化する。
ン注入し、拡散してｐ型層４ｂを形成する。このとき、
第１及び第２の電極１０，１１の端部の下部のｎ- 型層
３では横方向の拡散によりｐ型層４ｂが第１及び第２の
電極１０，１１の下方に所定の距離延在する。このう
ち、第２の電極１１の下方のｐ型層４ｂでは、第２の電
極１１の幅が狭いので、両端部から延在するｐ型層４ｂ
が繋がり、全てｐ型化する。
【００５４】更に、電極をオーミック接触するために、
ｎ +型層５ａとｎ +型層との間のｐ型層４ｂ内に高濃度
のボロンをイオン注入し、熱拡散して、ｐ+ 型拡散層４
２を形成する。このとき、前に述べた理由から、表面を
横切るｐ+ 型拡散層４２は第１及び第２の電極１０，１
１とオーバラップしないように形成される。
ｎ +型層５ａとｎ +型層との間のｐ型層４ｂ内に高濃度
のボロンをイオン注入し、熱拡散して、ｐ+ 型拡散層４
２を形成する。このとき、前に述べた理由から、表面を
横切るｐ+ 型拡散層４２は第１及び第２の電極１０，１
１とオーバラップしないように形成される。
【００５５】次に、図２（ｃ）に示すように、ｐ +型拡
散層４２及びｐ+ 型埋込層４３の表面領域の中央部付近
に選択的に形成された不図示のレジスト膜，第１及び第
２の電極１０，１１をマスクとして、砒素又はリンを気
相拡散又はイオン注入し、拡散して、ｎ +型層５ａ，６
及び５ｂを形成する。このとき、第１の電極１０端部の
下方のｐ型層４ｂでは横方向の拡散によりｎ +型層５ａ
が第１の電極１０の下方にも入り込む。これにより、第
１の電極１０の下方であって、ｎ- 型層３の端部とｎ +
型層５ａの端部との間のｐ型層４ｂがチャネル形成層と
なる。また、第２の電極１１の端部では両端から第２の
電極１１の下方にｎ +型層６，５ｂが入り込む。これに
より、第２の電極１１の下方であって、ｎ +型層６，５
ｂに挟まれたｐ型層４ｂがチャネル形成層となる。
散層４２及びｐ+ 型埋込層４３の表面領域の中央部付近
に選択的に形成された不図示のレジスト膜，第１及び第
２の電極１０，１１をマスクとして、砒素又はリンを気
相拡散又はイオン注入し、拡散して、ｎ +型層５ａ，６
及び５ｂを形成する。このとき、第１の電極１０端部の
下方のｐ型層４ｂでは横方向の拡散によりｎ +型層５ａ
が第１の電極１０の下方にも入り込む。これにより、第
１の電極１０の下方であって、ｎ- 型層３の端部とｎ +
型層５ａの端部との間のｐ型層４ｂがチャネル形成層と
なる。また、第２の電極１１の端部では両端から第２の
電極１１の下方にｎ +型層６，５ｂが入り込む。これに
より、第２の電極１１の下方であって、ｎ +型層６，５
ｂに挟まれたｐ型層４ｂがチャネル形成層となる。
【００５６】次いで、図２（ｄ）に示すように、酸化膜
を形成した後、選択的にエッチングして第１及び第２の
電極１０，１１を被覆する。次に、アルミニウム膜を形
成してパターニングし、ｎ +型層５ａ及び５ｂとそれぞ
れ接続する第３及び第４の電極７ａ，７ｂ、及びｎ +型
層６とｐ型層４ｂとを短絡する第５の電極８を形成す
る。その後、ｐ+ 型層２の他の面にアルミニウム膜を蒸
着してパターニングし、第６の電極１を形成する。
を形成した後、選択的にエッチングして第１及び第２の
電極１０，１１を被覆する。次に、アルミニウム膜を形
成してパターニングし、ｎ +型層５ａ及び５ｂとそれぞ
れ接続する第３及び第４の電極７ａ，７ｂ、及びｎ +型
層６とｐ型層４ｂとを短絡する第５の電極８を形成す
る。その後、ｐ+ 型層２の他の面にアルミニウム膜を蒸
着してパターニングし、第６の電極１を形成する。
【００５７】次に、上記のようにして作成された半導体
装置の動作について図１，図４（ａ），（ｂ）及び図５
を参照して説明する。
装置の動作について図１，図４（ａ），（ｂ）及び図５
を参照して説明する。
【００５８】（１）図５に示すように、オフ状態を保持
するため、Ｑ２のゲート電極（Ｇ２）にのみ正の電位を
印加する。これにより、Ｑ２がオンし、Ｑ４，Ｑ５のベ
ース層４ｂの電位を低下させる。これにより、Ｑ４，Ｑ
５がオフするので、既にオフしているＱ３とともに、Ｑ
３〜Ｑ５は全てオフする。
するため、Ｑ２のゲート電極（Ｇ２）にのみ正の電位を
印加する。これにより、Ｑ２がオンし、Ｑ４，Ｑ５のベ
ース層４ｂの電位を低下させる。これにより、Ｑ４，Ｑ
５がオフするので、既にオフしているＱ３とともに、Ｑ
３〜Ｑ５は全てオフする。
【００５９】（ｂ）次いで、図５に示すように、サイリ
スタ動作でオンさせるため、Ｑ２のゲート電極（Ｇ２）
１１を端子Ｅと同電位にしてＱ２をオフするとともに、
Ｑ１の第２のＳ／Ｄ領域層５ａ，Ｑ２の第２のＳ／Ｄ領
域層５ｂ，Ｑ４のエミッタ電極７ａ及びＱ５のエミッタ
電極７ｂに接続する共通の端子Ｅに対してＱ１のゲート
電極（Ｇ１）１０に正の電位を印加する。これにより、
Ｑ１がオンする。
スタ動作でオンさせるため、Ｑ２のゲート電極（Ｇ２）
１１を端子Ｅと同電位にしてＱ２をオフするとともに、
Ｑ１の第２のＳ／Ｄ領域層５ａ，Ｑ２の第２のＳ／Ｄ領
域層５ｂ，Ｑ４のエミッタ電極７ａ及びＱ５のエミッタ
電極７ｂに接続する共通の端子Ｅに対してＱ１のゲート
電極（Ｇ１）１０に正の電位を印加する。これにより、
Ｑ１がオンする。
【００６０】Ｑ１がオンすると、第３の電極７ａより電
子が第２のＳ／Ｄ領域層（Ｑ４のエミッタ層）５ａに流
れ込み、Ｑ１のチャネル層を通って第１のＳ／Ｄ領域層
（Ｑ３のベース層）３に流れ込み、第１のＳ／Ｄ領域層
（Ｑ３のベース層）３の電位が低下する。これによって
Ｑ３がＯＮする。
子が第２のＳ／Ｄ領域層（Ｑ４のエミッタ層）５ａに流
れ込み、Ｑ１のチャネル層を通って第１のＳ／Ｄ領域層
（Ｑ３のベース層）３に流れ込み、第１のＳ／Ｄ領域層
（Ｑ３のベース層）３の電位が低下する。これによって
Ｑ３がＯＮする。
【００６１】すると、正孔がＱ３のエミッタ層２〜ベー
ス層３を経てコレクタ４ｂ（Ｑ４のベース層）に抜け
る。Ｑ４のベース層の電位が上がり、かつＱ２はオンし
ていないので、Ｑ４，Ｑ５のベース層４ｂにある正孔は
Ｑ４，Ｑ５のベース層４ｂからＱ４，Ｑ５のエミッタ層
５ａ，５ｂに抜ける。これにより、Ｑ４，Ｑ５がオン
し、Ｑ３／Ｑ４，Ｑ３／Ｑ５がそれぞれ対となって動作
し、サイリスタ動作に入る。
ス層３を経てコレクタ４ｂ（Ｑ４のベース層）に抜け
る。Ｑ４のベース層の電位が上がり、かつＱ２はオンし
ていないので、Ｑ４，Ｑ５のベース層４ｂにある正孔は
Ｑ４，Ｑ５のベース層４ｂからＱ４，Ｑ５のエミッタ層
５ａ，５ｂに抜ける。これにより、Ｑ４，Ｑ５がオン
し、Ｑ３／Ｑ４，Ｑ３／Ｑ５がそれぞれ対となって動作
し、サイリスタ動作に入る。
【００６２】（ｃ）上記サイリスタ動作からトランジス
タ動作に移らせるためには、Ｑ２のゲート電極（Ｇ２）
に端子Ｅに対して高い電圧を印加してＱ２をオンするこ
とにより、Ｑ１及びＱ２をともにオンさせてＱ４，Ｑ５
のベース層４ｂの電位を低下させる。これにより、Ｑ
４，Ｑ５がオフするため、Ｑ１，Ｑ２のみがオンしてい
ることになり、トランジスタ動作に移行する。即ち、Ｑ
１がオンしているので、Ｑ４のエミッタ電極７ａより電
子がエミッタ層５ａに流れ込み、Ｑ１のチャネル層を通
ってＱ３のベース層３に流れ込む。これによってＱ３の
コレクタ層（Ｑ４のベース層）４ｂとＱ３のベース層３
とＱ３のエミッタ層２により構成されるｐｎｐバイポー
ラトランジスタＱ３がオンする。
タ動作に移らせるためには、Ｑ２のゲート電極（Ｇ２）
に端子Ｅに対して高い電圧を印加してＱ２をオンするこ
とにより、Ｑ１及びＱ２をともにオンさせてＱ４，Ｑ５
のベース層４ｂの電位を低下させる。これにより、Ｑ
４，Ｑ５がオフするため、Ｑ１，Ｑ２のみがオンしてい
ることになり、トランジスタ動作に移行する。即ち、Ｑ
１がオンしているので、Ｑ４のエミッタ電極７ａより電
子がエミッタ層５ａに流れ込み、Ｑ１のチャネル層を通
ってＱ３のベース層３に流れ込む。これによってＱ３の
コレクタ層（Ｑ４のベース層）４ｂとＱ３のベース層３
とＱ３のエミッタ層２により構成されるｐｎｐバイポー
ラトランジスタＱ３がオンする。
【００６３】すると、正孔電流がＱ３のエミッタ層２〜
Ｑ３のベース層３〜Ｑ３のコレクタ層を経て短絡用電極
８に抜ける。そして、ここで電流担体が正孔から電子に
変換されて、電子がＱ２の第１のＳ／Ｄ領域層６に流入
し、既にオンしているＱ２のチャネル層及びエミッタ層
５ｂを経てエミッタ電極７ｂに抜ける。
Ｑ３のベース層３〜Ｑ３のコレクタ層を経て短絡用電極
８に抜ける。そして、ここで電流担体が正孔から電子に
変換されて、電子がＱ２の第１のＳ／Ｄ領域層６に流入
し、既にオンしているＱ２のチャネル層及びエミッタ層
５ｂを経てエミッタ電極７ｂに抜ける。
【００６４】上記の半導体装置によれば、Ｑ４，Ｑ５の
ベース層４ｂに高濃度のｐ +型埋込層４３が形成されて
いるので、ベース層４ｂのうち、ｐ +型埋込層４３はそ
の周辺部に比較して抵抗ＲB1が小さくなる。特に、ｐ +
型高濃度層４３１とｐ +型外方拡散層４３２の接合部で
あるｐ +型埋込層４３の中央部がその周辺に比べて抵抗
ＲB1が最も小さくなる。これにより、トランジスタ動作
時の主たる正孔電流は従来技術におけるよりもベース層
４ｂの深さ方向に広範囲に分散して流すことができる。
ベース層４ｂに高濃度のｐ +型埋込層４３が形成されて
いるので、ベース層４ｂのうち、ｐ +型埋込層４３はそ
の周辺部に比較して抵抗ＲB1が小さくなる。特に、ｐ +
型高濃度層４３１とｐ +型外方拡散層４３２の接合部で
あるｐ +型埋込層４３の中央部がその周辺に比べて抵抗
ＲB1が最も小さくなる。これにより、トランジスタ動作
時の主たる正孔電流は従来技術におけるよりもベース層
４ｂの深さ方向に広範囲に分散して流すことができる。
【００６５】図６（ａ）は、コンピュータシミュレーシ
ョンにより、ｐ +型埋込層４３を有するトランジスタの
ベース層４ｂにおける電流の流れを計算し、図示した断
面図で、従来の場合の図６（ｂ）に比較して、電流の流
れが下方側に広がっていることがわかる。また、図７
に、実際に作成された半導体装置の出力特性を示す。そ
れによれば、この実施例に基づくラッチアップ耐量が45
00Ａ／ｃｍ2 であり、従来技術のそれに比べて１．５倍
に向上した。
ョンにより、ｐ +型埋込層４３を有するトランジスタの
ベース層４ｂにおける電流の流れを計算し、図示した断
面図で、従来の場合の図６（ｂ）に比較して、電流の流
れが下方側に広がっていることがわかる。また、図７
に、実際に作成された半導体装置の出力特性を示す。そ
れによれば、この実施例に基づくラッチアップ耐量が45
00Ａ／ｃｍ2 であり、従来技術のそれに比べて１．５倍
に向上した。
【００６６】以上のように、本発明の第１の実施例の半
導体装置によれば、Ｑ４，Ｑ５のベース層４ｂに高濃度
のｐ +型埋込層４３が形成されているので、トランジス
タ動作時の主たる正孔電流は従来技術におけるよりもベ
ース層４ｂの深さ方向に広範囲に分散して流すことがで
きる。
導体装置によれば、Ｑ４，Ｑ５のベース層４ｂに高濃度
のｐ +型埋込層４３が形成されているので、トランジス
タ動作時の主たる正孔電流は従来技術におけるよりもベ
ース層４ｂの深さ方向に広範囲に分散して流すことがで
きる。
【００６７】これにより、Ｑ４，Ｑ５のベース層４ｂで
の電流集中を防止し、等価抵抗ＲB1を小さくすることが
できるので、ベース層４ｂの電圧降下を防止することが
できる。従って、Ｑ１がオンしているトランジスタ動作
時に、Ｑ４，Ｑ５がオンしてＱ４／Ｑ３，Ｑ５／Ｑ３で
構成されるサイリスタが異常動作するようなラッチアッ
プを防止することができる。また、Ｑ４，Ｑ５のベース
層４ｂに残存する電流担体を速く引き出すことが可能に
なるので、上記のサイリスタが図４（ｂ）に示すように
正常動作するサイリスタ動作からトランジスタ動作への
切替え時間もより短縮することができる。
の電流集中を防止し、等価抵抗ＲB1を小さくすることが
できるので、ベース層４ｂの電圧降下を防止することが
できる。従って、Ｑ１がオンしているトランジスタ動作
時に、Ｑ４，Ｑ５がオンしてＱ４／Ｑ３，Ｑ５／Ｑ３で
構成されるサイリスタが異常動作するようなラッチアッ
プを防止することができる。また、Ｑ４，Ｑ５のベース
層４ｂに残存する電流担体を速く引き出すことが可能に
なるので、上記のサイリスタが図４（ｂ）に示すように
正常動作するサイリスタ動作からトランジスタ動作への
切替え時間もより短縮することができる。
【００６８】（第２の実施例）図３は本発明の第２の実
施例の半導体装置について説明する断面図である。な
お、第２の実施例の半導体装置は、図１（ａ）〜（ｄ）
と同様な工程により作成される。
施例の半導体装置について説明する断面図である。な
お、第２の実施例の半導体装置は、図１（ａ）〜（ｄ）
と同様な工程により作成される。
【００６９】第２の実施例の半導体装置において、第１
の実施例と異なるところは、ｐ +型埋込層（第１導電型
埋込層）４３をＱ１，Ｑ２のゲート電極１０，１１の下
方側にまで延在させていることである。
の実施例と異なるところは、ｐ +型埋込層（第１導電型
埋込層）４３をＱ１，Ｑ２のゲート電極１０，１１の下
方側にまで延在させていることである。
【００７０】ところで、従来の場合、ベース層４ｂの導
電率を下げるためにｐ +型拡散層４１，４２を形成する
際、表面から不純物を導入しているので、Ｑ１，Ｑ２の
チャネルの閾値を所定の値以上にアップさせないよう
に、横方向の拡散を勘案して特にｐ +型拡散層４１の端
部がチャネル層にかからないように注意する必要があっ
た。このため、ベース層４ｂの端部からｐ +型拡散層４
１の最深部の端部までの水平距離ｆ，第２の電極１１下
方のｎ +層５ｂの端部からｐ +型拡散層４１の最深部の
端部までの水平距離ｍにある程度の余裕をもたせる必要
があった。
電率を下げるためにｐ +型拡散層４１，４２を形成する
際、表面から不純物を導入しているので、Ｑ１，Ｑ２の
チャネルの閾値を所定の値以上にアップさせないよう
に、横方向の拡散を勘案して特にｐ +型拡散層４１の端
部がチャネル層にかからないように注意する必要があっ
た。このため、ベース層４ｂの端部からｐ +型拡散層４
１の最深部の端部までの水平距離ｆ，第２の電極１１下
方のｎ +層５ｂの端部からｐ +型拡散層４１の最深部の
端部までの水平距離ｍにある程度の余裕をもたせる必要
があった。
【００７１】しかるに、第２の実施例では、基体にｐ +
型高濃度層４３１を形成した後、ｎ- 型層３をエピタキ
シャル成長する際に加熱によりｐ +型高濃度層４３１を
形成されたｎ- 型層３に外方拡散させることにより、ｐ
+型高濃度層４３１と接してｐ +型外方拡散層４３２を
形成し、これにより、ｐ +型埋込層４３を形成してい
る。従って、このｐ +型埋込層４３を形成する際に、不
純物拡散の影響が各チャネルに及ばなくなし得たので、
ｆ＝ｍ＝０とすることが可能となった。
型高濃度層４３１を形成した後、ｎ- 型層３をエピタキ
シャル成長する際に加熱によりｐ +型高濃度層４３１を
形成されたｎ- 型層３に外方拡散させることにより、ｐ
+型高濃度層４３１と接してｐ +型外方拡散層４３２を
形成し、これにより、ｐ +型埋込層４３を形成してい
る。従って、このｐ +型埋込層４３を形成する際に、不
純物拡散の影響が各チャネルに及ばなくなし得たので、
ｆ＝ｍ＝０とすることが可能となった。
【００７２】従って、第２の実施例のように、ｐ +型埋
込層４３をＱ１の下方側にまで広げることにより、より
一層電流集中を防止し、等価抵抗ＲB1を小さくすること
ができ、Ｑ４，Ｑ５のベース層４ｂでの電圧降下をより
一層防止することができる。
込層４３をＱ１の下方側にまで広げることにより、より
一層電流集中を防止し、等価抵抗ＲB1を小さくすること
ができ、Ｑ４，Ｑ５のベース層４ｂでの電圧降下をより
一層防止することができる。
【００７３】更に、ｐ +型埋込層４３をＱ２の下方側に
まで広げることで、トランジスタ動作時の電流を分散化
することができ、等価抵抗ＲB1も小さくすることができ
るので、Ｑ４，Ｑ５のベース層４ｂでの電圧降下を防止
することができる。
まで広げることで、トランジスタ動作時の電流を分散化
することができ、等価抵抗ＲB1も小さくすることができ
るので、Ｑ４，Ｑ５のベース層４ｂでの電圧降下を防止
することができる。
【００７４】これにより、第１の実施例の場合と同様
に、トランジスタ動作時にラッチアップをより一層確実
に防止することができ、かつ、サイリスタ動作からトラ
ンジスタ動作への切替え時間もより一層短縮することが
できる。
に、トランジスタ動作時にラッチアップをより一層確実
に防止することができ、かつ、サイリスタ動作からトラ
ンジスタ動作への切替え時間もより一層短縮することが
できる。
【００７５】なお、本発明を、1200Ｖ，５０Ａクラスの
ダブルゲートＭＯＳに適用した構造寸法の実施例として
は、ｐ +型層２の厚さ４００μｍ、ｎ- 型層３とｐ +型
層２との間に設ける（図示していない）トランジスタ動
作時のオフ時間短縮のためのｎ +型のベース層約２０μ
ｍ、ｎ- 型層３１の厚さ１００μｍ、エピタキシャル成
長させたｎ- 型層３２の厚さ５μｍ、これを深さ方向の
構成要素としたチップの厚さは約５００μｍである。
ダブルゲートＭＯＳに適用した構造寸法の実施例として
は、ｐ +型層２の厚さ４００μｍ、ｎ- 型層３とｐ +型
層２との間に設ける（図示していない）トランジスタ動
作時のオフ時間短縮のためのｎ +型のベース層約２０μ
ｍ、ｎ- 型層３１の厚さ１００μｍ、エピタキシャル成
長させたｎ- 型層３２の厚さ５μｍ、これを深さ方向の
構成要素としたチップの厚さは約５００μｍである。
【００７６】また、ｆについては、ｆ＜０のとき、即ち
Ｑ１のチャネル下方側でｐ +型埋込層４３がｎ- 型層に
向かって飛びだすと、ｐｎ接合の耐圧が下がり、所定の
特性が得られなくなるので、少なくともｆ＞０となるよ
うに形成することが好ましい。トランジスタのＤＣ動作
における主たる正孔電流は、電子の流路に沿って、Ｑ３
のエミッタ層２、Ｑ３のベース層３内でｐ +型埋込層４
３の下方側に沿って流れ、Ｑ１のチャネル下方側でＱ３
のベース層３とＱ４のベース層４ｂとのｐｎ接合を通
り、Ｑ４のベース層４ｂを流れ、短絡用電極８へと流れ
る。Ｑ４，Ｑ５のベース層４ｂにおいては、その低抵抗
部、即ちｐ +型埋込層４３の中央部を中心に流れやすい
ので、正孔電流はこの領域を集中的に流れるのではな
く、分散して流れることができるのである。
Ｑ１のチャネル下方側でｐ +型埋込層４３がｎ- 型層に
向かって飛びだすと、ｐｎ接合の耐圧が下がり、所定の
特性が得られなくなるので、少なくともｆ＞０となるよ
うに形成することが好ましい。トランジスタのＤＣ動作
における主たる正孔電流は、電子の流路に沿って、Ｑ３
のエミッタ層２、Ｑ３のベース層３内でｐ +型埋込層４
３の下方側に沿って流れ、Ｑ１のチャネル下方側でＱ３
のベース層３とＱ４のベース層４ｂとのｐｎ接合を通
り、Ｑ４のベース層４ｂを流れ、短絡用電極８へと流れ
る。Ｑ４，Ｑ５のベース層４ｂにおいては、その低抵抗
部、即ちｐ +型埋込層４３の中央部を中心に流れやすい
ので、正孔電流はこの領域を集中的に流れるのではな
く、分散して流れることができるのである。
【００７７】更に、ｍについては、ｐ +型埋込層４３は
埋め込みにより形成されているので、Ｑ２をチャネルに
影響を及ぼさず、Ｑ２のチャネル下方側まで延在させる
ことができる。サイリスタ動作時の主電流の流路ｐｎｐ
ｎの４重層が、ｎ +型層５ｂの下方側に形成され、サイ
リスタ動作時に十分に低いオン電圧を得るためには、ｍ
＜０とならないこと、即ち、ｐ +型埋込層４３がｎ +型
層５ｂの下方側まで形成されないことが好ましい。Ｌ負
荷におけるトランジスタ動作時の正孔電流の流路は、Ｄ
Ｃ時の流路に加えて、ｎ +型層５ｂの下方側の流路、つ
まり、正孔がｐ型のエミッタ層２〜ｎ- 型のベース層３
を流れ、ｎ +型層５ｂ下方側でｐ型のエミッタ層２とｎ
- 型のベース層３のｐｎ接合を越えて、ｐ型のベース層
４ｂの中でＱ２の下方側を流れ、ｎ +型層６の下方側を
流れ、ｎ +型層５ａ側から正孔電流と合流してｎ +型層
５ａと６とに囲まれた領域を流れ、短絡用電極８に流れ
込み、電子と置きかわる。従って、ｐ +型埋込層４３が
５ｂの下方側に広がるほど前記と同じ理由で正孔電流が
分散して流れ、かつ等価抵抗ＲB1が小さいので、ラッチ
アップは起こりにくい方向に作用し、これにより、更に
大電流化用途に適する。このときの等価回路を図４
（ｂ）に示す。Ｑ３がＱ２下方側のｐｎｐバイポーラト
ランジスタであり、Ｑ３からＱ２に至る主たる正孔電流
のルートが２つに分かれている。
埋め込みにより形成されているので、Ｑ２をチャネルに
影響を及ぼさず、Ｑ２のチャネル下方側まで延在させる
ことができる。サイリスタ動作時の主電流の流路ｐｎｐ
ｎの４重層が、ｎ +型層５ｂの下方側に形成され、サイ
リスタ動作時に十分に低いオン電圧を得るためには、ｍ
＜０とならないこと、即ち、ｐ +型埋込層４３がｎ +型
層５ｂの下方側まで形成されないことが好ましい。Ｌ負
荷におけるトランジスタ動作時の正孔電流の流路は、Ｄ
Ｃ時の流路に加えて、ｎ +型層５ｂの下方側の流路、つ
まり、正孔がｐ型のエミッタ層２〜ｎ- 型のベース層３
を流れ、ｎ +型層５ｂ下方側でｐ型のエミッタ層２とｎ
- 型のベース層３のｐｎ接合を越えて、ｐ型のベース層
４ｂの中でＱ２の下方側を流れ、ｎ +型層６の下方側を
流れ、ｎ +型層５ａ側から正孔電流と合流してｎ +型層
５ａと６とに囲まれた領域を流れ、短絡用電極８に流れ
込み、電子と置きかわる。従って、ｐ +型埋込層４３が
５ｂの下方側に広がるほど前記と同じ理由で正孔電流が
分散して流れ、かつ等価抵抗ＲB1が小さいので、ラッチ
アップは起こりにくい方向に作用し、これにより、更に
大電流化用途に適する。このときの等価回路を図４
（ｂ）に示す。Ｑ３がＱ２下方側のｐｎｐバイポーラト
ランジスタであり、Ｑ３からＱ２に至る主たる正孔電流
のルートが２つに分かれている。
【００７８】また、他の実施例として、Ｑ１の下方側の
ｐ型層４ｂとＱ２の下方側のｐ型層４ｂとの濃度を独立
に形成してもよい。この場合は、Ｑ１とＱ２の閾値を独
立にコントロールできるメリットがある。
ｐ型層４ｂとＱ２の下方側のｐ型層４ｂとの濃度を独立
に形成してもよい。この場合は、Ｑ１とＱ２の閾値を独
立にコントロールできるメリットがある。
【００７９】更に、上記の実施例では、ダブルゲートＭ
ＯＳ型のデバイスとしての動作をさせる場合、即ちサイ
リスタモード、トランジスタモードを交互に動作させる
場合に適用しているが、上記実施例と同じ構成の半導体
装置を用いてトランジスタモード単独で動作させる場合
にも適用できる。
ＯＳ型のデバイスとしての動作をさせる場合、即ちサイ
リスタモード、トランジスタモードを交互に動作させる
場合に適用しているが、上記実施例と同じ構成の半導体
装置を用いてトランジスタモード単独で動作させる場合
にも適用できる。
【００８０】また本発明は実施例に限定されることな
く、ＩＧＢＴ，ＭＯＳＦＥＴ或いはバイポーラトランジ
スタ等の半導体装置にも適用可能である。
く、ＩＧＢＴ，ＭＯＳＦＥＴ或いはバイポーラトランジ
スタ等の半導体装置にも適用可能である。
【００８１】
【発明の効果】以上説明したように、本発明は、少なく
とも第２の第２導電型層と第３の第２導電型層との間の
下部領域であって、第２の第１導電型層と第１の第２導
電型層との境界近傍に第２の第１導電型層の不純物濃度
よりも高濃度の第１導電型埋込層を有する点を特徴とす
る。従って、第２の第１導電型層と第１の第２導電型層
との境界近傍の導電率が第１導電型埋込層上部の第２の
第１導電型層の導電率よりも低下するので、第２の第１
導電型層を流れる電流は、不純物濃度に比例して上部に
偏って流れていた従来例の場合と比較して、第２の第１
導電型層全体に広がるようになる。これにより、第２の
第１導電型層での電流集中を防止し、等価な抵抗ＲB を
小さくすることができるので、この領域の電圧降下を防
止することができる。従って、例えば、第２の第１導電
型層を第２及び第３のバイポーラトランジスタＱ４，Ｑ
５のベース層として用いる場合、第１のバイポーラトラ
ンジスタＱ３がオンしているトランジスタ動作時に、Ｑ
４，Ｑ５がオンし、Ｑ４／Ｑ３，Ｑ５／Ｑ３で構成され
るサイリスタが異常動作するようなラッチアップを防止
することができる。また、Ｑ４，Ｑ５のベース層に残存
する電流担体を速く引き出すことが可能になるので、上
記のサイリスタが正常動作するサイリスタ動作からトラ
ンジスタ動作への切替え時間もより短縮することができ
る。
とも第２の第２導電型層と第３の第２導電型層との間の
下部領域であって、第２の第１導電型層と第１の第２導
電型層との境界近傍に第２の第１導電型層の不純物濃度
よりも高濃度の第１導電型埋込層を有する点を特徴とす
る。従って、第２の第１導電型層と第１の第２導電型層
との境界近傍の導電率が第１導電型埋込層上部の第２の
第１導電型層の導電率よりも低下するので、第２の第１
導電型層を流れる電流は、不純物濃度に比例して上部に
偏って流れていた従来例の場合と比較して、第２の第１
導電型層全体に広がるようになる。これにより、第２の
第１導電型層での電流集中を防止し、等価な抵抗ＲB を
小さくすることができるので、この領域の電圧降下を防
止することができる。従って、例えば、第２の第１導電
型層を第２及び第３のバイポーラトランジスタＱ４，Ｑ
５のベース層として用いる場合、第１のバイポーラトラ
ンジスタＱ３がオンしているトランジスタ動作時に、Ｑ
４，Ｑ５がオンし、Ｑ４／Ｑ３，Ｑ５／Ｑ３で構成され
るサイリスタが異常動作するようなラッチアップを防止
することができる。また、Ｑ４，Ｑ５のベース層に残存
する電流担体を速く引き出すことが可能になるので、上
記のサイリスタが正常動作するサイリスタ動作からトラ
ンジスタ動作への切替え時間もより短縮することができ
る。
【００８２】また、第１導電型埋込層をＱ１の下方側に
まで広げることにより、より一層電流集中を防止し、等
価な抵抗ＲB を小さくすることができるので、この領域
の電圧降下をより一層防止することができる。これによ
り、トランジスタ動作時に、ラッチアップをより一層確
実に防止することができ、かつ、サイリスタ動作からト
ランジスタ動作への切替え時間もより一層短縮すること
ができる。
まで広げることにより、より一層電流集中を防止し、等
価な抵抗ＲB を小さくすることができるので、この領域
の電圧降下をより一層防止することができる。これによ
り、トランジスタ動作時に、ラッチアップをより一層確
実に防止することができ、かつ、サイリスタ動作からト
ランジスタ動作への切替え時間もより一層短縮すること
ができる。
【００８３】更に、第１導電型埋込層をＱ２の下方側に
まで広げることで、インダクタンス負荷時、トランジス
タ動作時の電流を分散することができ、等価抵抗ＲB も
小さくすることができるので、この領域の電圧降下を防
止することができる。これにより、トランジスタ動作時
に、ラッチアップを防止することができ、かつ、サイリ
スタ動作からトランジスタ動作への切替え時間もより短
縮することができる。
まで広げることで、インダクタンス負荷時、トランジス
タ動作時の電流を分散することができ、等価抵抗ＲB も
小さくすることができるので、この領域の電圧降下を防
止することができる。これにより、トランジスタ動作時
に、ラッチアップを防止することができ、かつ、サイリ
スタ動作からトランジスタ動作への切替え時間もより短
縮することができる。
【００８４】更に、他の特性改善への効果として、この
発明により逆方向バイアス時安全動作領域（ＲＢＳＯ
Ａ）の改善及び負荷短絡耐量の向上を達成することがで
きる。
発明により逆方向バイアス時安全動作領域（ＲＢＳＯ
Ａ）の改善及び負荷短絡耐量の向上を達成することがで
きる。
【図１】本発明の第１の実施例に係る半導体装置につい
て説明する主要部の断面図である。
て説明する主要部の断面図である。
【図２】本発明の第１の実施例に係る半導体装置の製造
方法について説明する各工程における主要部の断面図で
ある。
方法について説明する各工程における主要部の断面図で
ある。
【図３】本発明の第２の実施例に係る半導体装置につい
て説明する主要部の断面図である。
て説明する主要部の断面図である。
【図４】本発明の実施例に係る半導体装置の等価回路に
ついて説明する回路構成図である。
ついて説明する回路構成図である。
【図５】本発明の実施例に係る半導体装置の動作方法に
ついて説明するタイムチャートである。
ついて説明するタイムチャートである。
【図６】本発明の実施例に係る半導体装置を流れる電流
分布についてのシミュレーション結果について比較説明
する断面図である。
分布についてのシミュレーション結果について比較説明
する断面図である。
【図７】本発明の実施例に係る半導体装置のラッチアッ
プ耐量について比較説明する線図である。
プ耐量について比較説明する線図である。
【図８】従来例に係る半導体装置の製造方法について説
明する断面図である。
明する断面図である。
【図９】従来例に係る半導体装置について説明する断面
図である。
図である。
【図１０】従来例に係る半導体装置の等価回路について
説明する回路構成図である。
説明する回路構成図である。
１…第６の電極（コレクタ電極） ２…第１の第１導電型層（ｐ +型層；Ｑ３のエミッタ
層） ３…第１の第２導電型層（ｎ- 型層；Ｑ１の第１のＳ／
Ｄ領域層；Ｑ３のベース層；Ｑ４，Ｑ５のコレクタ層） ４ｂ…第２の第１導電型層（ｐ型層；Ｑ１，Ｑ２のバッ
クゲート；Ｑ３のコレクタ層；Ｑ４，Ｑ５のベース層） ５ａ…第２の第２導電型層（ｎ +型層；Ｑ１の第２のＳ
／Ｄ領域層；Ｑ４のエミッタ層） ５ｂ…第４の第２導電型層（ｎ +型層；Ｑ２の第２のＳ
／Ｄ領域層；Ｑ５のエミッタ層） ６…第３の第２導電型層（ｎ +型層；Ｑ２の第１のＳ／
Ｄ領域層） ７ａ…第３の電極（エミッタ電極） ７ｂ…第４の電極（エミッタ電極） ８…第５の電極（短絡用電極） ９ａ，９ｂ…絶縁膜（ゲート酸化膜） １０…第１の電極（ゲート電極；Ｇ１） １１…第２の電極（ゲート電極；Ｇ２） ４２…第１導電型高濃度層（ｐ +型拡散層） ４３，43ａ…第１導電型埋込層（ｐ +型埋込層）。
層） ３…第１の第２導電型層（ｎ- 型層；Ｑ１の第１のＳ／
Ｄ領域層；Ｑ３のベース層；Ｑ４，Ｑ５のコレクタ層） ４ｂ…第２の第１導電型層（ｐ型層；Ｑ１，Ｑ２のバッ
クゲート；Ｑ３のコレクタ層；Ｑ４，Ｑ５のベース層） ５ａ…第２の第２導電型層（ｎ +型層；Ｑ１の第２のＳ
／Ｄ領域層；Ｑ４のエミッタ層） ５ｂ…第４の第２導電型層（ｎ +型層；Ｑ２の第２のＳ
／Ｄ領域層；Ｑ５のエミッタ層） ６…第３の第２導電型層（ｎ +型層；Ｑ２の第１のＳ／
Ｄ領域層） ７ａ…第３の電極（エミッタ電極） ７ｂ…第４の電極（エミッタ電極） ８…第５の電極（短絡用電極） ９ａ，９ｂ…絶縁膜（ゲート酸化膜） １０…第１の電極（ゲート電極；Ｇ１） １１…第２の電極（ゲート電極；Ｇ２） ４２…第１導電型高濃度層（ｐ +型拡散層） ４３，43ａ…第１導電型埋込層（ｐ +型埋込層）。
Claims (4)
- 【請求項１】 第１の第１導電型層と、この上に形成さ
れた第１の第２導電型層と、該第１の第２導電型層内に
選択的に形成された第２の第１導電型層と、該第２の第
１導電型層内の表層に該第２の第１導電型層と前記第１
の第２導電型層との境界面から所定の間隔をおいて選択
的に形成された第２の第２導電型層と、前記第２の第１
導電型層内の表層に前記第２の第２導電型層と離隔して
形成された第３の第２導電型層と、前記第２の第１導電
型層内の表層に前記第３の第２導電型層と所定の間隔を
おいて形成された第４の第２導電型層と、前記第１の第
２導電型層と前記第２の第２導電型層との間に介在する
前記第２の第１導電型層の表面上に絶縁膜を介して形成
された第１の電極と、前記第３の第２導電型層と前記第
４の第２導電型層との間に介在する前記第２の第１導電
型層の表面上に絶縁膜を介して形成された第２の電極
と、前記第２の第２導電型層と接続された第３の電極
と、該第３の電極と接続され、かつ前記第４の第２導電
型層と接続された第４の電極と、前記第３の第２導電型
層及び前記第２の第１導電型層との間を接続する第５の
電極とを備えた半導体装置であって、 少なくとも前記第２の第２導電型層と前記第３の第２導
電型層との間の下部領域であって、前記第２の第１導電
型層と前記第１の第２導電型層との境界近傍に前記第２
の第１導電型層の不純物濃度よりも高濃度の第１導電型
埋込層を有することを特徴とする半導体装置。 - 【請求項２】 前記第２の第２導電型層と前記第３の第
２導電型層との間に介在する前記第２の第１導電型層に
表面から第１導電型不純物が導入されることにより、前
記第２の第２導電型層及び前記第３の第２導電型層に少
なくとも接して、第１導電型不純物導入層が形成されて
いることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記第１導電型埋込層は、一端が第１の
電極の下方部まで延在し、他端が前記第２の電極の下方
部まで延在していることを特徴とする請求項１又は請求
項２記載の半導体装置。 - 【請求項４】 前記第１の第１導電型層は第１のバイポ
ーラトランジスタのエミッタ層であり、前記第１の第２
導電型層は第１の絶縁ゲート型電界効果トランジスタの
第１のソース／ドレイン領域層であり、かつ前記第１の
バイポーラトランジスタのベース層であり、かつ第２の
バイポーラトランジスタ及び第３のバイポーラトランジ
スタのコレクタ層であり、前記第２の第１導電型層は第
１及び第２の絶縁ゲート型電界効果トランジスタのバッ
クゲートであり、かつ前記第１のバイポーラトランジス
タのコレクタ層であり、かつ第２のバイポーラトランジ
スタ及び第３のバイポーラトランジスタのベース層であ
り、前記第２の第２導電型層は第１の絶縁ゲート型電界
効果トランジスタの第２のソース／ドレイン領域層であ
り、かつ第２のバイポーラトランジスタのエミッタ層で
あり、前記第３の第２導電型層は第２の絶縁ゲート型電
界効果トランジスタの第２のソース／ドレイン領域層で
あり、前記第４の第２導電型層は第２の絶縁ゲート型電
界効果トランジスタの第１のソース／ドレイン領域層で
あり、かつ第３のバイポーラトランジスタのエミッタ層
であり、前記第１及び第２の電極，はそれぞれ第１及び
第２の絶縁ゲート型電界効果トランジスタのゲート電極
であることを特徴とする請求項１乃至請求項３のうちい
ずれか一項に記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5026440A JPH06244430A (ja) | 1993-02-16 | 1993-02-16 | 半導体装置 |
| US08/196,835 US5397905A (en) | 1993-02-16 | 1994-02-15 | Power semiconductor device having an insulated gate field effect transistor and a bipolar transistor |
| EP94102339A EP0616369B1 (en) | 1993-02-16 | 1994-02-16 | MIS-type semiconductor device |
| DE69418638T DE69418638T2 (de) | 1993-02-16 | 1994-02-16 | Halbleiterbauelement vom MIS-Typ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5026440A JPH06244430A (ja) | 1993-02-16 | 1993-02-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06244430A true JPH06244430A (ja) | 1994-09-02 |
Family
ID=12193573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5026440A Pending JPH06244430A (ja) | 1993-02-16 | 1993-02-16 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5397905A (ja) |
| EP (1) | EP0616369B1 (ja) |
| JP (1) | JPH06244430A (ja) |
| DE (1) | DE69418638T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7999317B2 (en) | 2008-01-11 | 2011-08-16 | Fuji Electric Systems Co., Ltd. | Semiconductor device and manufacturing method thereof |
Families Citing this family (16)
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|---|---|---|---|---|
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| US5606183A (en) * | 1993-07-27 | 1997-02-25 | Fuji Electric Co., Ltd. | Double-gated turn-off thyristor |
| US5981981A (en) * | 1993-10-13 | 1999-11-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a bipolar structure |
| JP3125567B2 (ja) * | 1994-03-28 | 2001-01-22 | 富士電機株式会社 | 絶縁ゲート型サイリスタ |
| JP3907743B2 (ja) * | 1995-05-11 | 2007-04-18 | ローム株式会社 | 半導体装置 |
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| KR0175276B1 (ko) * | 1996-01-26 | 1999-02-01 | 김광호 | 전력반도체장치 및 그의 제조방법 |
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| US6121089A (en) * | 1997-10-17 | 2000-09-19 | Intersil Corporation | Methods of forming power semiconductor devices having merged split-well body regions therein |
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