JPH0783121B2 - 電界効果型半導体装置 - Google Patents
電界効果型半導体装置Info
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- JPH0783121B2 JPH0783121B2 JP63221169A JP22116988A JPH0783121B2 JP H0783121 B2 JPH0783121 B2 JP H0783121B2 JP 63221169 A JP63221169 A JP 63221169A JP 22116988 A JP22116988 A JP 22116988A JP H0783121 B2 JPH0783121 B2 JP H0783121B2
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
- H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、電界効果型半導体装置に関するものであ
り、特にその破壊耐量向上のための改良構造に関するも
のである。
り、特にその破壊耐量向上のための改良構造に関するも
のである。
第５図は従来のｎチャネル形パワーMOSFETの多角形に形
成された複数の基本MOSユニットセルの表面を示した平
面図である。また第６図は第５図に示すＩ−Ｉ線部の断
面図である。
成された複数の基本MOSユニットセルの表面を示した平
面図である。また第６図は第５図に示すＩ−Ｉ線部の断
面図である。
第６図においてn+形ドレイン領域1aの上にn-形ドレイン
領域1bが形成される。n-形ドレイン領域1bの表面内に複
数のｐ形半導体領域２が分離して選択的に形成される。
ｐ型半導体領域２は、第５図に示す表面において一般に
多角形状となっており、ここでは四角形状となってい
る。ｐ形半導体領域２の表面内にその周囲に沿いかつ、
n-形ドレイン領域1bとほぼ一定の間隔をおいて選択的
に、n+形ソース領域３が環状に形成される。この環状の
n+形ソース領域３とn-形ドレイン領域1bの間のｐ形半導
体領域２の表面付近をチャネル形成領域４とする。ま
た、ゲート絶縁膜５が各ブロック共通にチャネル形成領
域４上に形成される。その上にゲート電極６が形成され
る。さらにソース電極７が、ｐ形半導体領域２の中央部
表面とn+形ソース領域３の一部表面を短絡接続するよう
に、各ブロック共通して形成される。ゲート電極６とソ
ース電極７は層間絶縁膜８によって絶縁分離される。ま
たドレイン電極９がn+形ドレイン領域1aの裏面に形成さ
れる。
領域1bが形成される。n-形ドレイン領域1bの表面内に複
数のｐ形半導体領域２が分離して選択的に形成される。
ｐ型半導体領域２は、第５図に示す表面において一般に
多角形状となっており、ここでは四角形状となってい
る。ｐ形半導体領域２の表面内にその周囲に沿いかつ、
n-形ドレイン領域1bとほぼ一定の間隔をおいて選択的
に、n+形ソース領域３が環状に形成される。この環状の
n+形ソース領域３とn-形ドレイン領域1bの間のｐ形半導
体領域２の表面付近をチャネル形成領域４とする。ま
た、ゲート絶縁膜５が各ブロック共通にチャネル形成領
域４上に形成される。その上にゲート電極６が形成され
る。さらにソース電極７が、ｐ形半導体領域２の中央部
表面とn+形ソース領域３の一部表面を短絡接続するよう
に、各ブロック共通して形成される。ゲート電極６とソ
ース電極７は層間絶縁膜８によって絶縁分離される。ま
たドレイン電極９がn+形ドレイン領域1aの裏面に形成さ
れる。
次に動作について説明する。第５図に示す従来のパワー
MOSFETにおいて、ドレイン電極９とソース電極７との間
にドレイン電圧VDSを印加する。またゲート電極６とソ
ース電極７との間にゲート電圧VGSを印加すると、チャ
ネル形成領域４にチャネルが形成され、このチャネルを
通じてドレイン電極９とソース電極７との間にドレイン
電流IDが流れ出す。このドレイン電流IDはゲート電圧V
GSによって制御される。なお、ｐ形半導体領域２の中央
部表面とn+形ソース領域３の一部表面とをソース電極７
により短絡接続することによりチャネル形成領域４の電
位を定めている。
MOSFETにおいて、ドレイン電極９とソース電極７との間
にドレイン電圧VDSを印加する。またゲート電極６とソ
ース電極７との間にゲート電圧VGSを印加すると、チャ
ネル形成領域４にチャネルが形成され、このチャネルを
通じてドレイン電極９とソース電極７との間にドレイン
電流IDが流れ出す。このドレイン電流IDはゲート電圧V
GSによって制御される。なお、ｐ形半導体領域２の中央
部表面とn+形ソース領域３の一部表面とをソース電極７
により短絡接続することによりチャネル形成領域４の電
位を定めている。
次にこのパワーMOSFETの破壊モードについて説明する。
第７図は第６図に示す複数個の基本MOSユニットセルを
相互に隣接配置して構成したパワーMOSFETの出力特性を
示したグラフである。横軸はドレイン電圧VDS、縦軸は
ドレイン電流ID、パラメーターはゲート電圧VGSであ
る。ドレイン電圧VDSが降伏電圧VCに達すると、ドレイ
ン電流IDが急激に増加しパワーMOSFETは降伏状態にな
る。パワーMOSFETに降伏電流JCが流れると、この装置は
瞬時に破壊する傾向を持つ。
第７図は第６図に示す複数個の基本MOSユニットセルを
相互に隣接配置して構成したパワーMOSFETの出力特性を
示したグラフである。横軸はドレイン電圧VDS、縦軸は
ドレイン電流ID、パラメーターはゲート電圧VGSであ
る。ドレイン電圧VDSが降伏電圧VCに達すると、ドレイ
ン電流IDが急激に増加しパワーMOSFETは降伏状態にな
る。パワーMOSFETに降伏電流JCが流れると、この装置は
瞬時に破壊する傾向を持つ。
第８図（ａ），（ｂ）は、基本MOSユニットセル部分の
概要構成の断面図およびその等価回路を示す接続図であ
る。第８図（ａ）に示すように、ｐ形半導体領域２内に
は、各n+形ソース領域３の深さ方向に沿った内部抵抗R1
および、各n+形ソース領域３の底面に沿った内部抵抗Ra
が存在する。これらは第８図（ｂ）に示すように、ｐ形
半導体領域２内において、n+形ソース領域３の深さ方向
に沿った合成内部抵抗R2および、それぞれのn+形ソース
領域３の底面に沿った内部抵抗Raとして表される。この
内部抵抗Raは、n-形ソース領域1b,p形半導体領域２およ
びn+形ソース領域３から成る寄生トランジスタTrのベー
ス抵抗となる。また、n-形ドレイン領域1bとｐ形半導体
領域２とでダイオードＤを形成している。
概要構成の断面図およびその等価回路を示す接続図であ
る。第８図（ａ）に示すように、ｐ形半導体領域２内に
は、各n+形ソース領域３の深さ方向に沿った内部抵抗R1
および、各n+形ソース領域３の底面に沿った内部抵抗Ra
が存在する。これらは第８図（ｂ）に示すように、ｐ形
半導体領域２内において、n+形ソース領域３の深さ方向
に沿った合成内部抵抗R2および、それぞれのn+形ソース
領域３の底面に沿った内部抵抗Raとして表される。この
内部抵抗Raは、n-形ソース領域1b,p形半導体領域２およ
びn+形ソース領域３から成る寄生トランジスタTrのベー
ス抵抗となる。また、n-形ドレイン領域1bとｐ形半導体
領域２とでダイオードＤを形成している。
ソース電極７とドレイン電極９間に印加されているドレ
イン電圧VDSを増加させていき、n-形ドレイン領域1bと
ｐ形半導体領域２とで形成されているダイオードＤの降
伏電圧に達すると、第８図（ａ）に矢印で示すように降
伏電流がJC流れる。降伏電流JCがn+型ソース領域３の底
面に流れ込むと、寄生トランジスタTrのベース電位が上
昇する。この寄生トランジスタTrが導通となる条件は、
ベース，エミッタ間の電位差が0.6Vより大きくなること
であるから次式（１）で与えられる。
イン電圧VDSを増加させていき、n-形ドレイン領域1bと
ｐ形半導体領域２とで形成されているダイオードＤの降
伏電圧に達すると、第８図（ａ）に矢印で示すように降
伏電流がJC流れる。降伏電流JCがn+型ソース領域３の底
面に流れ込むと、寄生トランジスタTrのベース電位が上
昇する。この寄生トランジスタTrが導通となる条件は、
ベース，エミッタ間の電位差が0.6Vより大きくなること
であるから次式（１）で与えられる。
JC×Ra＞0.6（Ｖ） …（１） なお、n+形ソース領域３の深さ方向に沿って存在する合
成内部抵抗R2は内部抵抗Raに比べて充分小さいので、無
視できるものとする。寄生トランジスタTrに、式（１）
を満足するような降伏電流JCが流れ込むと、寄生トラン
ジスタTrが導通状態となる。
成内部抵抗R2は内部抵抗Raに比べて充分小さいので、無
視できるものとする。寄生トランジスタTrに、式（１）
を満足するような降伏電流JCが流れ込むと、寄生トラン
ジスタTrが導通状態となる。
この時、寄生トランジスタTrに流れるコレクタ電流は、
ベース電流と寄生トランジスタTrの直流電流増幅率hFE
の積となる。通常、直流電流増幅率hFEは非常に大きい
値であり、寄生トランジスタTrに流れるコレクタ電流は
大電流となる。そのため短時間のうちに大電流が流れ、
パワーMOSFETが破壊されてしまう。
ベース電流と寄生トランジスタTrの直流電流増幅率hFE
の積となる。通常、直流電流増幅率hFEは非常に大きい
値であり、寄生トランジスタTrに流れるコレクタ電流は
大電流となる。そのため短時間のうちに大電流が流れ、
パワーMOSFETが破壊されてしまう。
従来のパワーMOSFETなどの電界効果型半導体装置は以上
のように構成されているので、破壊耐量が小さく、過負
荷がかかると瞬時に破壊する傾向があった。
のように構成されているので、破壊耐量が小さく、過負
荷がかかると瞬時に破壊する傾向があった。
この発明は上記のような問題点を解消するためになされ
たもので破壊耐量を向上し、過負荷がかかっても破壊し
にくい電界効果型半導体装置を得ることを目的とする。
たもので破壊耐量を向上し、過負荷がかかっても破壊し
にくい電界効果型半導体装置を得ることを目的とする。
この発明に係る電界効果型半導体装置は、第１導電型の
第１の半導体領域と、前記第１の半導体領域の表面内に
形成された第２導電型の第２の半導体領域と、前記第２
の半導体領域の表面内に形成された第１導電型の第３の
半導体領域と、前記第３の半導体領域の外周縁部を除い
た前記第３の半導体領域の底面と前記第２の半導体領域
との間に形成され、前記第２および第３の半導体領域間
のキャリアの注入効率を低下させる絶縁性の緩衝層と、
前記第１の半導体領域と前記第３の半導体領域間の前記
第２の半導体領域表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、前記第
３の半導体領域の表面上および前記第２の半導体領域の
表面上に形成された電極とを備えたものである。
第１の半導体領域と、前記第１の半導体領域の表面内に
形成された第２導電型の第２の半導体領域と、前記第２
の半導体領域の表面内に形成された第１導電型の第３の
半導体領域と、前記第３の半導体領域の外周縁部を除い
た前記第３の半導体領域の底面と前記第２の半導体領域
との間に形成され、前記第２および第３の半導体領域間
のキャリアの注入効率を低下させる絶縁性の緩衝層と、
前記第１の半導体領域と前記第３の半導体領域間の前記
第２の半導体領域表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、前記第
３の半導体領域の表面上および前記第２の半導体領域の
表面上に形成された電極とを備えたものである。
この発明における絶縁性の緩衝層は、第３の半導体領域
の底面と第２の半導体領域との間に形成されているの
で、第２の半導体領域と第３の半導体領域間のキャリア
の注入効率が低下する。
の底面と第２の半導体領域との間に形成されているの
で、第２の半導体領域と第３の半導体領域間のキャリア
の注入効率が低下する。
以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例によるｎチャネル形パワーMOSF
ETの基本MOSユニットセルの断面図である。n+形ソース
領域３の底面とｐ形半導体領域２との間に酸化層10が形
成されている。この酸化層10は、ｐ形半導体領域２とn+
形ソース領域３との間のキャリアの注入効率を低下させ
るためのものである。なお酸化層10はチャネル形成領域
４とは離れて形成されているので、ｎチャネル形パワー
MOSFETの本来の動作には影響を与えない。
図はこの発明の一実施例によるｎチャネル形パワーMOSF
ETの基本MOSユニットセルの断面図である。n+形ソース
領域３の底面とｐ形半導体領域２との間に酸化層10が形
成されている。この酸化層10は、ｐ形半導体領域２とn+
形ソース領域３との間のキャリアの注入効率を低下させ
るためのものである。なお酸化層10はチャネル形成領域
４とは離れて形成されているので、ｎチャネル形パワー
MOSFETの本来の動作には影響を与えない。
その他の構成は、前述した従来の複数個の基本MOSユニ
ットセルを相互に隣接配置して構成したパワーMOSFETと
同様である。またその動作も従来と同様である。
ットセルを相互に隣接配置して構成したパワーMOSFETと
同様である。またその動作も従来と同様である。
次に製造方法について説明する。第２図（ａ）〜（ｈ）
はこの発明の一実施例によるｎチャネル形パワーMOSFET
の製造方法の一例を示す工程断面図である。
はこの発明の一実施例によるｎチャネル形パワーMOSFET
の製造方法の一例を示す工程断面図である。
第２図（ａ）において、n+形ドレイン領域1a,n-形ドレ
イン領域1bおよびゲート絶縁膜５を順次積層する。n+形
ドレイン領域1aおよびn-形ドレイン領域1bは、n+形シリ
コン基板上にn-形エピタキシャル層が形成されたエピタ
キシャル基板を用いてもよい。第２図（ｂ）において、
ポリシリコンなどから成るゲート電極６を積層しレジス
ト11のパターンに応じてエッチングを行う。第２図
（ｃ）において、ｐ形不純物のイオン注入を行い、レジ
スト11除去後拡散を施し、ｐ形半導体領域２を形成す
る。
イン領域1bおよびゲート絶縁膜５を順次積層する。n+形
ドレイン領域1aおよびn-形ドレイン領域1bは、n+形シリ
コン基板上にn-形エピタキシャル層が形成されたエピタ
キシャル基板を用いてもよい。第２図（ｂ）において、
ポリシリコンなどから成るゲート電極６を積層しレジス
ト11のパターンに応じてエッチングを行う。第２図
（ｃ）において、ｐ形不純物のイオン注入を行い、レジ
スト11除去後拡散を施し、ｐ形半導体領域２を形成す
る。
第２図（ｄ）において、全面にレジスト12を塗布し、ゲ
ート電極６上およびｐ形半導体領域２中央部上のゲート
絶縁膜５上にレジスト12が残るようにパターニングす
る。そのパターンに応じて、ｐ形半導体領域２上のゲー
ト絶縁膜５をエッチングで除去する。
ート電極６上およびｐ形半導体領域２中央部上のゲート
絶縁膜５上にレジスト12が残るようにパターニングす
る。そのパターンに応じて、ｐ形半導体領域２上のゲー
ト絶縁膜５をエッチングで除去する。
第２図（ｅ）において、開口部に酸素イオン13を充分な
深さにまで達するように高エネルギーでイオン注入す
る。さらにその上からｎ形不純物イオン14を、同一パタ
ーンの開口部に対してイオン注入する、この時の注入エ
ネルギーは、先に注入した酸素イオン13よりも浅い領域
にｎ形不純物イオン４が打ち込まれる程度のものとす
る。
深さにまで達するように高エネルギーでイオン注入す
る。さらにその上からｎ形不純物イオン14を、同一パタ
ーンの開口部に対してイオン注入する、この時の注入エ
ネルギーは、先に注入した酸素イオン13よりも浅い領域
にｎ形不純物イオン４が打ち込まれる程度のものとす
る。
第２図（ｆ）において、レジスト12を除去し熱処理を施
す。酸素イオン13およびｎ形不純物イオン14は拡散さ
れ、酸化層10およびn+形ソース領域３がそれぞれ形成さ
れる。
す。酸素イオン13およびｎ形不純物イオン14は拡散さ
れ、酸化層10およびn+形ソース領域３がそれぞれ形成さ
れる。
第２図（ｇ）において、層間絶縁膜８を全面に積層し、
所定のパターンにエッチングする。イオン注入のマスク
として用いた中央部のゲート絶縁膜５も同時にエッチン
グされる。
所定のパターンにエッチングする。イオン注入のマスク
として用いた中央部のゲート絶縁膜５も同時にエッチン
グされる。
第２図（ｈ）において、パターニングされた層間絶縁膜
８上およびその開口部にソース電極７を、n+ドレイン領
域1aの裏面にドレイン電極９を形成し、最終的に図のよ
うな構造を得る。
８上およびその開口部にソース電極７を、n+ドレイン領
域1aの裏面にドレイン電極９を形成し、最終的に図のよ
うな構造を得る。
次に第２図（ｅ）に示す工程に用いられるシリコン基板
への酸素イオン注入処理により、所望の深さ位置に所望
の厚みの酸化層10が形成されることを第３図を用いて説
明する。
への酸素イオン注入処理により、所望の深さ位置に所望
の厚みの酸化層10が形成されることを第３図を用いて説
明する。
第３図は、シリコン基板への埋込みイオン注入による酸
素イオンの分布の一例を示すグラフである。第３図
（ａ）において、横軸はシリコン基板表面からの深さ
（μｍ）、縦軸は酸素／シリコンの組成比No/Nsiであ
る。注入エネルギー150kev/原子の酸素イオンO+をシリ
コンSi（111）面に注入した時の分布が、注入量（O/c
m2）をパラメータとして示されている。また第３図
（ｂ）においては、注入エネルギー70kev/原子の酸素イ
オンO2 +をシリコンSi（100）面に注入した時の分布が示
されている。
素イオンの分布の一例を示すグラフである。第３図
（ａ）において、横軸はシリコン基板表面からの深さ
（μｍ）、縦軸は酸素／シリコンの組成比No/Nsiであ
る。注入エネルギー150kev/原子の酸素イオンO+をシリ
コンSi（111）面に注入した時の分布が、注入量（O/c
m2）をパラメータとして示されている。また第３図
（ｂ）においては、注入エネルギー70kev/原子の酸素イ
オンO2 +をシリコンSi（100）面に注入した時の分布が示
されている。
上述の例より明らかなように、注入量を増加させると分
布は飽和して、ガウス分布から台形分布へと変化し、そ
の後は台形分布の幅が広がる。台形分布における組成比
のピーク値は、ほぼ２となる。この比率はシリコン酸化
膜（SiO2）内の酸素の比率に等しい。
布は飽和して、ガウス分布から台形分布へと変化し、そ
の後は台形分布の幅が広がる。台形分布における組成比
のピーク値は、ほぼ２となる。この比率はシリコン酸化
膜（SiO2）内の酸素の比率に等しい。
分布の中心の深さ位置は注入エネルギーに依存する。上
記の例では注入エネルギーが一定であるので、分布の中
心は特定の深さ位置に固定されているが、注入エネルギ
ーを発生させることにより、これを所望の深さ位置に移
動させることができる。
記の例では注入エネルギーが一定であるので、分布の中
心は特定の深さ位置に固定されているが、注入エネルギ
ーを発生させることにより、これを所望の深さ位置に移
動させることができる。
これらのことにより、注入量および注入エネルギーを適
当に制御することによって、シリコン基板（ｐ形半導体
領域２）の所望の深さ位置に所望の厚みの酸化層10が容
易に形成されることが理解されよう。
当に制御することによって、シリコン基板（ｐ形半導体
領域２）の所望の深さ位置に所望の厚みの酸化層10が容
易に形成されることが理解されよう。
次にこのパワーMOSFETの破壊モードについて説明する。
第１図に示すこの発明の一実施例によるパワーMOSFETに
おいては、n+形ソース領域３とｐ形半導体領域２との境
界領域に酸化層10を形成しているので、チャネル形成領
域４の近傍を残して寄生トランジスタTrのベース・エミ
ッタ間のキャリアの注入効率は著しく低下する。そのた
め寄生トランジスタTrの直流電流増幅率hFEも小さくな
り、寄生トランジスタTrは能動化しにくく、また能動化
してもそのコレクタ電流は充分小さくなる。すなわち、
過負荷がかかってもこの実施例のパワーMOSFETには大電
流が流れず、瞬時には破壊しにくく、破壊耐量の向上を
実現した構造となっている。
第１図に示すこの発明の一実施例によるパワーMOSFETに
おいては、n+形ソース領域３とｐ形半導体領域２との境
界領域に酸化層10を形成しているので、チャネル形成領
域４の近傍を残して寄生トランジスタTrのベース・エミ
ッタ間のキャリアの注入効率は著しく低下する。そのた
め寄生トランジスタTrの直流電流増幅率hFEも小さくな
り、寄生トランジスタTrは能動化しにくく、また能動化
してもそのコレクタ電流は充分小さくなる。すなわち、
過負荷がかかってもこの実施例のパワーMOSFETには大電
流が流れず、瞬時には破壊しにくく、破壊耐量の向上を
実現した構造となっている。
第４図は、この発明の他の実施例である酸化層10を設け
たｎチャネルIGBT（Insulated Gate Bipolar Transisto
r;絶縁ゲート型バイポーラトランジスタ）の基本ユニッ
トセルの断面図である。ドレイン電極９に接してｐ形領
域15が設けられている。その他の構造は第１図に示すパ
ワーMOSFETと同様である。IGBTの場合、寄生サイリスタ
が存在するが、前述したMOSFETの例と同様に、過負荷が
かかっても能動化しにくく、また能動化してもその電流
値は充分小さいので、IGBTの破壊耐量は向上している。
たｎチャネルIGBT（Insulated Gate Bipolar Transisto
r;絶縁ゲート型バイポーラトランジスタ）の基本ユニッ
トセルの断面図である。ドレイン電極９に接してｐ形領
域15が設けられている。その他の構造は第１図に示すパ
ワーMOSFETと同様である。IGBTの場合、寄生サイリスタ
が存在するが、前述したMOSFETの例と同様に、過負荷が
かかっても能動化しにくく、また能動化してもその電流
値は充分小さいので、IGBTの破壊耐量は向上している。
さらにIGBTの場合、その飽和電流値がラッチアップ電流
以下となるように電流容量を抑制した構造（ノンラッチ
アップ構造）となっていることが多いが、この実施例に
よるIGBTの場合、ラッチアップが起きにくいので飽和電
流値を増大させることもできる。
以下となるように電流容量を抑制した構造（ノンラッチ
アップ構造）となっていることが多いが、この実施例に
よるIGBTの場合、ラッチアップが起きにくいので飽和電
流値を増大させることもできる。
また上記実施例では緩衝層として酸化層10を設けたが、
この酸化層10のかわりに窒化層などの他の絶縁層を設け
てもよい。例えば窒化層の場合、窒素イオンの注入によ
り形成されるが、窒素イオンの打ち込み深さおよび密度
も酸素イオンの注入同様、制御可能である。さらに絶縁
層以外の緩衝層として、ｐ形半導体領域２とn+形ソース
領域３との間に局所点に格子欠陥を有するダメージ層を
設けてもよい。このダメージ層は、他のイオンやプロト
ン照射により形成される。例えばプロトン照射による場
合、ダメージ層が形成される深さは正確に制御可能であ
ることが知られている。ダメージ層は格子欠陥を有する
ので、キャリアをトラップしやすく、ｐ形半導体領域２
とn+形ソース領域３との間のキャリアの注入効率は著し
く低下する。その結果、前述した絶縁層を設けた例と同
様の効果を奏する。
この酸化層10のかわりに窒化層などの他の絶縁層を設け
てもよい。例えば窒化層の場合、窒素イオンの注入によ
り形成されるが、窒素イオンの打ち込み深さおよび密度
も酸素イオンの注入同様、制御可能である。さらに絶縁
層以外の緩衝層として、ｐ形半導体領域２とn+形ソース
領域３との間に局所点に格子欠陥を有するダメージ層を
設けてもよい。このダメージ層は、他のイオンやプロト
ン照射により形成される。例えばプロトン照射による場
合、ダメージ層が形成される深さは正確に制御可能であ
ることが知られている。ダメージ層は格子欠陥を有する
ので、キャリアをトラップしやすく、ｐ形半導体領域２
とn+形ソース領域３との間のキャリアの注入効率は著し
く低下する。その結果、前述した絶縁層を設けた例と同
様の効果を奏する。
なお上記実施例では、基本ユニットセルが四角形状のパ
ワーMOSFETおよびIGBTについて述べたが、他の形状のも
のについてもこの発明は同様に適用できる。さらに他の
導電型のｐチャネルMOSFET、ｐチャネルIGBTあるいは他
のタイプの電界効果型半導体装置についても、この発明
は同様に適用できる。
ワーMOSFETおよびIGBTについて述べたが、他の形状のも
のについてもこの発明は同様に適用できる。さらに他の
導電型のｐチャネルMOSFET、ｐチャネルIGBTあるいは他
のタイプの電界効果型半導体装置についても、この発明
は同様に適用できる。
以上のようにこの発明によれば、絶縁性の緩衝層は第３
の半導体領域の底面と第２の半導体領域との間に形成さ
れているので、第２の半導体領域と第３の半導体領域と
の間でのキャリアの注入効率が低下する。そのため、破
壊耐量を向上し、過負荷がかかっても破壊しにくい電界
効果型半導体装置を得ることができる。
の半導体領域の底面と第２の半導体領域との間に形成さ
れているので、第２の半導体領域と第３の半導体領域と
の間でのキャリアの注入効率が低下する。そのため、破
壊耐量を向上し、過負荷がかかっても破壊しにくい電界
効果型半導体装置を得ることができる。
第１図はこの発明の一実施例によるパワーMOSFETの断面
図、第２図は第１図に示すパワーMOSFETの製造工程断面
図、第３図はシリコン基板への注入酸素イオンの分布の
一例を示すグラフ、第４図はこの発明の他の実施例によ
るIGBTの断面図、第５図および第６図はそれぞれ従来の
パワーMOSFETの平面図および断面図、第７図は従来のパ
ワーMOSFETの特性を示すグラフ、第８図（ａ），（ｂ）
はそれぞれMOSユニットセルの構成図およびその等価回
路の接続図である。 図において、1aはn+形ドレイン領域、1bはn-形ドレイン
領域、２はｐ形半導体領域、３はn+形ソース領域、４は
チャネル形成領域、５はゲート絶縁膜、６はゲート電
極、７はソース電極、８は層間絶縁膜、９はドレイン電
極、10は酸化層である。 なお、各図中同一符号は同一または相当部分を示す。
図、第２図は第１図に示すパワーMOSFETの製造工程断面
図、第３図はシリコン基板への注入酸素イオンの分布の
一例を示すグラフ、第４図はこの発明の他の実施例によ
るIGBTの断面図、第５図および第６図はそれぞれ従来の
パワーMOSFETの平面図および断面図、第７図は従来のパ
ワーMOSFETの特性を示すグラフ、第８図（ａ），（ｂ）
はそれぞれMOSユニットセルの構成図およびその等価回
路の接続図である。 図において、1aはn+形ドレイン領域、1bはn-形ドレイン
領域、２はｐ形半導体領域、３はn+形ソース領域、４は
チャネル形成領域、５はゲート絶縁膜、６はゲート電
極、７はソース電極、８は層間絶縁膜、９はドレイン電
極、10は酸化層である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】第１導電型の第１の半導体領域と、 前記第１の半導体領域の表面内に形成された第２導電型
の第２の半導体領域と、 前記第２の半導体領域の表面内に形成された第１導電型
の第３の半導体領域と、 前記第３の半導体領域の外周縁部を除いた前記第３の半
導体領域の底面と前記第２の半導体領域との間に形成さ
れ、前記第２および第３の半導体領域間のキャリアの注
入効率を低下させる絶縁性の緩衝層と、 前記第１の半導体領域と前記第３の半導体領域間の前記
第２の半導体領域表面上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記第３の半導体領域の表面上および前記第２の半導体
領域の表面上に形成された電極とを備えた電界効果型半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63221169A JPH0783121B2 (ja) | 1988-09-02 | 1988-09-02 | 電界効果型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63221169A JPH0783121B2 (ja) | 1988-09-02 | 1988-09-02 | 電界効果型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0268966A JPH0268966A (ja) | 1990-03-08 |
| JPH0783121B2 true JPH0783121B2 (ja) | 1995-09-06 |
Family
ID=16762554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63221169A Expired - Lifetime JPH0783121B2 (ja) | 1988-09-02 | 1988-09-02 | 電界効果型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783121B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5858613A (en) * | 1996-01-23 | 1999-01-12 | Tdk Corporation | Optical recording medium |
| JP5435189B2 (ja) * | 2007-10-18 | 2014-03-05 | 文彦 廣瀬 | 電子スイッチ |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5645074A (en) * | 1979-09-20 | 1981-04-24 | Nippon Telegr & Teleph Corp <Ntt> | High-pressure-resistance mos type semiconductor device |
| JPS5673460A (en) * | 1979-11-19 | 1981-06-18 | Semiconductor Res Found | Semiconductor integrated circuit |
| JPS58153368A (ja) * | 1982-03-09 | 1983-09-12 | Toshiba Corp | 絶縁ゲ−ト型電界効果トランジスタ |
| JPS58175872A (ja) * | 1982-04-08 | 1983-10-15 | Toshiba Corp | 絶縁ゲ−ト電界効果トランジスタ |
-
1988
- 1988-09-02 JP JP63221169A patent/JPH0783121B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0268966A (ja) | 1990-03-08 |
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