JPH0815183B2 - 電気的に隔離された半導体素子を含む半導体装置 - Google Patents

電気的に隔離された半導体素子を含む半導体装置

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JPH0815183B2
JPH0815183B2 JP59254268A JP25426884A JPH0815183B2 JP H0815183 B2 JPH0815183 B2 JP H0815183B2 JP 59254268 A JP59254268 A JP 59254268A JP 25426884 A JP25426884 A JP 25426884A JP H0815183 B2 JPH0815183 B2 JP H0815183B2
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Description

【発明の詳細な説明】 発明の背景 本発明は、電気的に隔離された半導体素子を有する半
導体装置に関し、特に半導体装置と一体の半導体材料を
使用して半導体素子の電気的隔離を達成する半導体装置
に関する。
電気的に隔離された半導体素子を内部に含む半導体装
置は、典型的にアース（すなわち、基準）電位にある半
導体装置の基板に対して高電圧で半導体素子を作動させ
ることができるという点で有益である。また、半導体装
置は、低電圧情報信号を処理する信号レベル素子のよう
な低電圧で作動する半導体素子を一体に含むこともでき
る。この結果、この種の半導体装置はそれが達成するこ
とができる種々の電気的機能に対して広く使用すること
ができる。
電気的に隔離された半導体素子を有する従来の半導体
装置では、半導体素子を半導体装置の基板および半導体
装置内の他の半導体素子から隔てる誘電体材料によりこ
のような電気的隔離を達成している。不都合なことに、
このような半導体装置の製造は、電気的隔離を達成する
ために誘電体材料を設けているので複雑でありコストが
高くなっている。所望の電気的隔離を達成するために半
導体材料を使用すれば、半導体装置は従来の誘電体によ
る隔離方法よりも製造が容易であり、かつコストも低減
する。従って、半導体材料を使用することにより電気的
に隔離した半導体素子を有する半導体装置を提供するこ
とが望ましい。
発明の目的 従って、本発明の目的は、半導体材料を使用して電気
的に隔離された半導体素子を有する半導体装置を提供す
ることにあり、低電圧用の半導体素子を基板に対して高
電圧の電位で作動できるようにする。
本発明の他の目的は、既存の半導体素子製法技術を使
用して製造することができる上述した形式の半導体装置
を提供することにある。
本発明の別の目的は、少ない製造工程により経済的に
半導体装置を製造することができる電気的に隔離された
半導体素子を有する半導体装置を提供することにある。
発明の概要 上述した目的を達成するため、好適形態においては、
Ｐ−基板およびこのＰ−基板の上に形成された一般的に
Ｎ−半導体材料のエピタキシャル層を含む半導体装置が
設けられる。こゝで「Ｐ」および「Ｎ」はそれぞれの半
導体材料の導電型を示し、その後の「−」はドーパント
濃度の少ないことを示す。半導体素子は半導体装置内に
含まれ、半導体隔離手段により基板および半導体装置内
の他の半導体素子から電気的に隔離される。半導体隔離
手段は半導体装置内に含まれ、かつ半導体素子を含んで
いる高電圧タブを有する。基板に隣接するＰ＋アース領
域が、高電圧タブの水平方向の周囲を取り囲み、かつ高
電圧タブから横方向の所定の最小の距離だけＮ−エピタ
キシャル層の部分により隔てられている。こゝで「Ｐ」
の後の「＋」はドーパント濃度が高いことを示す。
高電圧タブはＮ＋高電圧領域とＮ＋埋込み層を有す
る。Ｎ＋高電圧領域はＮ−エピタキシャル層の上面から
少なくとも該エピタキシャル層の一部を通って下方に伸
びていると共に、半導体素子が内部に含まれている素子
領域の水平方向周囲を取り囲んでいる。Ｎ＋埋込み層は
Ｎ＋高電圧領域および素子領域の全体の下に配設されて
いる。
半導体素子は典型的に約50ボルト以下の降伏電圧定格
を有する低電圧素子で構成することができる。
本発明の新規な特徴は特許請求の範囲に規定されてい
る。しかしながら、本発明自身はその構成および動作の
方法に関し、他の目的および利点とともに、図面を参照
した次の記載から一層よく理解されることであろう。
好適実施例の記載 第１図を参照すると、半導体装置100が示されてい
る。この半導体装置100はシリコン半導体材料で構成さ
れることが好ましいが、ヒ化ガリウムのような他の半導
体材料を適宜使用することもできる。半導体装置100は
基板102を含み、また好ましくは基板102の上に成長させ
て、一般にＮ導電型ドーパントで低濃度にドープされた
エピタキシャル層104を含んでいる。エピタキシャル層1
04内には低電圧半導体素子106が形成され、この半導体
素子106は一例として本発明の特徴を明確に図示するた
めに簡単な構造の半導体抵抗で構成されている。抵抗10
6は第１図に示すように細長いＰ半導体領域108と、この
Ｐ領域108の上部左側および右側に配設された一対の抵
抗端子110および112を有している。半導体抵抗106は典
型的には端子110と112との間に印加される約50ボルト以
下の電圧で動作する低電圧素子である。
本発明によれば、半導体抵抗106は高電圧タブ114内に
含まれており、この高電圧タブ114の上側部分はＮ＋高
電圧領域116で構成され、下側部分はＮ＋埋込み領域118
で構成されている。高電圧タブ114は符号115で図示する
アースすなわち基準電位に対して図示の600ボルトのよ
うな高電圧で作動される。低電圧半導体素子すなわち抵
抗106は抵抗端子112とＮ＋高電圧領域116の上部の電気
的接触部122との間の電気的接続119を介してＮ＋高電圧
タブ114と同じ電圧で作動してもよい。代りとして、Ｎ
＋高電圧領域116は、抵抗端子110および112にそれぞれ
約50ボルト以下の電圧が印加される抵抗106の電圧とは
独立に高電圧で作動してもよい。Ｎ＋高電圧領域116が
このように作動される場合には、電気接続部119は取り
除かれる。
高電圧領域116は、内部に半導体抵抗106を含むエピタ
キシャル層104の部分からなる素子領域120の水平方向周
囲を取り囲んでいる。埋込み層118はＮ＋高電圧領域116
および素子領域120の全体の下に配設されていて、抵抗1
06から基板102まで空乏領域が広がるのを防止すること
によって、アース電位115にあるＰ−基板102から半導体
抵抗106を電気的に隔離する。これがＮ＋埋込み層118に
より達成されるのは、Ｎ＋埋込み層118が高濃度にドー
プされていて、その結果Ｎ＋埋込み層118の垂直方向全
体にわたって電子の空乏が生じるのを阻止するからであ
る。ところで、Ｐ−基板102は低いドーパント濃度、典
型的には毎立方センチメートル当り約1014個のドーパン
ト原子を有しており、この場合Ｎ＋高電圧タブは埋込み
層118と基板102との間の電圧降伏を防止するために例え
ば600ボルトで作動される。このような電圧降伏は、基
板102のドーパント濃度が高すぎる場合、層118と基板10
2との間のPN接合部の垂直方向の湾曲した部分121の近く
に存在する大きな電界により発生する。
Ｎ＋高電圧領域116は半導体装置100の上面124からエ
ピタキシャル層104の中へ伸びて、第１図に示すように
Ｎ＋埋込み層118に接する。Ｎ＋高電圧タブ114の電気的
隔離を達成するために、Ｎ＋高電圧領域116は、Ｐ基板1
02に一体的接続されてアース電位115にされるＰ＋アー
ス領域126から所定の最小距離Ｘだけ横方向に隔てられ
る。Ｎ＋高電圧タブ114が60乃至70ボルトの電圧で作動
される場合には、距離Ｘは典型的には約20ミクロンであ
り、タブ114が600乃至700ボルトの電圧で作動される場
合には、距離Ｘは典型的には約60ミンロンである。Ｐ＋
アース領域126はエピタキシャル層104を垂直方向に貫通
し、タブ114の水平方向周囲を取り囲んでいる。
領域116と126との間（前述した距離Ｘが測定される
所）のＮ−エピタキシャル層104の部分128の厚さおよび
ドーパント濃度は、Ｎ＋高電圧領域116が作動される電
圧を最大にするように選択されることが好ましい。これ
を達成する技術は、例えば、「Proceedings of the 197
9 IEEE International Electron Device Meeting」
ページ238−241頁に所載のJ.A.ApplesおよびH.M.J.Vaes
による論文「High Voltage Thin Layer Devices（RESUR
F Devices）」および「Proceedings of the 1980 IEE
E Power Electronics Specialists Conference」16
4−167頁に所載のS.Colak,B.SingerおよびE.Stuppによ
る論文「Design of High−Density Power Lateral D
MOS Transistors」に記載されている。
半導体装置100は別の半導体素子（図示せず）を含ん
でいてもよい。この場合、これらの各半導体素子はそれ
ぞれの高電圧タブ（図示せず）内に設けられ、高電圧で
作動された時の半導体抵抗106と他の素子との間には半
導体絶縁降伏による電気的短絡が生じる惧れがない。更
に、図には示してないけれども、半導体装置100は、高
電圧タブ114内に２つ以上の隣り合う半導体素子を含む
ように変更してもよいし、また高電圧タブ114を２つ以
上のタブ区分に分割するようにＮ＋高電圧領域116に隣
接する別のＮ＋領域（図示せず）を設けて、この領域に
より、隣り合う半導体素子を分離するように変更しても
よい。このような多重区分タブは隣り合う素子間の寄生
電流を都合よく除去するものである。
半導体装置100に設けた電極122は概略的に示されてい
るが、本発明の実際の実施例においては、例えばＮ＋高
電圧領域116の上部に素子領域120の周囲を取り囲むよう
に設けた連続的な電極（図示せず）または間欠的な電極
（図示せず）で構成してもよい。このような連続的なま
たは間欠的な電極122は、Ｎ＋高電圧タブ114の全体を通
じて均一な電位を維持するのに好ましいものであり、そ
うでない場合には例えば抵抗端子110および112にかゝる
過渡的な電圧の結果としてＰ抵抗領域108が正孔の流れ
をＮ−素子領域120内へ注入する時には均一な電位は発
生しないものである。半導体装置100上の電極122および
他の電極（すなわち、抵抗電極110および112）の詳細な
製造方法は当業者に周知の方法が用いられる。
半導体装置100を製造する際、Ｎ＋埋込み層118は、そ
の上にエピタキシャル層104を成長させる前に、Ｐ−基
板102の上面に適切なＮ導電型ドーパントをドープする
ことにより達成される。このドープ処理は、イオン注入
法により達成するのが好ましいが、他のドープ処理技術
を使用してもよい。埋込み層118に対する適切な正味の
ドーパント濃度の選択には妥協を必要とする。すなわ
ち、Ｎ＋埋込み層118の正味のドーパント濃度が高けれ
ば高い程、次のエピタキシャル層104を形成する際にＮ
＋埋込み層118がエピタキシャル層104の部分128の中へ
上方向および横方向に拡散する程度が大きくなるからで
ある。埋込み層118の上方向への拡散は、Ｎ＋高電圧タ
ブ114の電位に対する抵抗106の最大動作電圧を低減す
る。埋込み層118の横方向への拡散は距離Ｘを低減し、
従ってＮ＋高電圧タブ114の最大動作電圧を低減する。
他方、Ｎ＋埋込み層118の正味のドーパント濃度が低く
なればなる程、Ｐ抵抗領域108と、Ｎ−エピタキシャル
部分120およびＮ＋埋込み層118の組合せと、Ｐ−基板10
2とからなる半導体装置100内の固有のバイポーラトラン
ジスタのPNP構造を通って流れるＰ−基板102への寄生電
流損失が高くなる。
エピタキシャル層104を製造する際、Ｎ導電型に非常
に低い濃度でドープされた半導体材料からなるエピタキ
シャル層を成長させ、その後、層104内に更にＮ導電型
ドーパント原子をイオン注入法により注入して、所望の
最終的なドーパント濃度を得ることが好ましい。
半導体装置100において、このようにエピタキシャル
成長が行われた後でエピタキシャル層104のＮ−部分128
に更に不純物の注入を行う。
Ｎ＋埋込み層118を形成する際、Ｎ＋高電圧タブ114が
例えば600ボルトで作動するように設計されている場合
には、Ｎ＋埋込み層118の典型的な正味の電荷またはド
ーパント濃度は、層118の垂直方向の高さに関係なく水
平面で考えて埋込み層118の毎平方センチメートル当り1
015個のドーパント原子である。Ｎ＋高電圧領域116は、
エピタキシャル層104の上面124を介してドーパント原子
を拡散することにより適切に形成される。領域116のド
ーパント濃度は、その上に電極122が領域116とオーミッ
ク（すなわち非整流性の）接触部を形成するのに十分な
高い値であることが好ましい。代りに、電極122の下に
浅いＮ＋領域（図示せず）を設けて、所望のオーミック
接触が確実に得られるようにしてもよい。Ｎ＋高電圧領
域116の典型的な表面ドーパント濃度は、Ｎ＋高電圧タ
ブ114が例えば600ボルトで作動するように設計されてい
る場合には、毎立方センチメートル当り５×1019個の原
子である。Ｐ＋アース領域126は毎立方センチメートル
当り約５×1019個のドーパント原子以上の表面ドーパン
ト濃度を有する。形状およびドーパント濃度を含めた半
導体抵抗106の詳細な製造方法は当業者に周知の方法を
用いることができる。
次に第２図を参照すると、半導体装置200が示されて
いる。この半導体装置200は異なる高電圧タブ250を有し
ている以外は半導体装置100（第１図）と本質的に同じ
ものである。従って、半導体素子100および200の間にお
ける同じ構成要素は参照符号の第１桁目を除いて同じ参
照符号を付して表わす。高電圧タブ250は、半導体装置1
00のＮ＋埋込み層118と同様なＮ＋埋込み層218と、浅い
Ｎ＋高電圧領域252とを有している。この浅いＮ＋高電
圧領域252はエピタキシャル層204の上面224からＮ＋埋
込み層218まで完全に伸びていないという点で半導体装
置100のＮ＋高電圧領域116と異なっている。浅いＮ＋高
電圧領域252を有する半導体200を製造する利点は、Ｎ＋
高電圧領域252と同時に形成することができる他の浅い
Ｎ＋領域が半導体装置200内にある場合、必要とするド
ープ処理工程を減らすことができるということである。
更に、領域252は、半導体抵抗206とＰ＋アース領域226
との間の適切な電気的隔離を確実にするように横方向の
距離Ｙが一層大きくなっている点で半導体装置100の領
域116と異なっている。Ｎ＋領域252とＰ＋領域226との
間の間隔すなわち距離Ｘは半導体装置100における距離
Ｘを選択するための上述した同じ方法で決定される。
以下に説明する半導体装置は、簡単にするために高電
圧タブとして半導体装置100（第１図）の高電圧タブ114
と同じ構造が示されているが、半導体装置200の変形し
た高電圧タブ250を代りとして用いることもできる。
第３図を参照すると、高電圧タブ314内にＮチャンネ
ル形の金属−酸化物−半導体電界効果トランジスタ（MO
SFET）350を有する半導体装置300が示されている。半導
体装置300は、高電圧タブ314内に異なる半導体素子を有
している以外は半導体装置100（第１図）と本質的に同
じものである。従って、半導体装置100および300の間の
同じ構成要素には参照符号の第１桁目を除いて同じ参照
符号を付している。Ｎチャンネル形MOSFET350は、素子
領域320中に延在するＰ型チャンネルしきい値制御領域3
51と、Ｐ型のチャンネルしきい値制御領域351中にそれ
ぞれ延在するＮ＋型のソース領域352およびドレイン領
域354とを有する。ソース電極356およびドレイン電極35
8がそれぞれのソース領域352およびドレイン領域354の
上部に設けられている。MOSFET350のゲート360は、図示
のように絶縁体362によって囲まれており、Ｐ導電型ま
たはＮ導電型に高濃度にドープされたポリシリコンのよ
うな導電性で耐熱性の材料で構成される。希望により、
耐熱性のゲート360の代りに従来の金属ゲート（図示せ
ず）を使用してもよい。
Ｐ型のチャンネルしきい値制御領域351内でゲート360
の下に反転チャンネル（図示せず）を形成するゲート36
0のしきい値電圧に対する基準を定めるために、Ｐ＋領
域364がソース電極356とチャンネルしきい値制御領域35
1との間に設けられ、電極356および領域351を共に電気
的に短絡している。反転チャンネルは、MOSFET350を導
通状態に切り替えるように、ソース領域352およびドレ
イン領域354をそれぞれ導通状態に相互接続する。
高電圧タブ314内のチャンネル形MOSFET350の製造は従
来の電界効果トランジスタ（FET）の製造技術を使用し
て都合よく達成することができる。
半導体装置300は、図示の高電圧タブの代りに第２図
の実施例に示す別の高電圧タブ250を用いて変更するこ
ともできる。これは、高電圧タブ250の浅いＮ＋高電圧
領域をＮチャンネルMOSFET350のソース領域352およびド
レイン領域354と同時に形成することを可能にし、これ
により製造工程を低減できる。
第４図には本発明の半導体装置400が示されており、
この半導体装置400は高電圧タブ414内にＰチャンネル形
MOSFET450を含んでいる。半導体装置400は、高電圧タブ
414内に異なる半導体素子を有している以外は半導体装
置100（第１図）と本質的に同じである。従って、これ
らの半導体装置間における同じ構成要素には参照符号の
第１桁目を除いて同じ参照符号を付している。Ｐチャン
ネル形MOSFET450は上面424から素子領域420の中まで伸
びるＰ＋ソース領域452およびＰ＋ドレイン領域454を有
している。ソース電極456およびドレイン電極458がそれ
ぞれのソース領域452およびドレイン領域454の上部に設
けられている。ＮまたはＰ導電型不純物で高濃度にドー
プされたポリシリコンのような導電性で耐熱性の材料か
らなるゲート460が、絶縁体462により囲まれて素子領域
420の上に配設しており、素子領域420はMOSFET450のチ
ャンネルしきい値制御領域として作用する。希望によ
り、耐熱性ゲート460の代りに従来の金属ゲート（図示
せず）を使用してもよい。Ｎ−素子領域420の電位をＮ
＋高電圧領域416を介してソース領域452に対して定める
ために、MOSFET450のソース電極456は電極422に電気的
に短絡されることが望ましい。ゲート460の下のＮ−素
子領域420内に反転チャンネルを形成するに必要なゲー
ト416のしきい値バイアス電圧はこのようにして周知の
レベルに設定される。
半導体装置400においては、素子領域420はエピタキシ
ャル層404の部分428と同じドーパント濃度の半導体材料
で構成されることが望ましく、これによりＰチャンネル
形MOSFET450の製造にはベース領域を形成するための特
別な処理工程を必要とせず、代りに既存の素子領域420
をそのチャンネルしきい値制御領域として利用する。Ｐ
チャンネル形MOSFET450の別の構造的特徴は、従来のFET
製造技術を使用して都合よく構成することができる。
第５図は垂直型NPNパイポーラトランジスタ550を有す
る半導体装置500を示している。この半導体装置はバイ
ポーラトランジスタ550を有している以外は半導体装置1
00（第１図）と本質的に同じものである。従って、両半
導体装置100および500間における同じ構成要素には参照
符号の第１桁目を除いて同じ参照符号を付している。
垂直型NPNバイポーラトランジスタは、高電圧タブ514
内のエピタキシャル層504中に延在するＰ＋ベース領域5
52を有している。Ｎ＋エミッタ領域554が半導体装置上
面524からＰ＋ベース領域552の中へ伸びている。ベース
電極556およびエミッタ電極558がそれぞれのＰ＋ベース
領域552およびＮ＋エミッタ領域554の上に配設されてい
る。バイポーラトランジスタ550のコレクタ領域は高電
圧タブ514により形成され、この場合、Ｎ＋埋込み層518
はＮ＋エミッタ領域554から放出された電子（図示せ
ず）の主な収集部となり、Ｎ＋高電圧領域516はコレク
タ電極522に対して低抵抗路を形成する。
バイポーラトランジスタ550の降伏電圧定格は、Ｐ＋
ベース領域552とＮ＋埋込み層518との間の素子領域520
の部分のドーパント濃度と垂直方向の高さとによって決
定される。素子領域520のドーパント濃度はエピタキシ
ャル層504の部分528のドーパント濃度と同じであること
が好ましく、これにより半導体装置500の製造の複雑さ
および価格を低減するように領域520および528は同時に
形成することができる。Ｐ＋ベース領域552、Ｎ＋エミ
ッタ領域554およびその上の電極556と558の製造は従来
の半導体素子製造技術を使用して達成される。Ｐ＋ベー
ス領域552はＰチャンネル形MOSFET450（第４図）のＰ＋
領域452および454を形成するのに使用された同じ処理工
程で形成することができ、これにより、Ｐチャンネル形
MOSFET（図示せず）をも半導体装置500内に含んでいる
場合には、製造の複雑さおよびコストを低減することが
可能になる。同様にして、Ｎ＋エミッタ領域554はＮチ
ャンネル形MOSFET350（第３図）のＮ＋領域352および35
4を形成するのに使用された同じ処理工程で形成するこ
とができ、これにより、半導体装置500が更にＮチャン
ネル形MOSFET（図示せず）をも含でいる場合には、素子
の製造を簡単にすることができる。
第６図は、ラテラルPNPバイポーラトランジスタ650を
有する半導体装置600を示している。この半導体装置は
バイポーラトランジスタ650を有している以外は半導体
装置100（第１図）と本質的に同じものである。従っ
て、半導体装置100と500間の同じ構成要素には参照符号
の第１桁目を除いて同じ参照符号を付している。
バイポーラトランジスタ650は高電圧タブ614内のエピ
タキシャル層604中に延在するＰ＋エミッタ領域652を有
している。Ｐ＋コレクタ領域654は高電圧タブ614内のエ
ピタキシャル層604中に延在していて、Ｐ＋エミッタ領
域652の横方向の周囲を取り囲んでいる。エミッタ電極6
56およびコレクタ電極658がそれぞれのＰ＋エミッタ領
域652およびＰ＋コレクタ領域654の上に配設されてい
る。バイポーラトランジスタ650のベースはＮ＋高電圧
タブ614およびＮ−素子領域620の組合せにより構成さ
れ、素子領域620はエピタキシャル層604のＮ−部分628
と同時に形成されることが好ましく、これにより製造の
複雑さを簡単化する。Ｐ＋エミッタ領域652およびＰ＋
コレクタ領域654はその上の電極656および658と共に従
来の半導体素子製法技術を使用して都合よく製造するこ
とができる。Ｐ＋エミッタ領域652およびＰ＋コレクタ
領域654はＰチャンネル形MOSFET450（第４図）のＰ＋領
域452および454を形成するのに使用された同じ処理工程
で形成することができ、これにより、Ｐチャンネル形MO
SFET（図示せず）がまた半導体装置600内に設けられる
場合には、製造の複雑さおよびコストを低減できる。
以上、従来技術におけるような誘電体材料によるより
も半導体材料により半導体装置の基板からおよび互いに
電気的に隔離された半導体素子を有する半導体装置の種
々の実施例について説明した。このような半導体装置の
製造の経済性は、誘電体により隔離された半導体素子を
有する半導体装置の製造の経済性よりもかなり大きい。
本発明を例示した特定の実施例について説明したが、
本技術分野に専門知識を有する者にとっては多くの変更
および変形を行うことができるであろう。例えばＮ導電
型材料の代りにＰ導電型材料を使用し、Ｐ導電型材料の
代りにＮ導電型材料を使用することにより、図示のもの
と補助的な半導体素子を製造することができる。更に、
半導体装置300（第３図）、400（第４図）または500
（第５図）のいずれも半導体装置200（第２図）に示す
ような高電圧タブを代りに設けるように変更することが
できる。従って、特許請求の範囲は本発明の精神および
範囲内に入るこのようなすべての変更や変形を包含する
ことを理解されたい。
【図面の簡単な説明】
第１図は、半導体抵抗を有する半導体装置の一部の部分
断面斜視図であり、 第２図は、高電圧の半導体抵抗を含む変形した半導体装
置の一部を示す第１図に類似した図であり、 第３図は、高電圧のＮチャンネル形MOSFETを含む半導体
装置を示す第１図に類似した図であり、 第４図は、高電圧のＰチャンネル形MOSFETを含む半導体
装置を示す第１図に類似した図であり、 第５図は、高電圧の垂直型NPNバイポーラトランジスタ
を含む半導体装置を示す第１図に類似した図であり、 第６図は、高電圧のラテラルPNPバイポーラトランジス
タを含む半導体装置を示す第１図に類似した図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 29/73 29/78 Ｈ０１Ｌ 29/78 ３０１ Ｒ 29/72 (56)参考文献 特開 昭52−186（ＪＰ，Ａ) 特開 昭52−69587（ＪＰ，Ａ) 特開 昭57−30359（ＪＰ，Ａ) 特開 昭49−33557（ＪＰ，Ａ) 特開 昭49−44683（ＪＰ，Ａ) 特開 昭50−1686（ＪＰ，Ａ) 特公 昭51−45232（ＪＰ，Ｂ２)

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】低電圧半導体素子の隔離された高電圧動作
    が行えるようにする為の半導体装置において、 一導電型の実質的に平坦な基板と、 前記基板上に形成された反対導電型の第１の層と、 前記第１の層の上面から前記第１の層の中へ伸びる反対
    導電型の高濃度にドープされた環状高電圧領域と、 前記第１の層の中に設けられて、前記環状高電圧領域の
    下に位置して前記環状高電圧領域と実質的に同じ広がり
    を持つ反対導電型の高濃度にドープされた実質的に平坦
    な埋込み層であって、前記環状高電圧領域と共に前記第
    １の層の一部を囲んで半導体素子高電圧動作領域を限定
    する当該埋込み層と、 前記環状高電圧領域の高電圧を前記半導体素子高電圧動
    作領域の電圧に対する基準とする為に前記環状高電圧領
    域に接触する導電手段と、 前記第１の層の前記上面から前記第１の層を通って伸び
    て前記基板と連続した一導電型の領域を形成する一導電
    型の環状アース領域であって、前記第１の層の一部より
    なる隔離領域によって前記環状高電圧領域から横方向に
    隔てられている当該環状アース領域とを有し、 前記隔離領域は、前記基板のキャリア濃度を考慮して、
    100ボルトを越える所定の降伏電圧が得られるように選
    ばれた横方向寸法Ｘを有し、前記アース領域が前記基板
    と共に前記高電圧領域および前記埋込み層を実質的に囲
    んでいる、半導体装置。
  2. 【請求項２】前記環状高電圧領域が前記埋込み層と接触
    している、特許請求の範囲第１項記載の半導体装置。
  3. 【請求項３】前記埋込み層の平面が実質的に前記基板の
    平面に平行であって、前記高電圧領域の伸びる方向に対
    して横切る方向にある、特許請求の範囲第１項記載の半
    導体装置。
  4. 【請求項４】前記半導体素子動作領域の中に反対導電型
    のチャンネルを有するMOSFETが形成されていて、該MOSF
    ETはチャンネルしきい値制御領域、該チャンネルしきい
    値制御領域に電気的に短絡されたソース電極、および前
    記高電圧領域に接触する前記導電手段に電気的に接続さ
    れたドレイン電極を含んでいる、特許請求の範囲第３項
    記載の半導体装置。
  5. 【請求項５】前記半導体素子動作領域の中に一導電型の
    チャンネルを有するMOSFETが形成されていて、該MOSFET
    のソース電極が、前記高電圧領域に接触する前記導電手
    段に電気的に接続されている、特許請求の範囲第３項記
    載の半導体装置。
  6. 【請求項６】前記MOSFETが、前記第１の層と同じ導電型
    およびドーパント濃度を有するチャンネルしきい値制御
    領域を含み、これにより該チャンネルしきい値制御領域
    および前記第１の層のドープ処理が単一の製造工程で達
    成される、特許請求の範囲第５項記載の半導体装置。
  7. 【請求項７】前記半導体素子動作領域の中に垂直形バイ
    ポーラトランジスタが形成されていて、該トランジスタ
    のコレクタ電極が、前記高電圧領域に接触する前記導電
    手段で構成されている、特許請求の範囲第３項記載の半
    導体装置。
  8. 【請求項８】前記半導体素子領域の中にラテラル・バイ
    ポーラトランジスタが形成されていて、該トランジスタ
    のベース電極が、前記高電圧領域に接触する前記導電手
    段で構成されている、特許請求の範囲第３項記載の半導
    体装置。
  9. 【請求項９】前記隔離領域は低濃度にドープされてお
    り、前記横方向寸法Ｘは600ボルトを越える降伏電圧が
    得られるよに60ミクロンに選ばれている、特許請求の範
    囲第１項記載の半導体装置。
  10. 【請求項１０】前記基板が前記埋込み層との間の電圧降
    伏を防止するために低濃度にドープされた単結晶シリコ
    ンである、特許請求の範囲第１項記載の半導体装置。
  11. 【請求項１１】前記半導体素子動作領域が低濃度にドー
    プされている、特許請求の範囲第１項記載の半導体装
    置。
JP59254268A 1983-12-05 1984-12-03 電気的に隔離された半導体素子を含む半導体装置 Expired - Lifetime JPH0815183B2 (ja)

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