JPH10189755A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH10189755A JPH10189755A JP8341403A JP34140396A JPH10189755A JP H10189755 A JPH10189755 A JP H10189755A JP 8341403 A JP8341403 A JP 8341403A JP 34140396 A JP34140396 A JP 34140396A JP H10189755 A JPH10189755 A JP H10189755A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
-
- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8222—Bipolar technology
- H01L21/8224—Bipolar technology comprising a combination of vertical and lateral transistors
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- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
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Abstract
(57)【要約】
【課題】 縦型バイポーラトランジスタの性能を犠牲に
したり、製造工程を追加したりすることなく、逆導電型
の横型バイポーラトランジスタの電流増幅率を向上させ
る。 【解決手段】 横型ＰＮＰトランジスタのベース領域４
の表面に形成したＬＯＣＯＳ酸化膜５をマスクの一部と
してボロンを注入した後、熱処理を行ってＰ+型コレク
タ拡散層７ａを形成する。このとき、絶縁拡散層７ｂも
同時に形成する。これにより、深いコレクタが形成さ
れ、横型ＰＮＰトランジスタの電流増幅率は、向上す
る。このＰ+型コレクタ拡散層７ａの形成は、縦型ＮＰ
Ｎトランジスタのベース，エミッタ形成以前であるた
め、ＮＰＮトランジスタの特性に影響しない。また、Ｎ
型ベース領域表面に形成したＬＯＣＯＳ５によりＰ+型
グラフトベース形成のためのボロンの注入をウェハ全面
に対して行うことが可能となり、フォトリソグラフィ工
程が省略される。
したり、製造工程を追加したりすることなく、逆導電型
の横型バイポーラトランジスタの電流増幅率を向上させ
る。 【解決手段】 横型ＰＮＰトランジスタのベース領域４
の表面に形成したＬＯＣＯＳ酸化膜５をマスクの一部と
してボロンを注入した後、熱処理を行ってＰ+型コレク
タ拡散層７ａを形成する。このとき、絶縁拡散層７ｂも
同時に形成する。これにより、深いコレクタが形成さ
れ、横型ＰＮＰトランジスタの電流増幅率は、向上す
る。このＰ+型コレクタ拡散層７ａの形成は、縦型ＮＰ
Ｎトランジスタのベース，エミッタ形成以前であるた
め、ＮＰＮトランジスタの特性に影響しない。また、Ｎ
型ベース領域表面に形成したＬＯＣＯＳ５によりＰ+型
グラフトベース形成のためのボロンの注入をウェハ全面
に対して行うことが可能となり、フォトリソグラフィ工
程が省略される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関する。
の製造方法に関する。
【０００２】
【従来の技術】バイポーラトランジスタは、その高速性
及び高駆動能力並びに良好なアナログ特性により、高速
演算用集積回路から民生用集積回路まであらゆる分野に
用いられている。
及び高駆動能力並びに良好なアナログ特性により、高速
演算用集積回路から民生用集積回路まであらゆる分野に
用いられている。
【０００３】バイポーラトランジスタには、ＮＰＮ型と
ＰＮＰ型の２つの極性があるが、通常、集積回路上で
は、半導体基板の深さ方向に対してエミッタ，ベース，
コレクタの３つの不純物領域をもつ縦型ＮＰＮトランジ
スタ（以下、ＮＰＮトランジスタという）と、その形成
工程に工程を追加することなく形成することが可能な横
型ＰＮＰトランジスタ（以下、Ｌ−ＰＮＰトランジスタ
という）の２種類のトランジスタを用いる。
ＰＮＰ型の２つの極性があるが、通常、集積回路上で
は、半導体基板の深さ方向に対してエミッタ，ベース，
コレクタの３つの不純物領域をもつ縦型ＮＰＮトランジ
スタ（以下、ＮＰＮトランジスタという）と、その形成
工程に工程を追加することなく形成することが可能な横
型ＰＮＰトランジスタ（以下、Ｌ−ＰＮＰトランジスタ
という）の２種類のトランジスタを用いる。
【０００４】図４は、ＮＰＮトランジスタとＬ−ＰＮＰ
トランジスタを搭載した従来のバイポーラ集積回路の製
造方法を工程順に示す断面図である。
トランジスタを搭載した従来のバイポーラ集積回路の製
造方法を工程順に示す断面図である。
【０００５】先ず、図４（ａ）に示すように、Ｐ-型シ
リコン基板１にＮ+型埋込層２及びＰ+型埋込層３が形成
された後、Ｎ-型のエピタキシャル層４が成長される。
エピタキシャル層の不純物の濃度および厚さは、トラン
ジスタの耐圧によって異なるが、通常１×１０15〜１×
１０17ｃｍ-3，１〜１０μｍの範囲で選択する。
リコン基板１にＮ+型埋込層２及びＰ+型埋込層３が形成
された後、Ｎ-型のエピタキシャル層４が成長される。
エピタキシャル層の不純物の濃度および厚さは、トラン
ジスタの耐圧によって異なるが、通常１×１０15〜１×
１０17ｃｍ-3，１〜１０μｍの範囲で選択する。
【０００６】エピタキシャル層成長後、通常の選択酸化
法を用いて素子間分離のための厚い酸化膜（以下、ＬＯ
ＣＯＳ酸化膜という）５が形成される。次いで、ＮＰＮ
トランジスタのコレクタ引き出し拡散層６ａおよびＬ−
ＰＮＰトランジスタのベース引き出し拡散層６ｂとなる
Ｎ+型拡散層６ａ，６ｂがＮ+型埋込層２に達する深さま
で拡散される。
法を用いて素子間分離のための厚い酸化膜（以下、ＬＯ
ＣＯＳ酸化膜という）５が形成される。次いで、ＮＰＮ
トランジスタのコレクタ引き出し拡散層６ａおよびＬ−
ＰＮＰトランジスタのベース引き出し拡散層６ｂとなる
Ｎ+型拡散層６ａ，６ｂがＮ+型埋込層２に達する深さま
で拡散される。
【０００７】次に、素子間分離のためのＰ+型絶縁拡散
層７がＰ+型埋込層３に達するまで拡散される。さらに
フォトレジスト１４をマスクにして、ＮＰＮトランジス
タのベースとなる領域にボロンのイオン注入が行われ、
Ｐ型ベース拡散層８が形成される。ボロンのイオン注入
条件は、トランジスタの耐圧，性能にもよるが、エネル
ギー１０〜６０ＫｅＶ，ドース量１〜５×１０13ｃｍ-2
の範囲で選択するのがよい。
層７がＰ+型埋込層３に達するまで拡散される。さらに
フォトレジスト１４をマスクにして、ＮＰＮトランジス
タのベースとなる領域にボロンのイオン注入が行われ、
Ｐ型ベース拡散層８が形成される。ボロンのイオン注入
条件は、トランジスタの耐圧，性能にもよるが、エネル
ギー１０〜６０ＫｅＶ，ドース量１〜５×１０13ｃｍ-2
の範囲で選択するのがよい。
【０００８】次に図４（ｂ）に示すように、ＮＰＮトラ
ンジスタのベース拡散層８表面の薄い酸化膜の一部が開
孔された後、多結晶シリコン層９が厚さ１０００〜３０
００Å堆積され、Ｎ型不純物、たとえばヒ素を高濃度に
添加した後、９００〜１０００℃，１０分程度の熱処理
が窒素雰囲気中にて行われ、Ｎ+型エミッタ拡散層１０
が形成される。ヒ素の添加にイオン注入を用いる場合に
は、５０〜９０ＫｅＶ，０．５〜２×１０16ｃｍ-2の条
件の範囲で選択する。
ンジスタのベース拡散層８表面の薄い酸化膜の一部が開
孔された後、多結晶シリコン層９が厚さ１０００〜３０
００Å堆積され、Ｎ型不純物、たとえばヒ素を高濃度に
添加した後、９００〜１０００℃，１０分程度の熱処理
が窒素雰囲気中にて行われ、Ｎ+型エミッタ拡散層１０
が形成される。ヒ素の添加にイオン注入を用いる場合に
は、５０〜９０ＫｅＶ，０．５〜２×１０16ｃｍ-2の条
件の範囲で選択する。
【０００９】次に、図４（ｃ）に示すように、フォトリ
ソグラフィ工程と異方性プラズマエッチングが用いられ
て、多結晶シリコン層１０が所望の形状に加工される
が、特開昭５９−１４７４５８号公報に開示されている
ように、次工程のＰ-型グラフトベース（外部ベース）
が形成されるためのボロンまたはＢＦ2のイオン注入に
対して多結晶シリコン層がマスクの役割を果たすように
加工が行われる。即ち、ＮＰＮトランジスタのＮ+型エ
ミッタ拡散層１０と、その周囲、ＮＰＮトランジスタの
Ｎ+型コレクタ引き出し拡散層６ａおよびＬ−ＰＮＰト
ランジスタのＮ+型ベース引き出し拡散層６ｂ，Ｌ−Ｐ
ＮＰのベース領域となるＮ-型エピタキシャル層４の各
部の上部表面に多結晶シリコン層が残るようにエッチン
グする。これによりＰ+型グラフトベース１１ａ形成の
ためのボロンまたはＢＦ2のイオン注入は、フォシレジ
ストを用いて選択的に行う必要がなくなり、半導体ウェ
ハ全面に対して行えばよく、工程が削減される。
ソグラフィ工程と異方性プラズマエッチングが用いられ
て、多結晶シリコン層１０が所望の形状に加工される
が、特開昭５９−１４７４５８号公報に開示されている
ように、次工程のＰ-型グラフトベース（外部ベース）
が形成されるためのボロンまたはＢＦ2のイオン注入に
対して多結晶シリコン層がマスクの役割を果たすように
加工が行われる。即ち、ＮＰＮトランジスタのＮ+型エ
ミッタ拡散層１０と、その周囲、ＮＰＮトランジスタの
Ｎ+型コレクタ引き出し拡散層６ａおよびＬ−ＰＮＰト
ランジスタのＮ+型ベース引き出し拡散層６ｂ，Ｌ−Ｐ
ＮＰのベース領域となるＮ-型エピタキシャル層４の各
部の上部表面に多結晶シリコン層が残るようにエッチン
グする。これによりＰ+型グラフトベース１１ａ形成の
ためのボロンまたはＢＦ2のイオン注入は、フォシレジ
ストを用いて選択的に行う必要がなくなり、半導体ウェ
ハ全面に対して行えばよく、工程が削減される。
【００１０】Ｌ−ＰＮＰトランジスタのＰ+型エミッタ
拡散層１１ｂおよびコレクタ拡散層１１ｃは、Ｐ+型グ
ラフトベース１１ａと同時に形成されるが、特開昭５９
−１４７４５８号公報にはＬ−ＰＮＰトランジスタの形
成方法までは触れられていない。
拡散層１１ｂおよびコレクタ拡散層１１ｃは、Ｐ+型グ
ラフトベース１１ａと同時に形成されるが、特開昭５９
−１４７４５８号公報にはＬ−ＰＮＰトランジスタの形
成方法までは触れられていない。
【００１１】しかしながら、ＮＰＮトランジスタのＰ+
型グラフトベースとＬ−ＰＮＰトランジスタのＰ+型コ
レクタ，エミッタ領域を同一の工程で形成する方法は、
公知の事実である。グラフトベース注入の条件として
は、イオン種としてボロンを用いる場合には３０ＫｅＶ
３〜５×１０15ｃｍ-2、ＢＦ2を用いる場合には５０〜
７０ＫＥＶ３〜５×１０15ｃｍ-2程度が適当である。
型グラフトベースとＬ−ＰＮＰトランジスタのＰ+型コ
レクタ，エミッタ領域を同一の工程で形成する方法は、
公知の事実である。グラフトベース注入の条件として
は、イオン種としてボロンを用いる場合には３０ＫｅＶ
３〜５×１０15ｃｍ-2、ＢＦ2を用いる場合には５０〜
７０ＫＥＶ３〜５×１０15ｃｍ-2程度が適当である。
【００１２】最後に図４（ｄ）に示すように、通常の絶
縁層間膜、例えばＢＰＳＧ膜１２とアルミ配線１３が施
されて素子が完成される。
縁層間膜、例えばＢＰＳＧ膜１２とアルミ配線１３が施
されて素子が完成される。
【００１３】
【発明が解決しようとする課題】しかしながら、従来の
技術では、Ｌ−ＰＮＰトランジスタの電流増幅率（以
下、ｈFEという）が低いという問題があった。その理由
は、Ｌ−ＰＮＰトランジスタのＰ+型コレクタ拡散層が
浅いためである。これに対して特開平１−２６１８６５
号公報では、Ｐ+型コレクタ拡散層を深く形成してｈFE
を増加することを提案しているが、上述したようにＬ−
ＰＮＰトランジスタのＰ+型コレクタ拡散層とＮＰＮト
ランジスタのグラフトベースは、同一工程で形成するた
めに、Ｌ−ＰＮＰトランジスタのＰ+型コレクタ拡散領
域を深くすると、ＮＰＮトランジスタのグラフトベース
も深くなり、その分だけベース−コレクタ接合容量ＣJC
が増加して高周波特性が低下してしまうという新たな問
題が発生してしまう。
技術では、Ｌ−ＰＮＰトランジスタの電流増幅率（以
下、ｈFEという）が低いという問題があった。その理由
は、Ｌ−ＰＮＰトランジスタのＰ+型コレクタ拡散層が
浅いためである。これに対して特開平１−２６１８６５
号公報では、Ｐ+型コレクタ拡散層を深く形成してｈFE
を増加することを提案しているが、上述したようにＬ−
ＰＮＰトランジスタのＰ+型コレクタ拡散層とＮＰＮト
ランジスタのグラフトベースは、同一工程で形成するた
めに、Ｌ−ＰＮＰトランジスタのＰ+型コレクタ拡散領
域を深くすると、ＮＰＮトランジスタのグラフトベース
も深くなり、その分だけベース−コレクタ接合容量ＣJC
が増加して高周波特性が低下してしまうという新たな問
題が発生してしまう。
【００１４】仮に、ＮＰＮトランジスタの高周波特性を
犠牲にしてＰ-型グラフトベース領域を深く形成すると
しても、ボロンを注入した後に比較的高い熱処理を行っ
て押し込む必要があり、この熱処理は、ＮＰＮトランジ
スタのエミッタ拡散層にも影響を与えてしまい、エミッ
タが深くなり過ぎてベースが薄くなり、パンチスルーに
よるコレクタ−エミッタ間耐圧の低下をもたらすことに
なってしまう。これを防止するため、予めＰ型ベース拡
散層を深く形成すると、Ｎ-型エピタキシャル濃度領域
の厚さが薄くなり、リーチスルーによるコレクタ−ベー
ス間耐圧が低下し、結果的にコレクタ−エミッタ間耐圧
を低下させることとなる。
犠牲にしてＰ-型グラフトベース領域を深く形成すると
しても、ボロンを注入した後に比較的高い熱処理を行っ
て押し込む必要があり、この熱処理は、ＮＰＮトランジ
スタのエミッタ拡散層にも影響を与えてしまい、エミッ
タが深くなり過ぎてベースが薄くなり、パンチスルーに
よるコレクタ−エミッタ間耐圧の低下をもたらすことに
なってしまう。これを防止するため、予めＰ型ベース拡
散層を深く形成すると、Ｎ-型エピタキシャル濃度領域
の厚さが薄くなり、リーチスルーによるコレクタ−ベー
ス間耐圧が低下し、結果的にコレクタ−エミッタ間耐圧
を低下させることとなる。
【００１５】さらに、予めＮ-型エピタキシャル層の厚
さを厚くして耐圧低下を防止すると、Ｌ−ＰＮＰトラン
ジスタのＰ+型コレクタ拡散層が相対的に深くなったこ
とにならず、Ｌ−ＰＮＰトランジスタの基板電流が増加
してｈFEが期待したほど増加しない結果となる。
さを厚くして耐圧低下を防止すると、Ｌ−ＰＮＰトラン
ジスタのＰ+型コレクタ拡散層が相対的に深くなったこ
とにならず、Ｌ−ＰＮＰトランジスタの基板電流が増加
してｈFEが期待したほど増加しない結果となる。
【００１６】さらに、従来の技術では、素子のレイアウ
トが難しいことである。その理由は、Ｌ−ＰＮＰトラン
ジスタのベース領域上に配した多結晶シリコン層の電位
を最高電位即ち電源電圧に吊っておく必要があるためで
ある。
トが難しいことである。その理由は、Ｌ−ＰＮＰトラン
ジスタのベース領域上に配した多結晶シリコン層の電位
を最高電位即ち電源電圧に吊っておく必要があるためで
ある。
【００１７】もし、この多結晶シリコンをフローティン
グにしておくと、容量カップリングにより、コレクタ−
エミッタ間にリーク電流が流れることになってしまう。
グにしておくと、容量カップリングにより、コレクタ−
エミッタ間にリーク電流が流れることになってしまう。
【００１８】また、多結晶シリコンの電位が何らかの原
因により低電位になると、ベース領域表面に反転層が生
じ、やはりコレクタ−エミッタ間リークが起きてしまう
こととなる。
因により低電位になると、ベース領域表面に反転層が生
じ、やはりコレクタ−エミッタ間リークが起きてしまう
こととなる。
【００１９】従って、各Ｌ−ＰＮＰトランジスタの多結
晶シリコン層を最高電位になるように配線を施す必要が
あり、素子のレイアウトが難しくなる。
晶シリコン層を最高電位になるように配線を施す必要が
あり、素子のレイアウトが難しくなる。
【００２０】また、多結晶シリコン層に配線を施すに
は、環状または□の字状になっている多結晶シリコン層
の一部をＬＯＣＯＳ酸化膜上に引き延ばす必要がある
が、こうすると、同じく環状または□の字状になってい
るＰ+型コレクタ拡散層の一部が寸断され、エミッタ拡
散層を完全に取り囲んだ形にはならなくなり、ｈFEの低
下，基板電流の増加の一因となってしまう。
は、環状または□の字状になっている多結晶シリコン層
の一部をＬＯＣＯＳ酸化膜上に引き延ばす必要がある
が、こうすると、同じく環状または□の字状になってい
るＰ+型コレクタ拡散層の一部が寸断され、エミッタ拡
散層を完全に取り囲んだ形にはならなくなり、ｈFEの低
下，基板電流の増加の一因となってしまう。
【００２１】本発明の目的は、導電型が異なる縦型バイ
ポーラトランジスタと横型バイポーラトランジスタとを
搭載する半導体装置であって、工程数を増加することな
く、かつ縦型バイポーラトランジスタの特性に影響を与
えることなく、横型バイポーラトランジスタの電流増幅
率（ｈFE）を向上させた半導体装置及びその製造方法を
提供することにある。
ポーラトランジスタと横型バイポーラトランジスタとを
搭載する半導体装置であって、工程数を増加することな
く、かつ縦型バイポーラトランジスタの特性に影響を与
えることなく、横型バイポーラトランジスタの電流増幅
率（ｈFE）を向上させた半導体装置及びその製造方法を
提供することにある。
【００２２】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、第１導電型の半導体基
板上に、第１導電型のベース領域を有する縦型バイポー
ラトランジスタと第２導電型のベース領域を有する横型
バイポーラトランジスタとを搭載した半導体装置であっ
て、第１導電型のコレクタ領域或いはコレクタ領域とエ
ミッタ領域の両方と、素子間を分離するための第１導電
型の絶縁拡散領域とは、同等の濃度と深さをもって形成
されたものである。
め、本発明に係る半導体装置は、第１導電型の半導体基
板上に、第１導電型のベース領域を有する縦型バイポー
ラトランジスタと第２導電型のベース領域を有する横型
バイポーラトランジスタとを搭載した半導体装置であっ
て、第１導電型のコレクタ領域或いはコレクタ領域とエ
ミッタ領域の両方と、素子間を分離するための第１導電
型の絶縁拡散領域とは、同等の濃度と深さをもって形成
されたものである。
【００２３】また、前記横型バイポーラトランジスタの
ベース拡散表面には、選択成長した厚い酸化膜が存在
し、第１導電型のコレクタ領域の深さは、前記酸化膜の
深さより深くしたものである。
ベース拡散表面には、選択成長した厚い酸化膜が存在
し、第１導電型のコレクタ領域の深さは、前記酸化膜の
深さより深くしたものである。
【００２４】また、本発明に係る半導体装置の製造方法
は、第１導電型の半導体基板上に第１導電型のベース領
域を有する縦型バイポーラトランジスタと第２導電型の
ベース領域を有する横型バイポーラトランジスタを搭載
した半導体装置を製造する半導体装置の製造方法であっ
て、前記第１導電型の縦型バイポーラトランジスタのコ
レクタ拡散層あるいはコレクタ拡散層とエミッタ拡散層
は、前記第２導電型の横型バイポーラトランジスタのベ
ース領域表面に存在する選択成長した厚い酸化膜を少な
くともマスクの一部として第１導電型の不純物をイオン
注入した後、熱処理を行って形成することを特徴とす
る。
は、第１導電型の半導体基板上に第１導電型のベース領
域を有する縦型バイポーラトランジスタと第２導電型の
ベース領域を有する横型バイポーラトランジスタを搭載
した半導体装置を製造する半導体装置の製造方法であっ
て、前記第１導電型の縦型バイポーラトランジスタのコ
レクタ拡散層あるいはコレクタ拡散層とエミッタ拡散層
は、前記第２導電型の横型バイポーラトランジスタのベ
ース領域表面に存在する選択成長した厚い酸化膜を少な
くともマスクの一部として第１導電型の不純物をイオン
注入した後、熱処理を行って形成することを特徴とす
る。
【００２５】
【作用】横型バイポーラトランジスタのコレクタ拡散層
を適正な耐圧が得られる範囲で深く形成することによ
り、エミッタから注入された少数キャリアを効率よく捕
獲し、コレクタ電流に変換することにより、高いｈFEを
得る。
を適正な耐圧が得られる範囲で深く形成することによ
り、エミッタから注入された少数キャリアを効率よく捕
獲し、コレクタ電流に変換することにより、高いｈFEを
得る。
【００２６】また、前記コレクタ拡散層は、素子間分離
のための絶縁拡散層と同一の工程で形成されるため、工
程数を増加することなく、横型バイポーラトランジスタ
のｈFEを向上させることが可能となる。
のための絶縁拡散層と同一の工程で形成されるため、工
程数を増加することなく、横型バイポーラトランジスタ
のｈFEを向上させることが可能となる。
【００２７】また、前記コレクタ拡散層は、縦型バイポ
ーラトランジスタのベース，エミッタを形成する以前
に、それらとは独立に形成されるため、深く形成するこ
とが容易であり、かつ縦型バイポーラトランジスタの特
性に影響しない。
ーラトランジスタのベース，エミッタを形成する以前
に、それらとは独立に形成されるため、深く形成するこ
とが容易であり、かつ縦型バイポーラトランジスタの特
性に影響しない。
【００２８】さらに、横型バイポーラトランジスタのベ
ース領域表面には、ＬＯＣＯＳが存在し、多結晶シリコ
ン等は存在しないため、表面反転等によるリーク電流は
発生しない。
ース領域表面には、ＬＯＣＯＳが存在し、多結晶シリコ
ン等は存在しないため、表面反転等によるリーク電流は
発生しない。
【００２９】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【００３０】（実施形態１）図１は、本発明の実施形態
１に係る半導体装置の製造方法を工程順に示す断面図で
ある。
１に係る半導体装置の製造方法を工程順に示す断面図で
ある。
【００３１】図において、本発明に係る半導体装置は、
第１導電型の半導体基板上に第１導電型のベース領域を
有する縦型バイポーラトランジスタと第２導電型のベー
ス領域を有する横型バイポーラトランジスタを搭載した
半導体装置であって、第１導電型のコレクタ領域或いは
コレクタ領域とエミッタ領域の両方と、素子間を分離す
るための第１導電型の絶縁拡散領域とは、同等の濃度と
深さをもって形成されたものである。
第１導電型の半導体基板上に第１導電型のベース領域を
有する縦型バイポーラトランジスタと第２導電型のベー
ス領域を有する横型バイポーラトランジスタを搭載した
半導体装置であって、第１導電型のコレクタ領域或いは
コレクタ領域とエミッタ領域の両方と、素子間を分離す
るための第１導電型の絶縁拡散領域とは、同等の濃度と
深さをもって形成されたものである。
【００３２】また、前記横型バイポーラトランジスタの
第１導電型のコレクタ拡散層あるいはコレクタ拡散層と
エミッタ拡散層の両方と素子間分離のための第１導電型
の絶縁拡散層とは、同一の濃淡と深さをもつものであ
る。
第１導電型のコレクタ拡散層あるいはコレクタ拡散層と
エミッタ拡散層の両方と素子間分離のための第１導電型
の絶縁拡散層とは、同一の濃淡と深さをもつものであ
る。
【００３３】また、本発明に係る半導体装置の製造方法
は、第１導電型の半導体基板上に第１導電型のベース領
域を有する縦型バイポーラトランジスタと第２導電型の
ベース領域を有する横型バイポーラトランジスタを搭載
した半導体装置を製造する半導体装置の製造方法であっ
て、前記第１導電型の縦型バイポーラトランジスタのコ
レクタ拡散層あるいはコレクタ拡散層とエミッタ拡散層
は、前記第２導電型の横型バイポーラトランジスタのベ
ース領域表面に存在する選択成長した厚い酸化膜を少な
くともマスクの一部として第１導電型の不純物をイオン
注入した後、熱処理を行って形成することを特徴とす
る。
は、第１導電型の半導体基板上に第１導電型のベース領
域を有する縦型バイポーラトランジスタと第２導電型の
ベース領域を有する横型バイポーラトランジスタを搭載
した半導体装置を製造する半導体装置の製造方法であっ
て、前記第１導電型の縦型バイポーラトランジスタのコ
レクタ拡散層あるいはコレクタ拡散層とエミッタ拡散層
は、前記第２導電型の横型バイポーラトランジスタのベ
ース領域表面に存在する選択成長した厚い酸化膜を少な
くともマスクの一部として第１導電型の不純物をイオン
注入した後、熱処理を行って形成することを特徴とす
る。
【００３４】次に、本発明の実施形態１に係る半導体装
置の製造方法を具体的に説明する。まず、図１（ａ）に
示すように、不純物濃度１×１０15ｃｍ-3のＰ-型シリ
コン基板１において、ＮＰＮトランジスタのコレクタ領
域およびＬ−ＰＮＰトランジスタのベース領域となる部
分にＮ+型埋込層２を、また素子間分離の絶縁領域とな
る部分にＰ+型埋込層３をそれぞれ形成する。Ｎ+型埋込
層２は、ヒ素のイオン注入をエネルギー７０ＫｅＶ，ド
ース量５Ｅ１５ｃｍ-2で行った後、１１４０℃，４時間
の熱処理を窒素雰囲気中にて行って形成する。Ｐ+型埋
込層３は、ボロンのイオン注入をエネルギー７０Ｋｅ
Ｖ，ドース量１Ｅ１４ｃｍ-2で行い、１０００℃，１時
間の熱処理を窒素雰囲気中にて行って形成する。
置の製造方法を具体的に説明する。まず、図１（ａ）に
示すように、不純物濃度１×１０15ｃｍ-3のＰ-型シリ
コン基板１において、ＮＰＮトランジスタのコレクタ領
域およびＬ−ＰＮＰトランジスタのベース領域となる部
分にＮ+型埋込層２を、また素子間分離の絶縁領域とな
る部分にＰ+型埋込層３をそれぞれ形成する。Ｎ+型埋込
層２は、ヒ素のイオン注入をエネルギー７０ＫｅＶ，ド
ース量５Ｅ１５ｃｍ-2で行った後、１１４０℃，４時間
の熱処理を窒素雰囲気中にて行って形成する。Ｐ+型埋
込層３は、ボロンのイオン注入をエネルギー７０Ｋｅ
Ｖ，ドース量１Ｅ１４ｃｍ-2で行い、１０００℃，１時
間の熱処理を窒素雰囲気中にて行って形成する。
【００３５】次に、シリコン基板１の全面に不純物濃度
５×１０15ｃｍ-3のＮ-型エピタキシャル層４を厚さ
２．１μｍに成長させる。その際、Ｎ+型埋込層３は、
約０．７μｍエピタキシャル層４中にせり上がる。即
ち、真性エピタキシャル層４の厚さは、約０．９μｍで
ある。一方、Ｐ+型埋込層３のせり上がりは大きく、約
１．３μｍである。
５×１０15ｃｍ-3のＮ-型エピタキシャル層４を厚さ
２．１μｍに成長させる。その際、Ｎ+型埋込層３は、
約０．７μｍエピタキシャル層４中にせり上がる。即
ち、真性エピタキシャル層４の厚さは、約０．９μｍで
ある。一方、Ｐ+型埋込層３のせり上がりは大きく、約
１．３μｍである。
【００３６】続いて、選択酸化を用いＬＯＣＯＳ酸化膜
５を厚さ５０００Å形成するが、このとき、Ｌ−ＰＮＰ
トランジスタのベースとなる領域の表面にもＬＯＣＯＳ
が形成されるようにする。
５を厚さ５０００Å形成するが、このとき、Ｌ−ＰＮＰ
トランジスタのベースとなる領域の表面にもＬＯＣＯＳ
が形成されるようにする。
【００３７】次に図１（ｂ）に示すように、ＮＰＮトラ
ンジスタのＮ+型コレクタ引出し拡散層６ａおよびＬ−
ＰＮＰトランジスタのＮ-型ベース引出し拡散層６ｂを
形成する。ＮＰＮトランジスタのＮ+型コレクタ引出し
拡散層６ａおよびＬ−ＰＮＰトランジスタのＮ-型ベー
ス引出し拡散層６ｂは、７０ＫｅＶ ５Ｅ１５ｃｍ-2の
リンのイオン注入を行った後、１１００℃，４０分の熱
処理を行い、Ｎ+型埋込層２に達するように形成する。
ンジスタのＮ+型コレクタ引出し拡散層６ａおよびＬ−
ＰＮＰトランジスタのＮ-型ベース引出し拡散層６ｂを
形成する。ＮＰＮトランジスタのＮ+型コレクタ引出し
拡散層６ａおよびＬ−ＰＮＰトランジスタのＮ-型ベー
ス引出し拡散層６ｂは、７０ＫｅＶ ５Ｅ１５ｃｍ-2の
リンのイオン注入を行った後、１１００℃，４０分の熱
処理を行い、Ｎ+型埋込層２に達するように形成する。
【００３８】次に、Ｌ−ＰＮＰトランジスタのＰ+型コ
レクタ拡散層７ａとＰ+型絶縁拡散層７ｂを形成する。
Ｌ−ＰＮＰトランジスタのＰ+型コレクタ拡散層７ａと
Ｐ+型絶縁拡散層７ｂは、３０ＫｅＶ ２Ｅ１５ｃｍ-2
のボロンのイオン注入を行った後、１１００℃，２０分
の熱処理を行い、深さが約１．０μｍになるように埋込
んで形成する。これにより、せり上がったＰ+型埋込層
３とＰ+型絶縁拡散層７ｂが接続して素子間分離が可能
となる。
レクタ拡散層７ａとＰ+型絶縁拡散層７ｂを形成する。
Ｌ−ＰＮＰトランジスタのＰ+型コレクタ拡散層７ａと
Ｐ+型絶縁拡散層７ｂは、３０ＫｅＶ ２Ｅ１５ｃｍ-2
のボロンのイオン注入を行った後、１１００℃，２０分
の熱処理を行い、深さが約１．０μｍになるように埋込
んで形成する。これにより、せり上がったＰ+型埋込層
３とＰ+型絶縁拡散層７ｂが接続して素子間分離が可能
となる。
【００３９】次に、ＮＰＮトランジスタのＰ型ベース拡
散層８を形成するため、２０ＫｅＶ２×１０13ｃｍ-2の
ボロンのイオン注入を行うが、この際、選択的に注入す
るためのフォトリソグラフィ工程は必要なく、ウェハ全
面に注入が可能である。なぜならば、図からわかるよう
にＮＰＮトランジスタのベースとなる領域とＬ−ＰＮＰ
トランジスタのエミッタ形成領域以外のＬＯＣＯＳのな
い部分は、すべてＮ+型領域からＰ+型領域になってお
り、ここに中濃度のＰ型不純物が注入されても、極性濃
度には、ほとんど影響しないためである。また言うまで
もないことだが、ＬＯＣＯＳにボロンが注入されても、
絶縁体であることに変りはない。
散層８を形成するため、２０ＫｅＶ２×１０13ｃｍ-2の
ボロンのイオン注入を行うが、この際、選択的に注入す
るためのフォトリソグラフィ工程は必要なく、ウェハ全
面に注入が可能である。なぜならば、図からわかるよう
にＮＰＮトランジスタのベースとなる領域とＬ−ＰＮＰ
トランジスタのエミッタ形成領域以外のＬＯＣＯＳのな
い部分は、すべてＮ+型領域からＰ+型領域になってお
り、ここに中濃度のＰ型不純物が注入されても、極性濃
度には、ほとんど影響しないためである。また言うまで
もないことだが、ＬＯＣＯＳにボロンが注入されても、
絶縁体であることに変りはない。
【００４０】次に、図１（ｃ）に示すように、Ｐ型ベー
ス領域表面の酸化膜の一部を開孔した後、多結晶シリコ
ン層９を２０００Å成長し、これに７０ＫｅＶ １Ｅ１
６ｃｍ-2のヒ素のイオン注入を行った後、９００℃，１
０分の窒素処理を行い、Ｎ+型エミッタ拡散層１０を形
成する。
ス領域表面の酸化膜の一部を開孔した後、多結晶シリコ
ン層９を２０００Å成長し、これに７０ＫｅＶ １Ｅ１
６ｃｍ-2のヒ素のイオン注入を行った後、９００℃，１
０分の窒素処理を行い、Ｎ+型エミッタ拡散層１０を形
成する。
【００４１】続いて、フォトリソグラフィ工程と異方性
プラズマエッチを用いて、Ｎ+型多結晶シリコン層９
を、Ｎ-型エミッタ拡散層１０とその周囲、Ｎ+型コレク
タ引出し拡散層およびＮ+型ベース引出し拡散層の上部
に残るように加工する。
プラズマエッチを用いて、Ｎ+型多結晶シリコン層９
を、Ｎ-型エミッタ拡散層１０とその周囲、Ｎ+型コレク
タ引出し拡散層およびＮ+型ベース引出し拡散層の上部
に残るように加工する。
【００４２】さらに、シリコン基板１の全面に、７０Ｋ
ｅＶ ５Ｅ１５ｃｍ-2のＢＦ2のイオン注入を行い、Ｎ
ＰＮトランジスタのＰ+型グラフトベース拡散層１１ａ
およびＬ−ＰＮＰトランジスタのＰ+型エミッタ拡散層
１１ｂを形成する。
ｅＶ ５Ｅ１５ｃｍ-2のＢＦ2のイオン注入を行い、Ｎ
ＰＮトランジスタのＰ+型グラフトベース拡散層１１ａ
およびＬ−ＰＮＰトランジスタのＰ+型エミッタ拡散層
１１ｂを形成する。
【００４３】最後に図１（ｄ）に示すように、層間絶縁
膜としてＢＰＳＧ膜１２を１．０μｍ成長し、これにコ
ンタクト孔を開孔してアルミ配線層１３を形成し、素子
を完成させる。
膜としてＢＰＳＧ膜１２を１．０μｍ成長し、これにコ
ンタクト孔を開孔してアルミ配線層１３を形成し、素子
を完成させる。
【００４４】（実施形態２）図２は、本発明の実施形態
２に係る半導体装置を示す断面図である。
２に係る半導体装置を示す断面図である。
【００４５】図２に示す実施形態２では、Ｌ−ＰＮＰト
ランジスタのＰ+型エミッタ拡散層１１ｂをＰ+型コレク
タ拡散層７ａと同時に深く形成している。これにより、
実施形態１に比べ、Ｌ−ＰＮＰトランジスタのｈFEは、
さらに向上させることが可能となる。ただし、Ｐ+型エ
ミッタ拡散層が横広がりする分だけトランジスタセルの
面積がやや大きくなる。
ランジスタのＰ+型エミッタ拡散層１１ｂをＰ+型コレク
タ拡散層７ａと同時に深く形成している。これにより、
実施形態１に比べ、Ｌ−ＰＮＰトランジスタのｈFEは、
さらに向上させることが可能となる。ただし、Ｐ+型エ
ミッタ拡散層が横広がりする分だけトランジスタセルの
面積がやや大きくなる。
【００４６】（実施形態３）図３は、本発明の実施形態
３に係る半導体装置を示す断面図である。
３に係る半導体装置を示す断面図である。
【００４７】図３に示す実施形態３では、Ｎ+型埋込
層，Ｎ-型エピタキシャル層を形成するかわりに、高エ
ネルギー注入を用いて、Ｎ型のレトログレードウェル１
４を形成し、これをＮＰＮトランジスタのコレクタ領域
およびＬ−ＰＮＰトランジスタのベース領域として使用
している。
層，Ｎ-型エピタキシャル層を形成するかわりに、高エ
ネルギー注入を用いて、Ｎ型のレトログレードウェル１
４を形成し、これをＮＰＮトランジスタのコレクタ領域
およびＬ−ＰＮＰトランジスタのベース領域として使用
している。
【００４８】
【発明の効果】以上のように本発明によれば、工程数を
追加することなく、横型バイポーラトランジスタのコレ
クタ拡散層を深く形成することができ、横型バイポーラ
トランジスタの電流増幅率を向上させることができる。
その理由は、コレクタ拡散層を、縦型バイポーラトラン
ジスタのエミッタ拡散層を形成する前に、絶縁拡散層の
形成と同一の工程で深く形成するためである。
追加することなく、横型バイポーラトランジスタのコレ
クタ拡散層を深く形成することができ、横型バイポーラ
トランジスタの電流増幅率を向上させることができる。
その理由は、コレクタ拡散層を、縦型バイポーラトラン
ジスタのエミッタ拡散層を形成する前に、絶縁拡散層の
形成と同一の工程で深く形成するためである。
【００４９】さらに、縦型バイポーラトランジスタのベ
ース領域を形成するためのイオン注入を行う際に、選択
的に注入するためのフォトリソグラフィ工程を省略でき
る。その理由は、横型バイポーラトランジスタのベース
領域の表面にＬＯＣＯＳ酸化膜を設けたためである。
ース領域を形成するためのイオン注入を行う際に、選択
的に注入するためのフォトリソグラフィ工程を省略でき
る。その理由は、横型バイポーラトランジスタのベース
領域の表面にＬＯＣＯＳ酸化膜を設けたためである。
【図１】本発明の実施形態１を製造工程順に示す断面図
である。
である。
【図２】本発明の実施形態２を示す断面図である。
【図３】本発明の実施形態３を示す断面図である。
【図４】従来例を示す製造工程に示す断面図である。
１ Ｐ-型シリコン基板 ２ Ｎ+型埋込層 ３ Ｐ+型埋込層 ４ Ｎ-型エピタキシャル層 ５ ＬＯＣＯＳ酸化膜 ６ａ Ｎ+型コレクタ引出し拡散層 ６ｂ Ｎ+型ベース引出し拡散層 ７ａ Ｐ+型コレクタ拡散層 ７ｂ Ｐ-型絶縁拡散層 ８ Ｐ型ベース領域 ９ Ｎ+型多結晶シリコン層 １０ Ｎ+型エミッタ拡散層 １１ａ Ｐ+型グラフトベース拡散層 １１ｂ Ｐ+型エミッタ拡散層 １２ ＢＰＳＧ膜 １３ アルミ配線層 １４ Ｎ型レトログレードウェル
Claims (3)
- 【請求項１】 第１導電型の半導体基板上に、第１導電
型のベース領域を有する縦型バイポーラトランジスタと
第２導電型のベース領域を有する横型バイポーラトラン
ジスタとを搭載した半導体装置であって、 第１導電型のコレクタ領域或いはコレクタ領域とエミッ
タ領域の両方と、素子間を分離するための第１導電型の
絶縁拡散領域とは、同等の濃度と深さをもって形成され
たものであることを特徴とする半導体装置。 - 【請求項２】 前記横型バイポーラトランジスタのベー
ス拡散表面には、選択成長した厚い酸化膜が存在し、第
１導電型のコレクタ領域の深さは、前記酸化膜の深さよ
り深いことを特徴とする請求項１に記載の半導体装置。 - 【請求項３】第１導電型の半導体基板上に第１導電型の
ベース領域を有する縦型バイポーラトランジスタと第２
導電型のベース領域を有する横型バイポーラトランジス
タを搭載した半導体装置を製造する半導体装置の製造方
法であって、 前記第１導電型の縦型バイポーラトランジスタのコレク
タ拡散層あるいはコレクタ拡散層とエミッタ拡散層は、
前記第２導電型の横型バイポーラトランジスタのベース
領域表面に存在する選択成長した厚い酸化膜を少なくと
もマスクの一部として第１導電型の不純物をイオン注入
した後、熱処理を行って形成することを特徴とする半導
体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8341403A JPH10189755A (ja) | 1996-12-20 | 1996-12-20 | 半導体装置及びその製造方法 |
| US08/991,298 US6150225A (en) | 1996-12-20 | 1997-12-16 | Method for fabricating a semiconductor device having vertical and lateral type bipolar transistors |
| CN97125805A CN1113416C (zh) | 1996-12-20 | 1997-12-18 | 具有纵向型和横向型双极晶体管的半导体器件 |
| KR1019970070624A KR100293618B1 (ko) | 1996-12-20 | 1997-12-19 | 수직형및수평형바이폴라트랜지스터를구비한반도체장치및그제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8341403A JPH10189755A (ja) | 1996-12-20 | 1996-12-20 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10189755A true JPH10189755A (ja) | 1998-07-21 |
Family
ID=18345803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8341403A Pending JPH10189755A (ja) | 1996-12-20 | 1996-12-20 | 半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6150225A (ja) |
| JP (1) | JPH10189755A (ja) |
| KR (1) | KR100293618B1 (ja) |
| CN (1) | CN1113416C (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1315186C (zh) * | 2004-05-01 | 2007-05-09 | 江苏长电科技股份有限公司 | 微型倒装晶体管的制造方法 |
| US8338906B2 (en) * | 2008-01-30 | 2012-12-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Schottky device |
| CN104022025B (zh) * | 2014-06-06 | 2017-04-26 | 天水天光半导体有限责任公司 | 一种耐高压脉宽调制控制器终端制造方法 |
| KR102322180B1 (ko) | 2014-12-08 | 2021-11-05 | 버클리 라잇츠, 인크. | 측방향/수직 트랜지스터 구조들을 포함하는 미세유체 디바이스 및 그 제조 및 사용 프로세스 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4087900A (en) * | 1976-10-18 | 1978-05-09 | Bell Telephone Laboratories, Incorporated | Fabrication of semiconductor integrated circuit structure including injection logic configuration compatible with complementary bipolar transistors utilizing simultaneous formation of device regions |
| JPS59147458A (ja) * | 1983-02-14 | 1984-08-23 | Hitachi Ltd | 外部ベ−スをもつバイポ−ラ型半導体装置の製造方法 |
| JPS61263149A (ja) * | 1986-01-10 | 1986-11-21 | Toshiba Corp | 半導体装置の製造方法 |
| US4940671A (en) * | 1986-04-18 | 1990-07-10 | National Semiconductor Corporation | High voltage complementary NPN/PNP process |
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