KR19980064351A

KR19980064351A - 수직형 및 수평형 바이폴라 트랜지스터를 구비한 반도체 장치

Info

Publication number: KR19980064351A
Application number: KR1019970070624A
Authority: KR
Inventors: 다까하시세이이찌
Original assignee: 가네꼬히사시; 닛본덴기가부시끼가이샤
Priority date: 1996-12-20
Filing date: 1997-12-19
Publication date: 1998-10-07
Also published as: JPH10189755A; CN1185660A; KR100293618B1; CN1113416C; US6150225A

Abstract

반도체 장치는 P형 반도체 기판(1)과, N형 베이스 영역(4)을 가진 수직형 바이폴라 트랜지스터와, 반도체 기판(1), N형 콜렉터 영역(7a), 및 N형 에미터 영역(8) 위에 형성된 N형 베이스 영역(4)을 가진 수평형 바이폴라 트랜지스터와, 그리고 수직형 바이폴라 트랜지스터와 수평형 바이폴라 트랜지스터 간을 절연시키기 위한 P형 절연 확산 영역을 구비하고 있으며, 수평형 바이폴라 트랜지스터의 콜렉터 영역과 에미터 영역 중 적어도 어느 하나는 절연 확산 영역과 거의 동일한 깊이를 갖고 있다.

Description

수직형 및 수평형 바이폴라 트랜지스터를 구비한 반도체 장치

본 발명은 반도체 장치에 관한 것으로, 특히 수직형 바이폴라 트랜지스터와 수평형 바이폴라 트랜지스터를 구비한 반도체 장치에 관한 것이다.

바이폴라 트랜지스터는 동작 속도가 빠르고, 구동 능력이 좋고, 또 아날로그 특성도 좋아서 고속 연산용 반도체 집적 회로에서부터 가정용 전자 장치의 반도체 집적 회로에 이르기까지 거의 모든 분야의 반도체 장치에 널리 이용되어 왔었다.

바이폴라 트랜지스터에는 NPN형 바이폴라 트랜지스터와 PNP 바이폴라 트랜지스터의 2가지 종류가 있으며, 통상적으로, 집적 회로에는 반도체 기판 상에 깊이 방향으로 순차 형성된 3개의 불순물 영역, 즉 에미터, 베이스 및 콜렉터를 구비한 수직 NPN 트랜지스터(이하, NPN 트랜지스터라 함)와 NPN 트랜지스터의 제조 공정에 어떠한 공정도 추가할 필요없이 형성될 수 있는 수평형 PNP 트랜지스터(이하, L-PNP 트랜지스터라 함)를 이용해 왔었다.

도 4a 내지 4d는 NPN 트랜지스터와 L-PNP 트랜지스터를 구비한 종래의 바이폴라 집적 회로의 제조 공정을 순서대로 도시한 단면도들이다.

먼저, 도 4a에 도시된 바와 같이, P^-형 실리콘 기판(1)에 N⁺형 매립층(2)과 P⁺형 매립층(3)을 형성한 다음에, 그 위에 N^-형 에피택셜층(4)을 성장시킨다. 불순물 농도와 에피택셜층 두께는 트랜지스터의 항복 전압(breakdown voltage)에 따라 다르며, 보통 각각 1×10¹⁵∼ 1×10¹⁷cm^-3의 범위와 1 ∼ 10 μm 범위에서 선택된다.

에피택셜층을 형성한 후에는 통상적인 선택적 산화를 이용하여 반도체 소자들간을 분리시키기 위한 두꺼운 산화막(이하, LOCOS 산화막이라 함)을 형성한다. 그 후, 각각 NPN 트랜지스터의 콜렉터 인출 확산층과 L-PNP 트랜지스터의 베이스 인출 확산층을 최종적으로 형성하는 N⁺형 확산층들(6a, 6b)을 N⁺형 매립층(2)까지 확산시킨다.

그 다음, 반도체 소자들간의 분리를 위한 P⁺형 절연 확산층(7)을 P⁺형 매립층(3)까지 확산시킨다. 포토레지스트(14)를 마스크로 이용하여 최종적으로 NPN 트랜지스터의 베이스가 될 영역에 붕소를 이온 주입하여 P형 베이스 확산층(8)을 만든다. 붕소의 이온 주입 조건은 항복 전압과 트랜지스터 성능에 따라 다르다. 그러나, 주입 에너지와 주입량을 각각 10 ∼ 60 KeV 범위와 1 ∼ 5×10¹³cm^-2범위에서 선택하는 것이 바람직하다.

그 다음, 도 4b에 도시된 바와 같이, NPN 트랜지스터의 베이스 확산층(8) 표면 상의 산화물 박막의 일부를 제거한 다음에, 그 위에 다결정 실리콘층(9)을 1000 ∼ 3000Å 두께로 적층시킨다. 비소와 같은 N형 불순물을 고농도로 다결정 실리콘층(9)에 첨가한 후에, 웨이퍼를 질소 분위기에서 900 ∼ 1000℃로 약 10분 동안 가열 처리하여 N⁺형 에미터 확산층(10)을 형성한다. 비소를 이온 주입법으로 다결정 실리콘층에 첨가할때의 주입 조건은 주입 에너지와 주입량이 각각 50 ∼ 90 KeV와 0.5 ∼ 2×10¹⁶cm^-2범위 내에서 선택된다.

그 다음, 도 4c에 도시된 바와 같이, 다결정 실리콘층(10)을 포토리소그래피법과 이방성 플라즈마 에칭법을 이용하여 원하는 형상으로 가공하여, 일본 특개소 59-147458에 기재되어 있는 바와 같이, 붕소 또는 BF₂의 이온 주입으로 P^-형 그래프트(graft) 베이스(외부 베이스)를 형성하기 위한 차후의 공정에서 다결정 실리콘층이 마스크로서 기능하게 한다. 즉, NPN 트랜지스터의 N⁺형 에미터 확산층(10), 이 N⁺형 에미터 확산층(10)을 둘러싸고 있는 L-PNP 트랜지스터의 N⁺형 콜렉터 인출 확산층(6a)과 N⁺형 베이스 인출 확산층(6b), 및 L-PNP 트랜지스터의 베이스 영역이 되는 N^-형 에피택셜층(4) 위에 다결정 실리콘층이 남아 있게끔 다결정 실리콘층을 에칭한다. 그러므로, 포토레지스트를 이용하여 선택적 에칭을 실시할 필요없이 P^-형 그래프트 베이스(11a) 형성을 위한 붕소 또는 BF₂의 이온 주입을 실시할 수 있다. 즉, 반도체 웨이퍼의 표면 전체에 대해 에칭이 실시되므로 반도체 장치의 제조 공정수를 줄일 수가 있다.

비록 일본 특개소 59-147458에는 기재되어 있지는 않지만, L-PNP 트랜지스터의 P⁺형 에미터 확산층(11b)과 콜렉터 확산층(11c)은 P^-형 그래프트 베이스(11a) 형성과 동시에 형성된다.

그러나, NPN 트랜지스터의 P⁺형 그래프트 베이스, L-PNP 트랜지스터의 P⁺형 콜렉터와 에미터 영역을 하나의 공정에서 형성하는 방법은 잘 알려져 있다. 그래프트 베이스 주입의 조건에 있어서는 이온 물질로서 붕소를 이용할 때에는 주입 에너지가 약 30 KeV이고 주입량은 3 ∼ 5×10¹⁵cm^-2이고, 이온 물질로서 BF₂를 이용할 때에는 주입 에너지가 50 ∼ 70 KeV이고 주입량은 3 ∼ 5×10¹⁵cm^-2이다.

마지막으로, 도 4d에 도시된 바와 같이, BPSG막(12)과 같은 통상적인 층간 절연막과 알루미늄 배선(13)을 형성하여 반도체 장치를 제작한다.

그러나, 상술한 종래의 기술에서는 L-PNP 트랜지스터의 전류 증폭율(이하, h_EF라 함)이 작다는 문제가 있다. 이것은 L-PNP 트랜지스터의 P⁺형 콜렉터 확산층이 얇기 때문이다. 이 문제를 해소하기 위해서 일본 특개평 1-261865에서는 P⁺형 콜렉터 확산층을 더 깊게 형성하여 h_EF를 증가시키는 것을 제시하고 있다. 그러나, NPN 트랜지스터의 P⁺형 그래프트 베이스와 L-PNP 트랜지스터의 P⁺형 콜렉터가 상술한 바와 같이 한 공정에서 형성되기 때문에, L-PNP 트랜지스터의 P⁺형 콜렉터 확산층이 더 깊게 형성되면, NPN 트랜지스터의 그래프트 베이스도 더 깊어지게 되고, 따라서 베이스-콜렉터 접합의 커패시턴스 C_JC가 증가하여 고주파 특성이 나빠지게 된다.

NPN 트랜지스터의 고주파 특성을 희생하면서 P⁺형 그래프트 베이스 영역을 더 깊게 만들기 위해서는 웨이퍼 내에 주입되는 붕소를 압입하여 비교적 고온에서 열처리하여 그래프트 베이스 영역을 더 깊게 형성해야 할 필요가 있다. 이와 같은 고온 열처리는 에미터 확산층이 아주 많이 깊어지게끔 NPN 트랜지스터의 에미터 확산층에 영향을 준다. 그 결과, 베이스는 아주 얇아지고, 콜렉터와 에미터간의 항복 전압이 펀치 쓰루(punch-through)에 의해 낮아진다. 만일 펀치 쓰루 발생을 방지하기 위해서 P형 베이스 확산층을 사전에 깊게 형성한 경우에는, N-형 에피택셜 농도 영역의 두께가 작아지고 콜렉터와 베이스간 항복 전압은 펀치 쓰루에 의해 낮아 진다. 그 결과, 콜렉터와 베이스간 항복 전압이 펀치 쓰루에 의해 낮아진다.

반면에, 펀치 쓰루를 방지하기 위해서 N^-형 에피택셜층을 사전에 두껍게 만는 경우에는, L-PNP 트랜지스터의 P⁺형 콜렉터 확산층은 상대적으로 깊게 되지 않고 L-PNP 트랜지스터의 기판 전류는 증가한다. 그 결과, h_EF가 기대한 만큼 증가될 수가 없다.

더욱이, 종래 기술에서는 L-PNP 트랜지스터의 베이스 영역에 형성된 다결정 실리콘층의 전위는 최고 전위, 즉 전원 전압으로 유지되어야 하기 때문에 소자의 레이아웃이 어렵다.

만일 다결정 실리콘층이 부동 상태를 유지하고 있다면, 콜렉터와 에미터간의 용량성 결합 때문에 콜렉터와 에미터간에 누설 전류가 흐를 수가 있다.

더욱이, 다결정 실리콘층이 어떤 이유로 해서 저전위가 되면, 베이스 영역 표면에 반전층이 생길 수가 있는데, 이 때문에 역시 콜렉터와 에미터간에 누설 전류가 흐르게 된다.

그러므로, L-PNP 트랜지스터의 다결정 실리콘층의 전위가 최대가 되게끔 배선을 시행해야 하므로 소자의 레이아웃이 곤란하게 된다.

더욱이, 다결정 실리콘층에 배선을 시행하기 위해서는 환상형 또는 폐쇄형의 다결정 실리콘층의 일부를 LOCOS 산화막 내로 신장시켜야 한다. 그렇게 하는데 있어, 역시 환형 또는 폐쇄형을 가진 P⁺형 콜렉터 확산층이 절단된다. 그러므로, P⁺형 콜렉터 확산층은 에미터 확산층을 완전히 둘러싸지는 않아 h_EF는 낮아지고 기판 전류는 증가한다.

본 발명의 목적은 수직형 바이폴라 트랜지스터와 이 수직형 바이폴라 트랜지스터의 도전형과는 다른 도전형을 가지며 수직형 바이폴라 트랜지스터의 특성에 영향을 미치지 않고 전류 증폭율(h_EF)을 향상시키는 수평형 바이폴라 트랜지스터를 포함하는 반도체 장치와 제조 공정수를 늘리지 않고 이 반도체 장치를 제조하는 방법을 제공하는데 있다.

상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 장치는 제1 도전형의 반도체 기판, 상기 제1 도전형의 베이스 영역을 가지며 상기 반도체 기판에 형성된 수직형 바이폴라 트랜지스터, 상기 반도체 기판에 형성되며 상기 제1 도전형에 반대되는 제2 도전형의 베이스 영역, 상기 제1 도전형의 콜렉터 영역, 및 상기 제1 도전형의 에미터 영역을 갖는 수평형 바이폴라 트랜지스터, 및 상기 수직형 바이폴라 트랜지스터와 상기 수평형 바이폴라 트랜지스터 간을 절연시키기 위한 상기 제1 도전형의 절연 확산 영역을 포함하되, 상기 콜렉터 영역과 상기 에미터 영역 중 적어도 어느 하나는 상기 절연 확산층과 거의 동일한 깊이를 갖는다.

수평형 바이폴라 트랜지스터의 베이스 확산 표면 상에는 두꺼운 산화물막을 선택적으로 성장시키며, 제1 도전형의 콜렉터 영역은 산화물막보다 더 깊다.

더욱이, 본 발명에 따라서, 제1 도전형의 반도체 기판, 상기 제1 도전형의 베이스 영역을 가지며 상기 제1 반도체 기판에 형성된 수직형 바이폴라 트랜지스터, 제2 도전형의 베이스 영역을 가지며 상기 반도체 기판에 형성된 수평형 바이폴라 트랜지스터를 포함하는 반도체 장치를 제조하는 방법은 상기 수평형 바이폴라 트랜지스터의 상기 제2 조전형의 베이스 영역의 표면에 선택적으로 성장된 두꺼운 산화물막을 마스크의 적어도 일부로 이용하여 상기 제1 도전형의 불순물을 이온 주입한 다음에 가열 처리함으로써 수직형 바이폴라 트랜지스터의 상기 제1 도전형의 콜렉터 확산층과 상기 제1 도전형의 에미터 확산층을 형성하는 것을 특징으로 한다.

그러므로, 소수 캐리어를 콜렉터 전류로 변환시킴으로써 적당한 항복 전압이 얻어지고 높은 전류 증폭율(h_EF)이 얻어지는 범위에서 수평형 바이폴라 트랜지스터의 콜렉터 확산층을 가능한 깊게 형성함으로써 에미터로부터 주입된 소수 캐리어가 효율적으로 포획된다.

수평형 바이폴라 트랜지스터의 콜렉터 확산층은 소자 분리를 위한 절연 확산층을 형성하기 위한 공정과 동일한 공정에서 형성되므로, 제조 공정수를 증가시키지 않고서도 수평형 바이폴라 트랜지스터의 전류 증폭율(h_EF)을 향상시키는 것이 가능해 진다.

더욱이, 수평형 바이폴라 트랜지스터의 콜렉터 확산층은 수직형 바이폴라 트랜지스터의 베이스와 에미터를 형성하기 전에 별도로 형성되기 때문에, 수직형 바이폴라 트랜지스터의 특성에 영향을 주지 않고 깊은 콜렉터 확산층을 형성하는 것이 용이하다.

더욱이, 수평형 바이폴라 트랜지스터의 베이스 영역의 표면 상에는 LOCOS 산화물막이 존재하고, 그 위에 다결정 실리콘이 없기 때문에, 이와 같은 표면 반전으로 인한 누설 전류가 발생하지 않는다.

도 1a 내지 1d는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 공정 순서를 도시한 단면도.

도 2는 본 발명의 제2 실시예에 따른 반도체 장치의 단면도.

도 3은 본 발명의 제3 실시예에 따른 반도체 장치의 단면도.

도 4a 내지 4d는 종래 반도체 장치의 제조 공정 순서를 도시한 단면도.

도면의 주요 부분에 대한 부호의 설명

1 : P^-형 실리콘 기판

2 : N⁺형 매립층

3 : P⁺형 매립층

4 : N^-형 에피택셜층

5 : LOCOS 산화물막

6a : N⁺형 콜렉터 인출 확산층

6b : N⁺형 베이스 인출 확산층

7a : P⁺형 콜렉터 확산층

7b : P⁺형 고립 확산층

8 : P형 베이스 확산층

이하, 첨부 도면을 참조로 본 발명의 바람직한 실시예들에 대해서 설명한다.

도 1a 내지 1d는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 공정 순서를 도시한 단면도이다.

도 1a 내지 1d에서, 본 발명에 따른 반도체 장치는 제1 도전형의 반도체 기판, 이 반도체 기판 상에 형성되며 제1 도전형의 베이스 영역을 가진 수직형 바이폴라 트랜지스터 및 이 반도체 기판 상에 형성되며 제2 도전형의 베이스 영역을 가진 수평형 바이폴라 트랜지스터를 포함하며, 제1 도전형의 콜렉터 영역, 제1 도전형의 에미터 영역, 및 수직형 바이폴라 트랜지스터와 수평형 바이폴라 트랜지스터 간을 절연시키기 위한 제1 도전형의 절연 확산층은 거의 동일한 불순물 농도를 가지며 거의 동일한 깊이로 형성된다.

수평형 바이폴라 트랜지스터의 제1 도전형의 콜렉터 확산층, 수평형 바이폴라 트랜지스터의 에미터 확산층, 및 트랜지스터들을 분리시키기 위한 제1 도전형의 절연 확산층은 동일한 불순물 농도와 동일한 깊이를 갖고 있다.

이제 제1 실시예에 따른 반도체 장치의 제조 방법에 대해서 상세히 설명한다. 먼저, 도 1a에 도시된 바와 같이, 1×10¹⁵cm^-3의 불순물 농도를 가진 P^-형 실리콘 기판(1)에 L-PNP 트랜지스터의 베이스 영역은 물론 NPN 트랜지스터의 콜렉터 영역이 되는 N⁺형 매립층(2)과 소자 분리 영역이 되는 P⁺형 매립층(3)을 형성한다. 70 KeV의 주입 에너지와 5E15 cm^-2의 주입량으로 비소 이온을 주입한 다음에 웨이퍼를 질소 분위기에서 4시간 동안 열처리함으로써 N⁺형 매립층(2)을 형성한다. 70 KeV의 주입 에너지와 1E14 cm^-2의 주입량으로 붕소 이온을 주입한 다음에 웨이퍼를 질소 분위기에서 1000℃에서 1시간 동안 열처리함으로써 P⁺형 매립층(2)을 형성한다.

그 다음, 5×10¹⁵cm^-3의 불순물 밀도를 가진 N^-형 에피택셜층(4)을 실리콘 기판(1)의 전표면 상에 2.1 μm 두께로 성장시킨다. 이 경우, N⁺형 매립층(2)은 에피택셜층(4)에서 약 0.7 μm만큼 상승된다. 즉, 진성 에피택셜층의 두께가 약 0.9 μm가 된다. 반면에 P⁺형 매립층(3)은 약 1.3 μm 정도 상승된다.

그 다음, 5000Å의 두께를 가진 LOCOS 산화물막(5)을 선택적 산화로 형성한다. 이 경우, L-PNP 트랜지스터의 베이스 영역이 되는 웨이퍼의 표면 상에 LOCOS 산화물막도 형성한다.

그 다음, 도 1b에 도시된 바와 같이, NPN 트랜지스터의 N⁺형 콜렉터 인출 확산층(6a)과 L-PNP 트랜지스터의 N⁺형 베이스 인출 확산층(6b)을 형성한다. NPN 트랜지스터의 N⁺형 콜렉터 인출 확산층(6a)과 L-PNP 트랜지스터의 N⁺형 베이스 인출 확산층(6b)은 인 이온을 70 KeV의 주입 에너지와 5E15 cm^-2의 주입량으로 웨이퍼에 주입한 다음에 이들 확산층이 N+형 매립층(2)에 도달하게끔 1100℃에서 40분 동안 웨이퍼를 가열 처리함으로써 형성된다.

그 다음, L-PNP 트랜지스터의 P⁺형 콜렉터 확산층(7a)와 P⁺형 고립 확산층(7b)을 형성한다. L-PNP 트랜지스터의 P⁺형 콜렉터 확산층(7a)과 P⁺형 고립 확산층(7b)은 붕소 이온을 30 KeV의 주입 에너지와 2E15 cm^-2의 주입량으로 웨이퍼에 주입한 다음에 이들 확산층이 약 1.0 μm 깊이로 매립되게끔 1100℃에서 20분 동안 웨이퍼를 가열 처리함으로써 형성된다. 이 과정에 따라서, 상승된 P⁺형 매립층(3)과 P⁺형 고립 확산층(7b)이 서로 접속되어서 소자 분리를 가능하게 한다.

그 다음, NPN 트랜지스터의 P형 베이스 확산층(8)을 형성하기 위하여, 선택적 이온 주입을 위한 포토리소그래피를 이용할 필요없이, 20 KeV의 주입 에너지와 2×10¹³cm^-2의 주입량을 가지고 붕소를 웨이퍼의 전표면 상에 이온 주입한다. 이것은 NPN 트랜지스터의 베이스가 되는 영역과 L-PNP 트랜지스터의 에미터가 형성되며 LOCOS 산화물이 위에 형성되어 있지 않은 영역 이외의 웨이퍼 전부분의 도전형이 N⁺형에서 P⁺형으로 변환되고, 그 불순물 농도와 극성이 중간 농도의 P형 불순물의 주입에 의해 영향을 거의 받지 않기 때문이다. 물론 LOCOS 산화물막은 그 내부에 붕소가 주입되더라도 절연체이다.

그 다음, 도 1c에 도시된 바와 같이, P형 베이스 영역의 표면 상의 산화물막 일부를 제거하여 홀을 개방시킨 다음에, 그곳을 통해 다결정 실리콘층(9)을 2000Å로 성장시킨다. 70 KeV의 주입 에너지와 1E16 cm^-2의 주입량으로 웨이퍼에 비소를 이온 주입한 후에, 질소를 가지고 900℃에서 10분 동안 웨이퍼를 처리하여 N⁺형 에미터 확산층과 N⁺형 베이스 확산층(10)이 형성된다.

그 후, N+형 다결정 실리콘층(9)은 포토리소그래피와 이방성 플라즈마 에칭 기법을 이용하여 N⁺형 다결정 실리콘층(9)이 N⁺형 에미터 확산층(10), 이 층(10)을 둘러싸는 영역, N⁺형 콜렉터 인출 확산층, 및 N⁺형 베이스 인출 확산층 위에 남아 있게끔 처리된다.

더욱이, 70 KeV의 주입 에너지와 5E15 cm^-2의 주입량을 가지고 실리콘 기판(1)의 전표면에 BF₂를 이온 주입함으로써 NPN 트랜지스터의 P⁺형 그래프트 베이스 확산층(11a)과 L-PNP 트랜지스터의 P⁺형 에미터 확산층(11b)을 형성한다.

마지막으로, 도 1d에 도시된 바와 같이, BPSG막(12)과 같은 통상적인 층간 절연막을 1.0 μm 두께로 성장시키고, 이 BPSG막(12)에 콘택 홀들을 형성하여 알루미뉴 배선층(13)을 형성하여 반도체 장치를 완성한다.

도 2는 본 발명의 제2 실시예에 따른 반도체 장치의 단면도이다.

도 2에 도시된 제2 실시예에서는, L-PNP 트랜지스터의 P⁺형 에미터 확산층(11b)을 P⁺형 콜렉터 확산층(7a) 형성과 동시에 형성한다. 그러므로, 제1 실시예와 비교해서 L-PNP 트랜지스터의 전류 증폭율(h_FE)을 더 향상시키는 것이 가능하다. 그러나 트랜지스터 셀의 면적은 P⁺형 에미터 확산층의 수평 확장 정도에 대응적으로 약간 증가한다는 점에 유의해야 한다. 이것은 수직형 바이폴라 트랜지스터의 에미터 확산층을 형성하기 전에, 절연 확산층 형성 공정과 동일한 제조 공정에서 수평형 바이폴라 트랜지스터의 깊은 콜렉터 확산층을 형성하기 때문이다.

더욱이 수직형 바이폴라 트랜지스터의 베이스 영역을 형성하기 위해 불순물 이온 주입을 수행할 때에는 불순물을 선택적으로 주입하는 포토리소그래피 공정을 생략할 수 있다. 이것은 수평형 바이폴라 트랜지스터의 베이스 영역의 표면에 LOCOS 산화물막을 형성하기 때문이다.

본 발명에서, 수평형 바이폴라 트랜지스터는 제조 공정수를 늘리지 않고서도 수직형 바이폴라 트랜지스터의 특성에 영향을 미치지 않으면서 전류 증폭율(h_EF)을 향상시킬 수 있는 장점이 있다.

Claims

제1 도전형의 반도체 기판;

상기 제1 도전형의 베이스 영역을 가지며 상기 반도체 기판에 형성된 수직형 바이폴라 트랜지스터;

상기 반도체 기판에 형성되며 상기 제1 도전형에 반대되는 제2 도전형의 베이스 영역, 상기 제1 도전형의 콜렉터 영역, 및 상기 제1 도전형의 에미터 영역을 갖는 수평형 바이폴라 트랜지스터, 및

상기 수직형 바이폴라 트랜지스터와 상기 수평형 바이폴라 트랜지스터 간을 절연시키기 위한 상기 제1 도전형의 절연 확산 영역

을 포함하되,

상기 콜렉터 영역과 상기 에미터 영역 중 적어도 어느 하나는 상기 절연 확산 영역과 거의 동일한 깊이를 갖는 반도체 장치.
제1항에 있어서, 상기 콜렉터 영역과 에미터 영역 중에서 적어도 어느 하나는 상기 절연 확산 영역의 불순물 농도와 거의 동일한 불순물 농도를 갖는 것을 특징으로 하는 반도체 장치.
제1 도전형의 반도체 기판;

상기 제1 도전형의 베이스 영역을 가지며 상기 반도체 기판에 형성된 수직형 바이폴라 트랜지스터;

상기 반도체 기판에 형성되며 상기 제1 도전형에 반대되는 제2 도전형의 베이스 영역, 상기 제1 도전형의 콜렉터 영역, 및 상기 제1 도전형의 에미터 영역을 갖는 수평형 바이폴라 트랜지스터, 및

상기 수평형 바이폴라 트랜지스터의 상기 콜렉터 영역과 상기 에미터 영역을 분리시키기 위해 상기 베이스 영역 상에 선택적으로 형성된 절연막

을 포함하되,

상기 콜렉터 영역과 상기 에미터 영역 중 적어도 어느 하나는 상기 절연막보다 더 깊게 형성된 반도체 장치.