JPH0387059A - 半導体集積回路及びその製造方法 - Google Patents
半導体集積回路及びその製造方法Info
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- JPH0387059A JPH0387059A JP22607389A JP22607389A JPH0387059A JP H0387059 A JPH0387059 A JP H0387059A JP 22607389 A JP22607389 A JP 22607389A JP 22607389 A JP22607389 A JP 22607389A JP H0387059 A JPH0387059 A JP H0387059A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にバイポーラトラン
ジスタと０ＭＯＳトランジスタとを同一基板上に形成す
るＢ １−ＣＭＯＳ トランジスタの埋込層の構造に関
する。
ジスタと０ＭＯＳトランジスタとを同一基板上に形成す
るＢ １−ＣＭＯＳ トランジスタの埋込層の構造に関
する。
従来のＰ＋型埋込層とＮ＋型埋込層をセルファラインに
形成した場合のＢ１−ＣＭＯＳトランジスタの縦断面図
を第５図に示す。
形成した場合のＢ１−ＣＭＯＳトランジスタの縦断面図
を第５図に示す。
Ｐ型シリコン基板ｌとＮ型エピタキシャル層５の間にＮ
＋型埋込層３とＰ“型埋込層４がセルファラインに形成
されており互いに接した構造となっている。Ｐ４型埋込
層３の存在するエピタキシャル層の一部の領域に、Ｐチ
ャネルＭＯＳトランジスタが形成されるＮウェル領域７
が設けられ、Ｐ＋型埋込層４の存在するエピタキシャル
層の一部の領域にバイポーラトランジスタの絶縁分離領
域及びＮチャネルＭＯＳ）ランジスタが形成されるＰウ
ェル領域６が設けられている。またＰ＋型埋込層３の存
在するエピタキシャル層の他の一部の領域には、ＮＰＮ
バイポーラトランジスタが形成される。そしてフィール
ド絶縁層８、ゲート酸化膜９、ＮチャネルＭＯＳ）ラン
ジスタのゲート電極１０、ＰチャネルＭＯＳトランジス
タのゲート電極１１、Ｎチャネルソース・ドレイン領域
１３、Ｐチャネルソース・ドレイン領域１４が設けられ
、それぞれＮチャネルＭＯＳ）ランジスタ及びＰチャネ
ルＭＯＳトランジスタが形成されている。更にＮ“コレ
クタ電極引き出し領域１２、外部ベース領域１５、ベー
ス領域１６、エミッタ領域１７が形成され、Ｎ型エピタ
キシャル領域５とともにＮＰＮトランジスタが形成され
ている。
＋型埋込層３とＰ“型埋込層４がセルファラインに形成
されており互いに接した構造となっている。Ｐ４型埋込
層３の存在するエピタキシャル層の一部の領域に、Ｐチ
ャネルＭＯＳトランジスタが形成されるＮウェル領域７
が設けられ、Ｐ＋型埋込層４の存在するエピタキシャル
層の一部の領域にバイポーラトランジスタの絶縁分離領
域及びＮチャネルＭＯＳ）ランジスタが形成されるＰウ
ェル領域６が設けられている。またＰ＋型埋込層３の存
在するエピタキシャル層の他の一部の領域には、ＮＰＮ
バイポーラトランジスタが形成される。そしてフィール
ド絶縁層８、ゲート酸化膜９、ＮチャネルＭＯＳ）ラン
ジスタのゲート電極１０、ＰチャネルＭＯＳトランジス
タのゲート電極１１、Ｎチャネルソース・ドレイン領域
１３、Ｐチャネルソース・ドレイン領域１４が設けられ
、それぞれＮチャネルＭＯＳ）ランジスタ及びＰチャネ
ルＭＯＳトランジスタが形成されている。更にＮ“コレ
クタ電極引き出し領域１２、外部ベース領域１５、ベー
ス領域１６、エミッタ領域１７が形成され、Ｎ型エピタ
キシャル領域５とともにＮＰＮトランジスタが形成され
ている。
ＮＰＮトランジスタのまわりのＰ＋型埋込層４及びＰウ
ェル領域６はバイポーラトランジスタ間の絶縁分離の役
目をはたしている。
ェル領域６はバイポーラトランジスタ間の絶縁分離の役
目をはたしている。
上述した従来のＰ＋型とＮ＋型の埋込層が接した構造を
もつＢ ｉ−ＣＭＯ３トランジスタでは、Ｐ＋型埋込層
とＮ＋型埋込層を１回のフォトリソグラフィ工程（以下
ＰＲ工程という）で形成することができるという利点が
ある。以下第６図を用いて説明する。
もつＢ ｉ−ＣＭＯ３トランジスタでは、Ｐ＋型埋込層
とＮ＋型埋込層を１回のフォトリソグラフィ工程（以下
ＰＲ工程という）で形成することができるという利点が
ある。以下第６図を用いて説明する。
まず、第６図（Ａ）に示すように、Ｐ型シリコン基板１
上に熱酸化膜１０１を３００〜１０００人形成しその上
にシリコン窒化膜１０２を１０００〜３０００人成長さ
せる。
上に熱酸化膜１０１を３００〜１０００人形成しその上
にシリコン窒化膜１０２を１０００〜３０００人成長さ
せる。
次に第６図（Ｂ）に示すように、ＰＲ工程を経てシリコ
ン窒化膜１０２の一部を異方性エツチングする。このと
き熱酸化膜１０１はエツチングのストッパーとなる０次
に残ったシリコン窒化膜１０２をマスクとしてＮ型の不
純物、例えばヒ素をエネルギー４０〜８０ｋｅＶドーズ
量１０１３〜５Ｘ１０’ｃｍ−２の条件でイオン注入す
る。
ン窒化膜１０２の一部を異方性エツチングする。このと
き熱酸化膜１０１はエツチングのストッパーとなる０次
に残ったシリコン窒化膜１０２をマスクとしてＮ型の不
純物、例えばヒ素をエネルギー４０〜８０ｋｅＶドーズ
量１０１３〜５Ｘ１０’ｃｍ−２の条件でイオン注入す
る。
次に第６図（Ｄ）に示すように酸化膜１０５をエツチン
グして取り除く。
グして取り除く。
次に第５図に示したように、エピタキシャル成長してエ
ピタキシャル層５を形成することによりＮ＋型埋込層３
と及びＰ＋型埋込層４が形成される。
ピタキシャル層５を形成することによりＮ＋型埋込層３
と及びＰ＋型埋込層４が形成される。
しかしながら、上述した従来の埋込層を有するＢ ｉ−
ＣＭＯ３トランジスタではＮ＋型埋込層３とＰ＋型埋込
層４が接しているため、その間の耐圧が低くなってしま
うという欠点がある。またバイポーラトランジスタのコ
レクタ・基板間の側面容量は、Ｎ＋型埋込層３とＰ＋型
埋込層４の空乏層が広がりにくいため、大きくなってし
まうという欠点がある。一方、高速化するためのコレク
タ抵抗低減のため、Ｎ”型埋込層の濃度を高くする必要
がある。またラッチアップに強くするためにＮ＋型埋込
層及びＰ＋型埋込層の濃度を高くする必要がある。その
ときＰ＋型埋込層とＮ＋型埋込層が従来の構造の様に直
接接している場合、たとえばＰ＋型埋込層の濃度がｌＸ
ｌ０”ｃｍ””程度、Ｎ＋型埋込層の濃度が５Ｘ１０”
ｃｍ−’程度になると埋込層間の耐圧は４〜５Ｖと極め
て小さくなり、微細化がさまたげられるとともに、バイ
ポーラトランジスタのコレクタ・基板間の側面容量が大
きくなり高速化のさまたげとなる。
ＣＭＯ３トランジスタではＮ＋型埋込層３とＰ＋型埋込
層４が接しているため、その間の耐圧が低くなってしま
うという欠点がある。またバイポーラトランジスタのコ
レクタ・基板間の側面容量は、Ｎ＋型埋込層３とＰ＋型
埋込層４の空乏層が広がりにくいため、大きくなってし
まうという欠点がある。一方、高速化するためのコレク
タ抵抗低減のため、Ｎ”型埋込層の濃度を高くする必要
がある。またラッチアップに強くするためにＮ＋型埋込
層及びＰ＋型埋込層の濃度を高くする必要がある。その
ときＰ＋型埋込層とＮ＋型埋込層が従来の構造の様に直
接接している場合、たとえばＰ＋型埋込層の濃度がｌＸ
ｌ０”ｃｍ””程度、Ｎ＋型埋込層の濃度が５Ｘ１０”
ｃｍ−’程度になると埋込層間の耐圧は４〜５Ｖと極め
て小さくなり、微細化がさまたげられるとともに、バイ
ポーラトランジスタのコレクタ・基板間の側面容量が大
きくなり高速化のさまたげとなる。
また第６図（Ｂ）及び（Ｃ）に示したように、高濃度の
不純物たとえばヒ素を７ＱｋｅＶ、１×１０１６ｃｍ２
の条件でイオン注入した領域を熱酸化した場合、酸化膜
１０５とシリコン窒化膜の境界Ａ部にストレスがかかり
欠陥を生じやすく、Ｐ１型埋込層とＮ＋型埋込層間のリ
ークが問題となる。またエピタキシャル層の成長時にも
欠陥が悪影響を及ぼす。
不純物たとえばヒ素を７ＱｋｅＶ、１×１０１６ｃｍ２
の条件でイオン注入した領域を熱酸化した場合、酸化膜
１０５とシリコン窒化膜の境界Ａ部にストレスがかかり
欠陥を生じやすく、Ｐ１型埋込層とＮ＋型埋込層間のリ
ークが問題となる。またエピタキシャル層の成長時にも
欠陥が悪影響を及ぼす。
本発明の半導体集積回路は、バイポーラトランジスタ領
域及び第１導電チャネル型ＭＯＳ）ランジスタ領域の下
部に形成された濃度の高い第２導電型の第１の埋込層と
バイポーラトランジスタの絶縁分離領域及び第２導電チ
ャネル型ＭＯＳトランジスタ領域の下部に形成された濃
度の高い第１導電型の第２の埋込層とを有する半導体集
積回路において、前記第１及び第２の埋込層間に濃度の
低い第２導電型の第３の埋込層を設けたものである。
域及び第１導電チャネル型ＭＯＳ）ランジスタ領域の下
部に形成された濃度の高い第２導電型の第１の埋込層と
バイポーラトランジスタの絶縁分離領域及び第２導電チ
ャネル型ＭＯＳトランジスタ領域の下部に形成された濃
度の高い第１導電型の第２の埋込層とを有する半導体集
積回路において、前記第１及び第２の埋込層間に濃度の
低い第２導電型の第３の埋込層を設けたものである。
次に本発明について図面を参照して説明する６第１図は
本発明の第１の実施例の断面図である。
本発明の第１の実施例の断面図である。
第１図においてＰ型シリコン基板１とその上に形成され
たＮ型エピタキシャル領域５との間には、Ｎ＋型埋込層
３とＰ“型埋込層４が形成されており、更にその境界領
域にはＮ＋型埋込層３よりも不純物濃度の低いＮ−型埋
込層２がセルファラインに形成されている。Ｎ＋型埋込
層３の存在するエピタキシャル層の一部の領域にはＰチ
ャネルＭＯＳトランジスタが形成されるＮウェル領域７
が設けられており、またＮ＋型埋込層３の存在するエピ
タキシャル層の他の一部の領域にはバイポーラトランジ
スタが形成される。Ｐ＋型埋込層４の存在するエピタキ
シャル層の一部の領域にはバイポーラトランジスタの絶
縁分離領域及びＮチャネルＭＯＳ）ランジスタが形成さ
れるＰウェル領域６が設けられている。そして、これら
エピキシャル層上には、フィールド絶縁層８、ゲート酸
化膜９、ＮチャネルＭＯＳトランジスタのゲート電極１
０．ＰチャネルＭＯＳトランジスタのゲート電極１１．
Ｎチャネルソース・ドレイン領域１３、Ｐチャネルソー
ス・ドレイン領域１４が設けられ、ＮチャネルＭＯＳ）
ランジスタ及びＰチャネルＭＯＳ）ランジスタが形成さ
れている。更にＮ＋コレクタ電極引き出し領域１２．Ｐ
＋型外部ベース領域１５．Ｐ型ベース領域１６．Ｎ＋エ
ミッタ領域１７が形成され、Ｎ型エピタキシャル領域５
とともにＮＰＮ）ランジスタが形成されている。ＮＰＮ
）ランジスタのまわりのＰ＋型埋込層４及びＰウェル領
域６は、バイポーラトランジスタ間の絶縁分離の役目を
はたしている。
たＮ型エピタキシャル領域５との間には、Ｎ＋型埋込層
３とＰ“型埋込層４が形成されており、更にその境界領
域にはＮ＋型埋込層３よりも不純物濃度の低いＮ−型埋
込層２がセルファラインに形成されている。Ｎ＋型埋込
層３の存在するエピタキシャル層の一部の領域にはＰチ
ャネルＭＯＳトランジスタが形成されるＮウェル領域７
が設けられており、またＮ＋型埋込層３の存在するエピ
タキシャル層の他の一部の領域にはバイポーラトランジ
スタが形成される。Ｐ＋型埋込層４の存在するエピタキ
シャル層の一部の領域にはバイポーラトランジスタの絶
縁分離領域及びＮチャネルＭＯＳ）ランジスタが形成さ
れるＰウェル領域６が設けられている。そして、これら
エピキシャル層上には、フィールド絶縁層８、ゲート酸
化膜９、ＮチャネルＭＯＳトランジスタのゲート電極１
０．ＰチャネルＭＯＳトランジスタのゲート電極１１．
Ｎチャネルソース・ドレイン領域１３、Ｐチャネルソー
ス・ドレイン領域１４が設けられ、ＮチャネルＭＯＳ）
ランジスタ及びＰチャネルＭＯＳ）ランジスタが形成さ
れている。更にＮ＋コレクタ電極引き出し領域１２．Ｐ
＋型外部ベース領域１５．Ｐ型ベース領域１６．Ｎ＋エ
ミッタ領域１７が形成され、Ｎ型エピタキシャル領域５
とともにＮＰＮ）ランジスタが形成されている。ＮＰＮ
）ランジスタのまわりのＰ＋型埋込層４及びＰウェル領
域６は、バイポーラトランジスタ間の絶縁分離の役目を
はたしている。
このように槽底された第１の実施例においてては、Ｐ１
型埋込層３とＰ＋型埋込層４の間にＮ−型埋込層２が存
在するため、Ｐ＋型埋込層３とＰ＋型埋込層４の間にか
かる電界を緩和し、埋込層間の耐圧の上昇をもたらす、
またＮ−型埋込層２に空乏層が広がりやすくなるため、
バイポーラトランジスタのコレクタ・基板間の側面容量
を小さくすることができる。
型埋込層３とＰ＋型埋込層４の間にＮ−型埋込層２が存
在するため、Ｐ＋型埋込層３とＰ＋型埋込層４の間にか
かる電界を緩和し、埋込層間の耐圧の上昇をもたらす、
またＮ−型埋込層２に空乏層が広がりやすくなるため、
バイポーラトランジスタのコレクタ・基板間の側面容量
を小さくすることができる。
次に本第１の実施例の特徴である埋込層の形成方法を第
２図を用いて説明する。
２図を用いて説明する。
まず第２図（Ａ＞に示すように、Ｐ型シリコン基板１上
に熱酸化膜１０１を３００〜１５００人形成し、その上
にシリコン窒化膜１０２を１０００〜４０００人成長さ
せる。
に熱酸化膜１０１を３００〜１５００人形成し、その上
にシリコン窒化膜１０２を１０００〜４０００人成長さ
せる。
次に第２図（Ｂ）に示すように、ＰＲ工程を経てバター
ニングし、シリコン窒化膜１０２の一部を異方性エツチ
ングする。このとき熱酸化膜１０１はエツチングのスト
ッパーとなる０次に残ったシリコン窒化膜１０２及びそ
の下の熱酸化膜１０１をマスクとしてＮ型の不純物、例
えばリンをエネルギー３０〜５０ｋｅｖ、ドーズ量Ｉ
Ｘ １０ ”〜ｌＸｌ０”ｃｍ−２の条件でイオン注入
する。
ニングし、シリコン窒化膜１０２の一部を異方性エツチ
ングする。このとき熱酸化膜１０１はエツチングのスト
ッパーとなる０次に残ったシリコン窒化膜１０２及びそ
の下の熱酸化膜１０１をマスクとしてＮ型の不純物、例
えばリンをエネルギー３０〜５０ｋｅｖ、ドーズ量Ｉ
Ｘ １０ ”〜ｌＸｌ０”ｃｍ−２の条件でイオン注入
する。
次に第２図（Ｃ）に示すように、多結晶シリコン膜１０
３を２０００〜４０００人の厚さに成長する。
３を２０００〜４０００人の厚さに成長する。
次に第２図（Ｄ）に示すように、多結晶シリコン膜をエ
ツチングしてシリコン窒化膜１０２の側壁にサイドウオ
ール１０４を形成する。このとき熱酸化膜１０１はエッ
チバックのストッパーとなりＰ型シリコン基板１にダメ
ージをあたえることはない。次でシリコン窒化膜１０２
及びサイドウオール１０４をマスクとしてＮ型の不純物
、たとえばヒ素をエネルギー４０〜８０ｋｅＶ、ドーズ
量Ｉ Ｘ １０”〜Ｉ Ｘ １０１６ｃｍ−”の条件で
イオン注入する。
ツチングしてシリコン窒化膜１０２の側壁にサイドウオ
ール１０４を形成する。このとき熱酸化膜１０１はエッ
チバックのストッパーとなりＰ型シリコン基板１にダメ
ージをあたえることはない。次でシリコン窒化膜１０２
及びサイドウオール１０４をマスクとしてＮ型の不純物
、たとえばヒ素をエネルギー４０〜８０ｋｅＶ、ドーズ
量Ｉ Ｘ １０”〜Ｉ Ｘ １０１６ｃｍ−”の条件で
イオン注入する。
次に第２図（Ｅ）に示すように、多結晶シリコンで形成
したサイドウオール１０４をエツチングで取り除く。
したサイドウオール１０４をエツチングで取り除く。
次に第２図（Ｆ）に示すように、熱酸化を行い酸化膜１
０５を４０００〜１００００人形成し、その後シリコン
窒化膜１０２及び熱酸化膜１０１をエツチングして取り
除く、その後酸化膜１０５をマスクとしてＰ型の不純物
、たとえばボロンをエネルギー３０〜８０ｋｅｖ、ドー
ズ量１×１０ ！３〜５ Ｘ １０ ”ｃ ｍ−２の条
件でイオン注入する。
０５を４０００〜１００００人形成し、その後シリコン
窒化膜１０２及び熱酸化膜１０１をエツチングして取り
除く、その後酸化膜１０５をマスクとしてＰ型の不純物
、たとえばボロンをエネルギー３０〜８０ｋｅｖ、ドー
ズ量１×１０ ！３〜５ Ｘ １０ ”ｃ ｍ−２の条
件でイオン注入する。
次に第２図（Ｇ）に示すように、酸化膜１０５をエツチ
ングして取り除き、次で第２図（Ｈ）に示すように、エ
ピタキシャル成長してエピタキシャル層５を形成する。
ングして取り除き、次で第２図（Ｈ）に示すように、エ
ピタキシャル成長してエピタキシャル層５を形成する。
以上の方法によりＮ＋型埋込層３及びＰ＋型埋込層４及
びその間にはさまれた不純物濃度の低いＮ−型埋込層２
をそれぞれセルファラインに形成することができる。
びその間にはさまれた不純物濃度の低いＮ−型埋込層２
をそれぞれセルファラインに形成することができる。
このようにして製造された第１の実施例によれば、Ｐ“
型埋込層とＮ＋型埋込層間の耐圧を１０〜１５Ｖと従来
のものより２〜３倍に高くすることができる。
型埋込層とＮ＋型埋込層間の耐圧を１０〜１５Ｖと従来
のものより２〜３倍に高くすることができる。
また第２図（Ｂ）〜（Ｆ）に示したように、酸化膜１０
５を形成するときにシリコン窒化膜との境界部分には従
来例よりも低エネルギーで低濃度のイオン注入がされて
いるため、従来例に比較してストレスによる欠陥が生じ
にくく、Ｐ＋型埋込層とＮ１型埋込層間のリークを起り
にくくできる。従ってトランジスタ歩留りを向上させる
ことができる。
５を形成するときにシリコン窒化膜との境界部分には従
来例よりも低エネルギーで低濃度のイオン注入がされて
いるため、従来例に比較してストレスによる欠陥が生じ
にくく、Ｐ＋型埋込層とＮ１型埋込層間のリークを起り
にくくできる。従ってトランジスタ歩留りを向上させる
ことができる。
第３図は本発明の第２の実施例の断面図である。
第３図においてＰ型シリコン基板ｌとその上に形成され
たＮ型エピタキシャル領域５との間におけるＰチャネル
ＭＯＳトランジスタ領域及びバイポーラトランジスタ領
域の下には、Ｎ＋型埋込層３が、そしてＮチャネルＭＯ
８）−ランジスタ領域及びバイポーラトランジスタの絶
縁領域の下には、Ｐ＋型埋込層４とＮ−型埋込層２Ａが
存在している。Ｎ−型埋込層２ＡはＰ＋型埋込層４とＮ
＋型埋込層３の間及びＰ＋型埋込層４の下部に延在して
形成されており、Ｐ＋型埋込層４をＰ型シリコン基板１
から電気的に分離している。また、Ｐ＋型埋込層４、Ｎ
−型埋込層２Ａ、Ｎ＋型埋込層３は、それぞれセルファ
ラインで形成された構造となっている。
たＮ型エピタキシャル領域５との間におけるＰチャネル
ＭＯＳトランジスタ領域及びバイポーラトランジスタ領
域の下には、Ｎ＋型埋込層３が、そしてＮチャネルＭＯ
８）−ランジスタ領域及びバイポーラトランジスタの絶
縁領域の下には、Ｐ＋型埋込層４とＮ−型埋込層２Ａが
存在している。Ｎ−型埋込層２ＡはＰ＋型埋込層４とＮ
＋型埋込層３の間及びＰ＋型埋込層４の下部に延在して
形成されており、Ｐ＋型埋込層４をＰ型シリコン基板１
から電気的に分離している。また、Ｐ＋型埋込層４、Ｎ
−型埋込層２Ａ、Ｎ＋型埋込層３は、それぞれセルファ
ラインで形成された構造となっている。
この第２の実施例では、Ｎ＋型埋込層３とＰ＋型埋込層
４との間の耐圧を高くするだけでなく、α線ソフトエラ
ーに強い構造となっている。たとえばＢ ｉ−ＣＭＯ８
でＳＲＡＭを形成する場合、α線がＰ型シリコン基板１
に入り、発生する電子がメモリーセルを構成するＮチャ
ネルＭＯＳトランジスタのＮ＋ドレイン領域１３に収集
されソフトエラーを起す。本第２の実施例の場合は、Ｎ
−型埋込層２ＡとＰ１型埋込層４との間に空乏層が広が
りポテンシャルが生じる。このためα線によって発生し
た電子がＮチャネルＭＯＳトランジスタのＮ＋ドレイン
領域１３に達するためには、このポテンシャルを越える
ためのエネルギーが必要となることと、空乏層内での電
子とホールの再結合とにより、Ｎ＋ドレイン領域１３に
収集される電子は大きく減少しソフトエラーを起しにく
くなる。Ｎ−型埋込層２Ａが存在する構造は従来のＮ−
型埋込層のない構造に比べ、α線によるソフトエラーに
対し１．５〜３倍の強度となる。
４との間の耐圧を高くするだけでなく、α線ソフトエラ
ーに強い構造となっている。たとえばＢ ｉ−ＣＭＯ８
でＳＲＡＭを形成する場合、α線がＰ型シリコン基板１
に入り、発生する電子がメモリーセルを構成するＮチャ
ネルＭＯＳトランジスタのＮ＋ドレイン領域１３に収集
されソフトエラーを起す。本第２の実施例の場合は、Ｎ
−型埋込層２ＡとＰ１型埋込層４との間に空乏層が広が
りポテンシャルが生じる。このためα線によって発生し
た電子がＮチャネルＭＯＳトランジスタのＮ＋ドレイン
領域１３に達するためには、このポテンシャルを越える
ためのエネルギーが必要となることと、空乏層内での電
子とホールの再結合とにより、Ｎ＋ドレイン領域１３に
収集される電子は大きく減少しソフトエラーを起しにく
くなる。Ｎ−型埋込層２Ａが存在する構造は従来のＮ−
型埋込層のない構造に比べ、α線によるソフトエラーに
対し１．５〜３倍の強度となる。
次に第４図を用いてこの第２の実施例の製造方法を説明
する。
する。
まず第４図（Ａ）に示すように、Ｐ型シリコン基板１上
に熱酸化膜１０１を３００〜１５００人形成し、次でそ
の上にシリコン窒化膜１０２を１０００〜４０００Ａ成
長する。
に熱酸化膜１０１を３００〜１５００人形成し、次でそ
の上にシリコン窒化膜１０２を１０００〜４０００Ａ成
長する。
次に第４図（Ｂ）に示すように、ＰＲ工程を経てバター
ニングし、シリコン窒化膜１０２の一部を異方性エツチ
ングする。このとき熱酸化膜１０１はエツチングのスト
ッパーとなる０次に残ったシリコン窒化膜１０２及びそ
の下の熱酸化膜１０１をマスクとしてＮ型の不純物、例
えばリンをエネルギー５０〜１５０ｋｅ■、ドーズ量１
×１０１２〜５ Ｘ １０ Ｌ３ｃ ｍ−２の条件でイ
オン注入する。
ニングし、シリコン窒化膜１０２の一部を異方性エツチ
ングする。このとき熱酸化膜１０１はエツチングのスト
ッパーとなる０次に残ったシリコン窒化膜１０２及びそ
の下の熱酸化膜１０１をマスクとしてＮ型の不純物、例
えばリンをエネルギー５０〜１５０ｋｅ■、ドーズ量１
×１０１２〜５ Ｘ １０ Ｌ３ｃ ｍ−２の条件でイ
オン注入する。
次に第４図（Ｃ）に示すように、１０００℃〜１１００
°Ｃの高温の熱処理を行って注入したＮ型不純物を深く
おしこみ、Ｎ−型埋込層２Ａを形成する。次に多結晶シ
リコン膜１０３を２０００〜４０００人の厚さに成長さ
せる。
°Ｃの高温の熱処理を行って注入したＮ型不純物を深く
おしこみ、Ｎ−型埋込層２Ａを形成する。次に多結晶シ
リコン膜１０３を２０００〜４０００人の厚さに成長さ
せる。
次に第４図（Ｄ）に示すように、多結晶シリコン膜をエ
ツチングしてシリコン窒化膜１０２の側壁にサイドウオ
ール１０４を形成する。このとき熱酸化膜１０１はエツ
チングのストッパーとなり、シリコン基板１にダメージ
を与えることはない。次でシリコン窒化膜１０２及びサ
イドウオール１０４をマスクとしてＰ型の不純物、たと
えばボロンをエネルギー３０〜８０ｋｅＶ、ドーズ量ｌ
Ｘｌ０”〜５Ｘ１０”ｃｍ−”の条件でイオン注入する
。
ツチングしてシリコン窒化膜１０２の側壁にサイドウオ
ール１０４を形成する。このとき熱酸化膜１０１はエツ
チングのストッパーとなり、シリコン基板１にダメージ
を与えることはない。次でシリコン窒化膜１０２及びサ
イドウオール１０４をマスクとしてＰ型の不純物、たと
えばボロンをエネルギー３０〜８０ｋｅＶ、ドーズ量ｌ
Ｘｌ０”〜５Ｘ１０”ｃｍ−”の条件でイオン注入する
。
次に第４図（Ｅ）に示すように、多結晶シリコンで形成
したサイドウオール１０４をエツチングして取り除く。
したサイドウオール１０４をエツチングして取り除く。
次に第４図（Ｆ）に示すように、熱酸化を行い酸化膜１
０５を４０００−１００００人の厚さに形成し、その後
シリコン窒化膜１０２及び熱酸化膜１０１をエツチング
して取り除く。その後酸化膜１０５をマスクとしてＮ型
の不純物、たとえばヒ素をエネルギー４０〜８０ｋｅＶ
、ドーズ量Ｉ Ｘ １０１５１ Ｘ １０１６ｃｍ−２
の条件でイオン注入する。
０５を４０００−１００００人の厚さに形成し、その後
シリコン窒化膜１０２及び熱酸化膜１０１をエツチング
して取り除く。その後酸化膜１０５をマスクとしてＮ型
の不純物、たとえばヒ素をエネルギー４０〜８０ｋｅＶ
、ドーズ量Ｉ Ｘ １０１５１ Ｘ １０１６ｃｍ−２
の条件でイオン注入する。
次に第４図（Ｇ）に示すように、酸化膜１０５をエツチ
ングして取り除き、次で第４図（Ｈ）に示すように、エ
ピタキシャル成長してエピタキシャル層５を形成する。
ングして取り除き、次で第４図（Ｈ）に示すように、エ
ピタキシャル成長してエピタキシャル層５を形成する。
以上の方法により、Ｎ＋型埋込層３、Ｐ＋型埋込層４及
びＮ−型埋込層２を１つのマスクでセルアラインに形成
することができる。
びＮ−型埋込層２を１つのマスクでセルアラインに形成
することができる。
以上説明したように本発明は、バイポーラトランジスタ
領域及び第１導電チャネル型ＭＯＳトランジスタ領域の
下部に形成された濃度の高い第２導電型の第１の埋込層
と、バイポーラトランジスタの絶縁分離領域及び第２導
電チャネル型ＭＯＳトランジスタ領域の下部に形成され
た濃度の高い第１導電型の第２の埋込層との間に濃度の
低い第２導電型の第３の埋込層を設けることにより、第
１の埋込層と第２の埋込層間にかかる電界を緩和し、耐
圧を高くすることができるという効果がある。また、第
３の埋込層に空乏層が広がり易くなるため、コレクタ・
基板間の側面容量を小さくできるという効果もある。更
に熱酸化時のストレスによる欠陥の発生が少くなり、第
１の埋込層と第２の埋込層間のリークが起りにくくなる
ため、半導体集積回路の歩留りを向上させることができ
る。
領域及び第１導電チャネル型ＭＯＳトランジスタ領域の
下部に形成された濃度の高い第２導電型の第１の埋込層
と、バイポーラトランジスタの絶縁分離領域及び第２導
電チャネル型ＭＯＳトランジスタ領域の下部に形成され
た濃度の高い第１導電型の第２の埋込層との間に濃度の
低い第２導電型の第３の埋込層を設けることにより、第
１の埋込層と第２の埋込層間にかかる電界を緩和し、耐
圧を高くすることができるという効果がある。また、第
３の埋込層に空乏層が広がり易くなるため、コレクタ・
基板間の側面容量を小さくできるという効果もある。更
に熱酸化時のストレスによる欠陥の発生が少くなり、第
１の埋込層と第２の埋込層間のリークが起りにくくなる
ため、半導体集積回路の歩留りを向上させることができ
る。
第１図は本発明の第１の実施例の断面図、第２図は第１
の実施例の製造方法を説明するための半導体チップの断
面図、第３図は第２の実施例の断面図、第４図は第２の
実施例の製造方法を説明するための半導体チップ断面図
、第５図は従来例の断面図、第６図は従来例の製造方法
を説明するための半導体チップの断面図である。 １・・・Ｐ型シリコン基板、２，２Ａ・・・Ｎ−型埋込
層、３・・・Ｎ＋型埋込層、４・・・Ｐ＋型埋込層、５
・・・Ｎ型エピタキシャル層、６・・・Ｎウェル領域、
７・・・Ｎウェル領域、８・・・フィールド絶縁層、９
・・・ゲート酸化膜、１０・・・ゲート電極、１１・・
・ゲート電極、１２・・・Ｎ＋コレクタ電極引き出し領
域、１３・・・ＮチャネルＭＯＳソース・ドレイン領域
、１４・・・ＰチャネルＭＯＳソース・ドレイン領域、
１５・・・Ｐ＋型外部ベース領域、１６・・・Ｐ型ベー
ス領域、１７・・・Ｎ１型エミッタ領域。
の実施例の製造方法を説明するための半導体チップの断
面図、第３図は第２の実施例の断面図、第４図は第２の
実施例の製造方法を説明するための半導体チップ断面図
、第５図は従来例の断面図、第６図は従来例の製造方法
を説明するための半導体チップの断面図である。 １・・・Ｐ型シリコン基板、２，２Ａ・・・Ｎ−型埋込
層、３・・・Ｎ＋型埋込層、４・・・Ｐ＋型埋込層、５
・・・Ｎ型エピタキシャル層、６・・・Ｎウェル領域、
７・・・Ｎウェル領域、８・・・フィールド絶縁層、９
・・・ゲート酸化膜、１０・・・ゲート電極、１１・・
・ゲート電極、１２・・・Ｎ＋コレクタ電極引き出し領
域、１３・・・ＮチャネルＭＯＳソース・ドレイン領域
、１４・・・ＰチャネルＭＯＳソース・ドレイン領域、
１５・・・Ｐ＋型外部ベース領域、１６・・・Ｐ型ベー
ス領域、１７・・・Ｎ１型エミッタ領域。
Claims (2)
- （１）バイポーラトランジスタ領域及び第１導電チャネ
ル型ＭＯＳトランジスタ領域の下部に形成された濃度の
高い第２導電型の第１の埋込層と、バイポーラトランジ
スタの絶縁分離領域及び第２導電チャネル型ＭＯＳトラ
ンジスタ領域の下部に形成された濃度の高い第１導電型
の第２の埋込層とを有する半導体集積回路において、前
記第１及び第２の埋込層間に濃度の低い第２導電型の第
３の埋込層を設けたことを特徴とする半導体集積回路。 - （２）前記第３の埋込層は前記第２の埋込層の下部に延
在して設けられている請求項（１）記載の半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1226073A JP2611450B2 (ja) | 1989-08-30 | 1989-08-30 | 半導体集積回路及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1226073A JP2611450B2 (ja) | 1989-08-30 | 1989-08-30 | 半導体集積回路及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0387059A true JPH0387059A (ja) | 1991-04-11 |
| JP2611450B2 JP2611450B2 (ja) | 1997-05-21 |
Family
ID=16839389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1226073A Expired - Lifetime JP2611450B2 (ja) | 1989-08-30 | 1989-08-30 | 半導体集積回路及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2611450B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5350939A (en) * | 1992-04-03 | 1994-09-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing thereof |
| US5504363A (en) * | 1992-09-02 | 1996-04-02 | Motorola Inc. | Semiconductor device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5068057B2 (ja) | 2006-10-19 | 2012-11-07 | 三菱電機株式会社 | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5994861A (ja) * | 1982-11-24 | 1984-05-31 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
-
1989
- 1989-08-30 JP JP1226073A patent/JP2611450B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5994861A (ja) * | 1982-11-24 | 1984-05-31 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5350939A (en) * | 1992-04-03 | 1994-09-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing thereof |
| US5504363A (en) * | 1992-09-02 | 1996-04-02 | Motorola Inc. | Semiconductor device |
| US5624854A (en) * | 1992-09-02 | 1997-04-29 | Motorola Inc. | Method of formation of bipolar transistor having reduced parasitic capacitance |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2611450B2 (ja) | 1997-05-21 |
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