JPH0682789B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0682789B2 JPH0682789B2 JP58197155A JP19715583A JPH0682789B2 JP H0682789 B2 JPH0682789 B2 JP H0682789B2 JP 58197155 A JP58197155 A JP 58197155A JP 19715583 A JP19715583 A JP 19715583A JP H0682789 B2 JPH0682789 B2 JP H0682789B2
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- 239000004065 semiconductor Substances 0.000 title claims description 26
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 238000000034 method Methods 0.000 title claims description 7
- 239000012535 impurity Substances 0.000 claims description 39
- 239000000758 substrate Substances 0.000 claims description 21
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 14
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 14
- 241000293849 Cordylanthus Species 0.000 claims description 8
- 229920002120 photoresistant polymer Polymers 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 150000002500 ions Chemical class 0.000 claims description 6
- 239000012212 insulator Substances 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 238000009413 insulation Methods 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Description
【発明の詳細な説明】 〈産業上の利用分野〉 この発明は半導体装置の製造方法に係り、特にバイポー
ラ素子とジャンクションFETを同一基板に含んだ半導体
装置の製造方法に関する。
ラ素子とジャンクションFETを同一基板に含んだ半導体
装置の製造方法に関する。
〈従来の技術〉 ジャンクションFETの内部抵抗やソース、ゲート間また
はドレイン、ゲート間の接合容量が大きいとその積であ
る時定数が大きくなり、その結果高速スイッチング動作
が困難になるという問題を生じる。
はドレイン、ゲート間の接合容量が大きいとその積であ
る時定数が大きくなり、その結果高速スイッチング動作
が困難になるという問題を生じる。
従って、ジャンクションFETのソース、ドレイン間の抵
抗は低いほうが好ましい。ソース、ドレイン間の抵抗を
低くするための手段として、（１）チャンネル長さを低
くする、（２）チャンネルの不純物濃度を高くする。
（３）ソース、ドレインとゲート間の間隔を短くするこ
となど考えられる。
抗は低いほうが好ましい。ソース、ドレイン間の抵抗を
低くするための手段として、（１）チャンネル長さを低
くする、（２）チャンネルの不純物濃度を高くする。
（３）ソース、ドレインとゲート間の間隔を短くするこ
となど考えられる。
しかしながら、（１）の手段によるときは、チャンネル
長さが短くなりすぎると、ゲート近傍の電界強度が大き
くなり、ゲートとソース、ドレイン間の耐電圧が低下す
るという問題点があり、（２）の手段によるときは、ソ
ース、ドレイン間に流れる電流の変化を△Isd、ゲート
電圧の変化を△Vgateとした場合、△Isd/△Vgateが低く
なり、結果としてゲインが小さくなってしまう問題点が
ある。
長さが短くなりすぎると、ゲート近傍の電界強度が大き
くなり、ゲートとソース、ドレイン間の耐電圧が低下す
るという問題点があり、（２）の手段によるときは、ソ
ース、ドレイン間に流れる電流の変化を△Isd、ゲート
電圧の変化を△Vgateとした場合、△Isd/△Vgateが低く
なり、結果としてゲインが小さくなってしまう問題点が
ある。
また、ソース、ドレインとゲート間の間隔を短くすると
ソース、ゲート或いはドレイン、ゲートの領域が接合し
た状態になり、その個所での寄生容量が発生したり耐電
圧が低下したりする傾向がある。かかる寄生容量や前記
抵抗値等はジャンクションFETの周波数特性に悪い影響
を与えるものである。
ソース、ゲート或いはドレイン、ゲートの領域が接合し
た状態になり、その個所での寄生容量が発生したり耐電
圧が低下したりする傾向がある。かかる寄生容量や前記
抵抗値等はジャンクションFETの周波数特性に悪い影響
を与えるものである。
従って、従来技術においては、上記不都合を回避するた
め、ゲートとソース、ドレイン間には一定の距離を置か
ざるを得ない。
め、ゲートとソース、ドレイン間には一定の距離を置か
ざるを得ない。
〈目的〉 本発明は上記事情に鑑みて創案されたもので、前記寄生
容量の発生を防止するとともに、耐電圧を向上でき、か
つチャンネルの抵抗の低いジャンクションFETを含む半
導体装置の製造方法を提供することを目的としている。
容量の発生を防止するとともに、耐電圧を向上でき、か
つチャンネルの抵抗の低いジャンクションFETを含む半
導体装置の製造方法を提供することを目的としている。
〈構成〉 この発明に係る半導体装置の製造方法は、同一半導体基
板内にバイポーラ素子とジャンクションFETとを備えた
半導体装置の製造方法において、 前記半導体基板の表面にパッド・シリコン酸化膜を形成
した後、バイポーラ素子のエミッタ層領域とジャンクシ
ョンFETのチャンネル領域に当たるパッド・シリコン酸
化膜の表面に耐酸化性の絶縁物層を形成する工程と、 高濃度不純物であるバイポーラ素子の外部ベース層とジ
ャンクションFETのソース、ドレインとなる領域に前記
絶縁物層をマスクに不純物イオンを打ち込む工程と、 前記半導体基板を酸化雰囲気中で熱処理にすることによ
り、前記バイポーラ素子の外部ベース層と前記ジャンク
ションFETのソース、ドレインを形成するとともに、バ
イポーラ素子のエミッタ層領域と前記ジャンクションFE
Tのチャンネル領域とを除外した半導体基板表面に選択
酸化膜を形成する工程と、 選択酸化膜を形成した際に使用した前記絶縁物層を除去
した後、ジャンクションFETのトップゲート部分をホト
レジストで覆い、低濃度不純物層であるバイポーラ素子
の内部ベース層を形成すべき不純物濃度でイオンを打ち
込む工程と、 前記ジャンクションFET側のホトレジストを除去し、前
記バイポーラ素子の内部ベース層の不純物濃度よりもさ
らに低濃度であるジャンクションFETのチャンネル層を
形成すべき不純物濃度でイオンを打ち込む工程と、 前記パッド・シリコン酸化膜を除去し、バイポーラ素子
のエミッタ層およびジャンクションFETのトップゲート
にあたる部分に同時または個別に不純物が与えられた多
結晶シリコン膜を形成する工程と、 前記半導体基板を熱処理して、バイポーラ素子のエミッ
タ層、内部ベース層および選択酸化膜のバーズビーク下
に中間濃度不純物層を形成するとともに、ジャンクショ
ンFETのトップゲート、チャンネル層および選択酸化膜
のバーズビーク下に中間濃度不純物層を形成する工程と
を具備したことを特徴ととしている。
板内にバイポーラ素子とジャンクションFETとを備えた
半導体装置の製造方法において、 前記半導体基板の表面にパッド・シリコン酸化膜を形成
した後、バイポーラ素子のエミッタ層領域とジャンクシ
ョンFETのチャンネル領域に当たるパッド・シリコン酸
化膜の表面に耐酸化性の絶縁物層を形成する工程と、 高濃度不純物であるバイポーラ素子の外部ベース層とジ
ャンクションFETのソース、ドレインとなる領域に前記
絶縁物層をマスクに不純物イオンを打ち込む工程と、 前記半導体基板を酸化雰囲気中で熱処理にすることによ
り、前記バイポーラ素子の外部ベース層と前記ジャンク
ションFETのソース、ドレインを形成するとともに、バ
イポーラ素子のエミッタ層領域と前記ジャンクションFE
Tのチャンネル領域とを除外した半導体基板表面に選択
酸化膜を形成する工程と、 選択酸化膜を形成した際に使用した前記絶縁物層を除去
した後、ジャンクションFETのトップゲート部分をホト
レジストで覆い、低濃度不純物層であるバイポーラ素子
の内部ベース層を形成すべき不純物濃度でイオンを打ち
込む工程と、 前記ジャンクションFET側のホトレジストを除去し、前
記バイポーラ素子の内部ベース層の不純物濃度よりもさ
らに低濃度であるジャンクションFETのチャンネル層を
形成すべき不純物濃度でイオンを打ち込む工程と、 前記パッド・シリコン酸化膜を除去し、バイポーラ素子
のエミッタ層およびジャンクションFETのトップゲート
にあたる部分に同時または個別に不純物が与えられた多
結晶シリコン膜を形成する工程と、 前記半導体基板を熱処理して、バイポーラ素子のエミッ
タ層、内部ベース層および選択酸化膜のバーズビーク下
に中間濃度不純物層を形成するとともに、ジャンクショ
ンFETのトップゲート、チャンネル層および選択酸化膜
のバーズビーク下に中間濃度不純物層を形成する工程と
を具備したことを特徴ととしている。
〈実施例〉 第１図は本発明の製造方法により製造される半導体装置
の一実施例の構造を略示した断面図である。
の一実施例の構造を略示した断面図である。
同図において、100はバイポーラ素子としてのバイポー
ラトランジスタ、200は接合型電界効果トランジスタ
（ジャンクションFET）である。
ラトランジスタ、200は接合型電界効果トランジスタ
（ジャンクションFET）である。
このバイポーラトランジスタ100およびジャンクションF
ET200はＰ型のシリコン基板よりなる同一の半導体基板
１に形成されている。
ET200はＰ型のシリコン基板よりなる同一の半導体基板
１に形成されている。
まず、バイポーラトランジスタ100の構成を説明する。
102はN+埋め込み拡散層、103はＮ型のエピタキシャル層
であって、特にコレクタを形成する。104は半導体基板
１に形成された各素子を分離するためのP+型の分離拡散
層である。105はN+型のコレクタ・ウォールである。
であって、特にコレクタを形成する。104は半導体基板
１に形成された各素子を分離するためのP+型の分離拡散
層である。105はN+型のコレクタ・ウォールである。
106はP++型の高濃度不純物層である外部ベース層であ
る。この外部ベース層106は中濃度不純物層であるP+層1
08を介してＰ型の内部ベース層（INTRINSIC BASE）107
に接続している。109はN+型の不純物層であるエミッタ
層である。前記内部ベース層107及びエミッタ層109は、
外部ベース層106に対して自己整合により形成される。
特に、エミッタ層109は外部ベース層106に、直接に接し
ていない。
る。この外部ベース層106は中濃度不純物層であるP+層1
08を介してＰ型の内部ベース層（INTRINSIC BASE）107
に接続している。109はN+型の不純物層であるエミッタ
層である。前記内部ベース層107及びエミッタ層109は、
外部ベース層106に対して自己整合により形成される。
特に、エミッタ層109は外部ベース層106に、直接に接し
ていない。
110は選択酸化膜であって、エミッタ領域を画する縁部
は、いわゆるバーズ・ビーク（bird′s beak）を形成し
ている。111はエミッタ層109を形成するためにＮ型不純
物を添加して被着された多結晶シリコン膜、112は基板
表面を覆うシリコン酸化膜である。
は、いわゆるバーズ・ビーク（bird′s beak）を形成し
ている。111はエミッタ層109を形成するためにＮ型不純
物を添加して被着された多結晶シリコン膜、112は基板
表面を覆うシリコン酸化膜である。
113Aは外部ベース層106に接続するベース電極、113Bは
コレクタウォール105に接続するコレクタ電極、、113C
は多結晶シリコン層111に接続するエミッタ電極であ
る。
コレクタウォール105に接続するコレクタ電極、、113C
は多結晶シリコン層111に接続するエミッタ電極であ
る。
次に、ジャンクションFET200の構成を説明する。
ジャンクションFET200は前述したバイポーラトランジス
タ100と類似の構成を有する。すなわち、202はN+型埋め
込み拡散層、203はエピタキシャル層よりなるバックゲ
ート、204は分離拡散層である。206および206′は、高
濃度不純物層であるP++層であって、特に、206ソース、
206′はドレインを示している。ソース206およびドレイ
ン206′は中濃度不純物層であるＰ層208を介してチャン
ネル層207にそれぞれ接続される。チャンネル層207は前
記バイポーラトランジスタ100の内部ベース層107よりも
低不純物濃度のp-ｐ−層よりなる。209はN+型のトップ
ゲートである。前記チャンネル層207およびトップゲー
ト209はソース206、ドレイン206′に対して、自己整合
により形成される。特に、トップゲート209は高濃度不
純物層であるソース206およびドレイン206′に直接に接
していない。
タ100と類似の構成を有する。すなわち、202はN+型埋め
込み拡散層、203はエピタキシャル層よりなるバックゲ
ート、204は分離拡散層である。206および206′は、高
濃度不純物層であるP++層であって、特に、206ソース、
206′はドレインを示している。ソース206およびドレイ
ン206′は中濃度不純物層であるＰ層208を介してチャン
ネル層207にそれぞれ接続される。チャンネル層207は前
記バイポーラトランジスタ100の内部ベース層107よりも
低不純物濃度のp-ｐ−層よりなる。209はN+型のトップ
ゲートである。前記チャンネル層207およびトップゲー
ト209はソース206、ドレイン206′に対して、自己整合
により形成される。特に、トップゲート209は高濃度不
純物層であるソース206およびドレイン206′に直接に接
していない。
210は選択酸化膜であって、トップゲート領域を画する
縁部は、いわゆるバーズ・ビーク（bird′s beak）を形
成している。211はトップゲート209を形成するためにＮ
型不純物を添加して被着された多結晶シリコン層、212
は基板表面を覆うシリコン酸化膜である。
縁部は、いわゆるバーズ・ビーク（bird′s beak）を形
成している。211はトップゲート209を形成するためにＮ
型不純物を添加して被着された多結晶シリコン層、212
は基板表面を覆うシリコン酸化膜である。
213Aはソース電極、213Bはドレイン電極、213Cはゲート
電極をそれぞれ示している。
電極をそれぞれ示している。
なお、第１図には表れていないが、ジャンクションFET2
00において、チャンネル層207のソース及びドレインに
面さない側の縁部に沿ってN+層が形成されており、この
N+層によってトップゲート209とバックゲート203とが短
絡されている。
00において、チャンネル層207のソース及びドレインに
面さない側の縁部に沿ってN+層が形成されており、この
N+層によってトップゲート209とバックゲート203とが短
絡されている。
次に、第１図に示した半導体装置の製造方法について説
明する。
明する。
第２図は本発明に係る製造方法の一実施例を示す説明図
である。同図において、第１図と同じ部分は同一符号で
示している。
である。同図において、第１図と同じ部分は同一符号で
示している。
（ａ）Ｐ型の半導体基板１の所定位置にN+埋め込み拡散
層102および202を形成し、さらに、その基板表面にエピ
タキシャル層を成長させる。このエピタキシャル層は分
離拡散層104、204によって、各素子ごとに分離される結
果、バイポーラトランジスタ100においてはコレクタ層1
03が、ジャンクションFET200にあってはバックゲート20
3が、それぞれ形成される。また、バイポーラトランジ
スタ100にあっては、コレクタの直列抵抗を下げるため
にコレクタウォール105が形成される。このとき、ジャ
ンクションFET200においては、チャンネル層207のソー
ス及びドレインに面さない側の縁部の濃度が特に高くな
るという不都合を避けるために、前記縁部に沿って、ト
ップゲート209とバックゲート203とを短絡するN+層が同
時に形成される（ただし、同図（ａ）には表れていな
い）。同図に示す121、221は基板表面に形成されるシリ
コン酸化膜である。なお、説明の都合上、各素子上のシ
リコン酸化膜などを二つ符号で示しているが、これらは
一回の処理で一体に形成されるものであるとは勿論であ
る。
層102および202を形成し、さらに、その基板表面にエピ
タキシャル層を成長させる。このエピタキシャル層は分
離拡散層104、204によって、各素子ごとに分離される結
果、バイポーラトランジスタ100においてはコレクタ層1
03が、ジャンクションFET200にあってはバックゲート20
3が、それぞれ形成される。また、バイポーラトランジ
スタ100にあっては、コレクタの直列抵抗を下げるため
にコレクタウォール105が形成される。このとき、ジャ
ンクションFET200においては、チャンネル層207のソー
ス及びドレインに面さない側の縁部の濃度が特に高くな
るという不都合を避けるために、前記縁部に沿って、ト
ップゲート209とバックゲート203とを短絡するN+層が同
時に形成される（ただし、同図（ａ）には表れていな
い）。同図に示す121、221は基板表面に形成されるシリ
コン酸化膜である。なお、説明の都合上、各素子上のシ
リコン酸化膜などを二つ符号で示しているが、これらは
一回の処理で一体に形成されるものであるとは勿論であ
る。
（ｂ）次に、シリコン酸化膜121、221を除去し、基板表
面にSi3N4膜を形成する。このとき、Si3N4膜と半導体基
板１との間には、両者の熱膨脹係数の差を緩和するた
め、パッド・シリコン酸化膜123、223を介在させる。し
かして、バイポーラトランジスタ100のエミッタ領域、
ジャンクションFET200のトップゲート領域にあたる部分
のSi3N4膜122、222を残し、他のSi3N4膜を選択除去す
る。
面にSi3N4膜を形成する。このとき、Si3N4膜と半導体基
板１との間には、両者の熱膨脹係数の差を緩和するた
め、パッド・シリコン酸化膜123、223を介在させる。し
かして、バイポーラトランジスタ100のエミッタ領域、
ジャンクションFET200のトップゲート領域にあたる部分
のSi3N4膜122、222を残し、他のSi3N4膜を選択除去す
る。
（ｃ）外部ベース層106、ソース206およびドレイン20
6′を形成する部分以外をホトレジスト124、224で覆
う。その上から、Ｐ型不純物であるボロンをイオン打ち
込みする。
6′を形成する部分以外をホトレジスト124、224で覆
う。その上から、Ｐ型不純物であるボロンをイオン打ち
込みする。
（ｄ）ホトレジスト124、224を除去した後、酸化雰囲気
中で熱処理することにより、選択酸化膜110、220、が形
成されるとともに、P++型の外部ベース層106、ソース20
6およびドレイン206′が形成される。しかして、各Si3N
4膜122、222の縁部は盛り上がり、その下法には選択酸
化によるバーズ・ビーク125、225、が形成される。
中で熱処理することにより、選択酸化膜110、220、が形
成されるとともに、P++型の外部ベース層106、ソース20
6およびドレイン206′が形成される。しかして、各Si3N
4膜122、222の縁部は盛り上がり、その下法には選択酸
化によるバーズ・ビーク125、225、が形成される。
（ｅ）次に、Si3N4膜122、222を除去し、ジャンクショ
ンFET200のトップゲート領域にあたる部分をホトレジス
ト230で覆う。そして、バイポーラトランジスタ200の内
部ベース層107を形成すべき不純物濃度でもってボロン
をイオン打ち込みする。ここで、123′、223′は前記Si
3N4膜130、230の下方にあったパッド・シリコン酸化膜
である。
ンFET200のトップゲート領域にあたる部分をホトレジス
ト230で覆う。そして、バイポーラトランジスタ200の内
部ベース層107を形成すべき不純物濃度でもってボロン
をイオン打ち込みする。ここで、123′、223′は前記Si
3N4膜130、230の下方にあったパッド・シリコン酸化膜
である。
（ｆ）前記イオン打ち込みの後、ホトレジスト230を除
去する。そして、ジャンクションFET200のチャンネル層
207を形成すべき不純物濃度でもってボロンをイオン打
ち込みする。チャンネル層207を形成すべき不純物濃度
は、前記内部ベース層107の不純物濃度よりもさらに低
いので、チャンネル層207のイオン打ち込みが、前記内
部ベース層107の不純物濃度に与える影響は無視でき
る。もし、追加量が無視できない不純物濃度になる場合
は、バイポーラトランジスタ200の内部ベース層107を形
成するときのボロンイオンの打ち込み量を減少させてお
くとよい。
去する。そして、ジャンクションFET200のチャンネル層
207を形成すべき不純物濃度でもってボロンをイオン打
ち込みする。チャンネル層207を形成すべき不純物濃度
は、前記内部ベース層107の不純物濃度よりもさらに低
いので、チャンネル層207のイオン打ち込みが、前記内
部ベース層107の不純物濃度に与える影響は無視でき
る。もし、追加量が無視できない不純物濃度になる場合
は、バイポーラトランジスタ200の内部ベース層107を形
成するときのボロンイオンの打ち込み量を減少させてお
くとよい。
（ｇ）次に、パッドシリコン酸化膜123′、223′を除去
したのち、エミッタ層109およびトップゲート209を形成
すべきＮ型不純物が添加された多結晶シリコン膜126、2
26が形成される。
したのち、エミッタ層109およびトップゲート209を形成
すべきＮ型不純物が添加された多結晶シリコン膜126、2
26が形成される。
（ｈ）エミッタ領域およびトップゲート領域にあたる部
分以外の多結晶シリコン膜を選択除去した後、熱処理を
行う。これにより、バイポーラトランジスタ100におい
ては、エミッタ層109および内部ベース層107が、一方、
ジャンクションFET200にあっては、トップゲート209お
よびチャンネル層207が、それぞれ形成される。また、
この熱処理により、バイポーラトランジスタ100におい
ては、外部ベース層106が横に拡がる結果、Ｐ型の内部
ベース層107とP++型の外部ベース層106との間に、前記
両層の中間不純物濃度を有したP+層108が形成される。
一方、ジャンクションFET200にあっては、ソース206お
よびドレイン206′が横に広がる結果、p-型のチャンネ
ル層207とP++型のソース206およびドレイン206′との間
に、前記両層の中間不純物濃度を有したＰ層208がそれ
ぞれ形成される。
分以外の多結晶シリコン膜を選択除去した後、熱処理を
行う。これにより、バイポーラトランジスタ100におい
ては、エミッタ層109および内部ベース層107が、一方、
ジャンクションFET200にあっては、トップゲート209お
よびチャンネル層207が、それぞれ形成される。また、
この熱処理により、バイポーラトランジスタ100におい
ては、外部ベース層106が横に拡がる結果、Ｐ型の内部
ベース層107とP++型の外部ベース層106との間に、前記
両層の中間不純物濃度を有したP+層108が形成される。
一方、ジャンクションFET200にあっては、ソース206お
よびドレイン206′が横に広がる結果、p-型のチャンネ
ル層207とP++型のソース206およびドレイン206′との間
に、前記両層の中間不純物濃度を有したＰ層208がそれ
ぞれ形成される。
以下、通常の半導体装置の製造方法と同様に、各電極が
形成される（第２図（ｉ））参照）。
形成される（第２図（ｉ））参照）。
なお、上述の第２の発明の実施例では、バイポーラトラ
ンジスタ100のエミッタ層109とジャンクションFET200の
トップゲート209とを同時に形成するとして説明した。
しかし、それぞれに必要な不純物濃度が異なる場合に、
これらは個別に製造され得るものである。
ンジスタ100のエミッタ層109とジャンクションFET200の
トップゲート209とを同時に形成するとして説明した。
しかし、それぞれに必要な不純物濃度が異なる場合に、
これらは個別に製造され得るものである。
（ヘ）効果 この発明によれば、特にジャンクションFETにおいて、
選択酸化膜のバーズビーク下の位置に中間濃度不純物層
を設けているので、寄生容量の発生を防止するととも
に、耐電圧を向上でき、かつチャンネルの抵抗が低い半
導体装置を提供することができる。
選択酸化膜のバーズビーク下の位置に中間濃度不純物層
を設けているので、寄生容量の発生を防止するととも
に、耐電圧を向上でき、かつチャンネルの抵抗が低い半
導体装置を提供することができる。
第１図は本発明の製造方法により製造される半導体装置
の一実施例の構造を略示した断面図、第２図は本発明に
係る製造方法の一実施例を示す説明図である。 100……バイポーラトランジスタ、200……ジャンクショ
ンFET、103……コレクタ層、106……外部ベース層、107
……内部ベース層、109……エミッタ層、203……バック
ゲート203、206……ソース、206′……ドレイン206′、
209……トップゲート。
の一実施例の構造を略示した断面図、第２図は本発明に
係る製造方法の一実施例を示す説明図である。 100……バイポーラトランジスタ、200……ジャンクショ
ンFET、103……コレクタ層、106……外部ベース層、107
……内部ベース層、109……エミッタ層、203……バック
ゲート203、206……ソース、206′……ドレイン206′、
209……トップゲート。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73 29/808 7376−4Ｍ Ｈ０１Ｌ 29/80 Ｃ
Claims (1)
- 【請求項１】同一半導体基板内にバイポーラ素子とジャ
ンクションFETとを備えた半導体装置の製造方法におい
て、 前記半導体基板の表面にパッド・シリコン酸化膜を形成
した後、バイポーラ素子のエミッタ層領域とジャンクシ
ョンFETのチャンネル領域に当たるパッド・シリコン酸
化膜の表面に耐酸化性の絶縁物層を形成する工程と、 高濃度不純物であるバイポーラ素子の外部ベース層とジ
ャンクションFETのソース、ドレインとなる領域に前記
絶縁物層をマスクに不純物イオンを打ち込む工程と、 前記半導体基板を酸化雰囲気中で熱処理にすることによ
り、前記バイポーラ素子の外部ベース層と前記ジャンク
ションFETのソース、ドレインを形成するとともに、バ
イポーラ素子のエミッタ層領域と前記ジャンクションFE
Tのチャンネル領域とを除外した半導体基板表面に選択
酸化膜を形成する工程と、 選択酸化膜を形成した際に使用した前記絶縁物層を除去
した後、ジャンクションFETのトップゲート部分をホト
レジストで覆い、低濃度不純物層であるバイポーラ素子
の内部ベース層を形成すべき不純物濃度でイオンを打ち
込む工程と、 前記ジャンクションFET側のホトレジストを除去し、前
記バイポーラ素子の内部ベース層の不純物濃度よりもさ
らに低濃度であるジャンクションFETのチャンネル層を
形成すべき不純物濃度でイオンを打ち込む工程と、 前記パッド・シリコン酸化膜を除去し、バイポーラ素子
のエミッタ層およびジャンクションFETのトップゲート
にあたる部分に同時または個別に不純物が与えられた多
結晶シリコン膜を形成する工程と、 前記半導体基板を熱処理して、バイポーラ素子のエミッ
タ層、内部ベース層および選択酸化膜のバーズビーク下
に中間濃度不純物層を形成するとともに、ジャンクショ
ンFETのトップゲート、チャンネル層および選択酸化膜
のバーズビーク下に中間濃度不純物層を形成する工程と
を具備したことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58197155A JPH0682789B2 (ja) | 1983-10-20 | 1983-10-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58197155A JPH0682789B2 (ja) | 1983-10-20 | 1983-10-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6088455A JPS6088455A (ja) | 1985-05-18 |
| JPH0682789B2 true JPH0682789B2 (ja) | 1994-10-19 |
Family
ID=16369677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58197155A Expired - Lifetime JPH0682789B2 (ja) | 1983-10-20 | 1983-10-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682789B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0831473B2 (ja) * | 1988-05-20 | 1996-03-27 | 富士通株式会社 | 半導体装置 |
| DE69415500T2 (de) * | 1994-03-31 | 1999-05-20 | Stmicroelectronics S.R.L., Agrate Brianza, Mailand/Milano | Verfahren zur Herstellung eines Halbleiterbauteils mit vergrabenem Übergang |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49114882A (ja) * | 1973-02-28 | 1974-11-01 |
-
1983
- 1983-10-20 JP JP58197155A patent/JPH0682789B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6088455A (ja) | 1985-05-18 |
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