JP3448666B2 - 接合型電界効果トランジスタの製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は接合型電界効果トランジ
スタとその製造方法に関する。

【０００２】

【従来の技術】接合型電界効果トランジスタ（以下ＪＦ
ＥＴ）は、ＭＯＳＦＥＴ、バイポーラトランジスタと並
んで一般的なトランジスタの一つである。図２２に従来
のＪＦＥＴを示す。図２２（ａ）は平面図であり、図２
２（ｂ）はそのＥ−Ｅ’部の断面図である。ＪＦＥＴ
は、ソース領域３０５とドレイン領域３０６の間に流れ
る電流をゲート領域３０８とバックゲート領域（ここで
は基板３０１）に印加させる電圧で制御させるものであ
る。ＪＦＥＴは、ソース領域とドレイン領域間の電流経
路（チャネル領域）が半導体内部にあり、このため、半
導体表面が空乏化されず表面準位に起因する１／ｆノイ
ズが少ない。これは、ＭＯＳＦＥＴにはない特徴であ
る。このため、高性能なデバイスを得ることができる。
このようなＪＦＥＴの用途として、例えば低ノイズが要
求されるアナログ回路のアンプがある。

【０００３】図１８から図２１は、従来の製造方法を説
明する各工程のＪＦＥＴの断面図である。まず、Ｐ型シ
リコン基板３０１上にエピタキシャル成長法によりＮ型
シリコンエピタキシャル層（以下単にエピタキシャル層
と言う）３０２を形成し、熱酸化法によって表面にプロ
テクトとしての（シリコン）酸化膜３０３を形成する。
エピタキシャル層３０２は、ＪＦＥＴのチャネル領域と
して使用する。

【０００４】次に、後に形成されるソース領域及びドレ
イン領域を囲むように、Ｐ型拡散領域を形成する。すな
わち、まず、Ｐ型拡散領域を開口部とするレジストパタ
ーン３０７を形成し、これをマスクとしてＰ型不純物を
イオン注入する。この状態を示したのが図１８である。
次いで、レジストパターン３０７を除去した後にアニー
ルし、Ｐ型拡散領域３０４を形成する。このＰ型拡散領
域３０４は、バックゲートである基板３０１にゲート領
域やソース領域が形成されている主表面から電圧を印加
させるため、及び、後に形成されるソース領域とドレイ
ン領域を分離するために配置される。

【０００５】次に、図１９に示したように、ソース領域
及びドレイン領域の形成予定位置に開口部を有するレジ
ストパターン３１１を新たに形成し、このレジストパタ
ーン３１１をマスクとしてソース・ドレイン領域の形成
予定位置にＮ型不純物をイオン注入する。次いで、レジ
ストパターン３１１を除去した後にアニールしてソース
領域３０５及びドレイン領域３０６を形成する。

【０００６】次に、図２０に示すように、ゲート領域の
形成予定位置に開口部を有するレジストパターン３１２
を形成し、このレジストパターン３１２をマスクとして
ゲート領域にＰ型不純物をイオン注入する。次に、レジ
ストパターン３１２を除去してアニールを行い、Ｐ型ゲ
ート領域３０８を形成する。この状態を示したのが、図
２１である。

【０００７】なお、ＪＦＥＴにおいて、チャネル領域で
あるエピタキシャル層とソース領域３０５及びドレイン
領域３０６には同じ導電型の不純物（ここではＮ型）が
拡散されている。このため、この接合部が不明瞭とな
る。ここでは、チャネル領域における不純物濃度が１×
１０¹⁸／ｃｍ³ 以上の領域をソース・ドレイン領域と定
義する。なお、ソース領域とドレイン領域間の電流の流
れる領域をチャネル領域と言う。次に、ゲート領域３０
８、ソース領域３０５及びドレイン領域３０６上の酸化
膜３０３にコンタクトホールを形成し、一般的な配線工
程によって配線３１０を形成する。最後に保護膜３０９
を形成し、図２２に示す従来のＦＥＴは完成する。

【０００８】ＪＦＥＴは、ゲート領域３０８と基板３０
１に信号電圧を印加させ、ソース領域３０５とドレイン
領域３０６の間に流れる電流を変調させて使用する。従
って、基板３０１にもゲート領域３０８と同じ信号電圧
を印加させる。

【０００９】

【発明が解決しようとする課題】ＪＦＥＴのような一般
的に使用されるトランジスタは、これに過度の電圧が印
加されても正常に動作することが望まれる。即ち、耐圧
が大きいことが望まれる。なぜならば、トランジスタを
部品として組み込まれた装置を設計する際、その自由度
が増大するからである。しかし、従来のＪＦＥＴは、耐
圧を大きくすれば、素子面積が増大し、また、相互コン
ダクタンス（ｇｍ）が減少して素子特性の悪化をきたし
てしまった。

【００１０】本発明は、このような問題点に鑑みてなさ
れたものであり、耐圧を向上させたＪＦＥＴの製造方法
を提供する。

【００１１】

【００１２】

【００１３】

【００１４】

【課題を解決するための手段】本発明者は、鋭意研究の
結果、ＪＦＥＴにおいて、ゲート領域とドレイン領域間
の濃度勾配を緩和させることにより電界強度を小さくす
れば、耐圧が向上することを見出し、その製造方法を発
明するに至った。本発明は、第１に 「接合型電界効果ト
ランジスタの製造方法において、第１導電型の半導体基
板の主表面上に第２導電型のエピタキシャル層を成長さ
せる工程と、該エピタキシャル層の表面にイオン注入を
遮断させるための無機膜を形成する工程と、少なくとも
ソース領域及びドレイン領域の形成予定位置を開口部と
する第１レジストパターンを形成する工程と、前記第１
レジストパターンをマスクとして、前記無機膜を選択除
去し開口部を設ける工程と、前記第１レジストパターン
を除去し、少なくとも前記ドレイン領域を開口部とする
第２レジストパターンを形成する工程と、前記第２レジ
ストパターン及び前記無機膜をマスクとして、前記半導
体基板とは逆導電型である第２導電型の不純物をイオン
注入する工程と、前記第２レジストパターンを除去し、
前記ソース領域及び前記ドレイン領域の一部を開口部と
する第３レジストパターンを形成する工程と、前記第３
レジストパターンをマスクとして、第２導電型の不純物
をイオン注入する工程と、前記第３レジストパターン及
び前記無機膜を除去し、少なくともゲート領域の形成予
定位置を開口部とする第４レジストパターンを形成する
工程、及び、前記第４レジストパターンをマスクとし
て、第１導電型の不純物をイオン注入する工程とを含む
ことを特徴とする接合型電界効果トランジスタの製造方
法（請求項１）」を提供する。

【００１５】また、本発明は、第２に「接合型電界効果
トランジスタの製造方法において、半導体基板の主表面
上に該半導体基板とは逆導電型である第１導電型のウエ
ル領域を形成する工程と、該ウエル領域表面に第２導電
型の不純物をイオン注入してチャネル領域を形成する工
程と、前記チャネル領域の表面にイオン注入を遮断させ
るための無機膜を形成する工程と、少なくともソース領
域及びドレイン領域の形成予定位置を開口部とする第１
レジストパターンを形成する工程と、前記第１レジスト
パターンをマスクとして、前記無機膜を選択除去し開口
部を設ける工程と、前記第１レジストパターンを除去
し、少なくとも前記ドレイン領域を開口部とする第２レ
ジストパターンを形成する工程と、前記第２レジストパ
ターン及び前記無機膜をマスクとして、前記半導体基板
とは逆導電型である第２導電型の不純物をイオン注入す
る工程と、前記第２レジストパターンを除去し、前記ソ
ース領域及び前記ドレイン領域の一部を開口部とする第
３レジストパターンを形成する工程と、前記第３レジス
トパターンをマスクとして、第２導電型の不純物をイオ
ン注入する工程と、前記第３レジストパターン及び前記
無機膜を除去し、少なくともゲート領域の形成予定位置
を開口部とする第４レジストパターンを形成する工程、
及び、前記第４レジストパターンをマスクとして、第１
導電型の不純物をイオン注入する工程とを含むことを特
徴とする接合型電界効果トランジスタの製造方法（請求
項２）」を提供する。

【００１６】

【作用】本発明のＪＦＥＴの製造方法は、耐圧を向上さ
せるべき２つの領域間の不純物濃度の勾配を緩和させ
る。そのため、一方の領域に低濃度部と高濃度部を形成
させ、低濃度部を接合部に配置させるのである。このよ
うにすれば、この２つの領域間の耐圧は高くなる。

【００１７】一般に、ＪＦＥＴは、ゲート領域とドレイ
ン領域間の電圧差をゲート領域とソース領域間の電圧差
よりも大きくして使用される。このため、ゲート領域と
ドレイン領域間の耐圧を高くすることは、ゲート領域と
ソース領域間の耐圧を高くすることよりも重要である。
図１に示したＪＦＥＴは、基板をバックゲートとした構
造において、ドレイン領域に低濃度部と高濃度部を形成
させ、低濃度部をゲート領域と接合させたものである。
このようにすれば、ゲート領域とドレイン領域との耐圧
が高められるばかりでなく、以下のような作用もある。

【００１８】ＪＦＥＴは、図２３の概念図に示されたよ
うに、ドレイン領域からチャネル領域を通ってソース領
域に電流が流れる。電流が流れる部分には抵抗が生ずる
ので、ドレイン寄生抵抗（ＲD)、チャネル寄生抵抗（Ｒ
C)、ソース寄生抵抗（ＲS)が生ずる。ここで、ゲート領
域とソース領域、ゲート領域とドレイン領域のそれぞれ
の濃度勾配を緩和させると、ＲS 及びＲD は、増大して
しまう。そして、ＲSが増大すると、相互コンダクタン
ス（ｇｍ）が小さくなってしまう。このため、ＪＦＥＴ
は、動作速度が遅くなり、ＪＦＥＴに接続させる負荷
は、より小さい負荷でなければ駆動させることが出来な
くなる。あるいは、もし、同じ負荷を駆動させるなら、
ＪＦＥＴのサイズは、大きくせねばならなくなる。即
ち、ＪＦＥＴの特性が悪化してしまうのである。しか
し、図１に示したＪＦＥＴのようにソース領域、ドレイ
ン領域のうち、ドレイン領域だけに濃度勾配を形成すれ
ば、ＪＦＥＴは、耐圧が高められるばかりでなく、相互
コンダンタンスの低下さえも最小限に抑えることが可能
となる。

【００１９】ＪＦＥＴのゲート領域には、大きな電圧の
変動が印加させられることがある。このような使用状況
においては、例えｇｍが低下しても、ゲート領域とドレ
イン領域間ばかりでなく、ゲート領域とソース領域間の
耐圧も大きくさせることが望ましい。図８に示したＪＦ
ＥＴは、基板をバックゲートとした構造において、ソー
ス領域及びドレイン領域に濃度の勾配が形成される。こ
の勾配は、ゲート領域に隣接する部分の濃度が薄くなる
ように形成される。すなわち、ソース領域及びドレイン
領域に低濃度部と高濃度部を形成し、低濃度部がゲート
領域に接合するように配置させるのである。このように
すれば、ゲート領域とソース領域間、ゲート領域とドレ
イン領域間は、それぞれ耐圧が高くなる。

【００２０】図８に示したＪＦＥＴは、基板をバックゲ
ートとした構造において、ソース領域及びドレイン領域
を囲むように、Ｐ型拡散領域が形成される。これによ
り、バックゲート（基板）に印加させる電圧は、ゲート
領域やソース領域が形成されている主表面から印加させ
ることが可能となる。基板をバックゲートに使用する構
造では、製造されるＪＦＥＴがＮＰＮであるのか、ある
いは、ＰＮＰであるのか基板の導電型により定まってし
まう。例えば、基板がＰ型であれば、ＮＰＮ型のＪＦＥ
Ｔが製造される。即ち、ゲート領域の導電型が基板と同
じ導電型のＪＦＥＴが製造される。このため、トランジ
スタを設計する自由度が狭まってしまう。図９に示した
ＪＦＥＴは、ウエルをバックゲートとした構造におい
て、ドレイン領域に低濃度部と高濃度部を形成させ、低
濃度部をゲート領域と接合させたものである。このよう
にすれば、ＪＦＥＴは、基板の導電型とは逆の導電型の
ゲート領域を形成されることが可能となる。また、耐圧
が高められるばかりでなく、相互コンダンタンスの低下
さえも最小限に抑えることが可能となる。

【００２１】図１７に示したＪＦＥＴは、ウエルをバッ
クゲートとした構造において、ソース領域及びドレイン
領域に低濃度部と高濃度部を形成させ、低濃度部をゲー
ト領域と接合させたものである。このようにすれば、Ｊ
ＦＥＴは、基板の導電型とは逆の導電型のゲート領域を
形成されることが可能となるばかりでなく、ゲート領域
とソース領域間、ゲート領域とドレイン領域間の耐圧が
高くなる。

【００２２】請求項１に記載されたＪＦＥＴの製造方法
は、基板をバックゲートとし、ドレイン領域に低濃度部
と高濃度部を形成するものである。即ち、半導体基板上
にエピタキシャル層を形成し、無機膜をマスクとしてイ
オン注入して低濃度部のドレイン領域を形成し、次に、
レジストパターンをマスクとしてイオン注入して高濃度
部のドレイン領域及びソース領域を形成し、次に、ソー
ス領域とゲート領域の間にゲート領域を形成する。この
ようにすれば、基板をバックゲートとした構造であっ
て、ドレイン領域とゲート領域の間の耐圧が高められた
ＪＦＥＴの製造が可能となる。また、ゲート長が無機膜
をマスクとして自己整合によって定まるので、ゲート長
は精度良く定めることも可能となる。ここでは、ドレイ
ン領域だけに低濃度領域を形成したが、ソース領域にも
同時に形成することも可能である。このようにすれば、
基板をバックゲートとした構造であって、ドレイン領域
とゲート領域の間の耐圧と、ソース領域とゲート領域の
間の耐圧を高めたＪＦＥＴの製造が可能となる。

【００２３】請求項２に記載されたＪＦＥＴの製造方法
は、ウエルをバックゲートとし、ドレイン領域に低濃度
部と高濃度部を形成するものである。即ち、半導体基板
上にウエル領域を形成し、このウエル領域表面にチャネ
ル領域を形成し、さらにその表面に無機膜をマスクとし
てイオン注入して低濃度部のドレイン領域を形成し、次
に、レジストパターンをマスクとしてイオン注入して高
濃度部のドレイン領域及びソース領域を形成し、次に、
ソース領域とゲート領域の間にゲート領域を形成する。
このようにすれば、ウエルをバックゲートとした構造で
あって、ドレイン領域とゲート領域の間の耐圧が高めら
れたＪＦＥＴの製造が可能となる。また、ゲート長が無
機膜をマスクとして自己整合によって定まるので、ゲー
ト長は精度良く定めることも可能となる。ここでは、ド
レイン領域だけに低濃度領域を形成したが、ソース領域
にも同時に形成することも可能である。このようにすれ
ば、ウエルをバックゲートとした構造であって、ドレイ
ン領域とゲート領域の間の耐圧と、ソース領域とゲート
領域の間の耐圧を高めたＪＦＥＴの製造が可能となる。

【００２４】

【実施例】次に、実施例に基づき本発明を詳細に説明す
る。しかし、本発明は、これらの例に限られるものでは
なく、例えば、実施例のＰ型とＮ型を入れ換えても、本
発明が成り立つことは言うまでもない。 （第１実施例）図１は本発明の第１の実施例に係るＪＦ
ＥＴの図であり、（ａ）は平面図、（ｂ）はそのＡ−
Ａ’の断面図である。本実施例は、シリコン基板をバッ
クゲートに使用したものである。不純物濃度２×１０¹⁶
ｃｍ^-3のＰ型シリコン基板１０１上に厚さ１．５μｍ、
不純物濃度１×１０¹⁶ｃｍ^-3のＮ型エピタキシャル層１
０２が配置される。これは、ＪＦＥＴのチャネル領域と
して配置される。

【００２５】エピタキシャル層１０２表面には不純物濃
度２×１０¹⁷ｃｍ^-3、拡散深さ０．２μｍのＰ型のゲー
ト領域１０８が配置される。このゲート領域１０８を挟
んで一方にはソース領域１０５、他方にはドレイン領域
１０６、１０７が配置される。ソース領域１０５は、不
純物濃度１×１０²¹ｃｍ^-3、拡散深さ０．４μｍの高濃
度のＮ型領域である。

【００２６】ドレイン領域は、さらに高濃度部１０６と
低濃度部１０７からなる。高濃度部１０６は、ソース領
域１０５と同じく、不純物濃度１×１０²¹ｃｍ^-3、拡散
深さ０．４μｍのＮ型領域である。低濃度部１０７は、
不純物濃度１×１０¹⁸ｃｍ^-3、拡散深さ０．３μｍのＮ
型領域である。この低濃度部１０７は、ゲート領域１０
８とドレイン領域の高濃度部１０６との間に配置され
る。このため、ドレイン領域は、低濃度部１０７にてゲ
ート領域１０８とＰＮ接合される。

【００２７】エピタキシャル層１０２には、ゲート領域
１０８、ソース領域１０５、ドレイン領域１０６、１０
７を囲むように、不純物濃度１×１０¹⁶ｃｍ^-3のＰ型拡
散領域１０４が配置される。Ｐ型拡散領域１０４は基板
１０１まで達しており、また、ゲート領域１０８とも接
続されている。このため、ゲート領域１０８に印加され
た電位は、同時に基板にも印加される。ソース領域１０
５、ドレイン領域の高濃度部１０６、ゲート領域１０８
にはアルミ配線１１０が接続されている。基板表面は酸
化膜１０３およびＰＳＧ（燐珪酸ガラス）１０９で覆わ
れている。

【００２８】ドレイン領域の高濃度部１０６とゲート領
域１０８が接している従来のＪＦＥＴにおいて、これら
の領域間の逆バイアス耐圧はおよそ１０Ｖである。本実
施例のＪＦＥＴは、低濃度部のドレイン領域１０７を設
け、ゲート領域１０８とドレイン領域間の電界を小さく
した。このため、逆バイアス耐圧が１５Ｖになった。一
方、ソース領域１０５とゲート領域１０８は直接接して
いる。ソース寄生抵抗は、従来のＪＦＥＴと同じであ
る。このため、ｇｍの低下はない。

【００２９】図２から図７は、本実施例によるＪＦＥＴ
の製造工程途中における各断面図を示したものである。
まず、比抵抗１．２〜１．４Ω・ｃｍのＰ型基板１０１
上に濃度１×１０¹⁶ｃｍ^-3の燐がドープされたエピタキ
シャル層１０２を堆積する。次に、熱酸化法に従いエピ
タキシャル層表面に５０ｎｍの酸化膜１１１を形成し、
周知のフォトリソグラフィ技術に従い、Ｐ型拡散領域の
形成予定位置を開口部とするレジストパターン１１２を
設ける。次にこのレジストパターン１１２をマスクとし
て¹¹Ｂ⁺ を加速エネルギー６０ＫｅＶ、注入量１×１０
¹³ｃｍ^-2で注入する。この状態を示したのが図２であ
る。

【００３０】次に、レジスト１１２を剥離し、１１００
゜Ｃ、２４０ｍｉｎ、Ｎ2 雰囲気中でアニールする。こ
れにより、基板１０１まで到達するＰ型拡散領域１０４
が形成される。本実施例において、バックゲートである
基板１０１には、ゲート領域やソース領域が形成されて
いる主表面から電圧を印加させる。このためにＰ型拡散
領域１０４を配置する。

【００３１】次に酸化膜１１１を除去し、厚さ１００ｎ
ｍの酸化膜１１３を形成する。次に、ソース領域及びド
レイン領域の形成予定位置を開口部とする第１レジスト
パターン１１４を形成する。この状態を示したのが図３
である。次に、第１レジストパターン１１４をマスクと
して酸化膜１１３をエッチングし、ソース領域及びドレ
イン領域の形成予定位置上の酸化膜１１３を選択除去す
る。

【００３２】第１レジストパターン１１４を除去した
後、ソース領域形成予定位置を覆い、且つ、少なくとも
ドレイン領域形成予定位置を開口部とする第２レジスト
パターン１１５を設け、これをマスクとして³¹Ｐ⁺ を加
速エネルギー２０ＫｅＶ、注入量２×１０¹³ｃｍ^-2で注
入する。この状態を示したのが図４である。次に、第２
レジストパターン１１５を除去し、第３レジストパター
ン１１６を形成する。第３レジストパターン１１６は、
ソース領域形成予定位置全体、及び、ドレイン領域形成
予定位置のうち高濃度部形成予定位置を開口部として形
成される。ここでは、高濃度部を酸化膜１１３ｂ（即ち
ゲート領域）から０．３μｍ隔てた部分より外側とし
た。次に、⁷⁵Ａｓ⁺ を加速エネルギー１２０ＫｅＶ、注
入量３×１０¹⁵ｃｍ^-2で注入する。この状態を示したの
が図５である。

【００３３】次に、第３レジストパターン１１６を除去
し、１０００゜Ｃ、３０ｍｉｎ、Ｎ2 雰囲気中でアニー
ルしてソース領域１０５、ドレイン領域高濃度部１０
６，ドレイン領域低濃度部１０７を形成する。次に、熱
酸化膜１１３を除去し、再度、厚さ５０ｎｍの熱酸化膜
１０３を形成する。次に、ゲート領域形成予定位置と、
それに隣接するソース領域及びドレイン領域の一部（ソ
ース領域、ドレイン領域側へ０．３μｍまで）を開口部
とする第４レジストパターン１１７を形成する。次に、
⁴⁹ＢＦ²⁺を加速エネルギー７０ＫｅＶ、注入量１×１０
¹³ｃｍ^-2で注入する。この状態を示したのが図６であ
る。

【００３４】次に、第４レジストパターン１１７を除去
して９５０゜Ｃ、３０ｍｉｎ、Ｎ2雰囲気中でアニール
し、ゲート領域１０８を形成する。この状態を示したの
が図７である。次に、ソース領域１０５、ドレイン領域
の高濃度部１０６、ゲート領域１０８、Ｐ型拡散領域１
０４にアルミ配線１１０を形成し、最後に、保護膜１０
９を形成し、図１に示したＪＦＥＴが完成する。

【００３５】本実施例において、ドレイン領域は、低濃
度部１０７を先に形成したが、高濃度部１０６を先に形
成しても構わない。 （第２実施例）図８は、本発明の第２の実施例に係るＪ
ＦＥＴの図であり、（ａ）は平面図、（ｂ）はそのＢ−
Ｂ’の断面図である。第１実施例と同様にシリコン基板
をバックゲートに使用したものである。不純物濃度２×
１０¹⁶ｃｍ^-3のＰ型シリコン基板１０１上に厚さ１．５
μｍ、不純物濃度１×１０¹⁶ｃｍ^-3のＮ型エピタキシャ
ル層１０２が配置される。これは、ＪＦＥＴのチャネル
領域として配置される。エピタキシャル層１０２表面に
は不純物濃度２×１０¹⁷ｃｍ^-3、拡散深さ０．２μｍの
Ｐ型のゲート領域１０８が配置される。このゲート領域
１０８を挟んで一方にはソース領域１１８、１１９、他
方にはドレイン領域１０６、１０７が配置される。

【００３６】ソース領域及びドレイン領域は、共に高濃
度部１１８、１０６と低濃度部１１９、１０７からな
る。それぞれの領域の高濃度部１１８、１０６は、不純
物濃度１×１０²¹ｃｍ^-3、拡散深さ０．４μｍのＮ型領
域である。また、それぞれの領域の低濃度部１１９、１
０７は、不純物濃度１×１０¹⁸ｃｍ^-3、拡散深さ０．３
μｍのＮ型領域である。ソース領域の低濃度部１１９
は、ゲート領域１０８とソース領域の高濃度部１１８と
の間に配置され、ドレイン領域の低濃度部１０７は、ゲ
ート領域１０８とドレイン領域の高濃度部１０６との間
に配置される。このため、ソース領域及びドレイン領域
は、それぞれの低濃度部にてゲート領域１０８とＰＮ接
合される。

【００３７】ゲート領域１０８、ソース領域１１８、１
１９、ドレイン領域１０６、１０７を囲むように、不純
物濃度１×１０¹⁶ｃｍ^-3のＰ型拡散領域１０４が配置さ
れる。Ｐ型拡散領域１０４は基板１０１まで達してお
り、また、ゲート領域１０８とも接続されている。この
ため、ゲート領域に印加された電位は、同時に基板１０
１にも印加される。ソース領域、ドレイン領域、ゲート
領域にはアルミ配線１１０が接続されている。基板表面
は酸化膜１０３およびＰＳＧ（燐珪酸ガラス）による保
護膜１０９で覆われている。

【００３８】本実施例のＪＦＥＴは、ソース領域の低濃
度部１１９及びドレイン領域の低濃度部１０７がゲート
領域１０８と隣接する部分に配置されている。これによ
り、ゲート領域１０８とソース領域間、及び、ゲート領
域１０８とドレイン領域間の電界を小さくすることが可
能となった。従って、大きな電圧の変動がゲート領域に
印加されても、ゲート領域とソース領域間、及び、ゲー
ト領域とドレイン領域間は、それぞれ耐圧が高くなる。 （第３実施例）図９は本発明の第３の実施例に係るＪＦ
ＥＴの図であり、（ａ）は平面図、（ｂ）はそのＣ−
Ｃ’の断面図である。本実施例は、ウエル領域をバック
ゲートに使用したものである。

【００３９】不純物濃度１×１０¹⁵ｃｍ^-3のＮ型シリコ
ン基板２０１上に不純物濃度１×１０¹⁵ｃｍ^-3、拡散深
さ２．５μｍのＰ型ウエル領域２０２が配置される。こ
れは、ＪＦＥＴのバックゲートとして配置される。この
Ｐ型ウエル領域２０２内に、不純物濃度１×１０¹⁶ｃｍ
^-3，拡散深さ１．０μｍのＮ型チャネル領域２０４が配
置される。

【００４０】チャネル領域２０４表面には不純物濃度２
×１０¹⁷ｃｍ^-3、拡散深さ０．２μｍのＰ型のゲート領
域２０８が配置される。このゲート領域２０８を挟んで
一方にはソース領域２０５、他方にはドレイン領域が配
置される。ソース領域２０５は、不純物濃度１×１０²¹
ｃｍ^-3、拡散深さ０．４μｍの高濃度のＮ型領域であ
る。

【００４１】ドレイン領域は、さらに高濃度部２０６と
低濃度部２０７からなる。高濃度部２０６は、ソース領
域２０５と同じく、不純物濃度１×１０²¹ｃｍ^-3、拡散
深さ０．４μｍのＮ型領域である。低濃度部２０７は、
不純物濃度１×１０¹⁸ｃｍ^-3、拡散深さ０．３μｍのＮ
型領域である。この低濃度部２０７は、ゲート領域２０
８とドレイン領域の高濃度部２０６との間に配置され
る。このため、ドレイン領域は、低濃度部２０７にてゲ
ート領域２０８とＰＮ接合される。

【００４２】ゲート領域２０８とウエル領域２０２と
は、電気的に接続されている。このため、ゲート領域に
印加された電位は、同時にウエル領域２０２にも印加さ
れる。ソース領域、ドレイン領域、ゲート領域、及びシ
リコン基板にはアルミ配線２１０が接続されている。基
板表面は、酸化膜２０３およびＰＳＧ（燐珪酸ガラス）
による保護膜２０９で覆われている。

【００４３】ドレイン領域の高濃度部２０６とゲート領
域２０８が接している従来のＪＦＥＴにおいて、これら
の領域関の逆バイアス耐圧はおよそ１０Ｖである。本実
施例のＪＦＥＴは、低濃度部のドレイン領域２０７を設
け、ゲート領域２０８とドレイン領域間の電界を小さく
した。このため、逆バイアス耐圧が１５Ｖになった。一
方、ソース領域２０５とゲート領域２０８は直接接して
いる。よって、ソース寄生抵抗は、従来のＪＦＥＴと同
じである。このため、ｇｍの低下はない。

【００４４】図１０から図１６は、本実施例によるＪＦ
ＥＴの製造工程途中におけるの各断面図を示したもので
ある。まず比抵抗４〜６Ω・ｃｍのＮ型基板２０１に熱
酸化法による厚さ５０ｎｍの酸化膜２１１を形成し、周
知のフォトリソグラフィー技術によってＰ型ウエル領域
形成予定位置を開口部とするレジストパターン２１２を
設ける。次に、このレジストパターン２１２をマスクと
して¹¹Ｂ⁺ を加速エネルギー６０ＫｅＶ、注入量６×１
０¹²ｃｍ^-2で注入する。この状態を示したのが図１０で
ある。 次に、レジストパターン２１２を除去し、窒素
雰囲気中で１１５０゜Ｃ、９０ｍｉｎ間アニールしてＰ
型ウエル２０２を形成する。次に、Ｎ型チャネル領域形
成予定位置を開口部とするレジストパターン２１３を形
成し、レジストパターン２１３をマスクとして³¹Ｐ⁺ を
加速エネルギー１５０ＫｅＶ、注入量７×１０¹²ｃｍ^-2
で注入する。この状態を示したのが図１１である。

【００４５】次に、レジスト２１３を剥離し、窒素雰囲
気で１１２５゜Ｃ、３０ｍｉｎ間アニールし、Ｎ型チャ
ネル領域２０４を形成する。次に、酸化膜２１１を除去
し、再度、厚さ１００ｎｍの酸化膜２１４を形成する。
次に、ソース領域及びドレイン領域の形成予定位置を開
口部とする第１レジストパターン２１５を形成する。こ
の状態を示したのが図１２である。次に、第１レジスト
パターン２１５をマスクとして熱酸化膜２１４をエッチ
ングし、ソース領域及びドレイン領域の形成予定位置上
の酸化膜２１４を選択除去する。

【００４６】第１レジストパターン２１５を除去した
後、ソース領域形成予定位置を覆い、且つ、少なくとも
ドレイン領域形成予定位置を開口部とする第２レジスト
パターン２１６を設け、これをマスクとして³¹Ｐ⁺ を加
速エネルギー２０ＫｅＶ、注入量２×１０¹³ｃｍ^-2で注
入する。この状態を示したのが図１３である。次に、第
２レジストパターン２１６を除去し、第３レジストパタ
ーン２１７を形成する。第３レジストパターン２１７
は、ソース領域形成予定位置全体、及び、ドレイン領域
形成予定位置のうち高濃度部形成予定位置を開口部とし
て形成される。ここでは、酸化膜２１４ｂ（即ちゲート
領域）から０．３μｍ隔てた部分より外側を高濃度部と
した。次に、⁷⁵Ａｓ⁺ を加速エネルギー１２０ＫｅＶ、
注入量３×１０¹⁵ｃｍ^-2で注入する。この状態を示した
のが図１４である。

【００４７】次に、第３レジストパターン２１７を除去
し、１０００゜Ｃ、３０ｍｉｎ間、Ｎ2 雰囲気中でアニ
ールしてソース領域２０５、ドレイン領域高濃度部２０
６，ドレイン領域低濃度部２０７を形成する。次に、熱
酸化膜２１４を除去し、再度、厚さ５０ｎｍの熱酸化膜
２０３を形成する。次に、ゲート領域形成予定位置と、
それに隣接するソース領域及びドレイン領域の一部（ソ
ース領域、ドレイン領域側へ０．３μｍまで）を開口部
とする第４レジストパターン２１８を形成する。そし
て、⁴⁹ＢＦ²⁺を加速エネルギー７０ＫｅＶ、注入量１×
１０¹³ｃｍ^-2で注入する。この状態を示したのが図１５
である。

【００４８】次に、第４レジストパターン２１８を除去
して９５０゜Ｃ、３０ｍｉｎ間、Ｎ2 雰囲気中でアニー
ルし、ゲート領域２０８を形成する。この状態を示した
のが図１６である。次に、ソース領域、ドレイン領域，
ゲート領域，基板にアルミ配線を接続し、最後に、保護
膜を形成して図９に示したＪＦＥＴが完成する。本実施
例において、ドレイン領域は、低濃度部２０７を先に形
成したが、高濃度部２０６を先に形成しても構わない。 （第４実施例）図１７は本発明の第４の実施例に係るＪ
ＦＥＴの図であり、（ａ）は平面図、（ｂ）はそのＤ−
Ｄ’の断面図である。本実施例は、ウエル領域をバック
ゲートに使用したものである。

【００４９】不純物濃度１×１０¹⁵ｃｍ^-3のＮ型シリコ
ン基板２０１上に不純物濃度１×１０¹⁵ｃｍ^-3、拡散深
さ２．５μｍのＰ型ウエル領域２０２が配置される。こ
れは、ＪＦＥＴのバックゲートとして配置される。この
Ｐ型ウエル領域内に、不純物濃度１×１０¹⁶ｃｍ^-3，拡
散深さ１．０μｍのＮ型チャネル領域２０４が配置され
る。

【００５０】チャネル領域２０４表面には不純物濃度２
×１０¹⁷ｃｍ^-3、拡散深さ０．２μｍのＰ型のゲート領
域２０８が配置される。このゲート領域２０８を挟んで
一方にはソース領域２１９、２２０、他方にはドレイン
領域２０６、２０７が配置される。ソース領域及びドレ
イン領域は、共に高濃度部２１９、２０６と低濃度部２
２０、２０７からなる。各々の高濃度部２１９、２０６
は、不純物濃度１×１０²¹ｃｍ^-3、拡散深さ０．４μｍ
のＮ型領域である。また、各々の低濃度部２２０、２０
７は、不純物濃度１×１０¹⁸ｃｍ^-3、拡散深さ０．３μ
ｍのＮ型領域である。ソース領域の低濃度部２２０は、
ゲート領域２０８とソース領域の高濃度部２１９との間
に配置され、ドレイン領域の低濃度部２０７は、ゲート
領域２０８とドレイン領域の高濃度部２０６との間に配
置される。このため、ソース領域及びドレイン領域は、
それぞれの低濃度部にてゲート領域２０８とＰＮ接合さ
れる。

【００５１】ゲート領域２０８とウエル領域２０２と
は、電気的に接続されている。このため、ゲート領域２
０８に印加された電位は、同時にウエル領域２０２にも
印加される。ソース領域、ドレイン領域、ゲート領域、
及び基板にはアルミ配線２１０が接続されている。基板
表面は、酸化膜２０３およびＰＳＧ（燐珪酸ガラス）２
０９で覆われている。

【００５２】本実施例のＪＦＥＴは、低濃度部のソース
領域２２０及び低濃度部のドレイン領域２０７がゲート
領域２０８と隣接する部分に配置されている。これによ
り、ゲート領域２０８とソース領域間、及び、ゲート領
域２０８とドレイン領域間の電界を小さくすることが可
能となった。従って、大きな電圧の変動がゲート領域に
印加されても、ゲート領域とソース領域間、及び、ゲー
ト領域とドレイン領域間は、それぞれ耐圧が高くなる。

【００５３】

【発明の効果】以上のように、本発明のＪＦＥＴは、ソ
ース領域やドレイン領域に低濃度部が配置されているの
で、ゲート領域との濃度勾配が緩和される。このため、
耐圧が向上する。また、ドレイン領域だけに低濃度部を
配置させた本発明のＪＦＥＴは、ソース寄生抵抗が増大
しない。このため、相互コンダクタンスを増大させない
という効果もある。ソース領域及びドレイン領域に低濃
度部を配置させた本発明のＪＦＥＴは、大きなゲート電
圧の変化が生じても、十分な耐圧を有する。

【００５４】また、本発明のＪＦＥＴの製造方法に従え
ば、耐圧の向上したＪＦＥＴを製造することが可能とな
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るＪＦＥＴの図であ
り、（ａ）は平面図、（ｂ）はそのＡ−Ａ’の断面図で
ある。

【図２】第１の実施例によるＪＦＥＴの製造工程途中に
おける断面図を示したものである。

【図３】第１の実施例によるＪＦＥＴの図２に続く製造
工程途中における断面図を示したものである。

【図４】第１の実施例によるＪＦＥＴの図３に続く製造
工程途中における断面図を示したものである。

【図５】第１の実施例によるＪＦＥＴの図４に続く製造
工程途中における断面図を示したものである。

【図６】第１の実施例によるＪＦＥＴの図５に続く製造
工程途中における断面図を示したものである。

【図７】第１の実施例によるＪＦＥＴの図６に続く製造
工程途中における断面図を示したものである。

【図８】本発明の第２の実施例に係るＪＦＥＴの図であ
り、（ａ）は平面図、（ｂ）はそのＢ−Ｂ’の断面図で
ある。

【図９】本発明の第３の実施例に係るＪＦＥＴの図であ
り、（ａ）は平面図、（ｂ）はそのＣ−Ｃ’の断面図で
ある。

【図１０】第３の実施例によるＪＦＥＴの製造工程途中
における断面図を示したものである。

【図１１】第３の実施例によるＪＦＥＴの図１０に続く
製造工程途中における断面図を示したものである。

【図１２】第３の実施例によるＪＦＥＴの図１１に続く
製造工程途中における断面図を示したものである。

【図１３】第３の実施例によるＪＦＥＴの図１２に続く
製造工程途中における断面図を示したものである。

【図１４】第３の実施例によるＪＦＥＴの図１３に続く
製造工程途中における断面図を示したものである。

【図１５】第３の実施例によるＪＦＥＴの図１４に続く
製造工程途中における断面図を示したものである。

【図１６】第３の実施例によるＪＦＥＴの図１５に続く
製造工程途中における断面図を示したものである。

【図１７】本発明の第４の実施例に係るＪＦＥＴの図で
あり、（ａ）は平面図、（ｂ）はそのＤ−Ｄ’の断面図
である。

【図１８】従来のＪＦＥＴの製造工程途中における断面
図を示したものである。

【図１９】従来のＪＦＥＴの図１８に続く製造工程途中
における断面図を示したものである。

【図２０】従来のＪＦＥＴの図１９に続く製造工程途中
における断面図を示したものである。

【図２１】従来のＪＦＥＴの図２０に続く製造工程途中
における断面図を示したものである。

【図２２】従来のＪＦＥＴの図２１に続く製造工程途中
における断面図を示したものである。

【図２３】ＪＦＥＴの概念断面図である。

【符号の説明】

１０１・・・Ｐ型シリコン基板 １０２、３０２・・・Ｎ型エピタキシャル層 １０３、２０３、３０３、１１１、２１１・・・酸化膜 １０４、３０４・・・Ｐ型拡散領域 １０５、２０５、３０５・・・（Ｎ型）ソース拡散 １０６、２０６・・・（Ｎ型）ドレイン領域高濃度部 １０７、２０７・・・（Ｎ型）ドレイン領域低濃度部 １０８、２０８、３０８・・・（Ｐ型）ゲート領域 １０９、２０９、３０９・・・ＰＳＧ（保護膜） １１０、２１０、３１０・・・配線 １１２、２１２、２１３、３０７、３１１、３１２・・
・レジストパターン １１３、１１３ａ、１１３ｂ、１１３ｃ・・・酸化膜
（無機膜） １１４、２１５・・・第１レジストパターン １１５、２１６・・・第２レジストパターン １１６、２１７・・・第３レジストパターン １１７、２１８・・・第４レジストパターン １１８、２１９・・・ソース領域高濃度部 １１９、２２０・・・ソース領域低濃度部 ２０１・・・Ｎ型シリコン基板 ２０２・・・Ｐ型ウエル領域 ２０４・・・Ｎ型チャネル領域 ２１４・２１４ａ・２１４ｂ・２１４ｃ・・・酸化膜
（無機膜） ３０１・・・Ｐ型シリコン基板， ３０６・・・ドレイン領域 以上

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 接合型電界効果トランジスタの製造方法
   において、 第１導電型の半導体基板の主表面上に第２導電型のエピ
   タキシャル層を成長させる工程と、 該エピタキシャル層の表面にイオン注入を遮断させるた
   めの無機膜を形成する工程と、 少なくともソース領域及びドレイン領域の形成予定位置
   を開口部とする第１レジストパターンを形成する工程
   と、 前記第１レジストパターンをマスクとして、前記無機膜
   を選択除去し開口部を設ける工程と、 前記第１レジストパターンを除去し、少なくとも前記ド
   レイン領域を開口部とする第２レジストパターンを形成
   する工程と、 前記第２レジストパターン及び前記無機膜をマスクとし
   て、前記半導体基板とは逆導電型である第２導電型の不
   純物をイオン注入する工程と、 前記第２レジストパターンを除去し、前記ソース領域及
   び前記ドレイン領域の一部を開口部とする第３レジスト
   パターンを形成する工程と、 前記第３レジストパターンをマスクとして、第２導電型
   の不純物をイオン注入する工程と、 前記第３レジストパターン及び前記無機膜を除去し、少
   なくともゲート領域の形成予定位置を開口部とする第４
   レジストパターンを形成する工程、及び、 前記第４レジストパターンをマスクとして、第１導電型
   の不純物をイオン注入する工程とを含むことを特徴とす
   る接合型電界効果トランジスタの製造方法。
2. 【請求項２】 接合型電界効果トランジスタの製造方法
   において、 半導体基板の主表面上に該半導体基板とは逆導電型であ
   る第１導電型のウエル領域を形成する工程と、 該ウエル領域表面に第２導電型の不純物をイオン注入し
   てチャネル領域を形成する工程と、 前記チャネル領域の表面にイオン注入を遮断させるため
   の無機膜を形成する工程と、 少なくともソース領域及びドレイン領域の形成予定位置
   を開口部とする第１レジストパターンを形成する工程
   と、 前記第１レジストパターンをマスクとして、前記無機膜
   を選択除去し開口部を設ける工程と、 前記第１レジストパターンを除去し、少なくとも前記ド
   レイン領域を開口部とする第２レジストパターンを形成
   する工程と、 前記第２レジストパターン及び前記無機膜をマスクとし
   て、前記半導体基板とは逆導電型である第２導電型の不
   純物をイオン注入する工程と、 前記第２レジストパターンを除去し、前記ソース領域及
   び前記ドレイン領域の一部を開口部とする第３レジスト
   パターンを形成する工程と、 前記第３レジストパターンをマスクとして、第２導電型
   の不純物をイオン注入する工程と、 前記第３レジストパターン及び前記無機膜を除去し、少
   なくともゲート領域の形成予定位置を開口部とする第４
   レジストパターンを形成する工程、及び、 前記第４レジストパターンをマスクとして、第１導電型
   の不純物をイオン注入する工程とを含むことを特徴とす
   る接合型電界効果トランジスタの製造方法。