JPH08250512A - Ｍｏｓゲートデバイスの製造方法 - Google Patents

Ｍｏｓゲートデバイスの製造方法

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JPH08250512A
JPH08250512A JP8029227A JP2922796A JPH08250512A JP H08250512 A JPH08250512 A JP H08250512A JP 8029227 A JP8029227 A JP 8029227A JP 2922796 A JP2922796 A JP 2922796A JP H08250512 A JPH08250512 A JP H08250512A
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ジャナルドハナン・エス・アジット
Daniel M Kinzer
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Abstract

(57)【要約】 【課題】 本発明は、工程数、潜在する欠陥、およびコ
ストを削減するために望まれる、マスクの数を減少し、
きわどいマスク間のアライメントの数を減少するような
ＭＯＳゲートデバイスの製造方法を提供する。 【解決手段】 シリコン酸化層が、隣接したシリコン表
面上の厚い酸化層および薄い酸化層を有するようにパタ
ーニングされ、多結晶シリコンが、上記薄い酸化層に対
するきわどいアライメント工程により、酸化層上でパタ
ーニングされ、ホウ素が多結晶シリコンをマスクとし
て、露出された厚い酸化領域および薄い酸化領域双方を
通って注入され、シリコン中にＰ型ベース領域およびＰ
型ガードリング領域を形成し、その後、砒素原子が多結
晶シリコンにより露出された薄い酸化膜のみを通るよう
なエネルギーで注入され、前に形成されたベース領域中
にセルフアラインのソース領域を形成し、多結晶シリコ
ンマスクにきわどくアライメントされたマスクによりコ
ンタクト開口部を形成し、ＭＯＳゲートデバイスを製造
する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳゲートデバ
イスに関するものであり、特に、より少ないマスク工程
と２回のきわどいマスクアライメントのみを用いた、異
なった注入レンジでのＮおよびＰ型不純物のイオン注入
により接合パターンを形成する新しいプロセスに関す
る。
【０００２】
【従来の技術】ＭＯＳゲートデバイスとしては、パワー
ＭＯＳＦＥＴ、絶縁ゲートバイポーラトランジスタ（Ｉ
ＧＢＴ）およびＭＯＳゲートサイリスタが良く知られて
いる。これらのデバイスの製造のためのプロセスには、
多くのマスクを、互いに、注意深く、きわどくアライメ
ントしなければならない連続したマスク工程が必要とさ
れる。
【０００３】
【発明が解決しようとする課題】プロセス中の各マスク
工程は、製造費用を増加させ、また新しい欠陥源を導入
しうる。更に、多くのマスクのきわどい正確な互いのア
ライメントの必要性は、製造費用を加算させ、追加の製
造欠陥の可能性を導入する。そこで、本発明は、工程
数、潜在する欠陥、およびウエハ内の独立したチップの
コストを削減するために望まれる、マスクの数を減少
し、きわどいマスク間のアライメントの数を減少するよ
うなＭＯＳゲートデバイスの製造方法を提供することを
目的とする。
【０００４】
【課題を解決するための手段】本発明では、隣接した薄
い領域および厚い領域を有する酸化層が、第１のマスク
工程で形成される。きわどいアライメントでパターニン
グされた多結晶層は第２の製造工程で形成され、予め決
められた薄い酸化領域に多結晶層を正確に配置し、これ
はＭＯＳゲートデバイスのゲート酸化膜になる。その
後、間隔をあけたベース領域を形成するために、第１の
原子種が、パターニングされた多結晶シリコンにより露
出された上記薄い酸化膜および厚い酸化膜双方を通って
注入される。次に、第２の原子種が、多結晶シリコンの
端部と、上記厚い酸化膜の端部の間で露出した上記薄い
酸化膜のみ通り抜け、露出した上記厚い酸化膜は通り抜
けないために十分なエネルギで注入され、きわどいアラ
イメントでベースの中にソース領域が形成される。上述
のように、ベース領域およびソース領域が形成された
後、基板表面を覆う低温酸化膜中のコンタクト窓を形成
するマスク工程が行なわれる。このマスクは上記多結晶
シリコンマスクできわどくアライメントされる。このプ
ロセスは、上述の２回のみ、きわどいアライメントのマ
スク工程を有することに注意すべきである。即ち、第１
の工程は、薄い酸化領域および厚い酸化領域を形成する
先のマスクに、多結晶シリコンマスクをアライメントす
る工程であり、第２の工程は、コンタクト窓のマスク
を、先の多結晶シリコンマスクに合わせる工程である。
また、複数の直列接続のＰＭＯＳデバイスを、上述のプ
ロセス工程中に、上記デバイスの能動領域周囲に終端部
として設けるために形成することも可能である。
【０００５】半導体デバイスを製造する場合、半導体デ
バイスの機能に必要なそれぞれの異なった層を形成する
ためにマスクが用いられる。縦型ＮチャネルパワーＭＯ
ＳＦＥＴを例に用いると、縦型ＮチャネルパワーＭＯＳ
ＦＥＴは基本的に２つの拡散領域からなる。浅いＮ+ボ
ディと、より深いＰ領域である。シリコン酸化膜中のＰ
型ドーパントであるホウ素の範囲は、Ｎ型ドーパントで
ある砒素の範囲の約５倍である。３０００Åの酸化膜
は、約８０ＫｅＶより大きいホウ素の注入によっては通
り抜けることができる一方、約１２０ＫｅＶより小さい
砒素注入に対してマスクとなる。本発明では、この性質
を、１層の酸化層および多結晶シリコンマスク（ソース
マスクを除く）を用いた、Ｐ型ボディおよびＮ+領域双
方を形成するために用いる。また、デバイス作製プロセ
スは、全コンタクト領域を形成するための更にきわどい
マスク工程を必要とするが、本発明では、きわどい、ま
たは高い精度のアライメントが要求されるマスク工程
は、このマスク工程および上記多結晶シリコンパターン
を形成するためのマスク工程の２つだけである。本発明
の他の性質および特徴は、図を参照しながら言及する発
明の以下の記載から明らかになるであろう。
【０００６】
【発明の実施の形態】図１は、比較的厚い基板部分１１
および比較的薄い結晶成長領域１２を有する単結晶ウエ
ハ１０の一部を示す。１１、１２の領域はＮチャネルデ
バイスの作製のため、Ｎ型で示されるが、伝導型はＰチ
ャネルデバイスを作製するためには逆にすることも可能
である。本発明は、米国特許５，００８，７２５に表さ
れたようなセル状のトポロジー、または米国特許４，３
７６，２８６に表されたような相互配置型トポロジーの
ような所望のデバイストポロジーに関しても用いること
ができる。更に、本発明はパワーＭＯＳＦＥＴ、ＩＧＢ
Ｔ、ＭＯＳゲートサイリスタ等のようなＭＯＳゲートデ
バイスの所望の型の作製のために用いることができる。
本実施の形態では、相互配置型トポロジーのＮチャネル
パワーＭＯＳＦＥＴについて示す。
【０００７】図１において、約３０００Åの膜厚の厚い
酸化層が、最初に結晶成長層１２の上に成長される。こ
の酸化層は、その後フォトレジストにより覆われ、レジ
ストは第１のマスクパターン（図示せず）によりパター
ニングされ、厚い酸化層は、エッチングされ、薄い、間
隔をあけた、ストリップ１４、１５および１６を形成す
る。ストリップ１４、１５、１６は幾つでも用いること
ができ、それらは予め形成された平行なパスの回りに延
びても良い。これらの領域は、間隔をあけて閉じた多角
形の形状を有してもよい。次に、薄い酸化膜ストリップ
１８、１９が、露出したシリコン表面に、例えば５００
Åの膜厚で再成長される。それらの領域１８および１９
は、厚い領域１４−１５および１５−１６の間にそれぞ
れ位置する。領域１８および１９の部分は、最終的には
デバイスのゲート酸化膜を形成する。厚い領域及び薄い
領域は夫々３０００Å、５００Å以外の厚みを有するこ
とも可能であり、それらの厚みは、所望のゲート特性、
ＰおよびＮ領域を形成するために注入されるイオン種、
用いられる注入エネルギーに基づいて選択される。その
後、図２に示すように、デバイスの表面上に多結晶シリ
コン層が成長され、その上にフォトレジストが配置さ
れ、厚い領域１４、１５、１６および薄い領域１８、１
９の位置を形成する第１のマスクにきわどく（高精度
で）アライメントされた第２のマスクによりパターニン
グされる。その後、多結晶シリコンがエッチングされ、
間隔をあけてストリップ２０、２１、２２、２３、２４
および２５が残される。ストリップ２２および２３は、
作製されるＭＯＳゲートデバイスのゲートであり、薄い
ゲート酸化領域１８および１９の上の中央に、隣接した
厚い酸化領域の夫々の側面から約２μｍの間隔をあけ
て、５μｍの幅で、精密に配置される。多結晶シリコン
ストリップ２０−２１および２４−２５は、約３μｍの
間隔で配置される。ストリップ２０、２１、２４および
２５および記載されない他の隣接したストリップは、後
述するガードリングや拡散領域を形成する。その後、図
３に示したように、多結晶シリコンストリップ２０から
２５をマスクとして、薄い露出した酸化領域１８、１９
および厚い露出した酸化領域１４、１５、１６双方に侵
入するのに十分なエネルギーでホウ素の注入が行なわれ
る。例えば、約８０ＫｅＶまたはそれ以上のエネルギー
でのホウ素の注入は、７×１０13ｃｍ-2のドーズに用い
ることができる。ホウ素以外の原子種も代わりに用いる
ことができる。注入に用いられるエネルギーは、一部で
は、厚い酸化膜の厚みにより決定される。この注入後、
図３に示されたように、Ｐ型領域３０から３６を形成す
るために、３０分間、１１７５℃でドライブされる。そ
の後、図４に示すように、同じ多結晶シリコンストリッ
プ２０から２５をマスクとして用いて、シリコン表面
に、砒素が注入される。砒素（または選択された他の原
子種）の注入のために選択されるエネルギーは、薄い露
出したゲート酸化層１８および１９に侵入するのに十分
で、厚い露出した酸化層によっては侵入が阻止されるエ
ネルギーである。８０ＫｅＶのエネルギーで、１×１０
16のドーズの砒素は、下にあるシリコンに達し、ベース
３２、３３および３４中にＮ+ソースストリップ４０、
４１、４２および４３を形成する。次に、図５に示すよ
うに、低温酸化（ＬＴＯ）層５０が、図４のウエハ上
に、約７０００Åの厚みで配置される。その後、ＬＴＯ
は、（多結晶マスクに対して）きわどい第２のマスク工
程でパターニングされ、コンタクト窓６０から６４が形
成される。窓６０および６４はリング２１、２４の表面
を露出させ、窓６１および６３はＰ領域３２、３４の表
面、ソース４０、４３の表面を夫々露出させ、窓６２は
ベース３３およびソース４１、４２の表面を露出させ
る。もし、図５のデバイスのトポロジーがリング状に選
択された場合、ベース３３は多角形形状を有し、ソース
４１、４５は１つの環状のソースから、ベース３２、３
４はベース３３に接続された１つのベースから、リング
３１、３５はこれもベースに接続された１つの環状のリ
ングから選択されても良い。その後、図６に示したよう
に、ソース金属５０’が、図５の表面上に配置され、デ
バイスの能動領域を終端するリング２１、２４、および
ベース領域３２、３３、３４、それらのソース４０、４
１、４２、４３に夫々接続される。その後、第４のきわ
どくないマスク工程により、金属パターンが形成され
る。
【０００８】図７に、図６のデバイスの能動領域を終端
するために用いることができる複数の直列接続されたＰ
ＭＯＳデバイスを用いた場合を示す。それらのリング
は、デバイスの能動領域を形成するのに用いられる工程
と同じ工程で作製される。このように、図７では、能動
領域を取り囲む多結晶シリコンフィールドプレート７０
が多結晶シリコンのエッチング工程で形成される。ゲー
トバス７１はプレート７０に取り付けられ、かかるプレ
ートは能動デバイス中の全ての多結晶シリコンゲート領
域に連続している。多結晶リング８０、８１、８２も、
能動デバイスの多結晶シリコンのエッチング工程で形成
することができる。Ｐ型リング９０から９３は図３の工
程で拡散され、多結晶シリコンパターン７０、８０、８
１、８２で形成される。点線９５、９６、９７で図示し
た小さいコンタクトは、Ｐ領域９０、９１、９２を、示
された３つのＰＭＯＳデバイスのゲート８０、８１、８
２に接続し、各ＰＭＯＳデバイスのソースとゲート電極
を短絡する。これで、３つのＰＭＯＳデバイスのしきい
値電圧が、上記デバイスを終端するために直列に接続さ
れる。終端のための電圧に必要とされる、いかなる所望
のＰＭＯＳデバイスの数も用いることができる。図７の
配置は、リングまたはストリップ９０、９１、９２が、
デバイスのしきい値電圧に対するリミット電圧に短絡さ
れた終端構造を示す。図８は、多結晶シリコンリング８
０、８１、および８２の各がその右にある隣のＰリング
９１、９２、９３に夫々短絡され、Ｐリングの間のパン
チスルー電圧に対する電圧を制限し、ＰＭＯＳデバイス
をオフにバイアスする他の終端構造を示す。図８で、点
線１９５、１９６、１９７により図示された小さなコン
タクトは、Ｐ領域９１、９２、９３を、多結晶シリコン
フィールドリング８０、８１、８２に接続する。上述の
２つの終端構造の組み合わせも用いることができる。用
いられる短絡コンタクトは、リングの周囲に間隔をおい
て配置するのが好ましく、コンタクト位置は、コンタク
ト入口のマスク工程で形成される。このように、小さな
エリアコンタクト９５、９６、９７が、長四角形のチッ
プの角に配置されても良い。上記エリアコンタクト９
５、９６、９７は、金属マスク工程において、ソース金
属から分離される。本発明は、上記特別な実施の形態に
基づいて述べてきたが、多くの他の態様、改良および他
の用途が当業者によって明らかにされるであろう。それ
ゆえに、本発明はここで開示した内容に限定されず、請
求の範囲によってのみ限定されることが好ましい。
【０００９】
【発明の効果】以上の説明で明らかなように、本発明を
用いることにより、少ないマスク工程と２回だけのきわ
どいマスクアライメント工程でＭＯＳゲートデバイスの
作製を行うことができ、製造工程、潜在する欠陥の低減
を通じてＭＯＳゲートデバイスの製造コストの削減が可
能となる。
【図面の簡単な説明】
【図１】 第１のマスク工程および薄い酸化膜および厚
い酸化膜のパターン形成後のウエハの一部の断面図であ
る。
【図２】 第１のマスクとのきわどいアライメントを伴
った、多結晶層をパターニングするために用いられる第
２のマスク工程の後の図１のウエハの一部を示す。
【図３】 露出した厚い酸化膜および薄い酸化膜を通し
てベース領域を注入し、デバイスのベース領域にドライ
ブした後の図２のウエハの一部を示す。
【図４】 露出された薄い酸化膜のみを通してソース領
域の注入を行い、ソース領域を形成し、アニールした後
の、図３のウエハの一部を示す。
【図５】 酸化層間膜を堆積し、多結晶シリコンマスク
にきわどい精度でアライメントされるマスクによりコン
タクト窓の形成を行った後の図４のウエハの一部を示
す。
【図６】 ソース金属を堆積し、きわどくないマスク工
程によりソース金属のパターニングを行った後の図５の
ウエハの一部を示す。
【図７】 上述のデバイスの終端部として直列接続のＰ
ＭＯＳデバイスを用いた場合を示す。
【図８】 上述のデバイスの終端部としての板状領域を
伴ったフローティングフィールドリングを用いた場合を
示す。
【符号の説明】
１１は基板、２３は多結晶シリコン、３４はＰ領域、５
０’はソース金属、７０は多結晶シリコンフィールドプ
レート、７１はゲートバス、８０、８１、８２は多結晶
リング、９０、９１、９２、９３はＰリングまたはスト
リップ、９５、９６、９７はコンタクトを示す。
フロントページの続き (72)発明者 ダニエル・エム・キンザー アメリカ合衆国90245カリフォルニア州エ ル・セグンド、ロミタ・ストリート813番

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 ＭＯＳゲート半導体デバイスの製造方法
    において、かかる製造方法が、 （ａ）シリコンウエハの主表面上に絶縁層を形成する工
    程と、 （ｂ）上記絶縁層を第１のマスク工程でパターニングし
    て第１の区域を形成し、隣接する少なくとも厚くなった
    第２の区域より第１の区域が厚くなる工程と、 （ｃ）上記絶縁層の上に多結晶シリコン層を付着させ、
    該多結晶シリコン層を第２のマスク工程でパターニング
    することにより第３の区域を覆い、マスクするととも
    に、上記第２の区域の第４の区域を露出させる工程と、 （ｄ）上記パターニングされた多結晶シリコンにより露
    出された区域に、上記第１および第２の区域に侵入する
    のに十分なエネルギーで第１の原子種を注入し、該注入
    された第１の原子種を拡散させて上記シリコンウエハに
    少なくとも１つのベース領域を形成する工程と、 （ｅ）上記第２の区域に侵入するのには十分であるが上
    記第１の区域に侵入するのには不十分なエネルギーで第
    ２の原子種を注入し、これにより上記少なくとも１つの
    ベース領域中に少なくとも１つのソース領域を形成する
    工程と、 （ｆ）その後、上記少なくとも１つのソース領域および
    少なくとも１つのベース領域に接続したソースコンタク
    トを形成する工程とを含むことを特徴とするＭＯＳゲー
    トデバイスの製造方法。
  2. 【請求項２】 上記絶縁層が二酸化シリコン（Ｓｉ
    Ｏ2）であることを特徴とする請求項１に記載のＭＯＳ
    ゲートデバイスの製造方法。
  3. 【請求項３】 複数の隣接した第１および第２の区域が
    上記絶縁層に形成され、それにより最終的に複数の隣接
    したベース領域およびソース領域を夫々形成することを
    特徴とする請求項１または２に記載のＭＯＳゲートデバ
    イスの製造方法。
  4. 【請求項４】 上記第１の区域が約２５００Åの厚みを
    有し、上記第２の区域が約１０００Åより薄い厚みを有
    することを特徴とする請求項２または３に記載のＭＯＳ
    ゲートデバイスの製造方法。
  5. 【請求項５】 上記第１の原子種がホウ素であり、上記
    第２の原子種が砒素であることを特徴とする請求項１か
    ら４のいずれか１つに記載のＭＯＳゲートデバイスの製
    造方法。
  6. 【請求項６】 上記ホウ素の注入エネルギーが約８０Ｋ
    ｅＶより大きく、上記砒素の注入エネルギーが８０Ｋｅ
    Ｖより小さいことを特徴とする請求項５に記載のＭＯＳ
    ゲートデバイスの製造方法。
  7. 【請求項７】 上記工程（ｅ）の後に、上記ソースコン
    タクトを形成するより前に、少なくとも上記ベースおよ
    びソース領域の部分を露出させるマスクアライメント工
    程により低温酸化層を付着し、パターニングする工程を
    含むことを特徴とする請求項１から６のいずれか１つに
    記載のＭＯＳゲートデバイスの製造方法。
  8. 【請求項８】 上記パターニングされた多結晶シリコン
    層が上記第１の区域の部分を覆い、上記第１の区域を更
    に露出させ、上記ベース領域の形成中に、上記シリコン
    表面に少なくとも１つのガードリングの拡散を形成する
    ことを特徴とする請求項１から７のいずれか１つに記載
    のＭＯＳゲートデバイスの製造方法。
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