JPS59151467A - 縦型ｍｏｓｆｅｔ - Google Patents
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- JPS59151467A JPS59151467A JP58025337A JP2533783A JPS59151467A JP S59151467 A JPS59151467 A JP S59151467A JP 58025337 A JP58025337 A JP 58025337A JP 2533783 A JP2533783 A JP 2533783A JP S59151467 A JPS59151467 A JP S59151467A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ゲート・ドレイン間の帰遷容量が小さく、
かつ歩留り良く製造が可能な縦型ＭＯ８ＦＥＴに関する
。
かつ歩留り良く製造が可能な縦型ＭＯ８ＦＥＴに関する
。
近年、駆動回路を簡単かつ集積化し、該回路の電源電圧
を低電圧化しようとする要望からパワーＭＯ８ＦＥＴ、
中でもオン抵抗が低くパワースイッチングに適する縦型
ＭＯ８ＦＥ’Ｔをスイッチに応用する動ぎがある。
を低電圧化しようとする要望からパワーＭＯ８ＦＥＴ、
中でもオン抵抗が低くパワースイッチングに適する縦型
ＭＯ８ＦＥ’Ｔをスイッチに応用する動ぎがある。
第１図は、従来の縦型ＭＯ８ＦＥＴの一般的な構造を示
すものそあり、この縦型ＭＯ８ＦＥＴは、従来以下のよ
うな製造工程を経て作られていた。
すものそあり、この縦型ＭＯ８ＦＥＴは、従来以下のよ
うな製造工程を経て作られていた。
（イ）高１１Ｎ型（Ｎ＋）の性質を有するシリコンウェ
ハからなる低抵抗ドレイン基板１上に、低濃度Ｎ型（Ｎ
”）’層をエピタキシャル成長させて高抵抗ドレイン領
域２を形成する。
ハからなる低抵抗ドレイン基板１上に、低濃度Ｎ型（Ｎ
”）’層をエピタキシャル成長させて高抵抗ドレイン領
域２を形成する。
（ロ）この高抵抗ドレイン領域２の表面に熱酸化法によ
りゲート用絶縁被膜３を形成し、更にその上面にグー１
〜電極５を構成するポリシリコン膜を形成する。
りゲート用絶縁被膜３を形成し、更にその上面にグー１
〜電極５を構成するポリシリコン膜を形成する。
（ハ）このポリシリコンを写真蝕刻により選択的に除去
した後、該ポリシリコンをマスクとして、前記開口され
たソース窓に２重拡散法によりチャンネル形成用ウェル
領域６と、このウェル領域６内にその中心から外周へ向
けて同心状に拡散するソース領域７およびウェルコンタ
クト領域８を順次形成する。 ゛ （二′）以上の２重拡散工程を終了した後に、前記ゲー
ト電極５の上面には絶縁膜９を介してソース電極１０を
真空蒸着により形成するとともに、低抵抗ドレイン基板
１の裏面にトレイン電極１１を形成し、同第１図に示す
最終製品を完成する。
した後、該ポリシリコンをマスクとして、前記開口され
たソース窓に２重拡散法によりチャンネル形成用ウェル
領域６と、このウェル領域６内にその中心から外周へ向
けて同心状に拡散するソース領域７およびウェルコンタ
クト領域８を順次形成する。 ゛ （二′）以上の２重拡散工程を終了した後に、前記ゲー
ト電極５の上面には絶縁膜９を介してソース電極１０を
真空蒸着により形成するとともに、低抵抗ドレイン基板
１の裏面にトレイン電極１１を形成し、同第１図に示す
最終製品を完成する。
前記方法を適用した縦型ＭＯ８Ｆ Ｅ Ｔによれば、チ
ャンネル形成領域を構成□す菖ウェル領域６とソース領
域７を２重拡散法により形成するために、多数のトラン
ジスタをシリコンウェハ上に同時多数特効する場合に各
トランジスタの特性を均一化でき、歩留りを著しく良好
なものとし、小型化に最適である。
ャンネル形成領域を構成□す菖ウェル領域６とソース領
域７を２重拡散法により形成するために、多数のトラン
ジスタをシリコンウェハ上に同時多数特効する場合に各
トランジスタの特性を均一化でき、歩留りを著しく良好
なものとし、小型化に最適である。
ところが、その半面前記２重拡散法によれば、ゲート電
極となるポリシリコン膜をマスクとして、ソース窓から
イオ→込みを行゛なった後、２重拡散でウェル領域およ
びソース領域を形成するために、予め隣合うソース窓と
ソース窓との間に挾まれる全領域をポリシリコン膜で覆
っておく必要がある。
極となるポリシリコン膜をマスクとして、ソース窓から
イオ→込みを行゛なった後、２重拡散でウェル領域およ
びソース領域を形成するために、予め隣合うソース窓と
ソース窓との間に挾まれる全領域をポリシリコン膜で覆
っておく必要がある。
このために、最終製品の幾何学的形状は、本来ゲート電
極として必要なチャンネル領域上面以外に、ドレイン領
域上面までポリシリコン膜が残ってしまい、その構造上
ゲート電極とトレイン電極は薄いゲート絶縁膜を挾んで
隔てられているにすぎず、この結果ドレイン・ゲート容
量が大きくなり、またこの容量は出力から入力への帰還
回路として働くため、スイッチング速麿の高速化への妨
げとなるという問題があった。
極として必要なチャンネル領域上面以外に、ドレイン領
域上面までポリシリコン膜が残ってしまい、その構造上
ゲート電極とトレイン電極は薄いゲート絶縁膜を挾んで
隔てられているにすぎず、この結果ドレイン・ゲート容
量が大きくなり、またこの容量は出力から入力への帰還
回路として働くため、スイッチング速麿の高速化への妨
げとなるという問題があった。
この発明は、このような従来の問題点に着目してなされ
たもので、その目的とするところは、ゲー］・・ドレイ
ン間の帰還容量が小さく、かつ歩留り良く製造が可能な
縦型ＭＯ８Ｆ Ｅ Ｔを提供することにある。
たもので、その目的とするところは、ゲー］・・ドレイ
ン間の帰還容量が小さく、かつ歩留り良く製造が可能な
縦型ＭＯ８Ｆ Ｅ Ｔを提供することにある。
この発明は上記の目的を達成するために、１相隣接する
チトンネル形成用ウェル領域間に位置するゲート電極膜
の（！ぼ中央部に、ゲート電極膜を局部的に酸化してな
る絶縁部を設けたことを特徴とするものである。
チトンネル形成用ウェル領域間に位置するゲート電極膜
の（！ぼ中央部に、ゲート電極膜を局部的に酸化してな
る絶縁部を設けたことを特徴とするものである。
以下に、本発明の好適な実施例を第２図以下の図面を参
照して詳細に説明する。
照して詳細に説明する。
第２図はこの発明に係わる縦型ＭＯ８ＦＥＴの一実施例
の構造を示す素子断面図である。
の構造を示す素子断面図である。
同図において、ａは基板を構成するＮ十型シリコンウェ
ハ、ｂは基板ａの裏面側に被覆形成されたドレイン電極
として機能するアルミ蒸着層、０は基板ａ上にエピタキ
シャル成長で形成され、かつドレインとして機能するＮ
一層、ｄはチャンネル形成領域として機能するＰ型ウェ
ル領域、ｅはソース領域として機能するＮ÷型ウェル領
域、ｆはＰウェルｄを外部へ導出するためのコンタクト
領域として機能するＰ十型小ウェル領域１ｇは相隣接す
るチャンネル形成用のＰウェル領域ｄ、ｄ間に被覆形成
されたゲート酸化膜、ｈはグー１酸化化躾ｇの上面を覆
うポリシリコンよりむるゲート電極膜、ｉはゲート電極
膜の中央部を酸化してなる絶縁部、ｊはゲート電極膜；
の上面を覆う絶縁膜、には前記ソース領域となるＮ＋ウ
ェル領域ｅとＰ十型小つェル領域ｆとに導通するアルミ
電極層である。
ハ、ｂは基板ａの裏面側に被覆形成されたドレイン電極
として機能するアルミ蒸着層、０は基板ａ上にエピタキ
シャル成長で形成され、かつドレインとして機能するＮ
一層、ｄはチャンネル形成領域として機能するＰ型ウェ
ル領域、ｅはソース領域として機能するＮ÷型ウェル領
域、ｆはＰウェルｄを外部へ導出するためのコンタクト
領域として機能するＰ十型小ウェル領域１ｇは相隣接す
るチャンネル形成用のＰウェル領域ｄ、ｄ間に被覆形成
されたゲート酸化膜、ｈはグー１酸化化躾ｇの上面を覆
うポリシリコンよりむるゲート電極膜、ｉはゲート電極
膜の中央部を酸化してなる絶縁部、ｊはゲート電極膜；
の上面を覆う絶縁膜、には前記ソース領域となるＮ＋ウ
ェル領域ｅとＰ十型小つェル領域ｆとに導通するアルミ
電極層である。
このように、本発明に係わる縦型ＭＯ８ＦＥＴにあって
は、半導体基体ｅの表面における隣合う５− チャンネル形成用のウェル領域ｄ、ｄ間にゲート酸化膜
ｇを介して被覆形成されるグー１〜電極膜１１のほぼ中
心部所定領域には絶縁部ｊが形成されており、このため
、ゲート・ドレイン間における帰還容量は減少し、スイ
ッチングの高速化を図ることができる。
は、半導体基体ｅの表面における隣合う５− チャンネル形成用のウェル領域ｄ、ｄ間にゲート酸化膜
ｇを介して被覆形成されるグー１〜電極膜１１のほぼ中
心部所定領域には絶縁部ｊが形成されており、このため
、ゲート・ドレイン間における帰還容量は減少し、スイ
ッチングの高速化を図ることができる。
次に、第３図はこの発明に係わるＮチャンネル縦型ＭＯ
８ＦＥＴの製造工程の一実施例を示している。
８ＦＥＴの製造工程の一実施例を示している。
以下、この製造方法について、各工程（Ａ）〜（Ｈ）に
従って説明する。
従って説明する。
（Ａ）ドナー不純物濃度Ｎｏが約１×１０１８ａ「３の
高濃度Ｎ型（Ｎ＋）シリコン単結晶板からなる低抵抗ド
レイン基板２０上に、Ｎｏが２×１Ｑ ＋ Ｓ Ｃ「２
程度で、厚さ約１５μｍの低濃度Ｎ型（Ｎ−）シリコン
単結晶をエピタキシャル成長させて高抵抗ドレイン領域
２１を形成した半導体基板上の、前記高抵抗ドレイン領
域２１の表面に熱酸化法によりゲート用シリコン酸化絶
縁膜２２を約１０００人の厚みに形成し、次いでＣＤＶ
法に−〇− より４０００人の厚みのポリシリコン膜（多結晶シリコ
ン膜）２３′を形成し、次いでその上面にＣＶＤ法によ
り約１０００人の窒化シリコン膜（Ｓｉ ３Ｎ４ ）２
４を形成する。
高濃度Ｎ型（Ｎ＋）シリコン単結晶板からなる低抵抗ド
レイン基板２０上に、Ｎｏが２×１Ｑ ＋ Ｓ Ｃ「２
程度で、厚さ約１５μｍの低濃度Ｎ型（Ｎ−）シリコン
単結晶をエピタキシャル成長させて高抵抗ドレイン領域
２１を形成した半導体基板上の、前記高抵抗ドレイン領
域２１の表面に熱酸化法によりゲート用シリコン酸化絶
縁膜２２を約１０００人の厚みに形成し、次いでＣＤＶ
法に−〇− より４０００人の厚みのポリシリコン膜（多結晶シリコ
ン膜）２３′を形成し、次いでその上面にＣＶＤ法によ
り約１０００人の窒化シリコン膜（Ｓｉ ３Ｎ４ ）２
４を形成する。
（Ｂ）次に、窒化シリコン膜２４をレジス１−２５をマ
スクとして選択的に除去する。この除去位置は、前記ポ
リシリコン膜２３−の電極形成部分における中央位置お
よび後述のウェル領域予定位置である。
スクとして選択的に除去する。この除去位置は、前記ポ
リシリコン膜２３−の電極形成部分における中央位置お
よび後述のウェル領域予定位置である。
（Ｃ）次に、熱酸化によりゲート電極部２３以外のポリ
シリコン膜２３′を酸化させて、ポリシリコン酸化ＦＩ
Ａ２６に変化させる。
シリコン膜２３′を酸化させて、ポリシリコン酸化ＦＩ
Ａ２６に変化させる。
この酸化工程では、前記シリコン酸化絶縁膜２６は窒化
シリコン膜２４の窓部開口内周縁を押し上げる形で成長
し、従って前記絶縁膜２６は断面はぼ台形状となって表
面に盛り上がる。
シリコン膜２４の窓部開口内周縁を押し上げる形で成長
し、従って前記絶縁膜２６は断面はぼ台形状となって表
面に盛り上がる。
（Ｄ）以上の選択酸化工程を終えた後、前記窒化シリコ
ン膜２４を除去し、写真蝕刻により、ウェル領域形成予
定位置上を被覆するポリシリコン酸化絶縁ＩＩＩ ２６
を選択的に除去し、次いでゲート電極２４の上面をレジ
スト２７で覆った後、このゲート電極２４およびレジス
ト２７をマスクとしてイオン注入法によりボロンイオン
（Ｂ＋）を前記高抵抗ドレイン領域２１の表面に注入す
る。このイオン打込みエネルギーは約６０ ｋｅｙ 、
打込み量は約４×１０１３ＣＩｌｌ−２である。
ン膜２４を除去し、写真蝕刻により、ウェル領域形成予
定位置上を被覆するポリシリコン酸化絶縁ＩＩＩ ２６
を選択的に除去し、次いでゲート電極２４の上面をレジ
スト２７で覆った後、このゲート電極２４およびレジス
ト２７をマスクとしてイオン注入法によりボロンイオン
（Ｂ＋）を前記高抵抗ドレイン領域２１の表面に注入す
る。このイオン打込みエネルギーは約６０ ｋｅｙ 、
打込み量は約４×１０１３ＣＩｌｌ−２である。
（Ｅ）次に、１１００°Ｃで２４時間程度熱処理すれば
、熱拡散によりＰチャンネルウェル領域２８が形成され
る。次いで、レジスト２９をマスクとして、前記つ１ル
領域２８の中心に開口された窓部よりウェル領域２８の
表面にボロンイオン（Ｂ＋）を注入する。このイオンの
打込みエネルギーは約５０ ｋｅＶ 、打込み量は約５
×１０１５０ＩＩｌ−２である。
、熱拡散によりＰチャンネルウェル領域２８が形成され
る。次いで、レジスト２９をマスクとして、前記つ１ル
領域２８の中心に開口された窓部よりウェル領域２８の
表面にボロンイオン（Ｂ＋）を注入する。このイオンの
打込みエネルギーは約５０ ｋｅＶ 、打込み量は約５
×１０１５０ＩＩｌ−２である。
（Ｆ）次に、前記工程で注入された領域をレジスト３０
で覆い、これをマスクとしてリンイオン（Ｐ＋）をウェ
ル領域２８内にイオン注入する。
で覆い、これをマスクとしてリンイオン（Ｐ＋）をウェ
ル領域２８内にイオン注入する。
このとき、リンイオンはゲート電極２３中にも５串に入
る。また、この打込みエネルギーは約１゜０ｋｅＶで、
打込み量は約５×１０１５０「２である。
る。また、この打込みエネルギーは約１゜０ｋｅＶで、
打込み量は約５×１０１５０「２である。
（Ｇ ）次に、ＣＶＤ法によりリンのモル温度比が約３
％のリンガラスからなる絶縁膜３１を約７０００人形成
し、更に約１０５０°Ｃの窒素中で熱処理すれば、ソー
ス領域３２およびウェルコンタクト領域３３が熱拡散に
よりウェル領域２８内に形成される。
％のリンガラスからなる絶縁膜３１を約７０００人形成
し、更に約１０５０°Ｃの窒素中で熱処理すれば、ソー
ス領域３２およびウェルコンタクト領域３３が熱拡散に
よりウェル領域２８内に形成される。
（１−１＞以上の熱拡散工程終了後、ソース領域３２お
よびウェルコンタクト領域３３に股がる孔を絶縁膜２２
に開け、またゲート電極２３に達する電極コンタクト用
孔（図示せず）を絶縁膜２２に開け、全表面にアルミニ
ウムを真空蒸着により約１．５μｍの厚さに被着後、エ
ツチングによりソース電極３４および図示しないゲート
取出し電極を形成し、しかるのち基板２０の裏面全面に
約１μｍの厚みのアルミニウムを真空蒸着により被着し
、約４５０°Ｃの雰囲気でアロイし、ドレイン電極３５
を形成すれば、同図（Ｈ）の如くＮチャンネル縦型ＭＯ
８ＦＥＴを完成する。
よびウェルコンタクト領域３３に股がる孔を絶縁膜２２
に開け、またゲート電極２３に達する電極コンタクト用
孔（図示せず）を絶縁膜２２に開け、全表面にアルミニ
ウムを真空蒸着により約１．５μｍの厚さに被着後、エ
ツチングによりソース電極３４および図示しないゲート
取出し電極を形成し、しかるのち基板２０の裏面全面に
約１μｍの厚みのアルミニウムを真空蒸着により被着し
、約４５０°Ｃの雰囲気でアロイし、ドレイン電極３５
を形成すれば、同図（Ｈ）の如くＮチャンネル縦型ＭＯ
８ＦＥＴを完成する。
以上の各工程を経て製造された縦型ＭＯ８Ｆ ＥＴにあ
っては、同図に示す構造からも明らかなよ９− うに、高抵抗ドレイン領域２１上面の大部分において、
ゲート電極２３が取除かれた構造となっているために、
トレイン・ゲート間容量が大幅に減少し、スイッチング
速度が高速化するとともに、その製造工程としては従来
の２重拡散法をそのまま適用できるために、その利点で
ある高密度で素子を集積化した場合の歩留り低下もなく
、宥価に製作できる利点を共有できる。
っては、同図に示す構造からも明らかなよ９− うに、高抵抗ドレイン領域２１上面の大部分において、
ゲート電極２３が取除かれた構造となっているために、
トレイン・ゲート間容量が大幅に減少し、スイッチング
速度が高速化するとともに、その製造工程としては従来
の２重拡散法をそのまま適用できるために、その利点で
ある高密度で素子を集積化した場合の歩留り低下もなく
、宥価に製作できる利点を共有できる。
また、前記実施例における（Ｃ）の選択酸化工程におい
て、前記酸化絶縁膜２６はなだらかな斜面どなって盛り
上がるようになっているため、その接絶縁膜３１．ソー
ス電極３４を次々に積層した場合に、段差による各相間
の亀裂がなく、またそれぞれの相の厚みも均一なものと
することができる。
て、前記酸化絶縁膜２６はなだらかな斜面どなって盛り
上がるようになっているため、その接絶縁膜３１．ソー
ス電極３４を次々に積層した場合に、段差による各相間
の亀裂がなく、またそれぞれの相の厚みも均一なものと
することができる。
次に、第４図に示すものは、この発明に係わる縦型ＭＯ
８ＦＥＴの他の実施例を示す。
８ＦＥＴの他の実施例を示す。
、：（７）ＭＯＳＦＥＴは前記実施例における選択酸化
工程（Ａ）、（Ｂ）において、レジスト２５をマスクと
してポリシリコン膜２３′中にイオン注 １０− 入法によりリンイオン（Ｐ＋）等のＮ型不純物を注入し
１次いで（Ｃ）の工程で酸化せしめ、前記ポリシリコン
膜２３′をリンガラスに変化せしめ、（Ｄ）の工程を経
、（Ｅ）の熱拡散工程で、前記リンガラスからゲート酸
化膜２２を通してリンを拡散させ、（Ｆ）〜（ｉｔ ）
の工程と同じ工程順に製造を行なったものである。
工程（Ａ）、（Ｂ）において、レジスト２５をマスクと
してポリシリコン膜２３′中にイオン注 １０− 入法によりリンイオン（Ｐ＋）等のＮ型不純物を注入し
１次いで（Ｃ）の工程で酸化せしめ、前記ポリシリコン
膜２３′をリンガラスに変化せしめ、（Ｄ）の工程を経
、（Ｅ）の熱拡散工程で、前記リンガラスからゲート酸
化膜２２を通してリンを拡散させ、（Ｆ）〜（ｉｔ ）
の工程と同じ工程順に製造を行なったものである。
従って、この実施例にあってはポリシリコン酸化絶縁膜
２６と高抵抗ドレイン領域２１との界面部分に＾濃度Ｎ
型（Ｎ＋）領域３６が形成され、電流がこのＮ型（Ｎ＋
）領域３６を流れ、高抵抗ドレイン領域に起因する比
抵抗を減少でき、電流通路のオン抵抗の減少を図ること
ができる。
２６と高抵抗ドレイン領域２１との界面部分に＾濃度Ｎ
型（Ｎ＋）領域３６が形成され、電流がこのＮ型（Ｎ＋
）領域３６を流れ、高抵抗ドレイン領域に起因する比
抵抗を減少でき、電流通路のオン抵抗の減少を図ること
ができる。
なお、前記各実施例ではＮ型基板上にＰ型のウェル領域
を形成してなるものであるが、前記とは逆にＰ型基板上
にＮ型のウェル領域を形成するようにしたＰチャンネル
縦型ＭＯ８ＦＦＴにも適用できることは勿論である。
を形成してなるものであるが、前記とは逆にＰ型基板上
にＮ型のウェル領域を形成するようにしたＰチャンネル
縦型ＭＯ８ＦＦＴにも適用できることは勿論である。
以上、実施例により詳細に説明したように、本発明に係
わる縦型ＭＯ８ＦＥＴは、相隣接するチャンネル形成用
ウェル領域間に位置するゲート電極膜のほぼ中央部に、
ゲート電極膜を局部的に酸化してなる絶縁部を設け、こ
れによりドレイン領域と対向する電極膜の面積を減少せ
しめたものであるから、グー１〜・ドレイン間の帰還容
量を著しく減少させスイッチングの高速化を図ることが
可能となるとともに、実施例の如〈従来の２重拡散によ
る製造に酸化工程を加えるだけで全く同様に製造するこ
とができる等の優れた特徴を有するものである。
わる縦型ＭＯ８ＦＥＴは、相隣接するチャンネル形成用
ウェル領域間に位置するゲート電極膜のほぼ中央部に、
ゲート電極膜を局部的に酸化してなる絶縁部を設け、こ
れによりドレイン領域と対向する電極膜の面積を減少せ
しめたものであるから、グー１〜・ドレイン間の帰還容
量を著しく減少させスイッチングの高速化を図ることが
可能となるとともに、実施例の如〈従来の２重拡散によ
る製造に酸化工程を加えるだけで全く同様に製造するこ
とができる等の優れた特徴を有するものである。
第１図は従来の縦型ＭＯ３ＦＥＴの一般的な構造を示す
断面図、第２図は本発明に係わる縦型ＭＯ８ＦＥＴの素
子断面図、第３図（Ａ）〜（Ｇ）はこの発明に係わる縦
型ＭＯ８ＦＥＴの製造工程を示す素子断面図、第４図は
この発明に係わる縦型ＭＯ８Ｆ Ｅ Ｔの他の実施例を
示す素子断面図である。 ２０．２１・・・半導体基板 ２２・・・・・・・・・・・・酸化絶縁膜２３′・・・
・・・・・・薄膜 ２３・・・・・・・・・・・・ゲート電極２６・・・・
・・・・・・・・酸化絶縁膜領域２８・・・・・・・・
・・・・ウェル領域３２・・・・・・・・・・・・ソー
ス領域特許出願人 日産自動車株式会社 −°１３− ＜Ｄ 〜 θ 〜 〜 〜 ０ （。 ミ ・−艶 ｔｓ ｅｌ 手続補正層（方式） １．事件の表示 特願昭５８−２５３３７号 ２、発明の名称 縦型ＭＯ８ＦＥＴ ３、補正をする者 事件との関係 特許出願人 住 所 神奈川県横浜市神奈用区宝町２番地名 称
（３９９）日産自動車株式会社代表者 石 原 俊 ４、代理人〒１０１ 住 所 東京都千代田区内神田１丁目１５番１６号６
、補正の対象 （１）明ｖＡ四の図面の簡単な説明の欄（２）図面 １− ７、補正の内容 （１）明細書第１２頁第１４行目に「（Ａ）〜（Ｇ）」
とあるのを、「（Ａ）〜（Ｈ）」と訂正する。 （２）添付図面に未配するように図番「第３図」を加筆
下さるよ１ うに願います。 ２− 寸 ψ〜 へ θ 町 〜〜 〜 〜
断面図、第２図は本発明に係わる縦型ＭＯ８ＦＥＴの素
子断面図、第３図（Ａ）〜（Ｇ）はこの発明に係わる縦
型ＭＯ８ＦＥＴの製造工程を示す素子断面図、第４図は
この発明に係わる縦型ＭＯ８Ｆ Ｅ Ｔの他の実施例を
示す素子断面図である。 ２０．２１・・・半導体基板 ２２・・・・・・・・・・・・酸化絶縁膜２３′・・・
・・・・・・薄膜 ２３・・・・・・・・・・・・ゲート電極２６・・・・
・・・・・・・・酸化絶縁膜領域２８・・・・・・・・
・・・・ウェル領域３２・・・・・・・・・・・・ソー
ス領域特許出願人 日産自動車株式会社 −°１３− ＜Ｄ 〜 θ 〜 〜 〜 ０ （。 ミ ・−艶 ｔｓ ｅｌ 手続補正層（方式） １．事件の表示 特願昭５８−２５３３７号 ２、発明の名称 縦型ＭＯ８ＦＥＴ ３、補正をする者 事件との関係 特許出願人 住 所 神奈川県横浜市神奈用区宝町２番地名 称
（３９９）日産自動車株式会社代表者 石 原 俊 ４、代理人〒１０１ 住 所 東京都千代田区内神田１丁目１５番１６号６
、補正の対象 （１）明ｖＡ四の図面の簡単な説明の欄（２）図面 １− ７、補正の内容 （１）明細書第１２頁第１４行目に「（Ａ）〜（Ｇ）」
とあるのを、「（Ａ）〜（Ｈ）」と訂正する。 （２）添付図面に未配するように図番「第３図」を加筆
下さるよ１ うに願います。 ２− 寸 ψ〜 へ θ 町 〜〜 〜 〜
Claims (1)
- （１）ゲート電極膜をマスクとして２重拡散法によりチ
ャンネル形成用のウェル領域を形成するとともに、該ウ
ェル領域内にソース領域を形成してなる縦型ＭＯ８ＦＥ
Ｔにおいて； 前記相隣接するチャンネル形成用ウェル領域間に位置す
るゲート電極膜のほぼ中央部に、ゲート電極膜を局部的
に酸化してなる絶縁部を設けたことを特徴とする縦型Ｍ
Ｏ８ＦＥＴ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58025337A JPS59151467A (ja) | 1983-02-17 | 1983-02-17 | 縦型ｍｏｓｆｅｔ |
| EP84100612A EP0119400B1 (en) | 1983-02-17 | 1984-01-20 | A vertical-type mosfet and method of fabricating the same |
| DE8484100612T DE3465225D1 (en) | 1983-02-17 | 1984-01-20 | A vertical-type mosfet and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58025337A JPS59151467A (ja) | 1983-02-17 | 1983-02-17 | 縦型ｍｏｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59151467A true JPS59151467A (ja) | 1984-08-29 |
Family
ID=12163096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58025337A Pending JPS59151467A (ja) | 1983-02-17 | 1983-02-17 | 縦型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59151467A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5231449A (en) * | 1988-06-03 | 1993-07-27 | Asahi Kogaku Kogyo Kabushiki Kaisha | Zoom lens barrel and camera incorporating such barrel |
| US5262898A (en) * | 1988-06-03 | 1993-11-16 | Asahi Kogaku Kogyo Kabushiki Kaisha | Zoom lens barrel and camera incorporating such barrel |
| US5270868A (en) * | 1988-06-03 | 1993-12-14 | Asahi Kogaku Kogyo Kabushiki Kaisha | Zoom lens barrel and camera incorporating such barrel |
-
1983
- 1983-02-17 JP JP58025337A patent/JPS59151467A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5231449A (en) * | 1988-06-03 | 1993-07-27 | Asahi Kogaku Kogyo Kabushiki Kaisha | Zoom lens barrel and camera incorporating such barrel |
| US5262898A (en) * | 1988-06-03 | 1993-11-16 | Asahi Kogaku Kogyo Kabushiki Kaisha | Zoom lens barrel and camera incorporating such barrel |
| US5270868A (en) * | 1988-06-03 | 1993-12-14 | Asahi Kogaku Kogyo Kabushiki Kaisha | Zoom lens barrel and camera incorporating such barrel |
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