JPS6159672B2 - - Google Patents
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- JPS6159672B2 JPS6159672B2 JP16102979A JP16102979A JPS6159672B2 JP S6159672 B2 JPS6159672 B2 JP S6159672B2 JP 16102979 A JP16102979 A JP 16102979A JP 16102979 A JP16102979 A JP 16102979A JP S6159672 B2 JPS6159672 B2 JP S6159672B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
この発明はMOS型トランジスタの製造方法、
特に短チヤネル効果を防ぐ構造のMOS型トラン
ジスタの製造方法に関する。
特に短チヤネル効果を防ぐ構造のMOS型トラン
ジスタの製造方法に関する。
記憶装置などの大規模集積回路にはチヤネル長
がせいぜい１μｍ程度のMOS型トランジスタが
使用されるが、これが従来の長いチヤネルの
MOS型トランジスタと同じ構造で、全体として
ただ寸法が縮少されたのみであれば、種々の不都
合な問題が生ずる。
がせいぜい１μｍ程度のMOS型トランジスタが
使用されるが、これが従来の長いチヤネルの
MOS型トランジスタと同じ構造で、全体として
ただ寸法が縮少されたのみであれば、種々の不都
合な問題が生ずる。
その主たるものは、短チヤネルとなればソー
ス，ドレインからの空乏層の拡がりのためしきい
値電圧が低下して電流が流れ易くなつたり、又ド
レイン電圧によつて拡がる空乏層がソースの空乏
層と接してパンチスルー現象をおこしたりするこ
とで、従つてこれを防止するために第１図に示す
構造のMOS型トランジスタが考案された。
ス，ドレインからの空乏層の拡がりのためしきい
値電圧が低下して電流が流れ易くなつたり、又ド
レイン電圧によつて拡がる空乏層がソースの空乏
層と接してパンチスルー現象をおこしたりするこ
とで、従つてこれを防止するために第１図に示す
構造のMOS型トランジスタが考案された。
第１図はＮチヤネル形の例で、Ｐ型シリコン基
板１上のゲート酸化膜２の下のチヤネル部にＰ+
型高濃度ドーズ領域３を設けて、ソース領域４及
びドレイン領域５からの空乏層の拡がりを該領域
３で阻止すると共にパンチスルー現象が容易に起
こらない様な構造としている。又、この様な高濃
度ドーズ領域のみを設けることは、閾値電圧とパ
ンチスルー耐圧の調整に制限が生じて不利であ
り、しかもバツクゲート効果が大きくなる欠点が
あるので、発明者はこれを改善した構造の第２図
に示すMOS型トランジスタを提案している。そ
れはチヤネル部のドーズ領域を二重層とし、デプ
レツシヨン型であればゲート酸化膜２側はしきい
値を制御するＮ型ドーズ領域３′を設け、基板内
部側にはパンチスルーを防止するＰ+型高濃度ド
ーズ領域３″を設ける。更にゲート酸化膜２はソ
ース，ドレイン両側端で厚くして、その下にｎ-
型ドリフト層６を形成してホツトエレクトロン効
果を抑え、gmを大きくして閾値電圧の変動を防
ぐようにはかつてある。
板１上のゲート酸化膜２の下のチヤネル部にＰ+
型高濃度ドーズ領域３を設けて、ソース領域４及
びドレイン領域５からの空乏層の拡がりを該領域
３で阻止すると共にパンチスルー現象が容易に起
こらない様な構造としている。又、この様な高濃
度ドーズ領域のみを設けることは、閾値電圧とパ
ンチスルー耐圧の調整に制限が生じて不利であ
り、しかもバツクゲート効果が大きくなる欠点が
あるので、発明者はこれを改善した構造の第２図
に示すMOS型トランジスタを提案している。そ
れはチヤネル部のドーズ領域を二重層とし、デプ
レツシヨン型であればゲート酸化膜２側はしきい
値を制御するＮ型ドーズ領域３′を設け、基板内
部側にはパンチスルーを防止するＰ+型高濃度ド
ーズ領域３″を設ける。更にゲート酸化膜２はソ
ース，ドレイン両側端で厚くして、その下にｎ-
型ドリフト層６を形成してホツトエレクトロン効
果を抑え、gmを大きくして閾値電圧の変動を防
ぐようにはかつてある。
以上、述べたこれらの構造のMOS型トランジ
スタは、何れもチヤネル部にドーズ領域を設け
て、短チヤネルの欠点を補つているのが、その特
色とするところであるが、該ドーズ領域を形成す
るために、フオトプロセスより高温熱処理にいた
る一連のドーズ領域形成工程の増加は避けられな
い。
スタは、何れもチヤネル部にドーズ領域を設け
て、短チヤネルの欠点を補つているのが、その特
色とするところであるが、該ドーズ領域を形成す
るために、フオトプロセスより高温熱処理にいた
る一連のドーズ領域形成工程の増加は避けられな
い。
しかし、この様に製造工程が増加することは、
それだけ歩留の低下を来たし、又形成されたトラ
ンジスタの信頼性をも悪くするもので、出来るだ
け製造工程は短縮することが望ましい。
それだけ歩留の低下を来たし、又形成されたトラ
ンジスタの信頼性をも悪くするもので、出来るだ
け製造工程は短縮することが望ましい。
本発明はかような問題に着目して、製造工程を
簡素化してセルフアラインで形成することを提案
するもので、その特徴は、フイールド酸化膜を形
成した後、ドープド多結晶シリコン層を被着し、
レジスト膜をマスクとして該ドープド多結晶シリ
コン層をサイドエツチングする工程、次いで同じ
くレジスト膜をマスクとして露出したチヤネル部
にイオン注入する工程、次いでレジスト膜を除去
し、低温酸化して全面に酸化膜を生成し、更にチ
ヤネル部のみ酸化膜を除去する工程、次いで高温
酸化してゲート酸化膜を生成すると共にソース領
域及びドレイン領域を形成せしめる工程とを含む
ことにある。
簡素化してセルフアラインで形成することを提案
するもので、その特徴は、フイールド酸化膜を形
成した後、ドープド多結晶シリコン層を被着し、
レジスト膜をマスクとして該ドープド多結晶シリ
コン層をサイドエツチングする工程、次いで同じ
くレジスト膜をマスクとして露出したチヤネル部
にイオン注入する工程、次いでレジスト膜を除去
し、低温酸化して全面に酸化膜を生成し、更にチ
ヤネル部のみ酸化膜を除去する工程、次いで高温
酸化してゲート酸化膜を生成すると共にソース領
域及びドレイン領域を形成せしめる工程とを含む
ことにある。
以下、本発明を従来の製造方法と比較して詳細
に説明する。
に説明する。
判り易いために第１図に示している構造のＮチ
ヤネル形MOS型トランジスタを例とすると、第
３図には従来の製造方法の概略を示しており、先
づ第３図ａに示す様にＰ型シリコン基板１にフイ
ールド酸化膜７を形成し、かつ基板表面には酸化
膜８を形成する。
ヤネル形MOS型トランジスタを例とすると、第
３図には従来の製造方法の概略を示しており、先
づ第３図ａに示す様にＰ型シリコン基板１にフイ
ールド酸化膜７を形成し、かつ基板表面には酸化
膜８を形成する。
次いで第３図ｂに示す様にフオトプロセスを用
いて酸化膜８の中央に窓をあけ、フオト・レジス
ト層（図示せず）をマスクとして硼素をイオン注
入して、Ｐ+型高濃度ドーズ領域３を形成する。
いて酸化膜８の中央に窓をあけ、フオト・レジス
ト層（図示せず）をマスクとして硼素をイオン注
入して、Ｐ+型高濃度ドーズ領域３を形成する。
次いで第３図ｃに示す様に酸化膜８を除去した
後、高温酸化してゲート酸化膜２を形成し、その
上面に多結晶シリコン層９を被着する。そして再
度フオトプロセスを用いてソース及びドレインの
窓をあけ、燐を高濃度に拡散して、多結晶シリコ
ン層９に導電性を与えると共に、ソース領域４及
びドレイン領域５を形成する。
後、高温酸化してゲート酸化膜２を形成し、その
上面に多結晶シリコン層９を被着する。そして再
度フオトプロセスを用いてソース及びドレインの
窓をあけ、燐を高濃度に拡散して、多結晶シリコ
ン層９に導電性を与えると共に、ソース領域４及
びドレイン領域５を形成する。
この様にＰ+型高濃度ドーズ領域を有するMOS
型トランジスタを形成するには、フオトプロセス
を２回に亘つて使用することになり、上記の歩留
や信頼性を悪くする問題に加えて、レジスト膜マ
スクのパターンニング誤差を考慮して余裕寸法を
とりMOS型トランジスタをそれだけ大きくしな
ければならないために、該トランジスタの目的と
する高密度高集積化に反することにもなる。
型トランジスタを形成するには、フオトプロセス
を２回に亘つて使用することになり、上記の歩留
や信頼性を悪くする問題に加えて、レジスト膜マ
スクのパターンニング誤差を考慮して余裕寸法を
とりMOS型トランジスタをそれだけ大きくしな
ければならないために、該トランジスタの目的と
する高密度高集積化に反することにもなる。
次に本発明のセルフアライン方式による製造方
法を述べると、第４図にその工程順断面図を示し
ている。
法を述べると、第４図にその工程順断面図を示し
ている。
第４図ａに示す様にＰ型シリコン基板１に公知
の技法によつてフイールド酸化膜７を形成した後
に、化学蒸着（CVD）法によつて燐をドープし
た多結晶シリコン層１０を１μｍ程度の厚さに被
着させる。
の技法によつてフイールド酸化膜７を形成した後
に、化学蒸着（CVD）法によつて燐をドープし
た多結晶シリコン層１０を１μｍ程度の厚さに被
着させる。
次いで第４図ｂに示す様にフオトプロセスを用
いてレジスト膜１１をパターンニングし、該レジ
スト膜１１をマスクとして、露出した多結晶シリ
コン層１０を弗酸系溶液によりエツチング除去す
る。この場合にレジスト膜１１の周縁部にサイド
エツチングが生ずる様に充分にエツチングする。
いてレジスト膜１１をパターンニングし、該レジ
スト膜１１をマスクとして、露出した多結晶シリ
コン層１０を弗酸系溶液によりエツチング除去す
る。この場合にレジスト膜１１の周縁部にサイド
エツチングが生ずる様に充分にエツチングする。
次いで第４図ｃに示す様に該レジスト膜１１を
残存せしめたまま、上面より硼素をイオン注入し
て、Ｐ+型高濃度ドーズ領域１２を形成する。
残存せしめたまま、上面より硼素をイオン注入し
て、Ｐ+型高濃度ドーズ領域１２を形成する。
次いで第４図ｄに示す様にレジスト膜１１を溶
剤で溶解除去した後、850℃の低温湿潤雰囲気中
で酸化して酸化膜１３を生成する。この酸化膜１
３は多結晶シリコン層１０上には4000Å程度の膜
厚になり、シリコン基板１上には約600Åの膜厚
に生成されるが、これは多結晶シリコン層１０に
は不純物濃度５×1020〔個／cm3〕程度以上の高濃
度に燐が含まれており、生成条件を低温度高湿と
すればこの様な膜厚差が形成されるのである。更
に、この膜厚差を利用して、弗酸溶液によりコン
トロール・エツチングして、シリコン基板上から
のみ酸化膜を除去せしめる。
剤で溶解除去した後、850℃の低温湿潤雰囲気中
で酸化して酸化膜１３を生成する。この酸化膜１
３は多結晶シリコン層１０上には4000Å程度の膜
厚になり、シリコン基板１上には約600Åの膜厚
に生成されるが、これは多結晶シリコン層１０に
は不純物濃度５×1020〔個／cm3〕程度以上の高濃
度に燐が含まれており、生成条件を低温度高湿と
すればこの様な膜厚差が形成されるのである。更
に、この膜厚差を利用して、弗酸溶液によりコン
トロール・エツチングして、シリコン基板上から
のみ酸化膜を除去せしめる。
次いで第４図ｅに示す様に1100℃の高温度で熱
処理して、ゲート酸化膜１４を形成すると同時
に、多結晶シリコン層１０から燐を拡散してソー
ス領域１５及びドレイン領域１６を形成する。
処理して、ゲート酸化膜１４を形成すると同時
に、多結晶シリコン層１０から燐を拡散してソー
ス領域１５及びドレイン領域１６を形成する。
そして上記の多結晶シリコン層１０はソース及
びドレインの電極として利用し、ゲート電極には
第４図ｆに示す様に再度ドープド多結晶シリコン
層１７を被着し、フオトプロセスを用いてパター
ンニングする。
びドレインの電極として利用し、ゲート電極には
第４図ｆに示す様に再度ドープド多結晶シリコン
層１７を被着し、フオトプロセスを用いてパター
ンニングする。
しかし、このゲート電極のパターンニングはト
ランジスタ素子構造には関係なく、むしろ配線電
極形成工程に属するものであるために、素子寸法
としてそのパターンニング誤差を考慮する必要は
なくて高集積化を害するものではない。又、従来
の製造方法ではソース及びドレインの電極形成を
必要としたが、本発明ではソース及びドレインの
電極は上記の工程で既に形成されており、改めて
その電極形成の必要がなく、本発明のゲート電極
の形成はこれに代る工程であり、歩留や信頼性へ
の影響は殆んどないと云える。
ランジスタ素子構造には関係なく、むしろ配線電
極形成工程に属するものであるために、素子寸法
としてそのパターンニング誤差を考慮する必要は
なくて高集積化を害するものではない。又、従来
の製造方法ではソース及びドレインの電極形成を
必要としたが、本発明ではソース及びドレインの
電極は上記の工程で既に形成されており、改めて
その電極形成の必要がなく、本発明のゲート電極
の形成はこれに代る工程であり、歩留や信頼性へ
の影響は殆んどないと云える。
以上は、第１図に示す構造のMOS型トランジ
スタの製造方法を説明したが、第２図に示す構造
のMOS型トランジスタも同様であり、主な相違
はゲート電極１７を形成する前に、シリコン基板
１の全表面にドリフト領域６となるべき不純物層
をイオン注入しておけばよいことである。
スタの製造方法を説明したが、第２図に示す構造
のMOS型トランジスタも同様であり、主な相違
はゲート電極１７を形成する前に、シリコン基板
１の全表面にドリフト領域６となるべき不純物層
をイオン注入しておけばよいことである。
この様に、本発明はドーズ領域を設けた構造の
MOS型トランジスタを、セルフアライン方式で
形成して、高集積度に寄与すると共に、歩留及び
信頼性の向上に役立つもので、その実用価値は大
きい。
MOS型トランジスタを、セルフアライン方式で
形成して、高集積度に寄与すると共に、歩留及び
信頼性の向上に役立つもので、その実用価値は大
きい。
第１図及び第２図は本発明を適用する構造の
MOS型トランジスタの断面図、第３図は従来の
製造方法、第４図は本発明の製造方法を示す。 図中、１はシリコン基板、２，１４はゲート酸
化膜、３，１２はドーズ領域、４，１５はソース
領域、５，１６はドレイン領域、７はフイールド
酸化膜、１０はドープド多結晶シリコン層、１１
はレジスト膜、１３は酸化膜を示す。
MOS型トランジスタの断面図、第３図は従来の
製造方法、第４図は本発明の製造方法を示す。 図中、１はシリコン基板、２，１４はゲート酸
化膜、３，１２はドーズ領域、４，１５はソース
領域、５，１６はドレイン領域、７はフイールド
酸化膜、１０はドープド多結晶シリコン層、１１
はレジスト膜、１３は酸化膜を示す。
Claims (1)
- １ フイールド絶縁膜を選択的に形成した半導体
基板上に、半導体基板とは反対導電型の不純物を
含有せるドープド多結晶半導体層を被着し、チヤ
ネル領域形成予定部上の該ドープド多結晶半導体
層をサイド・エツチングが生ずる様にエツチング
する工程、次いで半導体基板と同一導電型の不純
物をチヤネル領域形成予定部に導入する工程、次
いで酸化してドープド多結晶半導体層及びチヤネ
ル領域形成予定部上に酸化膜を生成せしめ、更に
チヤネル領域形成予定部上のみ酸化膜を除去する
工程、次いで高温酸化してチヤネル領域形成予定
部上にゲート酸化膜を生成すると共に、上記ドー
プド多結晶半導体層より不純物を半導体基板に拡
散し、ソース領域及びドレイン領域を形成せしめ
る工程を含むことを特徴とするMOS型トランジ
スタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16102979A JPS5683973A (en) | 1979-12-12 | 1979-12-12 | Manufacture of mos type transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16102979A JPS5683973A (en) | 1979-12-12 | 1979-12-12 | Manufacture of mos type transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5683973A JPS5683973A (en) | 1981-07-08 |
| JPS6159672B2 true JPS6159672B2 (ja) | 1986-12-17 |
Family
ID=15727234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16102979A Granted JPS5683973A (en) | 1979-12-12 | 1979-12-12 | Manufacture of mos type transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5683973A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6089972A (ja) * | 1983-10-24 | 1985-05-20 | Nec Corp | Ｍｉｓ型半導体装置 |
| JPS6252969A (ja) * | 1985-08-30 | 1987-03-07 | Nippon Texas Instr Kk | 絶縁ゲ−ト型電界効果半導体装置 |
| US5508541A (en) * | 1992-09-22 | 1996-04-16 | Kabushiki Kaisha Toshiba | Random access memory device with trench-type one-transistor memory cell structure |
| US6479846B2 (en) | 2000-03-22 | 2002-11-12 | Ophir Rf, Inc. | Metal oxide semiconductor field effect transistor having a relatively high doped region in the channel for improved linearity |
| JP6095927B2 (ja) * | 2012-09-27 | 2017-03-15 | エスアイアイ・セミコンダクタ株式会社 | 半導体集積回路装置 |
-
1979
- 1979-12-12 JP JP16102979A patent/JPS5683973A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5683973A (en) | 1981-07-08 |
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