JPH0427696B2 - - Google Patents
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- JPH0427696B2 JPH0427696B2 JP15131583A JP15131583A JPH0427696B2 JP H0427696 B2 JPH0427696 B2 JP H0427696B2 JP 15131583 A JP15131583 A JP 15131583A JP 15131583 A JP15131583 A JP 15131583A JP H0427696 B2 JPH0427696 B2 JP H0427696B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は半導体装置の製造方法に関し、特に高
耐圧を目的とした絶縁ゲート電界効果トランジス
タを有する半導体装置の製造方法に関する。
耐圧を目的とした絶縁ゲート電界効果トランジス
タを有する半導体装置の製造方法に関する。
高耐圧を目的とした絶縁ゲート電界効果トラン
ジスタ（以下MOSと略称する）では、数百ボル
トまでの高耐圧を目的としているものと、数十ボ
ルトの高耐圧を目的としているものなど用途によ
つていくつかに分類できる。ここで我々が目的と
しているのは30V〜50V程度までの耐圧を有する
高耐圧トランジスタである。
ジスタ（以下MOSと略称する）では、数百ボル
トまでの高耐圧を目的としているものと、数十ボ
ルトの高耐圧を目的としているものなど用途によ
つていくつかに分類できる。ここで我々が目的と
しているのは30V〜50V程度までの耐圧を有する
高耐圧トランジスタである。
従来は、このような耐圧を目的としたトランジ
スタを形成する方法としては高濃度のドレイン領
域に隣接させて低濃度の拡散層を形成し、その低
濃度拡散層が特にドレイン側からゲート電極下の
チヤンネル領域へ食い込んだ形を有するオフセツ
トゲート型のMOSを用いるのが普通である。こ
のような形にすれば、ドレイン耐圧を決めるゲー
ト下の拡散層が低濃度であるため、基板側だけで
なく、拡散層の内側へも空乏層がのびるので拡散
層の端部での電界の集中が弱められ、高いドレイ
ン耐圧を得ることができる。このようなオフセツ
ト型のMOSの製造方法について、多結晶シリコ
ンをゲートとするｎチヤンネルMOSを例にして
第１図ａ〜ｆを参照して説明する。
スタを形成する方法としては高濃度のドレイン領
域に隣接させて低濃度の拡散層を形成し、その低
濃度拡散層が特にドレイン側からゲート電極下の
チヤンネル領域へ食い込んだ形を有するオフセツ
トゲート型のMOSを用いるのが普通である。こ
のような形にすれば、ドレイン耐圧を決めるゲー
ト下の拡散層が低濃度であるため、基板側だけで
なく、拡散層の内側へも空乏層がのびるので拡散
層の端部での電界の集中が弱められ、高いドレイ
ン耐圧を得ることができる。このようなオフセツ
ト型のMOSの製造方法について、多結晶シリコ
ンをゲートとするｎチヤンネルMOSを例にして
第１図ａ〜ｆを参照して説明する。
まず、第１図ａに示すように、ｐ型の基板１を
用意し、その表面に薄い例えば500〜1000〓の熱
酸化膜２を形成し、ついでその上に窒化膜３を例
えば1200〜1500〓の厚さで成長させる。次に、素
子形成領域となるべき部分のみにホトレジスト２
７をマスクとして窒化膜３を残し、他の部分を除
去する。
用意し、その表面に薄い例えば500〜1000〓の熱
酸化膜２を形成し、ついでその上に窒化膜３を例
えば1200〜1500〓の厚さで成長させる。次に、素
子形成領域となるべき部分のみにホトレジスト２
７をマスクとして窒化膜３を残し、他の部分を除
去する。
次いで、第１図ｂに示すように、基板と同一導
電型の不純物４をイオン注入法により素子形成領
域以外のフイールド領域に導入し、次いで、窒化
膜をマスクとして選択酸化し、フイールド酸化膜
５を形成すると共に、フイールド酸化膜下にチヤ
ンネルストツパー４を形成する。次いで、窒化膜
３、酸化膜２を除去し、新たにゲート酸化膜６を
形成する。そして、しきい値を制御するためのホ
ウ素やリンのイオン注入はこの後の工程で行な
う。
電型の不純物４をイオン注入法により素子形成領
域以外のフイールド領域に導入し、次いで、窒化
膜をマスクとして選択酸化し、フイールド酸化膜
５を形成すると共に、フイールド酸化膜下にチヤ
ンネルストツパー４を形成する。次いで、窒化膜
３、酸化膜２を除去し、新たにゲート酸化膜６を
形成する。そして、しきい値を制御するためのホ
ウ素やリンのイオン注入はこの後の工程で行な
う。
次に、第１図ｃに示すように、ゲートとなる多
結晶シリコン層を成長してから、ゲート電極や配
線層となる多結晶シリコン領域７を選択的に残
し、他を除去する。
結晶シリコン層を成長してから、ゲート電極や配
線層となる多結晶シリコン領域７を選択的に残
し、他を除去する。
次に第１図ｄに示すように、高耐圧トランジス
タとなるデバイス用にソースドレインとなる拡散
領域に、リンなどを、例えばドース量が１×1012
〜１×1013cm-2程度のイオン注入で導入し、n-拡
散層８，８′を形成する。
タとなるデバイス用にソースドレインとなる拡散
領域に、リンなどを、例えばドース量が１×1012
〜１×1013cm-2程度のイオン注入で導入し、n-拡
散層８，８′を形成する。
次に、第１図ｅに示すように、ドレインとなる
拡散層でゲート電極に近い側に目ずれしても十分
な余裕がある間隔をとつてホトレジストもしくは
CVD酸化膜の膜９を形成する。これは高濃度の
イオン注入に対するマスクとなる。その後、ヒ素
またはリンなどのｎ型不純物を例えば1015〜1016
cm-2程度の注入量で注入してソース及びドレイン
拡散層１０，１１を形成する。
拡散層でゲート電極に近い側に目ずれしても十分
な余裕がある間隔をとつてホトレジストもしくは
CVD酸化膜の膜９を形成する。これは高濃度の
イオン注入に対するマスクとなる。その後、ヒ素
またはリンなどのｎ型不純物を例えば1015〜1016
cm-2程度の注入量で注入してソース及びドレイン
拡散層１０，１１を形成する。
次に、第１図ｆに示すように、層間絶縁膜１２
をCVD法により0.5μm程度成長させ、ソース及び
ドレイン拡散層１０，１１及び多結晶シリコンゲ
ート７の所望の部分にコンタクト窓１３をホトレ
ジスト・エツチング工程を通して開孔する。金属
配線層１４を形成して、オフセツト型のMOSト
ランジスタが形成される。
をCVD法により0.5μm程度成長させ、ソース及び
ドレイン拡散層１０，１１及び多結晶シリコンゲ
ート７の所望の部分にコンタクト窓１３をホトレ
ジスト・エツチング工程を通して開孔する。金属
配線層１４を形成して、オフセツト型のMOSト
ランジスタが形成される。
このようなオフセツト型MOSでは拡散層領域
の空乏層の広がりが濃度の低い基板側へ広がるだ
けでなく、n-拡散層側にも広がるため、電界集
中が緩和されるためにドレイン耐圧が通常の
MOSトランジスタよりも上昇することになる。
例えば、通常のMOSトランジスタでゲート酸化
膜500〓のソースドレインをリンのイオン注入で
作つたものはドレイン耐圧20V程度であつたもの
が１×1012cm-2程度のドーズ量によるn-層をドレ
イン側に隣接させたオフセツト型のMOSトラン
ジスタでは30〜40Vのドレイン耐圧となる。しか
し、このオフセツト型ではn-拡散層に隣接して
残すためにフオトレジストを用いるため、目合・
露光の工程を必要とする。そして、この目合せの
位置決めに対する余裕を選択酸化膜によつて目合
せの基準が形成されたのち多結晶シリコンゲート
と選択酸化膜とn+拡散層（ソースドレイン）の
位置決めの関係で、決まるため最悪の状態でも
n-拡散層が所望の耐圧を維持しうるようにn+−
n-ゲート間隔を見込む必要がある。このために
目合せ精度の必要な工程が増し、工程が複雑にな
るという欠点があつた。
の空乏層の広がりが濃度の低い基板側へ広がるだ
けでなく、n-拡散層側にも広がるため、電界集
中が緩和されるためにドレイン耐圧が通常の
MOSトランジスタよりも上昇することになる。
例えば、通常のMOSトランジスタでゲート酸化
膜500〓のソースドレインをリンのイオン注入で
作つたものはドレイン耐圧20V程度であつたもの
が１×1012cm-2程度のドーズ量によるn-層をドレ
イン側に隣接させたオフセツト型のMOSトラン
ジスタでは30〜40Vのドレイン耐圧となる。しか
し、このオフセツト型ではn-拡散層に隣接して
残すためにフオトレジストを用いるため、目合・
露光の工程を必要とする。そして、この目合せの
位置決めに対する余裕を選択酸化膜によつて目合
せの基準が形成されたのち多結晶シリコンゲート
と選択酸化膜とn+拡散層（ソースドレイン）の
位置決めの関係で、決まるため最悪の状態でも
n-拡散層が所望の耐圧を維持しうるようにn+−
n-ゲート間隔を見込む必要がある。このために
目合せ精度の必要な工程が増し、工程が複雑にな
るという欠点があつた。
本発明の目的は高耐圧の特性を維持しながら、
ホトレジスト工程をなくし目合せの余裕を見込む
必要がない半導体装置の製造方法を提供すること
にある。
ホトレジスト工程をなくし目合せの余裕を見込む
必要がない半導体装置の製造方法を提供すること
にある。
本発明の半導体装置の製造方法は、第一図導電
型半導体基体主表面の一部に絶縁ゲート型電界効
果トランジスタを形成する半導体装置の製造方法
において、絶縁膜を介してゲート電極となる第一
の半導体層と、前記第一の半導体層に第一の半導
体層の厚さと同程度の狭間隔で並設された第二の
半導体層とを同時に形成する工程と、前記第一の
半導体層と第二の半導体層間の狭間隔部の第一の
基体表面と、前記第一の半導体層によつて狭間隔
部と離間された第二の基体表面と、前記第二の半
導体層によつて狭間隔部と離間された第三の基体
表面に第一濃度第二導電型不純物を導入する工程
と、前記狭間隔部にシリコン化合物を主成分とす
る溶液を塗布焼成して狭間隔部を埋める酸化シリ
コン被膜を形成する工程と、前記第一の半導体
層、第二の半導体層及び狭間隔部に設けた酸化シ
リコン被膜をマスクとして前記第二の基体表面と
第三の基体表面にのみ第一濃度より高い第二濃度
の第二導電型不純物を導入する工程とを含んで構
成される。
型半導体基体主表面の一部に絶縁ゲート型電界効
果トランジスタを形成する半導体装置の製造方法
において、絶縁膜を介してゲート電極となる第一
の半導体層と、前記第一の半導体層に第一の半導
体層の厚さと同程度の狭間隔で並設された第二の
半導体層とを同時に形成する工程と、前記第一の
半導体層と第二の半導体層間の狭間隔部の第一の
基体表面と、前記第一の半導体層によつて狭間隔
部と離間された第二の基体表面と、前記第二の半
導体層によつて狭間隔部と離間された第三の基体
表面に第一濃度第二導電型不純物を導入する工程
と、前記狭間隔部にシリコン化合物を主成分とす
る溶液を塗布焼成して狭間隔部を埋める酸化シリ
コン被膜を形成する工程と、前記第一の半導体
層、第二の半導体層及び狭間隔部に設けた酸化シ
リコン被膜をマスクとして前記第二の基体表面と
第三の基体表面にのみ第一濃度より高い第二濃度
の第二導電型不純物を導入する工程とを含んで構
成される。
次に、本発明の実施例について、図面を参照し
て説明する。
て説明する。
第２図ａ〜ｅは本発明の一実施例を説明するた
めの工程順に示した断面図である。
めの工程順に示した断面図である。
本実施例においては第１図ａ，ｂを経て、多結
晶シリコン層を形成する工程までは従来の方法と
同一である。
晶シリコン層を形成する工程までは従来の方法と
同一である。
次に第２図ａに示すように、多結晶シリコンゲ
ート１５のパターン形成において、通常の多結晶
シリコンゲートとなるべきパターンと別にドレイ
ン領域となる拡散層領域に、幅１〜2μm程度で多
結晶シリコンゲート１５のパターンから間隔１〜
2μmはなして別の多結晶シリコンゲート（以下多
結晶シリコンサブゲートと略称する）１６を多結
晶シリコンゲート１５と平行に形成する。
ート１５のパターン形成において、通常の多結晶
シリコンゲートとなるべきパターンと別にドレイ
ン領域となる拡散層領域に、幅１〜2μm程度で多
結晶シリコンゲート１５のパターンから間隔１〜
2μmはなして別の多結晶シリコンゲート（以下多
結晶シリコンサブゲートと略称する）１６を多結
晶シリコンゲート１５と平行に形成する。
次に、第２図ｂに示すように、全面にリン不純
物を１×1012〜１×14cm-2程度の注入量でイオン
注入を行ない、熱処理を行なつて押込み、n-拡
散層１７，１８，１９を形成する。
物を１×1012〜１×14cm-2程度の注入量でイオン
注入を行ない、熱処理を行なつて押込み、n-拡
散層１７，１８，１９を形成する。
次に、第２図ｃに示すように、シリコン化合物
を主成分とする溶液を塗布焼成して酸化シリコン
被膜２０を第一の半導体層である多結晶シリコン
ゲートと第二半導体層である多結晶シリコンサブ
ゲートの間に形成する。また、多結晶シリコンゲ
ート１５および多結晶シリコンサブゲート１６の
端部の段差では膜の厚い所からすそを引くような
三角状に酸化シリコン被膜２０′，２０″が形成さ
れる。また多結晶シリコンゲート１５と多結晶シ
リコンサブゲート１６の間２１は、間隔１〜2μm
と狭いため回転塗布で、酸化シリコン被膜が厚く
形成される。酸化シリコン被膜の有機溶媒を完全
に除去し、酸化シリコン被膜２０を熱酸化膜とほ
ぼ同じものとするための熱処理を例えば800〜900
℃の温度で行なう。
を主成分とする溶液を塗布焼成して酸化シリコン
被膜２０を第一の半導体層である多結晶シリコン
ゲートと第二半導体層である多結晶シリコンサブ
ゲートの間に形成する。また、多結晶シリコンゲ
ート１５および多結晶シリコンサブゲート１６の
端部の段差では膜の厚い所からすそを引くような
三角状に酸化シリコン被膜２０′，２０″が形成さ
れる。また多結晶シリコンゲート１５と多結晶シ
リコンサブゲート１６の間２１は、間隔１〜2μm
と狭いため回転塗布で、酸化シリコン被膜が厚く
形成される。酸化シリコン被膜の有機溶媒を完全
に除去し、酸化シリコン被膜２０を熱酸化膜とほ
ぼ同じものとするための熱処理を例えば800〜900
℃の温度で行なう。
次に、第２図ｄに示すように、ソースドレイン
を形成するための高濃度のイオン注入を行なう。
例えば、リンまたはヒ素を用い、1016cm-2程度の
注入量で行なう。このようにしてn+型ソース及
びドレイン拡散層２２，２３を形成する。また、
このとき、同時に多結晶シリコンゲート１５、多
結晶シリコンサブゲート１６にもｎ型不純物が導
入される。多結晶シリコンゲート１５のソース側
及び多結晶シリコンサブゲート１６のドレイン側
には、三角形状の酸化シリコン被膜２０′，２
０″があり、その傾斜領域ではシリコン中に導入
する不純物の分布も傾斜状になる。また多結晶シ
リコンゲート１５と多結晶シリコンサブゲート１
６の間の領域２１は厚い酸化シリコン被膜で被覆
されるためソースドレイン用の高濃度の不純物は
酸化シリコン被膜中に阻止されほとんどシリコン
中には導入されない。
を形成するための高濃度のイオン注入を行なう。
例えば、リンまたはヒ素を用い、1016cm-2程度の
注入量で行なう。このようにしてn+型ソース及
びドレイン拡散層２２，２３を形成する。また、
このとき、同時に多結晶シリコンゲート１５、多
結晶シリコンサブゲート１６にもｎ型不純物が導
入される。多結晶シリコンゲート１５のソース側
及び多結晶シリコンサブゲート１６のドレイン側
には、三角形状の酸化シリコン被膜２０′，２
０″があり、その傾斜領域ではシリコン中に導入
する不純物の分布も傾斜状になる。また多結晶シ
リコンゲート１５と多結晶シリコンサブゲート１
６の間の領域２１は厚い酸化シリコン被膜で被覆
されるためソースドレイン用の高濃度の不純物は
酸化シリコン被膜中に阻止されほとんどシリコン
中には導入されない。
次に第２図ｅに示すように、注入イオンの活性
化の熱処理を行なう。この熱処理で、深さ方向は
n+拡散層がn-拡散層よりも深くなる。層間絶縁
膜としてCVD法で、酸化膜２４を成長する。次
にコンタクト窓２５をn+拡散層上及び多結晶シ
リコン層上に開孔し、その後金属配線層２６を形
成することでデバイスは完成する。
化の熱処理を行なう。この熱処理で、深さ方向は
n+拡散層がn-拡散層よりも深くなる。層間絶縁
膜としてCVD法で、酸化膜２４を成長する。次
にコンタクト窓２５をn+拡散層上及び多結晶シ
リコン層上に開孔し、その後金属配線層２６を形
成することでデバイスは完成する。
本発明の製造方法で、ゲート電極とサブゲート
電極の間に導入されたn-拡散層は押込みにより
ドレイン側のn-拡散層と接続され、第１図に示
したオフセツト型MOSの形状とほぼ同一の型と
なり、n-拡散層領域の空乏層ののび方も同様の
考え方が適用でき高耐圧MOSトランジスタとな
る。また、多結晶シリコンサブゲートの電極下の
チヤンネル領域でn-層が接続されていなかつた
場合には、ゲート電極をドレイン電圧と同電位と
しておけばトランジスタはオン状態になり、ドレ
イン耐圧は第１ゲート多結晶シリコン層のドレイ
ン端で決まる。
電極の間に導入されたn-拡散層は押込みにより
ドレイン側のn-拡散層と接続され、第１図に示
したオフセツト型MOSの形状とほぼ同一の型と
なり、n-拡散層領域の空乏層ののび方も同様の
考え方が適用でき高耐圧MOSトランジスタとな
る。また、多結晶シリコンサブゲートの電極下の
チヤンネル領域でn-層が接続されていなかつた
場合には、ゲート電極をドレイン電圧と同電位と
しておけばトランジスタはオン状態になり、ドレ
イン耐圧は第１ゲート多結晶シリコン層のドレイ
ン端で決まる。
また、本発明の実施例では多結晶シリコンゲー
ト１５と多結晶シリコンサブゲート１６の間の狭
間隔部の他に第２の基体表面側及び第３の基体表
面側の多結晶シリコンゲート１５及び多結晶シリ
コンサブゲート１６の側面にも三角形状の酸化シ
リコン被膜２０′，２０″が形成されているため、
ソース側にも第一濃度の第二導電型領域が残り耐
圧向上に効果がある。また多結晶シリコンサブゲ
ート１６の側面に形成された酸化シリコン被膜２
０″の下も同様に第一濃度の第２導電型領域が残
りドレイン側の耐圧向上に効果がある。しかも、
これらの絶縁膜は三角形状に形成されているので
第一濃度より高い第二濃度の第二導電型不純物に
より形成されるソース、ドレイン領域のチヤンネ
ル側は三角形状の絶縁膜に対応した形で形成され
るので空乏層の形がそれに対応し耐圧向上のため
効果を発揮する。
ト１５と多結晶シリコンサブゲート１６の間の狭
間隔部の他に第２の基体表面側及び第３の基体表
面側の多結晶シリコンゲート１５及び多結晶シリ
コンサブゲート１６の側面にも三角形状の酸化シ
リコン被膜２０′，２０″が形成されているため、
ソース側にも第一濃度の第二導電型領域が残り耐
圧向上に効果がある。また多結晶シリコンサブゲ
ート１６の側面に形成された酸化シリコン被膜２
０″の下も同様に第一濃度の第２導電型領域が残
りドレイン側の耐圧向上に効果がある。しかも、
これらの絶縁膜は三角形状に形成されているので
第一濃度より高い第二濃度の第二導電型不純物に
より形成されるソース、ドレイン領域のチヤンネ
ル側は三角形状の絶縁膜に対応した形で形成され
るので空乏層の形がそれに対応し耐圧向上のため
効果を発揮する。
以上一実施例としては、ｎチヤンネルシリコン
ゲートトランジスタの製造方法につき説明した
が、これはｐチヤンネルシリコンゲートトランジ
スタは勿論、CMOSにも適用することができる。
ゲートトランジスタの製造方法につき説明した
が、これはｐチヤンネルシリコンゲートトランジ
スタは勿論、CMOSにも適用することができる。
以上説明したように、本発明によれば、高耐圧
の半導体装置の形成のため高濃度ドレイン領域に
隣接させて低濃度の拡散層を形成するにあたり、
特別なホトレジスト工程をすることなく、したが
つて目合せの余裕をとる必要がなく、かつ高耐圧
特性の確保できる半導体装置の製造方法が得られ
る。
の半導体装置の形成のため高濃度ドレイン領域に
隣接させて低濃度の拡散層を形成するにあたり、
特別なホトレジスト工程をすることなく、したが
つて目合せの余裕をとる必要がなく、かつ高耐圧
特性の確保できる半導体装置の製造方法が得られ
る。
第１図ａ〜ｆは従来のｎチヤンネルシリコンゲ
ートのオフセツト型MOSトランジスタの製造方
法の一例を説明するための工程順に示した断面
図、第２図ａ〜ｅは本発明の一実施例を説明する
ための工程順に示した断面図である。 １……ｐ型基板、２……酸化膜、３……窒化
膜、４……ｐチヤンネルストツパ、５……フイー
ルド酸化膜、６……ゲート酸化膜、７……多結晶
シリコンゲート、８，８′……n-拡散層、９……
マスク材、１０，１１……ソース及びドレイン拡
散層、１２……層間絶縁膜、１３……コンタクト
窓、１４……金属配線層、１５……多結晶シリコ
ンゲート、１６……多結晶シリコンサブゲート、
１７，１８，１９……n-拡散層、２０，２０′，
２０″……酸化シリコン被膜、２１……多結晶シ
リコンゲートと多結晶シリコンサブゲートの間の
領域、２２，２３……ソース及びドレイン拡散
層、２４……層間絶縁膜、２５……コンタクト
窓、２６……金属配線層。
ートのオフセツト型MOSトランジスタの製造方
法の一例を説明するための工程順に示した断面
図、第２図ａ〜ｅは本発明の一実施例を説明する
ための工程順に示した断面図である。 １……ｐ型基板、２……酸化膜、３……窒化
膜、４……ｐチヤンネルストツパ、５……フイー
ルド酸化膜、６……ゲート酸化膜、７……多結晶
シリコンゲート、８，８′……n-拡散層、９……
マスク材、１０，１１……ソース及びドレイン拡
散層、１２……層間絶縁膜、１３……コンタクト
窓、１４……金属配線層、１５……多結晶シリコ
ンゲート、１６……多結晶シリコンサブゲート、
１７，１８，１９……n-拡散層、２０，２０′，
２０″……酸化シリコン被膜、２１……多結晶シ
リコンゲートと多結晶シリコンサブゲートの間の
領域、２２，２３……ソース及びドレイン拡散
層、２４……層間絶縁膜、２５……コンタクト
窓、２６……金属配線層。
Claims (1)
- １ 第一導電型半導体基体主表面の一部に絶縁ゲ
ート型電界効果トランジスタを形成する半導体装
置の製造方法において、絶縁膜を介してゲート電
極となる第一の半導体層と、前記第一の半導体層
に該第一の半導体層の厚さと同程度の狭間隔で並
設された第二の半導体層とを同時に形成する工程
と、前記第一の半導体層と第二の半導体層間の狭
間隔部の第一の基体表面と、前記第一の半導体層
によつて狭間隔部と離間された第二の基体表面
と、前記第二の半導体層によつて狭間隔部と離間
された第三の基体表面に第一濃度の第二導電型不
純物を導入する工程と、前記狭間隔部にシリコン
化合物を主成分とする溶液を塗布焼成して狭間隔
部を埋める酸化シリコン被膜を形成する工程と、
前記第一の半導体層、第二の半導体層及び狭間隔
に設けた酸化シリコン被膜をマスクとして前記第
二の基体表面と第三の基体表面にのみ第一濃度よ
り高い第二濃度の第二導電型不純物を導入する工
程とを含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15131583A JPS6043861A (ja) | 1983-08-19 | 1983-08-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15131583A JPS6043861A (ja) | 1983-08-19 | 1983-08-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6043861A JPS6043861A (ja) | 1985-03-08 |
| JPH0427696B2 true JPH0427696B2 (ja) | 1992-05-12 |
Family
ID=15515952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15131583A Granted JPS6043861A (ja) | 1983-08-19 | 1983-08-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6043861A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0831601B2 (ja) * | 1986-05-13 | 1996-03-27 | シチズン時計株式会社 | 半導体装置の製造方法 |
| JP2705583B2 (ja) * | 1994-07-26 | 1998-01-28 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP5031996B2 (ja) * | 2005-03-28 | 2012-09-26 | ラピスセミコンダクタ株式会社 | 半導体装置及びその製造方法 |
| JP2007234642A (ja) * | 2006-02-27 | 2007-09-13 | Mitsumi Electric Co Ltd | 静電気放電保護素子 |
| JP5092313B2 (ja) * | 2006-08-21 | 2012-12-05 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP4503080B2 (ja) * | 2008-02-29 | 2010-07-14 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置の製造方法。 |
| JP2012109425A (ja) * | 2010-11-18 | 2012-06-07 | Panasonic Corp | 半導体装置及びその製造方法 |
-
1983
- 1983-08-19 JP JP15131583A patent/JPS6043861A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6043861A (ja) | 1985-03-08 |
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