KR940008357B1 - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

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Abstract

내용 없음.

Description

반도체장치의 제조방법
제1도는 본 발명의 제1실시예의 공정도,
제2도는 제1도의 제1실시예를 설명하는데 이용되는 특성곡선,
제3도 내지 제5도는 본 발명의 다른 실시예의 설명도,
제6도는 종래예의 공정도이다.
* 도면의 주요부분에 대한 부호의 설명
21 : P형 기판 23 : 레지스트
231, 232: 레지스트패턴(개구) 25 : N웰
27 : 게이트전극 28 : 소오스ㆍ드레인
산업상의 이용분야
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 상이한 역치전압을 갖는 MOS형 트랜지스터를 한번에 얻고자 할때에 사용되는 반도체장치의 제조방법에 관한 것이다.
종래의 기술 및 그 문제점
종래, MOS트랜지스터 특히 D형(depletion type)의 역치는, 제6도에 나타낸 바와 같은 공정에서의 챈널 이온주입공정에 있어서의 불순물의 종류와 양에 의해 결정되었다. 제6도(a)는 예컨대 P형 반도체기판(1)상에 게이트절연막(2)을 예컨대 200Å 정도 형성하는 공정이고, 제6도(b)는 MOS트랜지스터의 역치를 제어하기 위한 챈널이온주입공정으로, 여기서는 예컨대 D형의 트랜지스터를 형성하기 위해 인이온(3)을 70KeV 정도로 1×1012cm-2정도 주입하는 공정이며, 제6도(c)는 게이트전극(4), 소오스ㆍ드레인(5)의 확산층을 형성하는 공정이다. 이때, 이 트랜지스터의 역치는, 게이트전극재료를 N형 다결정실리콘으로 하면 대략 -2V 정도로 된다. 여기서, 참조 부호 6은 절연막, 7은 Al배선이다.
그렇지만 종래예에 있어서, 복수종류의 역치를 갖는 트랜지스터를 형성할때에 각각의 역치로 설정하기 위해서는, 예컨대 별개의 이온을 다른 양, 다른 장소에 주입할 필요가 있었다. 즉 필요한 역치의 수만큼의 사진식각공정이 필요한 바, 공정을 대단히 많이할 필요가 있었다.
발명의 목적
이에 본 발명은 상기와 같은 문제점을 감안해서 이루어진 것으로, 종래와 비교해서 적은 공정으로 복수종류의 역치를 얻을 수 있는 MOS트랜지스터의 제조방법을 제공하고자 함에 그 목적이 있다.
발명의 구성
상기한 목적을 달성하기 위한 본 발명은, 마스크패턴폭이 웰층의 확산깊이의 2배이하로 되는 마스크에 의해 반도체기판의 MOS트랜지스터의 챈널부로 되는 부근에 불순물을 주입해서 상기 웰층을 형성한 것을 특징으로 하는 반도체장치의 제조방법이다.
(작용)
즉 본 발명은, 웰의 확산깊이의 2배 이하의 불순물주입의 마스크패턴폭에 의해 반도체기판내에 형성된 웰과, 그 웰영역을 MOS트랜지스터의 챈널영역으로 하도록 형성된 게이트전극을 갖춘 것을 특징으로 하는 MOS트랜지스터로 하는 것이다. 상기와 같이 형성된 웰은 단면반원모양으로 되어 기판표면농도의 제어가 용이하고(종래의 웰은 본 발명보다 대단히 넓은 마스크패턴폭을 갖는 부분으로부터 불순물주입이 행해졌기 때문에 표면농도가 평탄화되어 역치의 제어가 곤란했었다), 마스크패턴폭이 좁기 때문에, 그 종류에 따라 동일한 프로세스에 의해 상이한 역치를 갖는 MOS트랜지스터를 형성할 수 있게 된다.
[실시예]
이하, 예시도면을 참조해서 본 발명의 각 실시예를 상세히 설명한다.
먼저, 제1도(a)에 나타낸 바와 같이 3×1015cm-3정도의 불순물농도를 갖는 P형 기판(21)상에 제1열산화막(22)을 형성한 다음에, 제1도(b)에 나타낸 바와 같이 D형의 트랜지스터를 형성하는 영역에 개구폭이 다른 레지스트패턴을 갖는 마스크의 레지스트(23)를 형성한다. 그 다음에 도즈량을 7×1023cm-2정도로 하고, 가속에너지를 70KeV로 해서 인이온을 기판내에 주입한다. 그후, 인을 확산시키기 위해 1150℃에서 4시간 정도 열처리한다. 그 결과, 제1도(c)와 같이 예컨대 8㎛로 넓은 폭의 레지스트패턴(231)으로 인에 의해 형성된 확산층(24)의 깊이(Xj1)는 3㎛ 정도로 된다. 그리고, 표면의 안농도는 3×1017cm-3정도로 된다. 그렇지만, 1㎛의 폭이 좁은 레지스트패턴(232) 부분(25)의 Xj2는 1㎛로 되고, 표면농도는 5×1016cm-3정도로 된다.
그후, 제1도(d)에 나타낸 바와 같이 열산회막(25)을 에칭제거한 후, 게이트절연막(26)을 20Å 정도 성장시킨다. 그후, 상기 레지스트패턴(231,232)에 대응하는 부분에 각각 MOS트랜지스터의 게이트전극(27)을 형성한다. 그 다음에 소오스ㆍ드레인확산층(28)을 형성한다. 기판상에 형성된 절연막(29)에 Al배선(30)을 형성하여 MOS트랜지스터를 완성한다.
제1도의 웰(24)은, 그 확산깊이(Xj1)의 2배보다 대폭적으로 큰 레지스트(마스크)패턴폭(231)으로부터 형성한 것으로, 종래의 웰에 상당한다. 웰(25)은 그 확산깊이(Xj2)의 2배 이하의 레지스트패턴폭(23X2)으로부터 형성한 것으로, 그 모양은 단면반원모양이며, 역치제어에 적합하다. 또 이 경우, 웰(25)상의 게이트전극의 챈널길이방향의 길이도 웰확산깊이의 2배 이하로 되어 있다.
제2도는 상기 실시예의 경우에서의 레지스트 스페이스(개구패턴폭)과 MOS트랜지스터의 역치전압(threshold voltage)의 관계를 나타낸 것이다. 이 도면으로부터 알 수 있는 바와 같이, 확산깊이의 2배정도 이하의 개구패턴으로 하면, 표면농도가 낮아지는 동시에 확산깊이가 얕아지게 된다. 즉 개구패턴을 확산깊이와 2배이하로 작게 하면, 본 실시예의 N챈널 MOS트랜지스터의 경우에는, 실용에 제공될 수 있는 정도로 표면농도변화에 의해 역치가 정방향으로 변화할 수 있게 되고, 폭이 0으로 되면 P형 기판의 불순물농도와 같아지게 된다.
제3도(a)는 본 발명의 다른 실시예의 패턴평면도이고, 제3도(b)는 동도(a)의 A-A'선에 따른 단면도이다. 이것은 불순물주입용의 마스크패턴(232)이 복수개 상기 MOS트랜지스터의 챈널영역상에 배치되는 경우의 예이다. 이 경우는 각 마스크패턴(232)의 각각이 232의 확산깊이의 1/2 이하이다. 즉, 예컨대 MOS트랜지스터의 챈널영역에 복수개의 원형 레지스트패턴(232)을 제3도(a)에 나타낸 바와 같이 형성하고, 그 부분에 이온을 주입하며, 그후의 확산에 의해 표면의 인농도를 적당하게 설정하여, 그 결과로서 MOS트랜지스터의 역치를 설정할 수 있게 된다.
또다른 폭이 좁은 확산층패턴을 챈널방향에 대해 직각으로 배치해도 상관없다. 제4도(a)는 그 예의 패턴평면도이고, 제4도(b)는 동도(a)의 B-B선에 따른 단면도이다. 이것은 불순물주입용의 마스크패턴(232)이 예컨대 2조 상기 MOS트랜지스터의 챈널폭방향에 평행하게 배치되어 있는 것을 특징으로 한다.
이 경우, 확산깊이의 1/2 이하라고 하는 조건은 마스크패턴(232)의 폭에 대한 것이고, 가운데 손가락방향에 대해서는 상기 조건은 만족되지 않아도 좋다.
제5도는 본 발명의 더욱 다른 실시예이다. 즉, 역치를 제1도의 경우보다도 조금 올리고자 하는 경우는 제5도와 같은 웰로 하면 좋다.
여기서, 제5도에 나타낸 MOS트랜지스터는 제1도(a)에 나타낸 트랜지스터중 좌측의 트랜지스터의 변형예이다. 제1도(e)에 나타낸 트랜지스터중 좌측의 트랜지스터에서는 P형 반도체기판내에 N형 웰을 형성하고 있으므로, 역치는 마이너측에 설정된다. 이에 대해, 이 변형예에서는 웰(25)은 그 주위의 P웰에 포함되지 않는 부분으로, P형 불순물의 농도가 P웰보다도 낮은 P형 기판의 농도로 된다. 그래서, 이 변형예에서는 제1도(e)에 나타낸 트랜지스터중 좌측의 트랜지스터보다도 조금 역치가 높은 트랜지스터를 얻을 수 있다. 이 변형예에서는 웰(25)이 없이 단순히 P웰내에 형성된 트랜지스터보다는 조금 역치가 낮은 트랜지스터를 얻을 수 있다.
또한, 본 발명은 상기 실시예에서만 한정되지 않고, 여러가지의 용융이 가능하다. 예컨대, 상기 실시예에는 반도체기판과는 역도전형의 웰을 사용하는 예를 설명했지만, 동일도전형(E형:enhancement type)이어도 상관없다. 또, 상기 실시예에서는 웰의 현상을「반원모양」으로 했지만, 이것은 반드시 원의 반이라는 의미는 아니고, 웰(24)과 같이 평탄하게 되어 있는 것이 아니라 웰(25)과 같이 원형상으로 되어 있는 것을 말하는 것이다.
한편, 본 발명의 특허청구의 범위의 각 구성요건에 병기한 참조부호는 본 발명의 이해를 용이하게 하기 위한 것으로서, 본 발명의 기술적 범위를 도면에 도시된 실시예에 한정할 의도로 병기한 것은 아니다.
발명의 효과
이상에서 설명한 바와 같이 본 발명에 의하면, 1회의 사진식각공정에 의해 복수의 역치를 갖는 MOS트랜지스터를 형성할 수 있게 된다. 그 때문에, 종래의 공정과 비교해서 대폭적을 공정을 간단화할 수 있게 된다.

Claims (10)

  1. 마스크패턴(232)폭이 웰층(25)의 확산깊이의 2배이하로 되는 마스크에 의해 반도체기판(21)의 MOS트랜지스터의 챈널부로 되는 부근에 불순물을 주입해서 상기 웰층(25)을 형성한 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제1항에 있어서, 불순물주입용 마스크패턴이 상기 MOS트랜지스터의 챈널폭방향에 평행하게 배치되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제1항에 있어서, 불순물주입용 마스크패턴이 복수개 상기 MOS트랜지스터의 챈널영역상에 배치되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제1항에 있어서, 상기 웰층(25)은 상기 MOS트랜지스터의 소오스ㆍ드레인층과 동일도전형인 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제1항에 있어서, 상기 웰층(25)은 상기 MOS트랜지스터의 소오스ㆍ드레인층과 역도전형인 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제1항에 있어서, 상기 MOS트랜지스터의 게이트전극길이는 챈널길이방향에 있어서 상기 웰확산깊이의 2배이하인 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제6항에 있어서, 불순물주입용 마스크패턴이 상기 MOS트랜지스터의 챈널폭방향에 평행하게 배치되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제6항에 있어서, 불순물주입용 마스크패턴이 복수개 상기 MOS트랜지스터의 챈널영역상에 배치되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제6항에 있어서, 상기 웰층(25)은 상기 MOS트랜지스터의 소오스ㆍ드레인층과 동일도전형인 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제6항에 있어서, 상기 웰층(25)은 상기 MOS트랜지스터의 소오스ㆍ드레인층과 역도전형인 것을 특징으로 하는 반도체장치의 제조방법.
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