KR940005291B1 - 불순물 편석현상을 이용한 반도체장치의 제조방법 - Google Patents

불순물 편석현상을 이용한 반도체장치의 제조방법 Download PDF

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Abstract

내용 없음.

Description

불순물 편석현상을 이용한 반도체장치의 제조방법
제1a∼1c도와 제2a∼2c도는 본 발명의 원리설명도들.
제3a 및 3b도는 실리콘-기판/SiO2층/폴리실리콘층 구조중 알루미늄 불순물들의 편석 특성을 나타낸 그래프.
제4a∼4e도와 제5도는 본 발명의 제1실시예(홈 분리)의 제조공정들을 나타낸 개략횡단면도들.
제6a∼6e도와 제6도와 제7도는 본 발명의 제2실시예(필드 분리)의 제조공정들을 나타낸 개략횡단면도들.
제8a∼8c도는 본 발명의 제3실시예(MOS트랜지스터)의 제조공정들의 개략횡단면도.
제9a∼9b도는 본 발명의 제4실시예(CMOS트랜지스터)의 제조공정들의 개략횡단면도.
제10a∼10b도는 본 발명의 제5실시예(마스크 ROM)의 제조공정들의 개략횡단면도.
제11a∼11d도는 본 발명의 제6실시예(EEPROM)의 제조공정들의 개략횡단면도.
본 발명은, 이산화실리콘과 같은 절연층을 실리콘기판과 접촉시키면서 형성하며, 상기 절연층과 실리콘의 계면 근방의 실리콘기판에 공핍층 또는 반전층이 형성되는 것을 방지하는 반도체 장치의 제조방법과, 이 방법으로 제조된 장치에 관한 것이며, 보다 구체적으로는 본 발명은, 불순물 편석현상을 응용하여, 기입/독출 특성이 우수한 반도체장치의 홈분리, 필드분리, 정밀제어임계전압을 갖는 MIS트랜지스터 및 기타 메모리 장치들을 제조하는 방법에 관한 것이다.
이산화실리콘(SiO2)층을 p-형 실리콘(Si)기판상에 형성할시에는 Si/SiO2계면과 인접한 근방의 실리콘기판에 공핍/반전층이 형성된다. 이것은 Si/SiO2계면에 SiXOy+에 의한 계면준위가 생기므로 형성되는 것으로 보여진다. 이러한 공핍층이 기판내 소자분리 구조체의 표면상에 형성되면, 상기 공핍/반전층을 통한 리이크(leak)로 인하여 분리기능이 손상된다. 예를 들면 MIS(Metal Insulator Semiconductor : 금속절연반도체)간에는 인접된 트랜지스터들의 소오스/드레인 영역사이로 리이크전류가 흘러서 정상동작을 기대할 수 없다.
상기 문제점을 해소하기 위한 제1방법으로서, 상기 p형 실리콘기판을 Si/SiO2계면측 기판상에 붕소(B)등의 p-형 불순물을 고밀도로 주입처리하고, 이 주입된 p형 불순물이 상기 공핍층 발생을 억제케하는 방법이 있다. 그러나, 붕소(B)와 같은 불순물은 실리콘기판중에 용이하게 확산되어, 소자형성영역중에 퍼져서 유효소자형성영역을 감소시키게 된다. MIS트랜지스터의 경우, 채널폭이 설계치보다 더 협소하게 되며, 이를 협소 채널효과라 하며 트랜지스터 구동력의 기대치를 얻을 수 없다.
상기 공핍/반전층을 방지하는 제2방법으로서 본 발명자등은 상기 Si/SiO2계면의 SiO2층 중에 알루미늄(Al)이온을 직접 주입하는 방법을 제안한 바 있다(일본특원소 63-009458, 동특원소 63-236025, 동특원소 63-310457등). 상기 공보의 방법들은 Al등이 SiO2중에서 부(-)의 고정전하를 형성하기 때문에, p형 실리콘기판중의 캐리어가 유인되어 계면근방에 공핍층이 발생치 않게 된다는 이론에 근거한 것이다.
상기 SiO2층에 대한 Al불순물의 제3주입방법으로서는 알루미늄을 함유하는 용액에 침지하는 화학적방법, SiO2층에 이온주입법등 외에 SiO2층상에 폴리실리콘층을 퇴적시키고, 이 폴리실리콘층에 이온주입법에 의해 Al불순물을 도입한 후, 열처리하여 Al을 SiO2층에 확산시키는 방법에 개시돼 있다. 이 방법에 의하면, 건식공정으로 Al을 도입할 수 있을 뿐만 아니라 이온주입법에서 요구되는 주입깊이 제어곤란성 문제가 생기지 않는다.
직접 이온주입하는 상기 제2방법은, SiO2층을 통과하지 않도록 Al을 주입해야 한다. 이를 보증하기 위하여 상기 SiO2층의 두께는 1000Å보다 더 두꺼워야 한다. 다른 한편, Si/SiO2계면으로부터 50∼100Å의 영역내에 이온을 도입해야 한다. 이러한 요건들을 만족하게 이온주입 깊이를 제어하는 것은 매우 곤란하다. 이와반대로, 폴리실리콘층을 확산원으로서 사용하여 Al을 SiO2층에 확산시키는 상기 제3방법에서는 Al 이온이 상기 SiO2층을 통과하는 일이 발생치 않으며, 따라서 SiO2층의 두께가 50Å정도로 얇아질 수 있고, Al불순물에 의해 형성된 부의 고정전하가 충분한 효과를 발휘한다.
상기의 출원들에 있어서는 Al확산원인 폴리실리콘층을, 확산공정중 또는 확산처리후에 산화시켜 SiO2층으로 변환시킨다.
본 발명의 일반적인 목적은, Si와 절연층간의 불순물 편석특성을 이용하여, Si등이 산화됨이 없이, Si기판상에 형성된 절연층에 고정전하를 형성 및 한정하는 방법을 제공하는데 있다.
본 발명의 또한 목적은, 상기 Si기판과 그 위의 절연층간의 계면과 인접한 근방의 Si기판중에 공핍/반전층이 형성되는 것을 방지하는 방법을 제공하는데 있다.
본 발명의 또한 목적은, 절연층상에 형성된 폴리실리콘과 같은 도전층을 불순물 원으로서 사용하고, 다음, 편석공정에서 불순물등이 상기 절연층중에 재분배된후 상기 도전층을 전극으로서 사용하는 방법을 제공하는데 있다.
본 발명의 또한 목적은, 상기의 방법을 사용하여 제조된 성능이 우수한 반도체장치를 제공하는데 있다.
상기의 목적들은 본 발명의 제조방법에 의하여 달성되며, 본 발명은 : 실리콘기판상에 절연층을 적층하고 그위에 도전층을 더 적층하고, 상기 Si기판 및 상기 도전층보다도 상기 절연층으로 더 쉽게 편석되는 물질들중에서 선택된 불순물들을 상기 도전층중으로 도우프(dope)하고, 상기 기판을 열처리하여 상기 불순물들을 상기 절연층중으로 재분배시켜 이 절연층중에 부(또는 정)의 고정전하를 형성함으로써, 상기 Si기판과 상기 절연층간의 계면과 인접한 Si기판중에 공핍/반전층이 형성되는 것을 방지하는 것이 특징인 반도체장치의 제조방법이다.
p형 Si기판을 사용하는 경우, Al, 칼슘(Ca) 또는 스트론튬(Sr)불순물을 상기 도전층에 도입하면 상기 절연층에 부의 고정전하가 형성되며, 상기 절연층과의 계면에 인접한 Si기판중에 p+층이 유도된다. 정의 고정전하를 형성하는데는 붕소(B)불순물을 사용한다.
불순물원으로서 사용된 도전층은 또한 반도체장치의 도전전극으로서 사용된다. 이것은 MIS FET장치를 제조하는데 특히 유용하며, 이 장치에서는 상기 절연층과 도전층이 게이트절연층과 게이트전극으로서 사용된다.
다양한 유형의 반도체장치에 대한 본 발명의 적용에 관하여는 첨부도면을 참조한 본 발명의 상세한 설명으로부터 명백히 알 수 있다.
전도면들에서, 동일 또는 유사 참조번호들은 동일 또는 대응 부위들을 나타낸다.
먼저 본 발명의 원리를 제1와 제2도를 사용하여 설명한다.
제1a도에서, p형 실리콘기판(1)의 표면을 가열산화시켜, 기판(1)상에 SiO2층(2)을 형성한다. 다음, 제1b도에 나타낸 바와 같이 약 3000Å두께의 폴리실리콘층(4)을 SiO2층(2)상에 퇴적하고, 그후 이 폴리실리콘층(4)에 Al이온을 주입한다. 도면에서, 주입된 Al원자들(5)은 검은 원으로 개략 도시돼있다. 다음 실리콘기판(1)을 950℃ 이상의 온도에서 질소분위기중에서 열처리한다. 이 처리에 의하여, 폴리실리콘층(4)중의 Al원자들(5)이 SiO2층(2)으로 이동하여 그곳에 쌓인다. 이러한 유형의 현상을 Si와 SiO2층 사이에의 불순물들의 재분배 또는 편석이라고 한다. 상기 SiO2중으로 도입된 Al불순물들은 산소 원자들과 반응하며, 제1c도에 도시된 곳에 부의 고정전하(6)가 형성된다. 이 부의 고정전하(6)로 인하여 상기 SiO2층(2)과의 계면 근방의 기판(1)에 p+영역이 형성된다. 상기 SiO2층으로 도입된 Al원자들이 부의 고정전하를 형성한다는 사실은 Al원자들이 소자분리영역중의 SiO2층으로 도입될 때 MIS트랜지스터내의 리이크 전류 전하로서 확인된다.
제2a∼2c도는 제1a∼1c도의 경우에서와 유사한 방법으로 p-형 실리콘기판(1)의 홈(3)내에 형성된 SiO2층(2)중에 부의 고정전하(5)가 형성된 SiO2층(2)중에 부의 고정전하(6)가 형성된 경우를 나타낸다. 상기 홈(3)에는 Al이온이 도입될 폴리실리콘층(4)으로 채워지며 Al원자들이 SiO2층(2)으로 열확산되어, 부의 고정전하(6)를 형성함으로써, 상기 홈(3)주위에 p+영역을 형성한다. 상기의 방법에 의하면, 이온주입에 의해 야기되는 바와 같은 새도우(shadow)효과가 열확산에 대해 생기지 않으므로 Al이온들이 균일하게 SiO2층(2)중에 도입되어 홈(3)의 측벽을 형성한다.
제3a와 3b도는, 폴리실리콘층(4)표면으로부터 SiO2하지층(2), 그리고 Si기판(1)까지의 깊이에 따른 Al농도 곡선을 나타낸 그래프이다. 제3a도는 상기 폴리실리콘층(4)을 열처리없이 Al이온주입만 한후의 분포곡선이고, 제3b도는 질소분위기중 1000℃에서 60분간 열처리한후의 분포곡선이다. SiO2층(2)과 폴리실리콘층(4)의 두께는 각각 약 0.1과 0.2㎛이다. 그리고 Al이온주입 조건은, 이온에너지 40KeV, 도스(dose)량5×1014cm-2이다. 폴리실리콘층(4)의 표면상에 자연 Si산화막이 형성된다.
상기 열처리전에 Al불순물들이 상기 자연 Si산화막과 폴리실리콘층(4)전반에 균일하게 분포한다. 그러나, 열처리후에는 상기 자연 Si산화막과 SiO2층(2)중에 Al분포피크가 발견되며, 상기 폴리실리콘층(4) 및 실리콘기판(1)중의 Al농도는 상기 피크치들보다 그 피크크기로 3∼4배 작으며, 노이즈 레벨(noise level)로서 간주할 수 있다. 즉, Al불순물들은 자연 Si산화막 및 SiO2층(2)중으로 편석되어, 상기 폴리실리콘층(4) 및 실리콘기판(1)중에 전류되지 않는다.
제4a∼4e도는 본 발명의 제1실시예의 제조공정들을 나타내는 개략횡단면도이며, 본 발명을 실리콘기판에 형성된 홈 분리구조체에 적용한 경우이다.
제4a도를 참조해보면, SiO2층(2a)과 Si3N4층(7)이 실리콘기판(1)상에 순차로 형성된다. 이후 Si3N4층(7)과 SiO2층(2a)이 기존의 리소그래피(lithography) 기술로 선택적 에칭 제거처리하고 실리콘기판(1)의 노출면을 더욱 제거함으로써 홈(3)을 형성한다.
다음은. 제4b에 도시된 바와 같이 Si3N4층(7)을 마스크로서 사용하여 상기 홈(3)내의 노출된 실리콘 기판(1)을 열산화시켜 약 500Å두께의 SiO2층을 형성한다. 다음 제4a도에 도시된 바와 같이 상기 실리콘기판(1)표면전면에 폴리실리콘층(4)을 주지된 CVD(화학기상성장)법에 의해서 퇴적한다. 이 공정으로, 상기 홈(3)을 폴리실리콘층(4)으로 채운다.
다음, 상기 폴리실리콘층(4)중에 Al이온을 주입한다. 물로, 제4c도의 프로세스에서 Al-도우프된 폴리실리콘층(4)을 퇴적할 수 있다. 이 이온주입은 Al이온들이 상기 폴리실리콘층(4)을 통과하지 않도록 행해야 한다. Al이온들은 폴리실리콘중에 용이하게 확산할 수 있으며 따라서 상기 폴리실리콘층(4)의 표면영역중에 필요한 주입량의 Al이온들(5)를 주입하면 충분하다. 그 조건은, 예를 들면 40KeV의 이온에너지, 1×1016cm-2의 주입량이다. 이온주입후, 실리콘기판(1)을 예를 들어 질소분위기중에서 950℃에서 20분간 열처리한다. 그결과 폴리실리콘층(4)중의 Al이 SiO2층(2)중에 축적되어 제4d도에 도시된 바와 같이 부의 고정전하(6)를 형성한다. 이러한 부의 고정전하(6)는 기판(1)의 홈(3)의 인접 근방에 p+영역을 유발시키며 이 p+영역이 그 홈분리에 의해 분리된 소자형성영역들 사이의 리이크를 방지한다.
상기 공정들후에 기판(1)표면상의 폴리실리콘층(4)을 주지의 이방성 에칭기술로 식각제거하여 제4e도에 도시된 바와 같이 상기 홈(3)내에만 폴리실리콘층(4a)이 잔존하도록 한다.
이 폴리실리콘층(4a)은 Al불순물 확산원 및 상기 홈내 매입물질로서 이용된다.
상기 제4a∼e도의 방법을 약간 변형할 수 있다. 제5도에 도시된 바와 같이, 상기 폴리실리콘층을 상기 홈내 폴리실리콘층(4a)만 남기고 식각제거한 후, Al원자들(5)을 이온주입하고 그후, 제1실시예에서와 같이 기판을 열처리하여 SiO2층(2b)중에 Al불순물을 퇴적시킨다.
제6a∼e도는 본 발명의 제2실시예의 제조공정을 나타내는 개략 횡단면도이다. 이 제2실시예는 본 발명을 필드 분리형성에 적용한 것이다. p형 Si기판(1)의 표면의 인접 근방에 p+영역을 형성하며, 이 p+영역이 소자분리 영역으로 기능한다.
제6a도에 도시된 바와 같이, 상기 실리콘기판(1)표면상에 약 1000Å두께의 SiO2층(2)과 약 3000Å두께의 폴리실리콘층(4)을 형성한다. 이후, 상기 폴리실리콘층(4)전면상에 Al원자들(5)을 이온주입한다. 이 이온주입조건은 상기 제1실시예의 경우와 동일하다. 다음, 상기 실리콘기판(1)을 열처리하여 폴리실리콘층(4)중의 Al이온들을 SiO2층(2)중에 퇴적시킨다. 이 열처리조건은 상기 제1실시예의 조건과 동일하다. 그 결과, SiO2층(2)중에 부의 고정전하(6)가 형성되며, 제6b도에 도시된 바와 같이 SiO2층(2)직하의 실리콘기판(1)중에 p+영역이 유발된다.
다음은, 기판 표면 전면에 레지스트층(9)을 형성하고, 주지의 리소그래피 기술로 필드분리영역을 커버하는 패턴된 레지스트층(9)을 남기고 선택적으로 제거한다. 이 패턴된 레지스트층(9)으로부터 노출된 폴리실리콘층(4)과 SiO2층(2)을 주지의 에칭기술로 제거하면, 제6c도에 도시된 바와 같은 구조체가 형성된다. 상기 SiO2층(2)중의 부의 고정전하에 의해 유발된 p+영역의 필드분리가 Si기판(1)중에 형성된다.
상기 레지스트층(9)를 제거한 후, 상기 Si기판(1)표면을 열산화시켜 제6d도에 도시된 바와 같이 이산화 Si로 된 게이트절연층(11)을 형성한다. 또한, 상기 이산화 Si층(11)을 상기 필드분리영역의 폴리실리콘층(4)표면상에 형성한다. 그후, 실리콘기판(1)표면 전면상에 또하나의 폴리실리콘층(12)을 퇴적한다. 이 폴리실리콘층(12)을 선택적으로 식각 제거하여 제6e도에 도시된 바와 같이 소자형성영역내에 게이트전극(14)을 잔존시킨다.
다음, 상기 필드분리영역내의 잔존 폴리실리콘층(4)과 게이트전극(14)을 마스크로 사용해서 n-형 불순물, 예를 들어 비소(As)를 상기 Si기판(1)중에 주입한다. 그럼으로써 소오스와 드레인영역(15)을 갖는 MOS트랜지스터 Tr1과 Tr2가 형성된다. 이들 MOS트랜지스터들의 n-형 소오스 및 드레인 영역들은 필드분리영역내의 p+영역에 의해서 서로 분리된다. 이들 트랜지스터 Tr1과 Tr2사이에 리이크전류가 발생되기 어렵다.
상기 제2실시예에서, Al이온들은 SiO2층(2)중으로 재분배시키기 위한 열처리는 상기 폴리실리콘층(4)과 SiO2층(2)의 에칭공정후, 즉, 제6c도의 공정후에 행할 수도 있다. 이 경우, 상기 에칭공정은 상기 폴리실리콘층(4)에 대해서만 행하고, 상기 SiO2층은 제7도에 도시된 바와 같이 상기 Si기판(1)전표면상에 잔존시킬 수 있다. 이와 같이 Si기판(1)전표면상에 SiO2층을 잔류시키는 변형된 방법은, 기판손상을 완화하고, 결함을 저감시키는 장점이 있다. 부의 전압이 상기 폴리실리콘층(4)에 걸리면 제6도와 제7도의 공정들에서 분리특성이 제고된다.
제8a∼8c도는 본 발명의 제3실시예의 방법을 나타내며, 본 발명을 MOS트랜지스터의 임계전압 Vth를 제어하는데 적용한 것이다.
제8a도에 도시된 바와 같이, p형 Si기판상에 게이트절연층(11)을 형성한 후, Si기판(1)의 전표면상에 약 200Å두께의 게이트절연층과, 약 3000Å 두께의 폴리실리콘층(4)을 퇴적한다. 다음은, 폴리실리콘층(4)중에 Al원자들(5)을 이온주입하고, 그다음, Si기판(1)을 열처리한다. 상기 폴리실리콘층(4)중의 Al이온들을 상기 게이트절연층(11)중에 퇴적시켜 제8b도에 도시된 바와 같이 부의 고정전하를 형성한다. 상기의 이온주입조건은 이온에너지 40KeV, 주입량 1×1016cm-2이고, 열처리조건은 질소분위기중 950℃에서 20분이다.
다음, 주지된 리소그래피기술로 폴리실리콘층(4)을 패턴하고, 제8c도에 도시된 바와 같이 게이트전극(14)을 형성한다. As와 같은 n형 불순물을 상기 Si기판(1)중에 이온주입하여 소오스 및 드레인영역(15)을 형성한다.
As이온주입조건은 예를 들면 이온에너지 70KeV, 주입량 5×1015cm-2이다. 그다음 상기 Si기판(1)을 열처리하면, 소오스 및 드레인영역(15)중의 n형 불순물이 활성화된다. 이와 같은 방법으로 n-채널 MOS트랜지스터가 형성된다.
본 제3실시예에서는 Si기판(1)의 표면영역 근방과 게이트전극(14)직하부에 상기 부의 고정전하(6)에 의해 p+영역이 유발된다. 이 게이트절연층(11)중의 부의 고정전하를 제어함으로써 n-채널 트랜지스터의 임계전압 Vth를 소정치로 제어할 수 있다.
상기 소오스 및 드레인영역(15)에 유도된 정의 전하들은 상기 고농도의 n-형 불순물들에 의해 보상된다.
제3실시예에서는 상기 폴리실리콘층(4)중의 Al원자(5)를 상기 게이트절연층(11)중으로 퇴적시키기 위한 열처리는 상기 폴리실리콘층(4)을 패턴하여 게이트전극(14)을 형성한 후에 행할 수도 있다. 또한, 이 열처리를 As이온 주입후에 행할 수도 있다. 이러한 방법에 의해서 동일한 열처리로 Al편석 및 Al불순물의 활성화를 행할 수 있다.
상기 Vth의 제어는 p-채널 MOS트랜지스터에 적용할 수 있으며, 이 트랜지스터의 경우는, 붕소(B)와 같은 p형 불순물을 n형 실리콘기판(1)에 이온주입함으로써 소오스 및 드레인영역(15)을 형성한다. 이러한 방법으로 제조된 p-채널 MOS트랜지스터는 일반적으로 상시-온(normally-on)형이다.
상기 실시예에 의하면, 불순물을 Si기판(1)중에 직접 주입하지 않고, MOS트랜지스터의 Vth를 제어할 수 있고, 게이트절연층의 손상을 피할 수 있다. Vth 제어용 불순물원으로서 사용된 폴리실리콘층은 게이트 전극으로서 사용될 수 있으므로, 공정수가 많아지지 않는다는 장점이 있다.
재9a 및 9b도는 본 발명의 제4실시예를 나타내며 본 발명을 CMOS구조체의 n-채널 MOS트랜지스터의 Vth를 제어하는데 적용한 예이다.
제9a도에 도시된 바와 같이, p형 Si기판(1)에 n-웰(well)(26)이 형성돼 있다. CMOS구조체는 p+소오스 및 드레인영역(25)을 포함하는 n-웰(26)내의 p-채널 MOS트랜지스터 Tr3와, n+소오스 및 드레인영역(22)을 포함하는 기판(1)의 n-채널 MOS트랜지스터 Tr4로 구성돼 있다.
상기 n-채널 트랜지스터 Tr4를 노출시키는 개구부를 갖는 Si기판(1) 표면상에 레지스트층(27)이 형성돼 있고, 이 개구부를 통해서 Al이온들이 주입된다. Al이온들은 폴리실리콘으로된 게이트전극(21)중에 도입된다. Al이온들은 또한 게이트절연층인 SiO2층(24)을 통하여 상기 n형 소오스 및 드레인영역(22)내에 주입된다. 그러나, Vth값을 더 높이기 위한 필요 Al농도가 약 1×1018cm-3이므로 Al영향은 상기 소오스 및 드레인영역(22)중의 상기 n-형 불순물들에 의해 보상된다.
다음은, 레지스트층(27)을 제거하고, Si기판(1)을 열처리한다. 이 공정에서, n-채널 트랜지스터 Tr4의 게이트전극(21)으로부터 그 하부에 형성된 SiO2층(24)으로의 Al이 재분배되어 제9b도에 도시된 바와 같이 부의 고정전하가 형성된다. 그러므로, n-채널 트랜지스터 Tr4의 채널영역중에 p+영역이 유발되고, Vth값이 상승하여 Vth값이 제어된다.
제10a 및 10b도는 본 발명의 제5실시예를 나타내며, 본 발명을 마스크 ROM에 적용한 예이다.
일반적으로, 마스크 ROM의 MOS트랜지스터들은 마스크 ROM의 제조공정중 선택적으로 기입처리되며, 기입처리할 MOS트랜지스터의 선택은 마스크 ROM에 기록할 프로그램에 의해 결정되며, 그에 의해, 선택된 트랜지스터들은 비도전성(상시-오프)으로 만들고 다른 트랜지스터들은 도전성(상시-온)으로 남는다.
제5실시예에서는 복수의 MOS트랜지스터들이 p형 실리콘기판(1)상에 매트릭스 배열로 형성되며, 모든 MOS트랜지스터들은 처음에 공지된 방법으로서 상시-온 특성을 갖도록 형성된다. 편의상 2개의 MOS트랜지스터들(Tr1,Tr2)만을 간략히 나타낸 제10a도와 제10b도를 참조하여 본 발명의 기입공정을 설명한다. MOS트랜지스터들(Tr1,Tr2) 각각은 n-형 소오스와 드레인영역(22); SiO2의 절연층(24), 폴리실리콘의 게이트전극(21)을 갖는다. 트랜지스터(TR2)만이 기입처리를 위해 그의 특성을 상시-온에서 상시-오프로 변경된다.
실리콘기판(1) 표면상에 레지스트층(23)이 형성돼 있으며, 이 레지스트층은 상기 Tr2상에 개구부를 구비하고 있고, 이 개구부를 통해서 Al이온들이 주입된다. 이러한 이온 주입의 목적은 Al이온들을 폴리실리콘중에 도입하기 위한 것이므로, 레지스트층(23)은 적어도 기입프로세스를 행하지 않는 트랜지스터 Tr1의 게이트전극(21)을 마스크하면 충분하다. 게이트절연층인 SiO2층(24)을 통과한 Al은, 또한 상기 소오스 및 드레인영역(22)중에 주입된다. 그러나, Al의 필요농도는 약 1×1018cm-3이기 때문에 트랜지스터 Tr2의 Vth값을 상기-오프 레벨로 만들게 되므로, Al의 영향이 소오스 및 드레인 영역들중의 n-형 불순물들에 의해 보상된다
레지스트층(23)을 제거한 후, Si기판(1)을 열처리하면, 게이트전극(21)중의 Al원자들(5)이 SiO2층(24)중으로 재분배되어, 제10b도에 도시된 바와 같이 부의 고정전하(6)가 형성된다. 다음, Tr2의 채널영역내에 p+영역이 유발되고, Vth값이 높아져서 Tr2가 상시-오프 상태로 된다. 즉, 기입 프로세스가 종료된다.
제11a∼11b도는 본 발명의 제6실시예를 나타내며, 본 발명을 EEPROM(Electrically Erasable and programmable ROM : 전기적 소거 가능한 프로그래머블 ROM)의 독출전압을 제어하는데 본 발명을 적용한 예이며, 복수의 트랜지스터들이 매트릭스형으로 배열돼 있고, 이들중 선택된 트랜지스터들은 다른 잔여 트랜지스터들과는 상이한 임계전압 Vth를 갖도록 제어된다.
제11a도를 참조해 보면, p형 Si기판상에 게이트절연층(32)이 형성돼 있고, 이 기판에는 n형 고(高)도우프 영역(31)이 형성돼 있어서, 차후에 기입 및 소거전극이 된다. 상기 게이트절연층(32)의 두께는 300∼500Å이며, 상기 고도우프영역(31)의 두께는 70∼100Å 정도로 얇게 돼 있다. 이 얇은 부위를 턴낼막이라 한다. 이 턴낼막을 형성하는 방법은 주지의 기술이며, 본 발명과는 무관하므로, 그 설명을 생략한다. 상기 게이트절연층(32)상에 폴리실리콘층(4)을 퇴적한 후 상기 폴리실리콘층(4)중으로 Al원자들을 이온 주입한다. 그 주입조건은 상기 제4 및 제5실시예의 경우와 동일하다.
다음, 상기 실리콘기판(1)을 열처리하며, 이 처리중, 상기 폴리실리콘층(4)중의 Al이온들이 게이트절연층(32)내에 퇴적한다. 제11b도에 도시된 바와 같이, 게이트절연층(32)중에 부의 고정전하(6)가 형성되고, Si기판(1)의 표면근방에 p+영역이 유발된다. 상기 게이트절연층(32)중의 부의 고정전하들의 농도는 1013cm-3이상이고, 불순물 농도가 1015cm-3이상인 n-형 영역(31)의 농도는 실질상 변치 않는다.
다음, 제11c도에 도시된 바와 같이, 폴리실리콘층(4)의 표면을 열산화시켜 약 400Å 두께의 SiO2층을 형성한 후, SiO2층(33)상에 폴리실리콘층(34)을 퇴적한다. 주지의 리소그래피기술을 사용하여 폴리실리콘층(34), SiO2층(33) 및 폴리실리콘층(4)을 순차적으로 선택적으로 식각제거한다. 그결과, 제11d도에 도시된 바와 같이, 폴리실리콘층(4)으로된 부유게이트(Fg)와 폴리실리콘층(34)으로된 제어게이트(CG)로 구성되는 2중층 게이트가 형성된다. 그다음, 상기 제어게이트(CG)와 상기 부유게이트(FG)를 마스크로서 사용하여, As와 같은 n형 불순물들을 상기 Si기판(1)중에 이온주입하여 소오스영역(35a) 및 n-형 고도우프영역(31)과 접촉하는 드레인영역(35)을 형성하여 EEPROM을 완성한다.
본 실시예에 의하면, 상기 독출전압, 즉, 상기 제어게이트(CG)와 소오스영역(35a)과, 드레인영역(35)을 구비한 n형 고도우프영역(31)으로 구성된 MOS트랜지스터의 Vth를 제어할 수 있다. 종래기술에서는 상기 Vth는 게이트절연층(32) 직하부에 p형 불순물들을 이온주입함으로써 제어한다. 본 실시예에 의하면, 상기 게이트절연층(32)중의 부의 고정전하(6)에 의해 유도된 p+영역에 의해 제어할 수 있다. 그결과, 종래기술의 상기 n형 고도우프영역(31)상의 게이트절연층(32)의 얇은 부위로 이온주입하는 과정중에 손상을 받아 소정의 내압을 얻을 수 없다는 문제점을 해소할 수 있다.
상기 본 발명의 실시예들의 설명에 있어서 SiO2층들을 Si기판상에 절연층으로서 형성하였으나, Si3N4와 같은 다른 절연물질을 사용할 수 있다. 또한, 비정질실리콘과 같은 다른 도전층을 상기 SiO2층상의 폴리실리콘층의 재료로서 사용할 수도 있다. Al확산원으로서 사용된 폴리실리콘층은 열처리중 산화처리되지 않으므로, 도전층으로서 효과적으로 사용할 수 있다.
본 발명의 제조방법에 의하면, 상기 SiO2절연층으로 불순물을 주입해서 그 내부에 고정전하를 형성하는 공정에서 종래 기술의 문제점이 수반되지 않는다.
MOS트랜지스터에서, 상기 SiO2층은 게이트 절연막으로서 사용할 수 있으며, 폴리실리콘층은 게이트전극으로서 사용된다. 게이트 절연막중에 편석된 Al불순물들에 의하여 MOS트랜지스터의 채널영역중에 유발된 p+층은 임계전압(Vth)을 제어하는 기능을 갖고 있다. 그러므로, 폴리실리콘중에 도입되는 Al불순물의 양을 변화시킴으로써 Vth를 제어할 수 있다.
이러한 특징들은 마스크 ROM의 메모리 패턴을 형성하는 프로세스에 효과적으로 응용될 수 있고 EEPROM중에 사용된 트랜지스터의 내전압을 개선하는데도 응용할 수 있다.
상기 설명한 모든 실시예들에서 Al불순물을 사용하였으나, 불순물 재료는 이 Al에만 한정되지 않는다. Ca와 Sr불순물들은 SiO2층중에 부의 고정전하를 형성하는데 사용할 수 있고, 정의 고정전하를 형성하기 위해서 B불순물들을 사용할 수 있다.
그러므로, 상기 실시예들은 모두 설명을 하기 위한 것이지 한정적인 것이 아니며, 즉, 청구범위에 의한 본 발명의 범위는 상기의 설명된 내용뿐만 아니라 청구범위내에서의 여하한 변형도 포함된다.

Claims (10)

  1. 적어도 p형 실리콘기판과, 이 실리콘기판 표면상에 형성된 절연층의 구조를 갖는 반도체장치의 제조방법에 있어서, 상기 절연층상에 도전층을 퇴적하고, 알루미늄, 칼슘 및 스트론튬으로 이루어진 그룹에서 선택된 불순물을 상기 도전층중으로 도우프하고, 상기 기판을 불활성 분위기중에서 소정 온도로 열처리하여, 상기 불순물들을 상기 절연층중으로 편석 및 퇴적시켜 이 절연층중에 부의 고정전하를 형성하는 것이 특징인 반도체장치의 제조방법.
  2. 적어도 n형 실리콘기판과, 이 실리콘기판 표면상에 형성된 절연층의 구조를 갖는 반도체 장치의 제조방법에 있어서, 상기 절연층상에 도전층을 퇴적하고, 붕소불순물을 상기 도전층중으로 도우프하고, 상기 기판을 불활성 분위기중에서 소정 온도로 열처리하여, 상기 불순물들을 상기 절연층중으로 편석 및 퇴적시켜 이 절연층중에 정의 고정전하를 형성하는 것이 특징인 반도체장치의 제조방법.
  3. 제1항에 있어서, 상기 반도체장치가 홈분리 구조를 갖으며, 상기 실리콘기판중에 홈을 형성하고, 상기 절연층을 상기 홈의 벽면과 상기 실리콘기판 표면에 형성함으로써, 상기 퇴적한 도전층으로써 상기 홈을 채우고, 또한 상기 홈의 벽면상의 상기 절연층중에도 상기 고정전하를 형성함으로써 상기 홈 양측상의 인접하는 소자 형성 영역들 사이의 분리특성을 향상시키는 것이 특징인 반도체장치의 제조방법.
  4. 제1항에 있어서, 상기 반도체장치가 실리콘기판상의 상기 절연층과 상기 도전층을 포함하는 필드분리 영역을 구비하며 상기 절연층중의 상기 고정전하가 상기 필드분리영역의 양측에 형성된 2개의 확산영역들을 분리시키는 것이 특징인 반도체장치의 제조방법.
  5. 제1항에 있어서, 상기 열처리, 상기 도전층을 패턴닝하여 상기 고정전하를 갖는 상기 절연층(게이트 절연층)상에 게이트전극을 형성하고, 상기 기판의 극성과 반대극성을 갖는 불순물을 도입하여 상기 MIS트랜지스터의 소오스영역 및 드레인영역을 형성하고, 상기 게이트절연층 하부의 드레인 영역들과 소오스 사이에 상기 채널영역을 형성함으로써, 상기 게이트절연층중에 형성된 상기 고정 전하들이 상기 MIS트랜지스터의 임계전압을 제어하는 기능을 갖는 것이 특징인 반도체장치의 제조방법.
  6. 제1항에 있어서, 상기 반도체장치가 매트릭스형으로 배열되어 마스크 ROM을 구성하는 복수의 MIS트랜지스터들로 구성된 것이고, 이 복수의 트랜지스터들중 선택된 트랜지스터들이 상시-오프 특성을 갖고 그 잔여 트랜지스터들은 상시-온 특성을 갖으며; 상기 도전층 퇴적공정후에 상기 복수의 MIS트랜지스터들을 형성하며, 패턴되는 상기 도전층이 상기 복수의 MIS트랜지스터들 각각의 게이트전극을 형성하도록 하고 상기 복수의 MIS트랜지스터 각각의 소오스영역 및 드레인 영역을 형성하고, 상기 복수의 MIS트랜지스터상에 레지스트층을 형성하고, 상기 레지스트층을 패터닝하여 상기 선택된 MIS트랜지스터들의 표면을 노출시키고, 그리고 상기 게이트전극을 상기 불순물 도우프 공정으로 처리한 후, 그 기판을 상기 열처리 공정으로 처리함으로써, 상기 선택된 트랜지스터들의 특성을 상시-오프특성으로 변경하고, 상기 레지스트층으로 커버된 잔여 트랜지스터들은 상기-온 특성을 유지케하는 것이 특징인 반도체장치의 제조방법.
  7. 제1항에 있어서, 상기 반도체 장치가, 매트릭스형으로 배열된 복수의 MIS트랜지스터들로 구성된 것이고, 이 복수의 MIS트랜지스터 각각이 부유게이트와 제어게이트로 구성된 2중 게이트를 갖으며, 상기 선택된 MIS트랜지스터들의 부유 게이트가 EEPROM을 형성하는 기입프로세스중 전기적으로 충전되며; 상기 도전층 퇴적공정전에 상기 복수의 MIS트랜지스터들 각각에 대하여, 상기 실리콘 기판의 드레인영역 근방에 고도우프 영역을 형성하고, 그위에 상기 절연층중의 턴낼막영역을 형성하고, 상기 열처리 공정후에 상기 도전층상에 제2절연층을 형성하고, 상기 제2절연층상에 다른 도전층을 형성하고 상기 도전층, 상기 제2절연층 및 상기 다른 도전층을 패턴닝하여, 상기 복수의 MIS트랜지스터들 각각의 상기 도전층과 상기 다른 도전층으로부터 상기 부유게이트와 상기 제어게이트를 각각 형성하고 상기 부유 및 제어게이트의 양측상의 상기 실리콘기판중에 불순물을 도입하여 상기 복수의 MIS트랜지스터들 각각의 소오스영역 및 드레인 영역을 형성함으로써, 상기 복수의 MIS트랜지스터 각각의 임계전압을 상기 절연층중에 형성된 상기 고정전하들에 의해 정밀 제어할 수 있는 것이 특징인 반도체장치의 제조방법.
  8. 제1항에 있어서, 상기 절연층이 이산화실리콘층인 것이 특징인 반도체장치의 제조방법.
  9. 제1항에 있어서, 상기 도전층이 실리콘층인 것이 특징인 반도체장치의 제조방법.
  10. 제1항에 있어서, 상기 불순물이 알루미늄으로 된 것이고, 상기 소정온도가 약 950∼100℃인 것이 특징인 반도체장치의 제조방법.
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