DE3877877T2 - Veraenderung der grenzschichtfelder zwischen isolatoren und halbleitern. - Google Patents

Veraenderung der grenzschichtfelder zwischen isolatoren und halbleitern.

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Description

    HINTERGRUND DER ERFINDUNG
  • Die vorliegende Erfindung bezieht sich auf Halbleiterschaltkreise, wie Transistoren und dergleichen, und bezieht sich insbesondere auf die Modifikation von Oberflächenfeldern in den aktiven Bereichen der Halbleiter.
  • Das elektrische Feld, das zwangsläufig an der Oberfläche eines aktiven Bereichs eines Halbleiterschaltkreises existiert, beeinflußt einen oder mehrere der Betriebskennwerte des betreffenden Schaltkreises. Beispielsweise bestimmt bei einem MOS-Feldeffekttransistor das Feld, das an der Grenzfläche des Gate-Oxids und des Aktivkanalbereichs existiert, die Schwellenspannung der Schaltung und die Beweglichkeit der Träger. Wenn der Aktivkanalbereich aus dotiertem Silicium besteht und das Gate-Oxid Siliciumdioxid umfaßt, liegt es in der Natur dieser Grenzschicht, daß sie stets eine positive Ladung hat. Im Ergebnis arbeitet typischerweise eine n-Kanal-MOS-Schaltung in einem Verarmungsmodus. Es ist wünschenswert, in der Lage zu sein, eine stabile negative Ladung an der Grenzfläche zwischen Silicium und Gate-Oxid einführen zu können, um dadurch das positive Feld herabsetzen zu können, das an dieser Grenzfläche exisitiert, und eine mehr neutrale Schaltung herzustellen oder sogar eine Anreicherungsmodusschaltung.
  • In ähnlicher Weise ist es bei bipolaren Transistoren wünschenswert, mit niedrigen Kollektorströmen zu arbeiten, um dadurch die Leistungsanforderungen herabzusetzen. Die niedrige Stromverstärkung des Transistors wird jedoch beeinträchtigt durch die Rekombination von Trägern an der Oberfläche des Basisbereichs. Diese Rekombination hängt ab von dem Feld, das an dieser Oberfläche existiert. Wenn dieses Feld in angemessener Weise gesteuert werden kann, kann die Oberflächenrekombinationsgeschwindigkeit beeinflußt werden, um das Niederstromabschalten des Transistors abzusenken.
  • Demgemäß ist es wünschenswert, in der Lage zu sein, das elektrische Feld steuern zu können, das an der Oberfläche eines Materials in einem monolithischen Schaltkreis existiert. Im einzelnen ist es wünschenswert, in der Lage zu sein, die positive Nettoladung absenken zu können, die naturnotwendig an der Grenzfläche eines dielektrischen Materials und eines Halbleitermaterials vorhanden ist.
    • KURZE DEFINITION DER ERFINDUNG
  • Gemäß der vorliegenden Erfindung werden diese Ziele erreicht durch das Plazieren von Atomen oder Molekülen innerhalb der Kristallstruktur eines dielektrischen Materials. In einer bevorzugten Ausführungsform sind diese ausgesucht aus der Gruppe von Alkalierdmetallen. Das Plazieren eines Konstituenten, ausgewählt aus dieser Gruppe, an einer Stelle innerhalb des Dielektrikums, jedoch nahe der Grenzfläche des dielektrischen Materials und des Halbleitermaterials führt zu einer elektronischen Dichteneuverteilung, die elektronische Dichte der Struktur verleiht. Diese Änderung der elektronischen Dichte trägt bei zu einer verringerten positiven Grenzflächenladung oder, in einigen Fällen, einer wirksamen negativen Grenzflächenladung.
  • Das Additiv muß hinreichend nahe der Grenzfläche plaziert werden, daß diese Verringerung in der Nettoladung in dem Grenzflächenfeld zum Ausdruck kommt. Da jedoch die Atome der Alkalierdmetalle Elektronen in die Struktur einführen, ist mit jedem Atom eine negative Nettoladung assoziiert, d.h. es wird zu einem positiven Ion. Demgemäß müssen diese Ionen in einem Abstand von der Grenzfläche sein, derart, daß ihre positive Nettoladung isoliert wird von dem Feld an der Grenzfläche, wodurch ermöglicht wird, daß die Elektronendichteverschiebung zu den anderen Atomen in der Struktur überwiegt.
  • In dem bevorzugten Verfahren werden die Atome oder Moleküle in die dielektrische Struktur durch Ionenimplantieren eingeführt, gefolgt von thermischer Aktivierung, etwa durch Ausheizen. Die Energie des Ionenimplantationsprozesses sollte so gewählt werden, daß der projizierte Bereich der implantierten Atome oder Moleküle sicherstellt, daß ihr Verteilungsmaximum auf der dielektrischen Seite der Dielektrikum/Halbleiter-Grenzschicht nach der thermischen Aktivierung liegt. Vorzugsweise umfaßt die thermische Aktivierung einen mehrstufigen Ausheizprozeß. In dem ersten Schritt wird die Struktur bei relativ niedriger Temperatur ausgeheizt, beispielsweise weniger als 600º C in einer nicht oxidierenden Atmosphäre. Danach erfolgt ein Ausheizen bei einer wesentlichen höheren Temperatur, beispielsweise in dem Bereich von 900-1100ºC in derselben oder einer anderen nicht oxidierenden Atmosphäre. Der eine oder andere oder beide dieser Schritte kann wiederholt werden, um Gitterdefekte nach Wunsch zu reparieren.
  • Als eine Alternative können die Atome oder Moleküle in die dielektrische Wirtsmatrix mittels der Ionen-Cluster-Strahl-Technik (ICB) eingeführt werden. Mit diesem Vorgehen können sowohl die Wirtsmatrix als auch das Additiv mit guter Steuerung der Eintragrate und Stöchiometrie erzeugt werden.
    • KURZBESCHRElBUNG DER ZEICHNUNGEN
  • Weitere Merkmale der vorliegenden Erfindung und der durch sie gebotenen Vorteile werden in den nachfolgenden Beisptelen beschrieben, und expertimentelle Ergebnisse bezüglich dieser Beispiele sind in den beigefügten Figuren illustriert.
  • Fig. 1 ist eine Querschnittsdarstellung eines MOS-Kondensators.
  • Fig. 2 ist ein Kollektor/Spannungs-(C/V)-Diagramm zur Illustration der Kapazität eines MOS-Kondensators mit verschiedenen Konzentrationen von in sein Oxid implantiertem Calcium und Krypton.
  • Fig. 3a und 3b zeigen die C/V-Charakteristik eines anderen Beispiels der Erfindung vor dem Ausheizen bzw. nach einem abschließenden Ausheizschritt.
  • Fig. 4a bzw. 4b sind SIMS-Diagramme zur Illustration der Verteilung des Calciums in dem Substrats vor bzw. nach dem Ausheizen.
    • BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSFORMEN
  • In der nachfolgenden Beschreibung von Beispielen der Erfindung wird jeweils bezuggenommen auf MOS-Strukturen, wo eine solche Bezugnahme das Verständnis der Erfindung erleichtert. Es versteht sich jedoch, daß die Anwendbarkeit der Erfindung nicht auf diesen besonderen Typ von Struktur beschränkt ist. Im Gegenteil, die Feldveränderung, die mit der vorliegenden Erfindung erreicht wird, kann in biplaren Schaltkreisen wie auch in MOS-Strukturen angewandt werden.
  • Kurz gesagt, ist das Basisprinzip, auf dem die vorliegende Erfindung beruht, die Modifikation von Oberflächenfeldern in Halbleiterstrukturen durch das Plazieren von atomaren Bausteinen innerhalb eines Wirtsgitters an einer Stelle in der Nähe der Oberfläche des Wirtsmaterial. Genauer gesagt, richtet sich die vorliegende Erfindung auf die Verringerung und noch lieber die Polaritätsinversion des Grenzflächenfeldes zwischen einem dielektrischen Material und einem Halbleitermaterial. Gemäß der Erfindung kann diese Verringerung erzielt werden durch Plazieren von Atomen der Elemente aus den Gruppen 1a, 2a oder 3a des Periodischen Systems der Elemente in einer dielektrischen Wirtsstruktur. Da jedes dieser Elemente eine relativ kleine Anzahl von Valenzelektronen aufweist, wird es ohne weiteres der Struktur Elektronendichte zufügen. Demgemäß kann durch Plazieren von Atomen dieser Elemente an der Dielektrium/Halbleiter-Grenzschicht eine Nettoverringerung der positiven elektrischen Ladung erzielt werden.
  • Im Falle der Elemente der Gruppe 1a und Gruppe 3a jedoch hat es sich gezeigt, daß die jeweilige Gitterstelle für den Bestandteil kritisch ist für das Erzielen der gewünschten Resultate. Genauer gesagt, wurde durch theoretische Überlegungen gefunden, daß das Plazieren von Elementen der Gruppe 1, Natrium und Kalium, an einer Lückenstelle zweier verbundener Oxidkristallzellen zu einer negativen wirksamen Ladung an der Oberfläche des Materials führt, jedoch das Plazieren dieser selben Elemente an einem anderen Lückenort in einer positiven Nettoladung resultiert. Im einzelnen führt das Plazieren eines Atoms an der Lückenstelle 2, nämlich der Stelle, definiert durch die Koordinaten (-1,5258, 0, 4,3288), bei zwei verbundenen Beta-Kristobalitzellen zu einer negativen wirksamen Ladung, jedoch das Plazieren an der Stelle 1, nämlich der Stelle mit den Koordinaten (0, 0, 4.3288), zu einer positiven wirksamen Ladung. Um demgemäß eine Nettoverringerung in dem Feld an der Oberfläche des Wirtsmaterials herbeizuführen, ist es notwendig, sicherzustellen, daß das Additiv an der geeigneten Gitterstelle lokalisiert wird. Diese kritische Abhängigkeit von dem jeweiligen Ort für das Plazieren des Atoms ist vermutlich in ähnlicher Weise anwendbar auf Elemente der Gruppe 3.
  • Im Gegensatz dazu jedoch bewirken die Erdalkalimetalle der Gruppe 2a im wesentlichen erhöhte Resultate relativ zu der örtlichen Plazierung. Beispielsweise weist Calcium eine negative wirksame Ladung an allen drei zur Verfügung stehenden Lückenorten auf, obwohl die Höhe der Ladung am größten ist, wenn das Calcium an dem Ort 2 lokalisiert wird. Experimentelle Resultate zeigen, daß Strontium und Barium ebenfalls negative wirksame Ladungen hervorrufen, unabhängig von der jeweiligen örtlichen Lokalisierung. Demgemäß sind die Erdalkalimetalle die bevorzugteste Spezies für das Plazieren in einer dielektrischen Struktur, da eine Nettoverringerung des Oberflächenfeldes nicht von der örtlichen Plazierung abhängt.
  • Die folgenden Beispiele werden zur Illustration des Verhaltens von Schaltkreisen gegeben, herrührend aus der Implantation von Calcium in Siliciumdioxidstrukturen.
    • BEISPIEL 1
  • Schichten von Oxid wurden thermisch auf Wafern von 6-9 Ohm cm n-Typ 100 Silicium aufwachsen gelassen. Die mittlere Dicke der Oxidschichten betrug 770 Ångström (1 Ångström = 0,1 nm) ± 10 Ångström.
  • Die Wafer wurden in drei Gruppen aufgeteilt. Eine Gruppe von Wafern wurde mit Calcium in einer Dosis von 1 x 10¹² cm &supmin;² implantiert. Eine zweite Gruppe von Wafern wurde mit Calcium mit einer Dosis von 1 x 10¹³ cm &supmin;² implantiert. Eine dritte Gruppe, die als Kontrollgruppe diente, wurde mit Krypton mit einer Dosierung von 1 x 10¹³ cm &supmin;² implantiert. Die Implantierenergien wurden so gewählt, daß der vorhergesagte Bereich (RP) für jedes Implantat in dem Oxid nahe der SiO&sub2;/Si-Grenzfläche liegen würde.
  • Alle Muster wurden dann in der folgenden Sequenz ausgeheizt:
  • 1. 450ºC für 40 Minuten in einem Formiergas, bestehend aus 80% N&sub2; und 20% H&sub2;.
  • 2. 1100ºC für 30 Minuten in reinem Stickstoff.
  • 3. 450ºC für 40 Minuten in dem Formiergas.
  • MOS-Kondensatoren mit jeweils einem Silciumdioxid-Dielektrikum 10 zwischen einem Aluminium-Gate 12 und dem Siliciumsubstrat 14, wie in Fig. 1, wurden dann mit jedem Wafer aufgebaut. Die Kapazität jedes Kondensators wurde bei einer Frequenz von 1 MHz bei Raumtemperatur gemessen und bei einer erhöhten Temperatur von 300ºC.
  • Die Ergebnisse dieser Messungen sind in dem Kapazitäts/Spannungsdiagramm (C/V) der Fig. 2 wiedergegeben. Wie man aus dieser Figur ersehen kann, verschiebt das höher dosierte Calciumimplantat die Kapazität der Struktur nach rechts relativ zu dem niedriger dosierten Calciumimplantat. Grundsätzlich verhält sich die Struktur, als wäre eine zusätzliche feste negative Ladung an der Dielektrium/Halbleiter-Grenzschicht vorhanden.
  • Die verringerte Kapazitätskurve, resultierend aus dem 10¹³ cm &supmin;² Krypton-Implantat fällt zusammen mit der niedriger dosierten Calciumkurve. Diese Daten untermauern die Tatsache, daß die Verschiebung nach rechts, die sich für das höher dosierte Calciumimplantat zeigt, nicht auf Gitterbeschädigungen zurückzuführen ist. Da Krypton massiver ist als Calcium, würde eine Änderung der Kapazität infolge Beschädigung höhere Resulate für das Krypton ergeben haben als für die äquivalente Dosis an Calcium.
    • BEISPIEL 2
  • Oxidschichten wurden auf Silicium-Wafern aufwachsen gelassen. Die Wafer waren SEH, 100, p-Typ, 11-18 Ohm cm Substrate und SEH, 100, n-Typ, 5-9 Ohm cm Substrate. Die Oxidschichten wurden mit einem trockenen HCl-Prozeß bei 900ºC bis zu einer Dicke von 750 Ångström aufwachsen gelassen.
  • Die Proben wurden implantiert mit Calcium mit jeweiligen Dosen von 10¹², 10¹³ bzw. 10¹&sup4; cm&supmin;². Die Implantierenergie wurde bei 70 KeV gewählt, so daß RP etwa 560 Ångström war. Diese Tiefe stellte sicher, daß die Verteilungsspitze des Calciums auf der Oxidseite der Siliciumdioxid/Silicium-Grenzfläche nach dem Ausheizen blieb.
  • MOS-Kondensatoren wurden gebildet, und die Proben wurden in der folgenden Sequenz ausgeheizt:
  • 1. 450ºC für 20 Minuten in einem Gemisch von 90% N&sub2; und 10% H&sub2;.
  • 2. 750ºC für 30 Minuten in reinem Stickstoff.
  • 3. 450ºC für 20 Minuten in einem Gemisch von 90% N&sub2; und 10% H&sub2;.
  • 4. 905ºC für 30 Minuten in reinem Stickstoff.
  • 5. 450ºC für 20 Minuten in einem Gemisch von 90% N&sub2; und 10% H&sub2;.
  • 6. 50ºC für 20 Minuten in einem Gemisch von 90% N&sub2; und 10% H&sub2;.
  • Eine Kontrollgruppe von Proben, in deren Oxid kein Calcium implantiert worden war, wurde in der gleichen Weise ausgeheizt. Die Kapazität/Spannungs-Kennwerte der Proben wurden bei hoher Frequenz (etwa 100 KHz) nach jedem Ausheizschritt gemessen unter Verwendung einer zerstörungsfreien Quecksilbersondentechnik. Zwischen jedem Ausheizen wurden die Proben gereinigt in einer kochenden H&sub2;O&sub2;/H&sub2;SO&sub4;-Lösung zum Entfernen jeglicher Spur von Quecksilber.
  • Tafel 1 unten zeigt die Änderung in einem relevanten Parameter der implantierten Proben, Vmin , als eine Funktion der verschiedenen Ausheizungen relativ zu der Kontrollgruppe. Vmin repräsentiert die Spannung, bei der die MOS-Struktur invertiert wird, und entspricht demgemäß der Schwellenspannung für einen Langkanaltransistor. Deshalb repräsentiert dieser Wert direkt die Gesamtladung bei der Struktur an dem Inversionspunkt. Dieser Parameter wurde gewählt anstelle der Flachbandspannung Vfb für die Struktur, da er leichter zu identifizieren ist. TABELLE I: Vmin Verschiebungen infolge Calciumimplantat in SiO&sub2; 10¹³ Ca+/cm² Implantat in 750 Å Oxid AUSHEIZUNGEN Vmin (Kontrollgruppe)
  • Die C/V-Daten für die implantierten Proben vor dem Ausheizen und nach dem abschließenden Ausheizen sind in Figuren 3a bzw. 3b illustriert.
  • Die Daten der Tabelle I zeigen eine Maximalverschiebung von Vmin von 7,0 V, d.h. (+0,8 V -(-6,2V)). Diese Verschiebungen sind in der positiven Richtung für jedes Ausheizen. Demgemäß wird die Gesamtfeldladung weniger positiv (mehr negativ). Eine Überprüfung der praktischen C/V-Daten illustriert, daß der maximale Fehler in der Lokalisierung von Vmin ±O,15 V beträgt. Demgemäß sind die Verschiebungen in Vmin, dargestellt in Tabelle I, so groß im Vergleich mit entweder der Unsicherheit in dem Vmin-Wert oder der maximalen Spannung, die auf Gitterstörungen zurückzuführen sein könnte, daß der Rückschluß, repräsentiert durch die Daten, sein wird, daß der Ladungsaustausch im Zusammenhang steht mit den Calciumatomen während der Ausheizprozedur.
  • Die Proben, die mit Calcium implantiert worden waren, zeigen auch einen niedrigen Dissipationsfaktor (D) von etwa 0,03 im Gegensatz zu dem der Kontrollgruppe, der etwa 0,2 beträgt. Dieser Parameter bildet ein gutes Maß der Qualität des Oxids in dem MOS-Kondensator. Die Daten zeigen, daß das Vorhandensein der Calciumatome nicht die Wirkverluste innerhalb der Struktur erhöht, welche erwartet worden sein könnten auf der Basis der Beschädigung an der Oxid/Silicium-Grenzschicht.
  • Um einen optimalen Beitrag zu der Änderung des Grenzflächenfeldes zu leisten, sollten die Additive zu dem Dielektrikum nahe der Grenzfläche, jedoch nicht in dieser positioniert werden. Wenn sie in der Grenzfläche positioniert werden, würden die positiven Ionen, die sich ergeben, wenn das Additium ein Valenzelektron abgibt, die Wirkung auslöschen, welche die freien Elektronen auf das Feld haben. Deshalb sollten die implantierten Ionen mindestens zwei Atomschichten von der Grenzfläche weg positioniert werden und vorzugsweise in dem Bereich von 2 bis 20 Atomschichten von der Grenzschicht, um sie von dem Oberflächenfeld zu isolieren. Die Implantierenergie sollte so gewählt werden, daß die implantierten Additive innerhalb dieses Abstandsbereiches von der Grenzfläche nach dem abschließenden Prozeßschritt lokalisiert werden.
    • BEISPIEL III
  • Proben mit Oxidschichten mit einer Dicke von 750 Ångström wurden mit Calcium bei einem Dosierungspegel von 10¹&sup4; cm&supmin;² implantiert und mit einer Implantierenergie von 70 KeV, wie im Beispiel II. Die Verteilung des Calciums wurde bestimmt mittels Sekundärionenmassenspektrokopie (SIMS). Die Ergebnisse dieser Bestimmung sind in Figur 4a gezeigt.
  • Die Proben wurden dann in der folgenden Sequenz ausgeheizt:
  • 1. 500ºC in 90% N&sub2;, 10% H&sub2; während 40 Minuten;
  • 2. 950ºC in 100% N&sub2; während 30 Minuten;
  • 3. 500ºC in 90% N&sub2;, 10% N&sub2; während 40 Minuten.
  • Die Verteilung des Calciums wurde erneut bestimmt, und die SIMS-DAten sind die Fig. 4b gezeigt.
  • Ein Vergleich der in Fig. 4a und 4b wiedergegebenen Daten läßt erkennen, daß die Verteilung des Calciums durch den Ausheizprozeß im wesentlichen unbeeinflußt bleibt. Demgemäß kann der Energiepegel für den Implantierprozeß so gewählt werden, daß Rp innerhalb des Endbereiches der gewünschten Positionierung für die zugefügten Bausteine fällt.
  • Da Atome der Erdalkalimetalle Strontium und Barium größer sind als jene des Calciums, sind sie weniger beweglich als Calcium in der Siliciumdioxid-Gitterstruktur. Demgemäß sind sie stabiler und tragen zu einer noch höheren Elektronendichte in dem System bei.
  • Fachleute werden erkennen, daß die vorliegende Erfindung in anderen spezifischen Ausführungsformen verwirklicht werden kann, ohne von den Grundlagen oder den wesentlichen Merkmalen derselben abzuweichen. Beispielsweise kann das Plazieren der zugefügten Atome in dem Dielektrikum erfolgen mit einem Ionen-Cluster-Strahl (ICB) anstelle der Ionenimplantation. Mit dieser Technik würde das Wirtsgitter mittels des Strahles erzeugt werden und das Additiv-Ion eingeführt werden durch Umschalten auf eine andere Quelle in dem Strahlgenerator.
  • Die hier offenbarten Beispiele der Erfindung sind deshalb unter allen Gesichtspunkten als illustrativ, nicht jedoch als restriktiv anzusehen. Der Schutzumfang wird durch die beigefügten Ansprüche umrissen.

Claims (16)

1. Ein Verfahren für das Modifizieren des elektrischen Feldes an der Grenzfläche eines dielektrischen Materials und eines Halbleitermaterials in einer monolithischen Schaltkreisstruktur, umfassend die Schritte des Plazierens von Atomen eines Erdalkali-Metalls in dem dielektrischen Material nahe der Nachbarschaft der Grenzfläche mit einer Konzentration zwischen etwa 10¹² cm&supmin;² und etwa 10¹&sup4; cm&supmin;²
2. Das Verfahren nach Anspruch 1, ferner umfassend den Schritt des Ausheizens der Struktur in einer nichtoxidierenden Umgebungsatmosphäre.
3. Das Verfahren nach Anspruch 2, bei dem der Ausheizschritt einen zweistufigen Prozess umfaßt mit Ausheizen der Struktur bei einer ersten Temperatur, gefolgt von einem Ausheizen der Struktur bei einer zweiten höheren Temperatur.
4. Das Verfahren nach Anspruch 3, bei dem die erste Temperatur niedriger als etwa 600ºC ist und die zweite Temperatur höher als etwa 600ºC ist.
5. Das Verfahren nach Anspruch 3, bei dem der zweistufige Prozeß mehrmals während des Ausheizens wiederholt wird.
6. Das Verfahren nach Anspruch 5, bei dem die erste Temperatur kleiner als etwa 600ºC ist und die zweite Temperatur höher als etwa 600ºC ist.
7. Das Verfahren nach Anspruch 1, bei dem das Erdalkali-Metall Calcium ist.
8. Das Verfahren nach Anspruch 1, bei dem das dielektrische Material SiO&sub2; ist und das Halbleitermaterial Silicium ist.
9. Das Verfahren nach Anspruch 1, bei dem die Atome in dem dielektrischen Material mittels Ionenimplantierung plaziert werden.
10. Das Verfahren nach Anspruch 1, bei dem die Atome in dem dielektrischen Material mittels eines Ionen-Cluster-Strahls plaziert werden.
11. Das Verfahren nach Anspruch 1 oder 8, bei dem die Atome um mindestens 2 Atomlagen entfernt von der Grenzfläche plaziert werden.
12. Das Verfahren nach Anspruch 11, bei dem die Atome in einem Bereich von 2 - 20 Atomlagen von der Grenzfläche entfernt werden.
13. Das Verfahren nach Anspruch 11, bei dem das Vorhandensein der Atome zu einer nichtpositiven wirksamen Nettoänderung an der Grenzfläche führt.
14. Eine MOS-Struktur mit einem Halbleiterkanalbereich und einem Gate-Isolator, umfassend ein Oxid des Halbleiters, das eine Grenzfläche mit dem Kanalbereich bildet, dadurch gekennzeichnet, daß der Gate-Isolator ferner Atome eines Erdalkali-Metalls umfaßt, verteilt in dem Oxid in dichter Nachbarschaft zu der Grenzfläche zwecks Herabsetzens des Grenzflächenfeldes der Struktur.
15. Die Struktur nach Anspruch 14, bei der das Erdalkali-Metall Calcium ist.
16. Die Struktur nach Anspruch 15, bei der das Calcium eine Konzentration von etwa 10¹² bis 10¹&sup4; cm&supmin;³ in dem Oxid innerhalb eines Abstandes von 2 - 20 Atomschichten von der Grenzfläche aufweist.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03190230A (ja) * 1989-12-20 1991-08-20 Fujitsu Ltd 半導体装置およびその製造方法
DE4316855C1 (de) * 1993-05-19 1994-09-15 Siemens Ag Mikroelektronische Schaltungsstruktur und Verfahren zu deren Herstellung
US5407850A (en) * 1993-06-29 1995-04-18 Digital Equipment Corporation SOI transistor threshold optimization by use of gate oxide having positive charge
US5387530A (en) * 1993-06-29 1995-02-07 Digital Equipment Corporation Threshold optimization for soi transistors through use of negative charge in the gate oxide
JP4397491B2 (ja) * 1999-11-30 2010-01-13 財団法人国際科学振興財団 １１１面方位を表面に有するシリコンを用いた半導体装置およびその形成方法
FR2881419B1 (fr) * 2005-01-28 2007-11-09 Centre Nat Rech Scient Procede de fabrication d'un materiau a base d'oxyde de silicium et a faible constante dielectrique
JP2017055015A (ja) * 2015-09-11 2017-03-16 株式会社東芝 半導体装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1444538A1 (de) * 1963-08-12 1968-12-12 Siemens Ag Verfahren zum Herstellen von Halbleiterbauelementen
US3310442A (en) * 1964-10-16 1967-03-21 Siemens Ag Method of producing semiconductors by diffusion
US3328210A (en) * 1964-10-26 1967-06-27 North American Aviation Inc Method of treating semiconductor device by ionic bombardment
DE1544281C3 (de) * 1966-03-04 1975-04-03 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zum Dotieren von Silicium- Halbleitermaterial
NL6807368A (de) * 1967-07-05 1969-01-07
US3664895A (en) * 1969-06-13 1972-05-23 Gen Electric Method of forming a camera tube diode array target by masking and diffusion
FR2191272A1 (de) * 1972-06-27 1974-02-01 Ibm France
US4007294A (en) * 1974-06-06 1977-02-08 Rca Corporation Method of treating a layer of silicon dioxide
US4048350A (en) * 1975-09-19 1977-09-13 International Business Machines Corporation Semiconductor device having reduced surface leakage and methods of manufacture
GB1596184A (en) * 1976-11-27 1981-08-19 Fujitsu Ltd Method of manufacturing semiconductor devices
GB1566072A (en) * 1977-03-28 1980-04-30 Tokyo Shibaura Electric Co Semiconductor device
FR2395606A1 (fr) * 1978-02-08 1979-01-19 Ibm Structure de capacite amelioree a champ eleve utilisant une region de piegeage de porteurs
GB2028582A (en) * 1978-08-17 1980-03-05 Plessey Co Ltd Field effect structure
JPS56125848A (en) * 1980-03-07 1981-10-02 Chiyou Lsi Gijutsu Kenkyu Kumiai Surface treatment of semiconductor
JPH0783031B2 (ja) * 1984-03-08 1995-09-06 敏和 須田 ▲ｉｉ▼−▲ｖ▼族化合物半導体の薄膜又は結晶の製造方法
US4622082A (en) * 1984-06-25 1986-11-11 Monsanto Company Conditioned semiconductor substrates
US4710478A (en) * 1985-05-20 1987-12-01 United States Of America As Represented By The Secretary Of The Navy Method for making germanium/gallium arsenide high mobility complementary logic transistors
EP0213972A1 (de) * 1985-08-30 1987-03-11 SILICONIX Incorporated Verfahren zum Ändern der Schwellspannung eines DMOS Transistors

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