KR20010061414A - 플래쉬 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 플래쉬 메모리 셀의 소오스 및 드레인 접합 간에 발생하는 누설전류를 방지하기 위하여, 고전압 PMOS 트랜지스터 지역에 DDD 이온주입 공정을 실시할 때, 셀 지역의 접합 영역을 함께 노출시켜 셀 지역의 접합 영역에 불순물을 주입하므로써, 셀 소오스와 드레인 간의 누설 전류를 감소시킬 수 있고, 소자의 프로그램 특성을 향상시킬 수 있도록 한 플래쉬 메모리 소자의 제조방법이 개시된다.
Description
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히 플래쉬 메모리 셀의 소오스 및 드레인 접합 간에 발생하는 누설전류를 방지하기 위한 플래쉬 메모리 소자의 제조방법에 관한 것이다.
종래의 스택 게이트형 플래쉬 이이피롬(Flash EEPROM) 소자에서는 셀의 동작시 드레인 접합 지역의 공핍(Depletion) 영역이 줄어들면서 게이트와 드레인의 중첩 지역에서 핀치-오프(Pinch-off) 현상이 발생하게 되고, 이로 인하여 발생되는 강한 전기장(Electric field)에 의해 핫 캐리어(Hot carrier)가 발생하게 되는데, 이와 같이 하여 발생되는 핫 캐리어 중 럭키 일렉트론(Lucky electron)들이 셀의 플로팅 게이트에 축적되어 프로그램하는 방식을 이용하고 있다. 그러면, 종래 플래쉬 메모리 소자의 제조방법을 도 1을 참조하여 설명하기로 한다.
도 1a 내지 1c는 종래 플래쉬 메모리 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도로서, 셀 지역(C) 및 고전압 PMOS 트랜지스터 형성지역(HV)의 주요한 이온주입 공정단계를 도시하였다.
도 1a에 도시된 바와 같이, 소자분리 공정을 실시한 반도체 기판(101)에 터널 산화막(102)을 형성한 후, 셀 지역(C)에는 플로팅 게이트(103), 유전체막(104) 및 콘트롤 게이트(105)가 적층된 단위 셀을 형성하고, 고전압 PMOS 트랜지스터 지역(HV)에는 플로팅 게이트(103) 및 콘트롤 게이트(105)용 도전층이 적층된 PMOS 트랜지스터를 형성한다. 다음에, 셀 소오스 마스크를 이용한 소오스 이온 주입 공정에 의해 제 1 소오스 이온주입 영역(107)을 형성하고 열처리 공정을 실시한다. 이후, 도시하지는 않았지만, 고전압 NMOS 트랜지스터 지역에 DDD 이온주입 공정을 실시한 다음, 고전압 PMOS 트랜지스터 지역(HV)만 노출되도록 하는 HVP DDD 마스크를 이용한 사진 및 식각 공정으로 제 1 포토레지스트 패턴(106)을 이용하여, HVP DDD 이온주입 공정을 실시한다. 이에 의하여, 고전압 PMOS 트랜지스터 지역(HV)에 제 1 P- 이온주입 영역(108) 및 제 2 P- 이온주입 영역(109)이 형성된다.
HVP DDD 이온주입 공정을 실시한 후에는 자기정렬 소오스 식각(SAS) 공정 및 이온주입 공정 및 열처리 공정에 의해 공통 소오스 라인을 형성한다.
도 1b를 참조하여, 셀 소오스/드레인 마스크를 이용한 사진 및 식각 공정에 의해 제 2 포토레지스트 패턴(110)을 형성하고 셀 소오스/드레인 이온주입 공정을 실시하여 제 2 소오스 이온주입 영역(111) 및 드레인 이온주입 영역(112)을 형성한다.
도 1c를 참조하여, 전체구조 상에 절연막을 형성하고 스페이서 식각 공정을 실시하여, 셀 스페이서(113) 및 트랜지스터 스페이서(114)를 형성한다. 이후, 도시하지는 않았지만, 고전압 NMOS 트랜지스터 지역에 접합 영역을 형성하고, 고전압 PMOS 트랜지스터 지역(HV)만을 노출시킨 상태에서 P+ 이온주입 공정을 실시하여 제 1 P+ 접합영역(116) 및 제 2 P+ 접합영역(117)을 형성한다.
이와 같이 0.25㎛ 테크놀러지를 사용하는 NOR 타입의 스택형 플래쉬 메모리소자에서는 소자 특성상 10가지나 되는 각종 트랜지스터를 사용하기 때문에 각 트랜지스터의 접합영역을 형성하는데 많은 공정이 필요하게 된다. 이와 같은 이유로 게이트 형성 전에 각 트랜지스터의 문턱전압을 만족시키기 위하여 다수 회의 문턱전압 이온주입 공정을 실시하여야 하며, 이러한 문턱전압 이온주입 공정과 접합 이온주입 공정은 소자 특성상 반드시 필요한 것이다.
그러나 서브마이크론(Submicron) 이하로 게이트 길이가 짧아지는 추세로 발전함에 따라 셀의 소오스와 드레인 접합 간에 누설 전류가 발생하게 되어 프로그램 특성이 저하하게 된다.
이러한 프로그램 특성 저하 요인을 보상하기 위하여 셀 문턱전압 이온주입을 하고 있지만, 이것만으로는 셀의 소오스 접합과 드레인 접합 간에 발생하는 누설 전류 문제를 해결하기에는 부족한 점이 많이 있다. 즉, 셀 소오스와 드레인 접합 누설 전류 문제를 줄이기 위하여 셀 문턱전압 이온주입 도즈량을 늘리고 있는데, 이와 같은 경우에는 셀의 문턱전압이 상승하여 셀 전류량이 저하하게 된다. 이것은 셀의 프로그램 특성 향상율은 적은 반면, 셀 전류가 낮아지는 것이 더 크게 작용하여 큰 이점이 없다. 이러한 문제를 해결하기 위하여 셀 채널 지역에 이온주입을 추가하거나 접합 구조를 바꾸는 등의 방법이 채택되었는데, 이와 같은 경우에는 공정 단계가 증가하게 되고, 이에 따라 제조 원가가 상승하는 문제점이 있다. 그러므로 게이트 형성 후 별다른 공정 단계의 추가 없이 소오스와 드레인 접합 간의 누설 전류 문제를 해결할 수 있는 방안이 필요하게 되었다.
따라서, 본 발명은 고전압 PMOS 트랜지스터 지역의 DDD 마스크 공정시 셀 지역의 소오스 및 드레인 접합영역을 노출시키고, 셀의 소오스 및 드레인 지역에 P 타입 불순물을 주입하여 포켓 구조의 접합 영역을 형성하므로써, 게이트와 드레인의 중첩 지역에서 발생되는 핀치-오프(Pinch-off) 현상이 빨리 발생되도록 하여 핫 캐리어(Hot carrier) 수를 증가시키므로써, 플래쉬 메모리 셀의 프로그램 특성을 향상시키고 셀 소오스 및 드레인 접합영역 간에 발생하는 누설전류를 감소시킬 수 있는 플래쉬 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 소자의 제조방법은 셀 지역에 단위 셀이 형성되고, 고전압 PMOS 트랜지스터 지역 및 고전압 NMOS 트랜지스터 지역에 각각 PMOS 및 NMOS 트랜지스터가 형성된 반도체 기판이 제공되는 단계; 소오스 이온 주입 공정에 의해 소오스 영역을 형성하는 단계; 상기 고전압 NMOS 트랜지스터 지역에 DDD 이온주입 공정을 실시하는 단계; 상기 셀 지역 및 고전압 PMOS 트랜지스터 지역을 동시에 노출시켜 DDD 이온주입 공정을 실시하고, 이로 인하여 셀 지역에 제 1 소오스 이온주입 영역 및 제 1 드레인 이온주입 영역이 형성되는 한편, 고전압 PMOS 트랜지스터 지역에 제 1 P- 이온주입 영역 및 제 2 P- 이온주입 영역이 형성되는 단계; 자기정렬 소오스 식각 공정 및 이온주입 공정 및 열처리 공정에 의해 공통 소오스 라인을 형성하는 단계; 셀 소오스/드레인 이온주입 공정을 실시하여 제 2 소오스 이온주입 영역 및 드레인 이온주입 영역을 형성하고, 이로 인하여 셀 지역의 소오스 및 드레인 영역이 포켓 구조로 형성되는 단계; 및 상기 셀 및 트랜지스터 측벽에 각각 셀 스페이서 및 트랜지스터 스페이서를 형성하고, 상기 고전압 PMOS 트랜지스터 지역에 이온주입 공정을 실시하여 제 1 P+ 접합영역 및 제 2 P+ 접합영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 1c는 종래 플래쉬 메모리 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
도 2a 내지 2c는 본 발명의 제 1 실시 예에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
도 3a 내지 3c는 본 발명의 제 2 실시 예에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
도 4a 내지 4c는 본 발명의 제 3 실시 예에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
101 : 반도체 기판 102 : 터널 산화막
103 : 플로팅 게이트 104 : 유전체막
105 : 콘트롤 게이트 106 : 제 1 포토레지스트 패턴
107 : 제 1 소오스 이온주입 영역 108 : 제 1 P- 접합영역
109 : 제 2 P- 접합영역 110 : 제 2 포토레지스트 패턴
111 : 제 2 소오스 이온주입 영역 112 : 드레인 이온주입 영역
113 : 셀 스페이서 114 : 트랜지스터 스페이서
115 : 제 3 포토레지스트 패턴 116 : 제 1 P+ 접합영역
117 : 제 2 P+ 접합영역 201, 301, 4014 : 반도체 기판
202, 302, 402 : 터널 산화막 203, 303, 403 : 플로팅 게이트
204, 304, 404 : 유전체막 205, 305, 405 : 콘트롤 게이트
206, 307 : 제 1 소오스 이온주입 영역
207, 408 : 제 1 드레인 이온주입 영역
208, 308, 409 : 제 1 P- 접합영역
209, 309, 410 : 제 2 P- 접합영역
210, 306, 407 : 제 1 포토레지스트 패턴
211, 311, 406A : 제 2 소오스 이온주입 영역
212, 412 : 제 2 드레인 이온주입 영역
213, 313, 413 : 셀 스페이서
214, 314, 414: 트랜지스터 스페이서
215, 310, 411 : 제 2 포토레스트 패턴
216, 316, 416 : 제 1 P+ 접합영역
217, 317, 417 : 제 2 P+ 접합영역 312 : 드레인 이온주입 영역
315, 415 : 제 3 포토레지스트 패턴 406 : 소오스 영역
본 발명은 고전압 PMOS 트랜지스터 지역의 DDD 마스크 작업시 셀의 소오스 접합과 드레인 접합영역을 노출시켜 고전압 PMOS 트랜지스터 DDD 마스크시 셀의 오픈된 지역에 P 타입 불순물을 주입하여 게이트와 드레인의 중첩 지역에서 발생되는 핀치-오프 현상이 빨리 발생되도록 한다. 이에 의해 핫 캐리어 수를 증가시키므로써 프로그램 특성을 향상시키고, 셀의 소오스와 드레인 접합 간에 발생하는 공핍 영역의 폭을 줄이므로써 누설 전류를 줄일 수 있도록 하였다. 이러한 방법은 게이트 형성 후 공정 단계의 추가 없이 셀의 소오스와 드레인 접합 간의 누설 전류 문제를 해결하고 프로그램 특성을 향상시키는 효율적인 방법이 된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 2a 내지 2c는 본 발명의 제 1 실시 예에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도로서, 셀 지역(C) 및 고전압 PMOS 트랜지스터 형성지역(HV)의 주요한 이온주입 공정단계를 도시하였다.
도 2a에 도시된 바와 같이, 소자분리 공정을 실시한 반도체 기판(201)에 터널 산화막(202)을 형성한 후, 셀 지역(C)에는 플로팅 게이트(203), 유전체막(204) 및 콘트롤 게이트(205)가 적층된 단위 셀을 형성하고, 고전압 PMOS 트랜지스터 지역(HV)에는 플로팅 게이트(203) 및 콘트롤 게이트(205)용 도전층이 적층된 PMOS 트랜지스터를 형성한다. 다음에, 셀 소오스 마스크를 이용한 소오스 이온 주입 공정에 의해 소오스 영역을 형성하고 열처리 공정을 실시한다. 이후, 도시하지는 않았지만, 고전압 NMOS 트랜지스터 지역에 DDD 이온주입 공정을 실시한다.
그리고, 셀 지역(C) 및 고전압 PMOS 트랜지스터 지역(HV)이 노출되는 HVP DDD 마스크를 이용한 사진 및 식각 공정으로 HVP DDD 이온주입 공정을 실시한다. HVP 이온주입 공정시 현재에는 도즈량을 4.5E13으로 하고 있는데, 이렇게 하면 셀 접합 지역에 인가되는 불순물(예를 들어, 보론)의 접합 깊이가 너무 깊게 형성되어 본 발명에서 얻고자 하는 효과를 반감시킬 우려가 있으므로, 도즈량을 2.0E13 정도로 낮추어 준다. 이에 의하여, 셀 지역(C)에 제 1 소오스 이온주입 영역(206) 및 제 1 드레인 이온주입 영역(207)이 형성되는 한편, 고전압 PMOS 트랜지스터 지역(HV)에 제 1 P- 이온주입 영역(208) 및 제 2 P- 이온주입 영역(209)이 형성된다.
HVP DDD 이온주입 공정을 실시한 후에는 자기정렬 소오스 식각(SAS) 공정 및 이온주입 공정 및 열처리 공정에 의해 공통 소오스 라인을 형성한다.
도 2b를 참조하여, 셀 소오스/드레인 마스크를 이용한 사진 및 식각 공정에 의해 제 1 포토레지스트 패턴(210)을 형성하고 셀 소오스/드레인 이온주입 공정을실시하여 제 2 소오스 이온주입 영역(211) 및 드레인 이온주입 영역(212)을 형성한다. 이에 의해 셀 지역(C)의 소오스 및 드레인 영역이 포켓 구조를 갖게 된다.
도 2c를 참조하여, 전체구조 상에 절연막을 형성하고 스페이서 식각 공정을 실시하여, 셀 스페이서(213) 및 트랜지스터 스페이서(214)를 형성한다. 이후, 도시하지는 않았지만, 고전압 NMOS 트랜지스터 지역에 접합 영역을 형성하고, 고전압 PMOS 트랜지스터 지역(HV)만을 노출시킨 상태에서 P+ 이온주입 공정을 실시하여 제 1 P+ 접합영역(216) 및 제 2 P+ 접합영역(217)을 형성한다.
도 3a 내지 3c는 본 발명의 제 2 실시 예에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도로서, 셀 지역(C) 및 고전압 PMOS 트랜지스터 형성지역(HV)의 주요한 이온주입 공정단계를 도시하였다.
도 3a에 도시된 바와 같이, 소자분리 공정을 실시한 반도체 기판(301)에 터널 산화막(302)을 형성한 후, 셀 지역(C)에는 플로팅 게이트(303), 유전체막(304) 및 콘트롤 게이트(305)가 적층된 단위 셀을 형성하고, 고전압 PMOS 트랜지스터 지역(HV)에는 플로팅 게이트(303) 및 콘트롤 게이트(305)용 도전층이 적층된 PMOS 트랜지스터를 형성한다. 다음에, 셀 소오스 마스크를 이용한 소오스 이온 주입 공정에 의해 소오스 영역을 형성하고 열처리 공정을 실시한다. 이후, 도시하지는 않았지만, 고전압 NMOS 트랜지스터 지역에 DDD 이온주입 공정을 실시한다.
그리고, 셀 지역(C)의 소오스 지역 및 고전압 PMOS 트랜지스터 지역(HV)이 노출되는 HVP DDD 마스크를 이용한 사진 및 식각 공정으로 제 1 포토레지스트패턴(306)을 형성하고 HVP DDD 이온주입 공정을 실시한다. HVP 이온주입 공정시 현재에는 도즈량을 4.5E13으로 하고 있는데, 이렇게 하면 셀 접합 지역에 인가되는 불순물(예를 들어, 보론)의 접합 깊이가 너무 깊게 형성되어 본 발명에서 얻고자 하는 효과를 반감시킬 우려가 있으므로, 도즈량을 2.0E13 정도로 낮추어 준다. 이에 의하여, 셀 지역(C)에 제 1 소오스 이온주입 영역(307)이 형성되는 한편, 고전압 PMOS 트랜지스터 지역(HV)에 제 1 P- 이온주입 영역(308) 및 제 2 P- 이온주입 영역(309)이 형성된다.
HVP DDD 이온주입 공정을 실시한 후에는 자기정렬 소오스 식각(SAS) 공정 및 이온주입 공정 및 열처리 공정에 의해 공통 소오스 라인을 형성한다.
도 3b를 참조하여, 셀 소오스/드레인 마스크를 이용한 사진 및 식각 공정에 의해 제 2 포토레지스트 패턴(310)을 형성하고 셀 소오스/드레인 이온주입 공정을 실시하여 제 2 소오스 이온주입 영역(311) 및 드레인 이온주입 영역(312)을 형성한다. 이에 의해 셀 지역(C)의 소오스 영역이 포켓 구조를 갖게 된다.
도 3c를 참조하여, 전체구조 상에 절연막을 형성하고 스페이서 식각 공정을 실시하여, 셀 스페이서(313) 및 트랜지스터 스페이서(314)를 형성한다. 이후, 도시하지는 않았지만, 고전압 NMOS 트랜지스터 지역에 접합 영역을 형성하고, 고전압 PMOS 트랜지스터 지역(HV)만을 노출시킨 상태에서 P+ 이온주입 공정을 실시하여 제 1 P+ 접합영역(316) 및 제 2 P+ 접합영역(317)을 형성한다.
도 4a 내지 4c는 본 발명의 제 3 실시 예에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도로서, 셀 지역(C) 및 고전압 PMOS 트랜지스터 형성지역(HV)의 주요한 이온주입 공정단계를 도시하였다.
도 4a에 도시된 바와 같이, 소자분리 공정을 실시한 반도체 기판(401)에 터널 산화막(402)을 형성한 후, 셀 지역(C)에는 플로팅 게이트(403), 유전체막(404) 및 콘트롤 게이트(405)가 적층된 단위 셀을 형성하고, 고전압 PMOS 트랜지스터 지역(HV)에는 플로팅 게이트(403) 및 콘트롤 게이트(405)용 도전층이 적층된 PMOS 트랜지스터를 형성한다. 다음에, 셀 소오스 마스크를 이용한 소오스 이온 주입 공정에 의해 소오스 영역(406)을 형성하고 열처리 공정을 실시한다. 이후, 도시하지는 않았지만, 고전압 NMOS 트랜지스터 지역에 DDD 이온주입 공정을 실시한다.
그리고, 셀 지역(C)의 드레인 지역 및 고전압 PMOS 트랜지스터 지역(HV)이 노출되는 HVP DDD 마스크를 이용한 사진 및 식각 공정으로 제 1 포토레지스트 패턴(407)을 형성하고 HVP DDD 이온주입 공정을 실시한다. HVP 이온주입 공정시 현재에는 도즈량을 4.5E13으로 하고 있는데, 이렇게 하면 셀 접합 지역에 인가되는 불순물(예를 들어, 보론)의 접합 깊이가 너무 깊게 형성되어 본 발명에서 얻고자 하는 효과를 반감시킬 우려가 있으므로, 도즈량을 2.0E13 정도로 낮추어 준다. 이에 의하여, 셀 지역(C)에 제 1 드레인 이온주입 영역(408)이 형성되는 한편, 고전압 PMOS 트랜지스터 지역(HV)에 제 1 P- 이온주입 영역(409) 및 제 2 P- 이온주입 영역(410)이 형성된다.
HVP DDD 이온주입 공정을 실시한 후에는 자기정렬 소오스 식각(SAS) 공정 및 이온주입 공정 및 열처리 공정에 의해 공통 소오스 라인을 형성한다.
도 4b를 참조하여, 셀 소오스/드레인 마스크를 이용한 사진 및 식각 공정에 의해 제 2 포토레지스트 패턴(411)을 형성하고 셀 소오스/드레인 이온주입 공정을 실시하여 소오스 이온주입 영역(406A) 및 제 2 드레인 이온주입 영역(412)을 형성한다. 이에 의해 셀 지역(C)의 드레인 영역이 포켓 구조를 갖게 된다.
도 4c를 참조하여, 전체구조 상에 절연막을 형성하고 스페이서 식각 공정을 실시하여, 셀 스페이서(413) 및 트랜지스터 스페이서(414)를 형성한다. 이후, 도시하지는 않았지만, 고전압 NMOS 트랜지스터 지역에 접합 영역을 형성하고, 고전압 PMOS 트랜지스터 지역(HV)만을 노출시킨 상태에서 P+ 이온주입 공정을 실시하여 제 1 P+ 접합영역(416) 및 제 2 P+ 접합영역(417)을 형성한다.
이와 같이 본 발명에서는 고전압 PMOS 트랜지스터 지역에 DDD 이온주입 공정을 실시할 때, 고전압 PMOS 트랜지스터 지역과 함께 셀 지역의 소오스 및 드레인 영역을 노출시키거나, 소오스 영역만을 노출시키거나 또는 드레인 영역만을 노출시켜, 셀 소오스 및(또는) 드레인 영역에 P 타입 불순물을 주입한다. 셀의 소오스 영역만 노출시키는 경우에도 셀의 소오스와 드레인 접합 간의 누설 전류를 줄이는 효과를 얻을 수 있으며, 셀의 드레인 접합 한쪽만을 오픈시킬 경우에도 셀이 소오스와 드레인 접합 간의 누설 전류를 줄일 수 있으며, 또한 게이트와 드레인 간의 중첩 지역에서 발생되는 핫 캐리어 수를 증가시켜 프로그램 특성을 향상시킬 수 있다. 이와 같이 추가의 비용을 들이지 않고 현재 사용하고 있는 HVP DDD 마스크의 오픈 지역만을 변경시켜 소자의 프로그램 특성을 향상시키고 셀의 접합 누설 전류를 감소시킬 수 있어 간단하게 플래쉬 메모리 소자의 신뢰성을 증대시킬 수 있다.
상술한 바와 같이, 본 발명에 따르면 고전압 PMOS 트랜지스터 지역에 DDD 이온주입 공정을 실시할 때, 셀 지역의 접합 영역을 함께 노출시켜 셀 지역의 접합 영역에 보론과 같은 P 타입 불순물을 주입하므로써, 셀 소오스와 드레인 간의 누설 전류를 감소시킬 수 있다. 또한, 게이트와 드레인 간의 중첩 지역에서 공핍 영역의 폭을 줄여 핀치-오프(Pinch-off)가 빨리 발생되게 하므로써 게이트와 드레인 간의 중첩 지역의 전기장이 강해진다. 이와 같이 하여 강해진 전기장에 의해서 핫 캐리어의 발생이 용이해지고, 이는 곧 프로그램 특성을 향상시키는 결과를 가져오게 된다. 그리고, 고전압 PMOS 트랜지스터 지역에 DDD 이온주입 공정을 실시할 때 도즈량을 2.0E13 정도로 낮추어 이온주입을 하게 되는데, 이때 HVPMOS의 접합 특성이 우수하다면, 도즈량을 더 높일 수가 있는데, 이렇게 하게 되면, 셀의 채널에 인가되는 셀 문턱 전압 이온주입 공정을 생략할 수 있게 된다.
Claims (6)
- 셀 지역에 단위 셀이 형성되고, 고전압 PMOS 트랜지스터 지역 및 고전압 NMOS 트랜지스터 지역에 각각 PMOS 및 NMOS 트랜지스터가 형성된 반도체 기판이 제공되는 단계;소오스 이온 주입 공정에 의해 소오스 영역을 형성하는 단계;상기 고전압 NMOS 트랜지스터 지역에 DDD 이온주입 공정을 실시하는 단계;상기 셀 지역 및 고전압 PMOS 트랜지스터 지역을 동시에 노출시켜 DDD 이온주입 공정을 실시하고, 이로 인하여 셀 지역에 제 1 소오스 이온주입 영역 및 제 1 드레인 이온주입 영역이 형성되는 한편, 고전압 PMOS 트랜지스터 지역에 제 1 P- 이온주입 영역 및 제 2 P- 이온주입 영역이 형성되는 단계;자기정렬 소오스 식각 공정 및 이온주입 공정 및 열처리 공정에 의해 공통 소오스 라인을 형성하는 단계;셀 소오스/드레인 이온주입 공정을 실시하여 제 2 소오스 이온주입 영역 및 드레인 이온주입 영역을 형성하고, 이로 인하여 셀 지역의 소오스 및 드레인 영역이 포켓 구조로 형성되는 단계; 및상기 셀 및 트랜지스터 측벽에 각각 셀 스페이서 및 트랜지스터 스페이서를 형성하고, 상기 고전압 PMOS 트랜지스터 지역에 이온주입 공정을 실시하여 제 1 P+ 접합영역 및 제 2 P+ 접합영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서,HVP DDD 이온주입 공정시 도즈량을 2.0E13으로 하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 셀 지역에 단위 셀이 형성되고, 고전압 PMOS 트랜지스터 지역 및 고전압 NMOS 트랜지스터 지역에 각각 PMOS 및 NMOS 트랜지스터가 형성된 반도체 기판이 제공되는 단계;소오스 이온 주입 공정에 의해 소오스 영역을 형성하는 단계;상기 고전압 NMOS 트랜지스터 지역에 DDD 이온주입 공정을 실시하는 단계;상기 셀 지역의 소오스 지역 및 고전압 PMOS 트랜지스터 지역을 동시에 노출시켜 HVP DDD 이온주입 공정을 실시하며, 이로 인하여 상기 셀 지역에 제 1 소오스 이온주입 영역이 형성되는 한편, 고전압 PMOS 트랜지스터 지역에 제 1 P- 이온주입 영역 및 제 2 P- 이온주입 영역이 형성되는 단계;자기정렬 소오스 식각 공정 및 이온주입 공정 및 열처리 공정에 의해 공통 소오스 라인을 형성하는 단계;셀 소오스/드레인 이온주입 공정을 실시하여 제 2 소오스 이온주입 영역 및 드레인 이온주입 영역을 형성하고, 이로 인하여 셀 지역의 소오스 영역이 포켓 구조로 형성되는 단계; 및상기 셀 및 트랜지스터 측벽에 각각 셀 스페이서 및 트랜지스터 스페이서를 형성하고, 상기 고전압 PMOS 트랜지스터 지역에 이온주입 공정을 실시하여 제 1 P+ 접합영역 및 제 2 P+ 접합영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 3 항에 있어서,상기 셀 및 트랜지스터 측벽에 각각 셀 스페이서 및 트랜지스터 스페이서를 형성하고, 상기 고전압 PMOS 트랜지스터 지역에 이온주입 공정을 실시하여 제 1 P+ 접합영역 및 제 2 P+ 접합영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 셀 지역에 단위 셀이 형성되고, 고전압 PMOS 트랜지스터 지역 및 고전압 NMOS 트랜지스터 지역에 각각 PMOS 및 NMOS 트랜지스터가 형성된 반도체 기판이 제공되는 단계;소오스 이온 주입 공정에 의해 소오스 영역을 형성하는 단계;상기 고전압 NMOS 트랜지스터 지역에 DDD 이온주입 공정을 실시하는 단계;상기 셀 지역의 드레인 지역 및 고전압 PMOS 트랜지스터 지역을 동시에 노출시켜 HVP DDD 이온주입 공정을 실시하며, 이로 인하여 상기 셀 지역에 제 1 드레인이온주입 영역이 형성되는 한편, 고전압 PMOS 트랜지스터 지역에 제 1 P- 이온주입 영역 및 제 2 P- 이온주입 영역이 형성되는 단계;자기정렬 소오스 식각 공정 및 이온주입 공정 및 열처리 공정에 의해 공통 소오스 라인을 형성하는 단계;셀 소오스/드레인 이온주입 공정을 실시하여 소오스 이온주입 영역 및 제 2 드레인 이온주입 영역을 형성하고, 이로 인하여 셀 지역의 드레인 영역이 포켓 구조로 형성되는 단계; 및상기 셀 및 트랜지스터 측벽에 각각 셀 스페이서 및 트랜지스터 스페이서를 형성하고, 상기 고전압 PMOS 트랜지스터 지역에 이온주입 공정을 실시하여 제 1 P+ 접합영역 및 제 2 P+ 접합영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 5 항에 있어서,상기 셀 및 트랜지스터 측벽에 각각 셀 스페이서 및 트랜지스터 스페이서를 형성하고, 상기 고전압 PMOS 트랜지스터 지역에 이온주입 공정을 실시하여 제 1 P+ 접합영역 및 제 2 P+ 접합영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
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