KR100280814B1 - 플래쉬 이이피롬의 공통 소오스 라인 형성 방법 - Google Patents

플래쉬 이이피롬의 공통 소오스 라인 형성 방법 Download PDF

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Abstract

1. 청구 범위에 기재된 발명이 속하는 기술 분야
본 발명은 플래쉬 이이피롬의 공통 소오스 라인 형성 방법에 관한 것임.
2. 발명이 해결하고자 하는 기술적 과제
종래에는 소오스 라인에 형성된 필드 산화막 부분을 자기 정렬 식각한 후 소오스 라인에 이온 주입 공정을 실시하여 소오스 활성 영역과 연결시키는 방법으로 공통 소오스라인을 형성하였는데, 필드 산화막이 과도식각되거나 잔류량이 많아지게 되면 소자의 특성이 저하하고, 필드 산화막 식각 공정시 게이트가 손상되는 등의 문제점이 있음.
3. 발명의 해결 방법의 요지
필드 산화막의 두께에 따라 공통 소오스 라인이 형성될 부분에 직접 고 에너지 이온 주입 공정을 실시하여 공통 소오스 라인을 형성하거나, 필드 산화막을 일정 깊이 식각한 후 식각을 중단하고 고 에너지 이온 주입 공정을 실시하여 공통 소오스 라인을 형성함.

Description

플래쉬 이이피롬의 공통 소오스 라인 형성 방법
본 발명은 플래쉬 이이피롬의 공통 소오스 라인 형성 방법에 관한 것이다.
종래에는 공통 소오스 라인(common source line)을 형성하기 위해 소오스 라인이 형성될 부분의 필드 산화막 부분을 건식 식각한 다음 이온 주입 공정을 실시하여 소오스 활성 영역과 연결시키는 방법을 사용하였다. 이러한 과정을 도 1에 나타내었다.
도 1은 종래의 공통 소오스 라인 형성 방법을 설명하기 위해 도시한 소자의 단면도이다.
필드 산화막(12)이 형성된 반도체 기판(11)에 층간 절연막(13)을 형성한 후 폴리실리콘층(14) 및 금속층(15)을 형성한다. 여기에서, 금속층(15)은 텅스텐 실리사이드(WSix) 등을 이용하여 형성한다. 이후, 전체 구조 상부에 반사 방지막(16)을 형성한 다음 게이트 전극 패터닝용 감광막(도시되지 않음)을 이용하여 반사 방지막(16), 금속층(15), 폴리실리콘층(14) 및 층간 절연막(13)을 순차적으로 패터닝하여 게이트를 형성한다. 이와 같이 하여 소오스 라인이 형성될 부분이 확정되면, 소오스 부분을 개방시켜 이중 확산 드레인(Double Diffused Drain; 이하 DDD라 함) 접합 형성을 위한 이온 주입 공정을 실시한다. 이때 사용되는 이온은 인(phosphorus ) 또는 비소(arsenic) 이온 등이다. 이후, 고전압(High Voltage; HV) NMOS 및 PMOS 형성을 위한 이온 주입 공정을 진행한다.
다음에, 감광막(17)을 도포하고 노출된 필드 산화막(12)을 건식 식각 공정으로 식각한다. 이후, 셀의 소오스 및 드레인 영역을 개방시켜 공통 소오스 및 드레인 접합 형성을 위한 이온 주입 공정을 실시한다.
이와 같은 공정으로 공통 소오스 라인을 형성할 경우 공정 과정은 간단하지만 다음과 같은 문제점이 발생한다.
첫째, 공통 소오스 라인이 형성될 부분의 필드 산화막(12)을 자기 정렬 소오스(Self-Align Source; 이하 SAS라 함) 식각 방법으로 식각할 때, 잔류하는 필드 산화막(12)의 제어가 어려워진다. 즉, 필드 산화막(12)이 과도식각되면 반도체 기판(11)이 손상된다. 반면, 식각 후 잔류하는 필드 산화막(12)이 너무 두꺼울 경우에는 이온 주입층이 충분한 깊이에 형성되지 않게 되어 소오스 저항이 증가하고, 심한 경우에는 소오스 라인이 오픈(open)되는 문제점이 있다.
둘째, SAS 식각을 실시할 경우 식각되는 위치에 게이트 측면이 드러나 있는 상태이기 때문에 터널 산화막의 에지(edge)쪽이 손상되어, 소오스 소거 방식을 채택한 소자의 경우 신뢰성이 저하된다.
셋째, SAS 식각 공정시 과도 식각에 의해 게이트의 상부층인 반사 방지막(16)과 금속층(15)이 손실(A 부분)되어 셀 특성이 저하된다.
넷째, SAS 식각 공정 후 가장 이상적인 식각 프로파일(profile)은 수직(vertiacal) 프로파일인데, 프로파일이 불량할 경우 공통 소오스 형성을 위한 이온 주입 공정시 이온 주입 영역이 좁아지게 된다. 이에 따라 소오스 저항이 증가되어 읽기 모드(read mode)시 선택되지 않은 셀의 소오스측 전위를 증가시켜 누설 전류가 발생하는 문제점이 있다.
따라서, 본 발명은 필드 산화막의 두께에 따라 공통 소오스 라인이 형성될 부분에 직접 고 에너지 이온 주입 공정을 실시하여 공통 소오스 라인을 형성하거나, 필드 산화막을 일정 깊이 식각한 후 식각을 중단하고 고 에너지 이온 주입 공정을 실시하여 공통 소오스 라인을 형성하므로써 소자의 신뢰성을 향상시킬 수 있는 플래쉬 이이피롬의 공통 소오스 라인 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명의 제 1 실시예에 따른 플래쉬 이이피롬의 공통 소오스 라인 형성 방법은 필드 산화막이 형성된 반도체 기판 상에 층간 절연막을 형성한 후 폴리실리콘층, 금속층 및 반사 방지막을 형성하는 단계와, 전체 구조 상부에 게이트 전극 형성용 감광막을 도포한 후 반사 방지막, 금속층, 폴리실리콘층 및 층간 절연막을 순차적으로 패터닝하여 게이트를 형성하여 공통 소오스 라인이 형성될 부분의 필드 산화막을 노출시키는 단계와, 셀의 소오스 부분을 개방시켜 이중 확산 드레인 접합을 형성한 후 고전압 NMOS 및 PMOS 형성을 위한 이온 주입 공정을 실시하는 단계와, 상기 노출된 필드 산화막 및 상기 반사 방지막의 일부를 제외한 전체 상부면에 감광막을 도포하는 단계와, 상기 노출된 필드 산화막에 대하여 고 에너지 이온 주입 공정을 실시하는 단계와, 셀의 소오스 및 드레인 형성을 위한 이온 주입 공정을 실시하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
또한, 상술한 목적을 달성하기 위한 본 발명의 제 2 실시예에 따른 공통 소오스 형성 방법은 필드 산화막이 형성된 반도체 기판 상에 층간 절연막을 형성한 후 폴리실리콘층, 금속층 및 반사 방지막을 형성하는 단계와, 전체 구조 상부에 게이트 전극 형성용 감광막을 도포한 후 반사 방지막, 금속층, 폴리실리콘층 및 층간 절연막을 순차적으로 패터닝하여 게이트를 형성하여 공통 소오스 라인이 형성될 부분의 필드 산화막을 노출시키는 단계와, 셀의 소오스 부분을 개방시켜 이중 확산 드레인 접합을 형성하는 단계와, 고전압 NMOS 및 PMOS 형성을 위한 이온 주입 공정을 실시하는 단계와, 상기 노출된 필드 산화막 및 상기 반사 방지막의 일부를 제외한 전체 상부면에 자기 정렬 소오스 식각용 마스크를 도포하는 단계와, 상기 노출된 필드 산화막을 소정 깊이 식각하는 단계와, 상기 소정 깊이 식각된 필드 산화막에 대하여 저 에너지 레벨의 이온 주입 공정을 실시하는 단계와, 셀의 소오스 및 드레인 형성을 위한 이온 주입 공정을 실시하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1은 종래의 공통 소오스 라인 형성 방법을 설명하기 위해 도시한 소자의 단면도.
도 2는 본 발명의 제 1 실시예에 따른 공통 소오스 라인 형성 방법을 설명하기 위해 도시한 소자의 단면도.
도 3은 본 발명의 제 2 실시예에 따른 공통 소오스 라인 형성 방법을 설명하기 위해 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
21, 31 : 반도체 기판 22, 32 : 필드 산화막
23, 33 : 층간 절연막 24, 34 : 폴리실리콘층
25, 35 : 금속층 26, 36 : 반사 방지막
27, 37 : 감광막
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명의 제 1 실시예에 따른 공통 소오스 라인 형성 방법을 설명하기 위해 도시한 소자의 단면도이다.
필드 산화막(22)이 형성된 반도체 기판(21) 상에 층간 절연막(23)을 형성한 후 폴리실리콘층(24) 및 금속층(25)을 형성한다. 여기에서, 금속층(15)은 텅스텐 실리사이드(WSix) 등을 이용하여 형성한다. 이후, 전체 구조 상부에 반사 방지막(26)을 형성한 다음, 게이트 전극 형성용 감광막(도시되지 않음)을 이용하여 반사 방지막(26), 금속층(25), 폴리실리콘층(24) 및 층간 절연막(23)을 순차적으로 패터닝하여 게이트를 형성한다. 이후, 셀의 소오스 부분(도시되지 않음)을 개방시켜 DDD(Double Diffused Drain) 접합 형성을 위한 이온 주입 공정을 실시한다. 이때 사용되는 이온은 인(phosphorus ) 또는 비소(arsenic) 이온 등이다. 이후, 고전압(High Voltage; HV) NMOS 및 PMOS 형성을 위한 이온 주입 공정을 진행한다.
다음에, 감광막(27)을 도포하고 노출된 필드 산화막(22)을 식각하는 대신 고 에너지 이온 주입 공정을 실시한다. 이때에는 인 또는 비소 이온이 사용된다. 여기에서, 제거해야 할 필드 산화막의 두께는 약 3500Å 정도이며, 이 정도 두께의 필드 산화막 아래쪽으로 N+영역을 형성하기 위해서, 인 이온을 사용할 경우에는 300KeV, 비소 이온을 사용할 경우에는 650KeV의 고 에너지가 필요하다. 이와 같이 고 에너지에 의한 이온 주입 공정을 실시할 경우 고려해야 할 점은 셀의 소오스 영역이 받는 영향이다. 즉, DDD 접합 형성을 위한 이온 주입 공정 및 셀의 소오스 및 드레인 형성을 위한 이온 주입 공정에서도 셀의 소오스 영역이 영향을 받게 되어 셀 소오스 영역의 농도가 너무 높아지게 되므로써 접합 특성에 영향을 주게 된다. 따라서, 셀의 DDD 접합 형성을 위한 DDD 이온 주입 공정의 도즈(Dose)나 에너지 레벨을 적절한 수준으로 조절해야 한다. 예를 들어, 셀 소오스 DDD 이온 주입시 저농도 불순물에 의한 딥 이온주입만 실시하고, 고농도 불순물에 의한 얕은(shallow) 이온주입 공정은 고 에너지 이온 주입 공정으로 대신한다. 또는, 셀 소오스 및 드레인 형성을 위한 이온 주입 공정에서 드레인 영역만 개방하여 이온 주입 공정을 실시할 수도 있다.
도 3은 본 발명의 제 2 실시예에 따른 공통 소오스 라인 형성 방법을 설명하기 위해 도시한 소자의 단면도이다.
필드 산화막(32)이 형성된 반도체 기판(31) 상에 층간 절연막(33)을 형성한 후 폴리실리콘층(34) 및 금속층(35)을 형성한다. 여기에서, 금속층(15)은 텅스텐 실리사이드(WSix) 등을 이용하여 형성한다. 이후, 전체 구조 상부에 반사 방지막(36)을 형성한 다음, 게이트 전극 형성용 감광막(도시되지 않음)을 이용하여 반사 방지막(36), 금속층(35), 폴리실리콘층(34) 및 층간 절연막(33)을 순차적으로 패터닝하여 게이트를 형성한다. 이후, 셀의 소오스 부분(도시되지 않음)을 개방시켜 DDD 접합 형성을 위한 이온 주입 공정을 실시한다. 이때 사용되는 이온은 인(phosphorus ) 또는 비소(arsenic) 이온 등이다. 이후, 고전압(High Voltage; HV) NMOS 및 PMOS 형성을 위한 이온 주입 공정을 진행한다.
다음에, 감광막(37)을 도포하고 SAS 식각용 마스크를 사용하여 필드 산화막(32)을 식각한다. 이때, 필드 산화막(32)은 반사 방지막(36) 및 금속층(35)의 손상, 반도체 기판(31)의 손실 및 터널 산화막의 손상을 최소화할 수 있는 정도로 소정 깊이 식각한 후 식각을 정지한다. 이후, SAS 식각용 마스크를 제거하지 않은 상태에서, 제거해야할 잔류 필드 산화막의 두께를 고려하여 적절한 에너지 레벨로 이온 주입 공정을 실시한다. 이와 같이 할 경우 별도의 마스크 작업 없이 SAS 식각시 발생되는 문제점을 해결하면서 비교적 저 레벨 에너지를 이용한 이온 주입 공정으로 공통 소오스 라인을 형성할 수 있게 된다.
에너지(KeV) RP DRP GAMMA BETA LDRP
100 0.1261 0.0425 0.143 2.9418 0.0497
110 0.1392 0.0459 0.0113 2.9301 0.054
120 0.1524 0.0491 0.086 2.9216 0.0583
130 0.1656 0.0523 0.061 2.9159 0.0624
140 0.1788 0.0554 0.037 2.9121 0.0665
150 0.192 0.0585 0.015 2.9104 0.0706
160 0.2053 0.0614 -0.006 2.9101 0.0745
170 0.2185 0.0642 -0.025 2.911 0.0784
180 0.2318 0.067 -0.044 2.9131 0.0822
190 0.245 0.0697 -0.063 2.9162 0.086
200 0.2581 0.0723 -0.079 2.9197 0.0896
220 0.2844 0.0772 -0.122 2.9331 0.0968
240 0.3106 0.082 -0.16 2.9502 0.1038
260 0.3365 0.0865 -0.196 2.9698 0.1105
280 0.3623 0.0907 -0.228 2.9913 0.1169
300 0.3878 0.0948 -0.258 3.014 0.1232
320 0.4132 0.0986 -0.286 3.0379 0.1293
340 0.4383 0.1023 -0.312 3.0628 0.1351
360 0.4632 0.1058 -0.337 3.0885 0.1408
380 0.4878 0.1092 -0.361 3.115 0.1463
400 0.5123 0.1124 -0.383 3.1412 0.1517
에너지(KeV) RP DRP GAMMA BSTA LDRP
400 0.2326 0.0632 0.296 3.0478 0.0631
420 0.2444 0.0658 0.288 3.0398 0.0658
440 0.2562 0.0684 0.277 3.0303 0.0658
460 0.268 0.071 0.271 3.0247 0.0712
480 0.2799 0.0735 0.264 3.0193 0.0739
500 0.2918 0.076 0.253 3.0105 0.0765
550 0.3216 0.082 0.227 2.9906 0.0831
600 0.3516 0.0879 0.203 2.9744 0.0896
650 0.3816 0.0936 0.182 2.9617 0.0959
700 0.4116 0.0991 0.163 2.9515 0.1021
750 0.4417 0.1044 0.146 2.9434 0.1082
800 0.4717 0.1096 0.131 2.9369 0.1142
850 0.5018 0.1146 0.117 2.9314 0.1201
900 0.5317 0.1194 0.105 2.9272 0.1259
950 0.5616 0.1241 0.094 2.9237 0.1316
1000 0.59 0.1264 -0.067 2.8661 0.1171
위의 [표 1] 및 [표 2]는 이온 주입 공정시 에너지에 따른 산화막에 대한 비소와 인의 기판 침투 정도(RP)를 나타낸다.
상술한 바와 같이, 본 발명에 따르면 공통 소오스 라인 형성시 필드 산화막을 식각하지 않고 고 에너지 이온 주입 공정을 실시하거나, 기판이나 게이트가 손상되지 않을 정도로 필드 산화막을 소정 깊이 식각한 후 비교적 낮은 에너지로 이온 주입 공정을 실시하므로써 필드 산화막 식각시 발생하는 소자의 손상 문제를 해결할 수 있고, 별도의 마스크 작업이 필요하지 않으므로 추가 비용 부담이 발생하지 않는 탁월한 효과가 있다.

Claims (4)

  1. 필드 산화막이 형성된 반도체 기판 상에 층간 절연막을 형성한 후 폴리실리콘층, 금속층 및 반사 방지막을 형성하는 단계와,
    전체 구조 상부에 게이트 전극 형성용 감광막을 도포한 후 반사 방지막, 금속층, 폴리실리콘층 및 층간 절연막을 순차적으로 패터닝하여 게이트를 형성하여 공통 소오스 라인이 형성될 부분의 필드 산화막을 노출시키는 단계와,
    셀의 소오스 부분을 개방시켜 이중 확산 드레인 접합을 형성한 후 고전압 NMOS 및 PMOS 형성을 위한 이온 주입 공정을 실시하는 단계와,
    상기 노출된 필드 산화막 및 상기 반사 방지막의 일부를 제외한 전체 상부면에 감광막을 도포하는 단계와,
    상기 노출된 필드 산화막에 대하여 고 에너지 이온 주입 공정을 실시하는 단계와,
    셀의 소오스 및 드레인 형성을 위한 이온 주입 공정을 실시하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 이이피롬의 공통 소오스 라인 형성 방법.
  2. 제 1 항에 있어서,
    상기 고 에너지 이온 주입 공정은 300KeV 에너지 레벨의 인 이온 및 650KeV에너지 레벨의 비소 이온 중 어느 하나를 이용하여 실시하는 것을 특징으로 하는 플래쉬 이이피롬의 공통 소오스 라인 형성 방법.
  3. 제 1 항에 있어서,
    상기 이중 확산 드레인 접합은 저농도 불순물에 의한 딥 이온 주입 공정으로 형성하고, 얕은 이온 주입 공정은 공통 소오스 라인 형성을 위한 고 에너지 이온 주입 공정으로 대치하여 형성하는 것을 특징으로 하는 플래쉬 이이피롬의 공통 소오스 라인 형성 방법.
  4. 필드 산화막이 형성된 반도체 기판 상에 층간 절연막을 형성한 후 폴리실리콘층, 금속층 및 반사 방지막을 형성하는 단계와,
    전체 구조 상부에 게이트 전극 형성용 감광막을 도포한 후 반사 방지막, 금속층, 폴리실리콘층 및 층간 절연막을 순차적으로 패터닝하여 게이트를 형성하여 공통 소오스 라인이 형성될 부분의 필드 산화막을 노출시키는 단계와,
    셀의 소오스 부분을 개방시켜 이중 확산 드레인 접합을 형성하는 단계와,
    고전압 NMOS 및 PMOS 형성을 위한 이온 주입 공정을 실시하는 단계와,
    상기 노출된 필드 산화막 및 상기 반사 방지막의 일부를 제외한 전체 상부면에 자기 정렬 소오스 식각용 마스크를 도포하는 단계와,
    상기 노출된 필드 산화막을 소정 깊이 식각하는 단계와,
    상기 소정 깊이 식각된 필드 산화막에 대하여 저 에너지 레벨의 이온 주입 공정을 실시하는 단계와,
    셀의 소오스 및 드레인 형성을 위한 이온 주입 공정을 실시하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 이이피롬의 공통 소오스 라인 형성 방법.
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