KR100937666B1 - 반도체 메모리의 제조 방법 - Google Patents

반도체 메모리의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 메모리의 제조 방법에 관한 것으로, 반도체 기판 상에 활성영역과 트렌치 소자 분리막이 형성되는 단계; 상기 반도체 기판의 활성 영역에 일정한 간격을 갖는 다수 개의 터널 산화막을 개재하여 공통 소오스 영역을 정의하는 단계;상기 반도체 기판의 활성 영역에 터널 산화막 및 제 1 폴리 실리콘 막이 순차적으로 형성된 후 패터닝되어 플로팅 게이트가 형성되는 단계; 및 상기 형성된 터널 산화막에 게이트 절연막 및 제 2 폴리 실리콘 막이 형성된 후 패터닝되어 콘트롤 게이트가 형성되는 단계를 포함하여 이루어지며, 소자 분리막 공정에서 RCS 패턴 영역을 정의함으로써, STI 영역의 Isolation Oxide Etching 및 RCS 포토 공정을 제거하여 공정을 단순화시키고 셀 영역의 손상을 줄여 플래쉬 메모리 소자의 특성을 향상시킨다.
RCS, 공통 소오스

Description

반도체 메모리의 제조 방법{Method for Flash memory cell}
본 발명은 반도체 메모리의 제조 방법에 관한 것으로, 더욱 상세하게는 플래시 메모리의 셀(Cell) 공통 소스(Common Source)를 형성하는 방법에 관한 것이다.
일반적으로, 반도체 회로의 고 집적도 경쟁력이 높아짐에 따라 셀 사이즈 축소는 필수 불가결하며, 따라서 미세 회로를 구현하기 위한 노력은 지속 되고 있다. SAC(Self Aligned Contact), SA-STI(Self-Aligned Shallow Trench Isolation)와 같은 셀프-얼라인 기술은 이러한 노력의 일환이라 할 수 있으며 오늘날 반도체 소자의 셀 사이즈를 최소화 시키는데 결정적인 역할을 하고 있다.
한편, RCS(Recessed Common Source; 이하 RCS)는 SAS(Self-Aligned Source)방식으로 플래시 소자의 공통 소스 라인(common source line)을 형성하는 공정을 지칭한다. 기본적으로 플래시 메모리 소자에서 소스 층을 형성시킬 때 각 단위 셀마다 콘택을 연결하는 방법이 있지만 이 방법은 콘택 마진(contact margin)을 고려해야 하기 때문에 고집적 소자에는 적절하지 않은 방법이다.
따라서 최근에는 플래시 메모리 소자의 고 집접화를 실현하기 위해 공통 소스라인(common source line)을 많이 적용하고 있다. 즉, 두 플래시 메모리 소자 사 이의 STI의 격리(isolation) 물질을 제거하고 이온 주입 공정을 통해서 공통 소스를 형성하는 공정이 있다.
플래쉬 메모리의 사용이 범용화 됨에 따라 로직 제품에 내장하는 추세가 증가되고 있는데, 로직에 내장하기 위해서는 공정상의 여러 가지 제한 요소가 존재한다. 일례로 로직 장치를 위한 공정에 변화없이 플래시 메모리 셀을 제작하기 위한 공정을 진행하여 한다.
도 1(a,b)는 종래의 액티브 마스크(Active Mask)에 공통 소오스(Common Source) 형성 방법을 나타낸 예시도이다. 도 1a는 반도체 기판의 액티브 마스크(Active mask)를 이용하여 활성(Active)(1) 영역과 트랜치 소자 분리막(Shallow Trench Isolation; 이하 STI)(2)의 영역을 정의한다.도 1b는 플로팅(Floating) 게이트를 형성하고 컨트롤(Control) 게이트(3)를 형성한다.
종래 기술에서는 RCS 형성(4)을 위하여 전 단계 공정에서 이미 형성된 STI 영역의 Isolation Oxide를 다시 에칭(Etching)하는 단계가 필요하다. 이로 인해 공정이 복잡하고 형성된 셀의 손상이 불가피하다.
RCS 공정 시, 공통 소오스 접합부의 형성을 위하여 STI 영역의 Isolation Oxide를 모두 에칭(etching)한다. 이때, 컨트롤(control) 게이트의 Poly loss 문제 및 STI 내의 oxide가 모두 제거되지 않음으로써 이온 주입을 막게 되는 등의 문제가 발생할 수 있다. 이는 Program/Erase 및 Data Retention의 주요 플래시 메모리 소자의 특성 저하를 유발시키는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 플래쉬 메모리 소자의 집접화를 위해 칩 사이즈를 줄이기 위한 RCS 공정의 메모리 셀에서 공통 소오스(Common Source)를 형성함으로써 접촉 개수를 줄여 그만큼의 셀 사이즈를 줄이는 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명은 반도체 메모리 제조 방법에 있어서, 반도체 기판 상에 활성영역과 트렌치 소자 분리막이 형성되는 단계; 상기 반도체 기판의 활성 영역에 일정한 간격을 갖는 다수 개의 터널 산화막을 개재하여 상기 활성영역과 수직직선이 되도록 공통 소오스 영역을 정의하는 단계; 상기 반도체 기판의 활성 영역에 터널 산화막 및 제 1 폴리 실리콘 막이 순차적으로 형성된 후 패터닝되어 플로팅 게이트가 형성되는 단계; 및 상기 형성된 터널 산화막에 게이트 절연막 및 제 2 폴리 실리콘 막이 형성된 후 패터닝되어 콘트롤 게이트가 형성되는 단계를 포함하여 이루어진다.
상기 공통 소오스 영역을 정의하는 단계는 상기 반도체 기판의 소오스 영역에 불순물 이온을 주입하여 형성되는 것을 특징으로 한다.
상기 터널 산화막의 형성의 열산화로 형성되는 것을 특징으로 한다.
상기 소오스 영역에 불순물 이온을 주입은 활성 영역의 일부를 마스크 패턴으로 개방하여 이온을 주입하는 것을 특징으로 한다.
상기 제어 게이트의 형성은 열산화법 및 화학적 증착법으로 형성되는 것을 특징으로 한다.
본 발명은 STI 공정에서 RCS 패턴 영역을 정의함으로써, STI 영역의 Isolation Oxide Etching 및 RCS 포토 공정을 제거하여 공정을 단순화시키고 셀 영역의 손상을 줄여 플래쉬 메모리 소자의 특성을 향상시키는 효과가 있다.
본 발명의 목적과 특징 및 장점은 첨부 도면 및 다음의 상세한 설명을 참조함으로써 더욱 쉽게 이해될 수 있을 것이다. 본 발명을 설명함에 있어서, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 설명을 생략한다.
도 2(a,b)는 본 발명에 따른 액티브 마스크(Active Mask)에 공통 소오스(Common Source) 형성 방법을 나타낸 예시도이다.
도 2a는 반도체 기판의 액티브 마스크(Active mask)를 이용하여 활성 영역(Active)(1)과 소자 분리막(STI)(2) 영역을 형성한다. 이때, 본 발명에 따른 RCS(4) 영역이 될 부분을 도 2a와 같이 반도체 기판의 활성 영역에 일정한 간격을 갖는 다수 개의 터널 산화막을 개재하여 공통 소오스 영역(3)을 정의한다. 이는, RCS PEP 공정 없이 셀(Cell)의 소오스/드레인(source/drain) 형성을 위해 불순물 이온을 주입함으로써 드레인(drain) 및 공통 소오스 접합부(Common Source Junction)를 형성하게 된다. 반도체 기판상에 상기와 같이 활성 영역을 정의하고 필드 산화막을 형성하는 것이다. 형성된 활성 영역의 일부 영역에 마스킹 공정을 통해 이온을 주입하여 공통 소오스 접합을 이룰 셀 소자가 디플리션 형으로 구성된다. 따라서, 본 발명에 의해 RCS 형성을 위한 포토(Photo) 공정을 없애 공정 단순화 및 STI Oxide Etching으로 인한 셀(Cell) 손상을 줄일 수 있다.
도 2b는 부유(Floating) 게이트를 형성하고 제어(Control) 게이트(4)를 정의한다. 게이트 형성은 적층형의 게이트 산화막 및 부유 게이트 절연막과 제어 게이트가 차례로 상부에 형성된다. 상기 게이트의 워드 라인은 공통 소오스 콘택 홀을 고려하여 소오스 활성 영역 위의 워드 라인은 수평 직선으로 하여 게이트 워드 라인을 형성한다. 상기 게이트 형성 후, 각 셀 소자의 소오스 접합 영역을 모두 연결하기 위한 패터닝 단계가 수행되고, 포토레지스트가 없는 영역의 셀 소자의 소오스 접합을 이격시킨 필드 산화막을 건식 식각하는 단계가 차례로 수행된다.
특히 0.18um 및 0.13um 임베디드(embedded) 플래시 메모리 셀 제조 공정에서 얕은 트랜치 소자 분리막(Shallow Trench Isolation, 이하, STI)은 식각 시간을 조절하여 둥글게 형성된 트랜치 에지(edge)를 가진다. 형성된 STI 측벽을 따라 활성 영역에 일정한 간격을 갖는 다수 개의 터널 산화막이 고르게 증착한 부분에 불순물(dopant)을 이온 주입하여 셀의 소오스 및 드레인을 형성한다. 이후, 반도체 기판의 액티브 영역에 열산화로 터널 산화막을 기재하여 부유 게이트, 게이트 절연막 및 제어 게이트(4)를 차례로 형성한다. 이때, 제어 게이트(4)는 열산화 또는 화학적 증착법으로 형성된다.
도 3은 본 발명의 실시 예에 의한 플래쉬 메모리의 셀(Cell) 공통 소오스(Common Source) 형성 방법을 나타낸 순서도이다.
반도체 기판 상에 활성영역(Active)과 트렌치 소자 분리막(STI)을 형성한다(S301). 상기 반도체 기판의 활성 영역에 일정한 간격을 갖는 다수 개의 터널 산화막을 개재하여 공통 소오스 영역을 정의한다(S303). 이때, 상기 공통 소오스 영역을 정의하는 단계는 상기 반도체 기판의 소오스 영역에 불순물 이온을 주입하여 형성된다. 이온 주입 단계 후 질화층 증착하는 단계로서, 두께는 50Å내지 150Å으로 증착하는데 바람직하게는 100Å으로 증착한다. 증착된 질화층 이후, 상기 반도체 기판의 활성 영역에 터널 산화막 및 제 1 다결정 실리콘 막이 순차적으로 형성된 후 패터닝되어 부유 게이트를 형성한다(S305). 상기 형성된 터널 산화막에 게이트 절연막 및 제 2 폴리 실리콘 막이 형성된 후 패터닝되어 제어 게이트를 형성한다(S307).상기 게이트 절연막은 ONO막(Oxide-Nitride-Oxide)을 이용할 수 있다. 여기서, 상기 ONO 구조의 게이트 절연막을 형성하기 위해서는 상기 제 1 폴리 실리콘막을 열산화시켜 제 1 산화막을 형성한 후, 상기 제 1 산화막 상에 열공정으로 제 2 폴리 실리콘 막을 형성한 다음, 어닐링 한다. 이어서, 상기 게이트 절연막 상에 콘트롤 게이트 용 제 2 폴리 실리콘막을 2500Å 정도의 두께로 증착하여 형성한다.
한편, 본 발명에서 사용되는 용어(terminology)들은 본 발명에서의 기능을 고려하여 정의 내려진 용어들로써 이는 해당 분야에 종사하는 기술자의 의도 또는 관례 등에 따라 달라질 수 있으므로 그 정의는 본 발명의 전반에 걸친 내용을 토대로 내려져야 할 것이다.
이상의 본 발명은 상기에 기술된 실시 예들에 의해 한정되지 않고 당업자들에 의해 다양한 변형 및 변경을 가져올 수 있으며, 이는 첨부된 청구항에서 정의되 는 본 발명의 취지와 범위에 포함된다.
도 1(a,b)는 종래의 액티브 마스크(Active Mask)에 공통 소오스(Common Source) 형성 방법을 나타낸 예시도.
도 2(a,b)는 본 발명에 따른 액티브 마스크(Active Mask)에 공통 소오스(Common Source) 형성 방법을 나타낸 예시도.
도 3은 본 발명의 실시 예에 의한 플래쉬 메모리의 셀(Cell) 공통 소오스(Common Source) 형성 방법을 나타낸 순서도.

Claims (5)

  1. 반도체 기판 상에 활성영역과 트렌치 소자 분리막이 형성되는 단계;
    상기 반도체 기판의 활성 영역에 일정한 간격을 갖는 다수 개의 터널 산화막을 개재하여 상기 활성 영역과 수직직선이 되도록 공통 소오스 영역을 정의하는 단계;
    상기 반도체 기판의 활성 영역에 터널 산화막 및 제 1 폴리 실리콘 막이 순차적으로 형성된 후 패터닝되어 부유 게이트가 형성되는 단계; 및
    상기 형성된 터널 산화막에 게이트 절연막 및 제 2 폴리 실리콘 막이 형성된 후 패터닝되어 제어 게이트가 형성되는 단계를 포함하여 이루어진 반도체 메모리 제조 방법.
  2. 제 1항에 있어서,
    상기 공통 소오스 영역을 정의하는 단계는 상기 반도체 기판의 소오스 영역에 불순물 이온을 주입하여 형성되는 것을 특징으로 하는 반도체 메모리 제조 방법.
  3. 제 2항에 있어서,
    상기 소오스 영역에 불순물 이온을 주입은 활성 영역의 일부를 마스크 패턴으로 개방하여 이온을 주입하는 것을 특징으로 하는 반도체 메모리 제조 방법.
  4. 제 1항에 있어서,
    상기 터널 산화막의 형성은 열산화로 형성되는 것을 특징으로 하는 반도체 메모리 제조 방법.
  5. 제 1항에 있어서,
    상기 제어 게이트의 형성은 열산화법 및 화학적 증착법으로 형성되는 것을 특징으로 하는 반도체 메모리 제조 방법.
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