JP2003017596A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JP2003017596A JP2003017596A JP2001200385A JP2001200385A JP2003017596A JP 2003017596 A JP2003017596 A JP 2003017596A JP 2001200385 A JP2001200385 A JP 2001200385A JP 2001200385 A JP2001200385 A JP 2001200385A JP 2003017596 A JP2003017596 A JP 2003017596A
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Abstract
(57)【要約】
【課題】 メモリセルのソース又はドレインとなる不純
物領域の表面部がダメージを受けないようにすると共
に、積層型ゲート電極を構成するトンネル絶縁膜及び容
量絶縁膜の側部がダメージを受けないようにする。 【解決手段】 ｐ型ウェル領域１１に、ソース又はドレ
インとなる低濃度不純物領域２３ａ、２３ｂを形成す
る。次に、積層型ゲート電極２０を覆う第４の絶縁膜の
上にＣＶＤ法により第５の絶縁膜を堆積した後、第５の
絶縁膜及び第４の絶縁膜に対して異方性エッチングを行
なって積層型ゲート電極２０の側面に第１のサイドウォ
ール２７を形成する。次に、ゲート絶縁膜１７Ａ及びゲ
ート電極１８Ｂを形成した後、ｐ型ウェル領域１１にｎ
型不純物をイオン注入して、ＭＯＳトランジスタのソー
ス又はドレインとなる低濃度不純物領域３０ａ、３０ｂ
を形成する。
物領域の表面部がダメージを受けないようにすると共
に、積層型ゲート電極を構成するトンネル絶縁膜及び容
量絶縁膜の側部がダメージを受けないようにする。 【解決手段】 ｐ型ウェル領域１１に、ソース又はドレ
インとなる低濃度不純物領域２３ａ、２３ｂを形成す
る。次に、積層型ゲート電極２０を覆う第４の絶縁膜の
上にＣＶＤ法により第５の絶縁膜を堆積した後、第５の
絶縁膜及び第４の絶縁膜に対して異方性エッチングを行
なって積層型ゲート電極２０の側面に第１のサイドウォ
ール２７を形成する。次に、ゲート絶縁膜１７Ａ及びゲ
ート電極１８Ｂを形成した後、ｐ型ウェル領域１１にｎ
型不純物をイオン注入して、ＭＯＳトランジスタのソー
ス又はドレインとなる低濃度不純物領域３０ａ、３０ｂ
を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板の第１
の領域にメモリセルを有すると共に第２の領域にトラン
ジスタを有する半導体記憶装置の製造方法に関する。
の領域にメモリセルを有すると共に第２の領域にトラン
ジスタを有する半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】以下、従来例として、特許公報第２９０
７８６３号に示されている半導体記憶装置の製造方法に
ついて、図７（ａ）〜（ｃ）を参照しながら説明する。
７８６３号に示されている半導体記憶装置の製造方法に
ついて、図７（ａ）〜（ｃ）を参照しながら説明する。
【０００３】まず、図７（ａ）に示すように、半導体基
板１１０の表面部に形成されているｐ型ウェル領域１１
１ａ及びｎ型ウェル領域１１１ｂに素子分離領域１１２
を形成した後、ｐ型ウェル領域１１１ａの上に第１の絶
縁膜１１３及び第１の導電膜１１４を順次形成する。そ
の後、第１の導電膜１１４及びｎ型ウェル領域１１１ｂ
の上に全面に亘って第２の絶縁膜１１５及び第２の導電
膜１１６を順次形成する。
板１１０の表面部に形成されているｐ型ウェル領域１１
１ａ及びｎ型ウェル領域１１１ｂに素子分離領域１１２
を形成した後、ｐ型ウェル領域１１１ａの上に第１の絶
縁膜１１３及び第１の導電膜１１４を順次形成する。そ
の後、第１の導電膜１１４及びｎ型ウェル領域１１１ｂ
の上に全面に亘って第２の絶縁膜１１５及び第２の導電
膜１１６を順次形成する。
【０００４】次に、図７（ｂ）に示すように、第２の導
電膜１１６の上にレジストパターン１１７を形成した
後、ｐ型ウェル領域１１１ａの上に形成されている、第
１の絶縁膜１１３、第１の導電膜１１４、第２の絶縁膜
１１５及び第２の導電膜１１６をパターニングして、ト
ンネル絶縁膜１１３Ａ、浮遊ゲート電極１１４Ａ、容量
絶縁膜１１５Ａ及び制御電極１１６Ａから構成される不
揮発性メモリの積層型ゲート電極を形成すると共に、ｐ
型ウェル領域１１１ａ及びｎ型ウェル領域１１１ｂの上
に形成されている第２の絶縁膜１１５及び第２の導電膜
１１６をパターニングして、ＭＯＳトランジスタのゲー
ト絶縁膜１１５Ｂ及びゲート電極１１６Ｂを形成する。
電膜１１６の上にレジストパターン１１７を形成した
後、ｐ型ウェル領域１１１ａの上に形成されている、第
１の絶縁膜１１３、第１の導電膜１１４、第２の絶縁膜
１１５及び第２の導電膜１１６をパターニングして、ト
ンネル絶縁膜１１３Ａ、浮遊ゲート電極１１４Ａ、容量
絶縁膜１１５Ａ及び制御電極１１６Ａから構成される不
揮発性メモリの積層型ゲート電極を形成すると共に、ｐ
型ウェル領域１１１ａ及びｎ型ウェル領域１１１ｂの上
に形成されている第２の絶縁膜１１５及び第２の導電膜
１１６をパターニングして、ＭＯＳトランジスタのゲー
ト絶縁膜１１５Ｂ及びゲート電極１１６Ｂを形成する。
【０００５】次に、図７（ｃ）に示すように、レジスト
パターン１１７を除去した後、トンネル絶縁膜１１３
Ａ、浮遊ゲート電極１１４Ａ、容量絶縁膜１１５Ａ及び
制御電極１１６Ａよりなる積層型ゲート電極の上及びＭ
ＯＳトランジスタのゲート電極１１６Ｂの上に全面に亘
って保護膜１１８を形成する。保護膜１１８は、ｐ型ウ
ェル領域１１１ａに積層型ゲート電極をマスクにしてソ
ース又はドレインとなる不純物層を形成するためのイオ
ン注入時に、積層型ゲート電極のトンネル絶縁膜１１３
Ａ及び容量絶縁膜１１５Ａがダメージを受けないように
するための膜である。
パターン１１７を除去した後、トンネル絶縁膜１１３
Ａ、浮遊ゲート電極１１４Ａ、容量絶縁膜１１５Ａ及び
制御電極１１６Ａよりなる積層型ゲート電極の上及びＭ
ＯＳトランジスタのゲート電極１１６Ｂの上に全面に亘
って保護膜１１８を形成する。保護膜１１８は、ｐ型ウ
ェル領域１１１ａに積層型ゲート電極をマスクにしてソ
ース又はドレインとなる不純物層を形成するためのイオ
ン注入時に、積層型ゲート電極のトンネル絶縁膜１１３
Ａ及び容量絶縁膜１１５Ａがダメージを受けないように
するための膜である。
【０００６】
【発明が解決しようとする課題】ところで、保護膜１１
８は、不揮発性メモリの積層型ゲート電極を保護するた
めには必要であるが、ＭＯＳトランジスタの領域におい
ては、ゲート電極１１６Ｂのサイドウォールとなる部分
がソース又はドレインとなる低濃度不純物拡散層を形成
する際の妨げになると共に、ゲートバーズビーク現象
（ゲート絶縁膜１１５Ｂの両側部に膜厚部が形成される
現象）が起きてしまう。ＭＯＳトランジスタ領域におい
てゲートバーズビーク現象が起きると、ゲート電極１１
６Ｂのゲート長が実質的に低減するので、ショートチャ
ネル効果が拡大したり又はＭＯＳトランジスタの電流特
性が低下したりするという問題が発生する。
８は、不揮発性メモリの積層型ゲート電極を保護するた
めには必要であるが、ＭＯＳトランジスタの領域におい
ては、ゲート電極１１６Ｂのサイドウォールとなる部分
がソース又はドレインとなる低濃度不純物拡散層を形成
する際の妨げになると共に、ゲートバーズビーク現象
（ゲート絶縁膜１１５Ｂの両側部に膜厚部が形成される
現象）が起きてしまう。ＭＯＳトランジスタ領域におい
てゲートバーズビーク現象が起きると、ゲート電極１１
６Ｂのゲート長が実質的に低減するので、ショートチャ
ネル効果が拡大したり又はＭＯＳトランジスタの電流特
性が低下したりするという問題が発生する。
【０００７】そこで、ＭＯＳトランジスタの領域におけ
るゲートバーズビーク現象を防止するために、図８〜図
１１を参照しながら説明するような半導体記憶装置の製
造方法を考慮した。尚、図８〜図１１においては、不揮
発性メモリを形成する領域を第１の領域と称し、ＭＯＳ
トランジスタを形成する領域を第２の領域と称する。
るゲートバーズビーク現象を防止するために、図８〜図
１１を参照しながら説明するような半導体記憶装置の製
造方法を考慮した。尚、図８〜図１１においては、不揮
発性メモリを形成する領域を第１の領域と称し、ＭＯＳ
トランジスタを形成する領域を第２の領域と称する。
【０００８】まず、図８（ａ）に示すように、ｐ型の半
導体基板２００の表面部に形成されているｐ型ウェル領
域２０１に素子分離領域２０２を形成した後、ｐ型ウェ
ル領域２０１の上に、第１の絶縁膜２０３、第１の導電
膜２０４及び第２の絶縁膜２０５を順次形成する。
導体基板２００の表面部に形成されているｐ型ウェル領
域２０１に素子分離領域２０２を形成した後、ｐ型ウェ
ル領域２０１の上に、第１の絶縁膜２０３、第１の導電
膜２０４及び第２の絶縁膜２０５を順次形成する。
【０００９】次に、図８（ｂ）に示すように、第１の領
域に形成されている第２の絶縁膜２０５の上に第１のレ
ジストパターン２０６を形成した後、該第１のレジスト
パターン２０６をマスクにエッチングを行なって、第２
の領域に形成されている第１の絶縁膜２０３、第１の導
電膜２０４及び第２の絶縁膜２０５を除去する。
域に形成されている第２の絶縁膜２０５の上に第１のレ
ジストパターン２０６を形成した後、該第１のレジスト
パターン２０６をマスクにエッチングを行なって、第２
の領域に形成されている第１の絶縁膜２０３、第１の導
電膜２０４及び第２の絶縁膜２０５を除去する。
【００１０】次に、図８（ｃ）に示すように、第２の領
域のｐ型ウェル領域２０１の表面部に第３の絶縁膜２０
７を形成した後、第１の領域及び第２の領域の全面に亘
って第２の導電膜２０８を形成する。
域のｐ型ウェル領域２０１の表面部に第３の絶縁膜２０
７を形成した後、第１の領域及び第２の領域の全面に亘
って第２の導電膜２０８を形成する。
【００１１】次に、図９（ａ）に示すように、第２の導
電膜２０８の上に、不揮発性メモリの積層型ゲート電極
形成領域及び第２の領域を覆うように第２のレジストパ
ターン２０９を形成した後、第１の絶縁膜２０３、第１
の導電膜２０４、第２の絶縁膜２０５及び第２の導電膜
２０８に対して第２のレジストパターン２０９をマスク
にしてエッチングを行なって、トンネル絶縁膜２０３
Ａ、浮遊ゲート電極２０４Ａ、容量絶縁膜２０５Ａ及び
制御電極２０８Ａから構成される不揮発性メモリの積層
型ゲート電極２１０を形成する。
電膜２０８の上に、不揮発性メモリの積層型ゲート電極
形成領域及び第２の領域を覆うように第２のレジストパ
ターン２０９を形成した後、第１の絶縁膜２０３、第１
の導電膜２０４、第２の絶縁膜２０５及び第２の導電膜
２０８に対して第２のレジストパターン２０９をマスク
にしてエッチングを行なって、トンネル絶縁膜２０３
Ａ、浮遊ゲート電極２０４Ａ、容量絶縁膜２０５Ａ及び
制御電極２０８Ａから構成される不揮発性メモリの積層
型ゲート電極２１０を形成する。
【００１２】次に、図９（ｂ）に示すように、第２のレ
ジストパターン２０９を除去した後、第１の領域及び第
２の領域の全面に亘って第４の絶縁膜２１１を形成した
後、該第４の絶縁膜２１１の上に不揮発性メモリのソー
ス領域が開口した第３のレジストパターン２１２を形成
し、その後、ｐ型ウェル領域２０１に対して積層型ゲー
ト電極２１０及び第３のレジストパターン２１２をマス
クにｎ型不純物をイオン注入してソース領域となる低濃
度不純物領域２１３ａを形成する。
ジストパターン２０９を除去した後、第１の領域及び第
２の領域の全面に亘って第４の絶縁膜２１１を形成した
後、該第４の絶縁膜２１１の上に不揮発性メモリのソー
ス領域が開口した第３のレジストパターン２１２を形成
し、その後、ｐ型ウェル領域２０１に対して積層型ゲー
ト電極２１０及び第３のレジストパターン２１２をマス
クにｎ型不純物をイオン注入してソース領域となる低濃
度不純物領域２１３ａを形成する。
【００１３】次に、図９（ｃ）に示すように、第３のレ
ジストパターン２１２を除去した後、第４の絶縁膜２１
１の上に不揮発性メモリのドレイン領域が開口した第４
のレジストパターン２１４を形成し、その後、ｐ型ウェ
ル領域２０１に対して積層型ゲート電極２１０及び第４
のレジストパターン２１４をマスクにｎ型不純物をイオ
ン注入してドレイン領域となる低濃度不純物領域２１３
ｂを形成する。
ジストパターン２１２を除去した後、第４の絶縁膜２１
１の上に不揮発性メモリのドレイン領域が開口した第４
のレジストパターン２１４を形成し、その後、ｐ型ウェ
ル領域２０１に対して積層型ゲート電極２１０及び第４
のレジストパターン２１４をマスクにｎ型不純物をイオ
ン注入してドレイン領域となる低濃度不純物領域２１３
ｂを形成する。
【００１４】次に、図１０（ａ）に示すように、第４の
レジストパターン２１４を除去した後、積層型ゲート電
極２１０を構成するトンネル酸化膜２０３Ａ及び容量絶
縁膜２０５Ａがイオン注入により受けたダメージを回復
するために熱処理を施す。このようにすると、第４の絶
縁膜２１１の表面部に熱酸化膜２１５が形成される。
レジストパターン２１４を除去した後、積層型ゲート電
極２１０を構成するトンネル酸化膜２０３Ａ及び容量絶
縁膜２０５Ａがイオン注入により受けたダメージを回復
するために熱処理を施す。このようにすると、第４の絶
縁膜２１１の表面部に熱酸化膜２１５が形成される。
【００１５】次に、図１０（ｂ）に示すように、熱酸化
膜２１５が形成されている第４の絶縁膜２１１に対して
異方性エッチングを行なって、積層型ゲート電極２１０
の側面に第１のサイドウォール２１６を形成する。この
場合、第２の領域においても、第２の導電膜２０８の側
面に第１のサイドウォール２１６が形成される。
膜２１５が形成されている第４の絶縁膜２１１に対して
異方性エッチングを行なって、積層型ゲート電極２１０
の側面に第１のサイドウォール２１６を形成する。この
場合、第２の領域においても、第２の導電膜２０８の側
面に第１のサイドウォール２１６が形成される。
【００１６】次に、図１０（ｃ）に示すように、ＭＯＳ
トランジスタのゲート電極形成領域及び第１の領域を覆
うように第５のレジストパターン２１７を形成した後、
第３の絶縁膜２０７及び第２の導電膜２０８に対して第
５のレジストパターン２１７をマスクにしてエッチング
を行なって、ゲート絶縁膜２０７Ａ及びゲート電極２０
８Ｂを形成する。
トランジスタのゲート電極形成領域及び第１の領域を覆
うように第５のレジストパターン２１７を形成した後、
第３の絶縁膜２０７及び第２の導電膜２０８に対して第
５のレジストパターン２１７をマスクにしてエッチング
を行なって、ゲート絶縁膜２０７Ａ及びゲート電極２０
８Ｂを形成する。
【００１７】次に、図１１（ａ）に示すように、第５の
レジストパターン２１７を除去した後、第１の領域を覆
うように第６のレジストパターン２１８を形成し、その
後、ｐ型ウェル領域２０１に対してゲート電極２０８Ｂ
及び第６のレジストパターン２１８をマスクにｎ型不純
物をイオン注入して、ＭＯＳトランジスタのソース又は
ドレインとなる低濃度不純物領域２１９ａ、２１９ｂを
形成する。
レジストパターン２１７を除去した後、第１の領域を覆
うように第６のレジストパターン２１８を形成し、その
後、ｐ型ウェル領域２０１に対してゲート電極２０８Ｂ
及び第６のレジストパターン２１８をマスクにｎ型不純
物をイオン注入して、ＭＯＳトランジスタのソース又は
ドレインとなる低濃度不純物領域２１９ａ、２１９ｂを
形成する。
【００１８】次に、図１１（ｂ）に示すように、第６の
レジストパターン２１８を除去した後、積層型ゲート電
極２１０及びゲート電極２０８Ｂの側面に第２のサイド
ウォール２２２を形成する。その後、ｐ型ウェル領域２
０１に対して、積層型ゲート電極２１０、ゲート電極２
０８Ｂ及び第２のサイドウォール２２２をマスクにｎ型
不純物をイオン注入して、第１の領域においては、不揮
発性メモリのソース又はドレインとなる高濃度不純物領
域２２０ａ、２２０ｂを形成すると共に、第２の領域に
おいては、ＭＯＳトランジスタのソース又はドレインと
なる高濃度不純物領域２２１ａ、２２１ｂを形成する。
レジストパターン２１８を除去した後、積層型ゲート電
極２１０及びゲート電極２０８Ｂの側面に第２のサイド
ウォール２２２を形成する。その後、ｐ型ウェル領域２
０１に対して、積層型ゲート電極２１０、ゲート電極２
０８Ｂ及び第２のサイドウォール２２２をマスクにｎ型
不純物をイオン注入して、第１の領域においては、不揮
発性メモリのソース又はドレインとなる高濃度不純物領
域２２０ａ、２２０ｂを形成すると共に、第２の領域に
おいては、ＭＯＳトランジスタのソース又はドレインと
なる高濃度不純物領域２２１ａ、２２１ｂを形成する。
【００１９】この方法によると、図１０（ｂ）及び
（ｃ）から分かるように、第１のサイドウォール２１６
は、第２の導電膜２０８の側面に形成されているが、ゲ
ート電極２０８Ｂの側面には形成されていないので、従
来例の課題のおいて説明したような問題、つまりサイド
ウォールがソース又はドレインとなる低濃度不純物拡散
層を形成する際の妨げになると共に、ゲートバーズビー
ク現象が起きるという問題を回避することができる。
（ｃ）から分かるように、第１のサイドウォール２１６
は、第２の導電膜２０８の側面に形成されているが、ゲ
ート電極２０８Ｂの側面には形成されていないので、従
来例の課題のおいて説明したような問題、つまりサイド
ウォールがソース又はドレインとなる低濃度不純物拡散
層を形成する際の妨げになると共に、ゲートバーズビー
ク現象が起きるという問題を回避することができる。
【００２０】ところが、図１０（ｂ）に示すように、熱
酸化膜２１５が形成されている第４の絶縁膜２１１に対
して異方性エッチングを行なって、積層型ゲート電極２
１０の側面に第１のサイドウォール２１６を形成する際
に、低濃度不純物領域２１３ａ、２１３ｂが露出する。
酸化膜２１５が形成されている第４の絶縁膜２１１に対
して異方性エッチングを行なって、積層型ゲート電極２
１０の側面に第１のサイドウォール２１６を形成する際
に、低濃度不純物領域２１３ａ、２１３ｂが露出する。
【００２１】このため、第５のレジストパターン２１７
を除去する際及び第６のレジストパターン２１８を除去
する際に行なわれるアッシング工程及び洗浄工程におい
て、不揮発性メモリのＬＤＤ構造となる低濃度不純物領
域２１３ａ、２１３ｂの表面部がダメージを受けるとい
う問題がある。特に、低濃度不純物領域２１３ａ、２１
３ｂにおける積層型ゲート電極の近傍部がダメージを受
けると、ＬＤＤ構造のソース領域又はドレイン領域とな
る低濃度不純物領域２１３ａ、２１３ｂの抵抗値が異常
に高くなってしまうという問題が発生する。
を除去する際及び第６のレジストパターン２１８を除去
する際に行なわれるアッシング工程及び洗浄工程におい
て、不揮発性メモリのＬＤＤ構造となる低濃度不純物領
域２１３ａ、２１３ｂの表面部がダメージを受けるとい
う問題がある。特に、低濃度不純物領域２１３ａ、２１
３ｂにおける積層型ゲート電極の近傍部がダメージを受
けると、ＬＤＤ構造のソース領域又はドレイン領域とな
る低濃度不純物領域２１３ａ、２１３ｂの抵抗値が異常
に高くなってしまうという問題が発生する。
【００２２】また、図１０（ｃ）及び図１１（ａ）にお
いては、第１のサイドウォール２１６は存在している
が、熱酸化膜２１５が形成されている第４の絶縁膜２１
１の膜厚（通常、１０ｎｍ〜２０ｎｍ程度の厚さであ
る）は薄いので、第５のレジストパターン２１７及び第
６のレジストパターン２１８を除去するためのアッシン
グ工程において、第１のサイドウォール２１６が除去さ
れることがある。このため、積層型ゲート電極２１０を
構成するトンネル絶縁膜２０３Ａ及び容量絶縁膜２０５
Ａの側部がダメージを受けたり又は削られたりしてしま
うという問題が発生する。
いては、第１のサイドウォール２１６は存在している
が、熱酸化膜２１５が形成されている第４の絶縁膜２１
１の膜厚（通常、１０ｎｍ〜２０ｎｍ程度の厚さであ
る）は薄いので、第５のレジストパターン２１７及び第
６のレジストパターン２１８を除去するためのアッシン
グ工程において、第１のサイドウォール２１６が除去さ
れることがある。このため、積層型ゲート電極２１０を
構成するトンネル絶縁膜２０３Ａ及び容量絶縁膜２０５
Ａの側部がダメージを受けたり又は削られたりしてしま
うという問題が発生する。
【００２３】前述の問題が発生すると、不揮発性メモリ
におけるチャネル電流が低減したり又はデータ書き込み
及びデータ書き換え特性が低下したりするので、半導体
記憶装置の特性が低下するという問題が起きる。
におけるチャネル電流が低減したり又はデータ書き込み
及びデータ書き換え特性が低下したりするので、半導体
記憶装置の特性が低下するという問題が起きる。
【００２４】前記に鑑み、本発明は、不揮発性メモリの
ソース又はドレインとなる不純物領域の表面部がダメー
ジを受けないようにすると共に、積層型ゲート電極を構
成するトンネル絶縁膜及び容量絶縁膜の側部がダメージ
を受けないようにすることを目的とする。
ソース又はドレインとなる不純物領域の表面部がダメー
ジを受けないようにすると共に、積層型ゲート電極を構
成するトンネル絶縁膜及び容量絶縁膜の側部がダメージ
を受けないようにすることを目的とする。
【００２５】
【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る半導体記憶装置の製造方法は、半導体
基板のメモリセルを形成する第１の領域及びトランジス
タを形成する第２の領域に、第１の絶縁膜、第１の導電
膜及び第２の絶縁膜を順次形成する第１の工程と、第２
の領域に形成されている第１の絶縁膜、第１の導電膜及
び第２の絶縁膜を除去した後、第２の領域に第３の絶縁
膜を形成する第２の工程と、第１の領域に形成されてい
る第２の絶縁膜の上及び第２の領域に形成されている第
３の絶縁膜の上に第２の導電膜を形成する第３の工程
と、第１の領域に形成されている第１の絶縁膜、第１の
導電膜、第２の絶縁膜及び第２の導電膜をパターニング
して、第１の絶縁膜よりなるトンネル絶縁膜と、第１の
導電膜よりなる浮遊ゲート電極と、第２の絶縁膜よりな
る容量絶縁膜と、第２の導電膜よりなる制御電極とから
構成される積層型ゲート電極を形成する第４の工程と、
第１の領域の積層型ゲート電極及び第２の領域の第２の
導電膜を覆うように第４の絶縁膜を形成する第５の工程
と、第１の領域に、積層型ゲート電極及び第４の絶縁膜
をマスクにして不純物をドーピングすることにより、ソ
ース又はドレインとなる第１の不純物領域を形成する第
６の工程と、第１の領域及び第２の領域に形成されてい
る第４の絶縁膜の上に、ＣＶＤ法により第５の絶縁膜を
形成する第７の工程と、第４の絶縁膜及び第５の絶縁膜
における、第１の領域の積層型ゲート電極の上に存在す
る部分及び第２の領域の第２の導電膜の上に存在する部
分を異方性エッチングにより除去する第８の工程と、第
２の領域の第３の絶縁膜及び第２の導電膜をパターニン
グして、第３の絶縁膜よりなるゲート絶縁膜と第２の導
電膜よりなるゲート電極とを形成する第９の工程と、第
２の領域に、ゲート電極をマスクとして不純物をドーピ
ングすることにより、ソース又はドレインとなる第２の
不純物領域を形成する第１０の工程とを備えている。
め、本発明に係る半導体記憶装置の製造方法は、半導体
基板のメモリセルを形成する第１の領域及びトランジス
タを形成する第２の領域に、第１の絶縁膜、第１の導電
膜及び第２の絶縁膜を順次形成する第１の工程と、第２
の領域に形成されている第１の絶縁膜、第１の導電膜及
び第２の絶縁膜を除去した後、第２の領域に第３の絶縁
膜を形成する第２の工程と、第１の領域に形成されてい
る第２の絶縁膜の上及び第２の領域に形成されている第
３の絶縁膜の上に第２の導電膜を形成する第３の工程
と、第１の領域に形成されている第１の絶縁膜、第１の
導電膜、第２の絶縁膜及び第２の導電膜をパターニング
して、第１の絶縁膜よりなるトンネル絶縁膜と、第１の
導電膜よりなる浮遊ゲート電極と、第２の絶縁膜よりな
る容量絶縁膜と、第２の導電膜よりなる制御電極とから
構成される積層型ゲート電極を形成する第４の工程と、
第１の領域の積層型ゲート電極及び第２の領域の第２の
導電膜を覆うように第４の絶縁膜を形成する第５の工程
と、第１の領域に、積層型ゲート電極及び第４の絶縁膜
をマスクにして不純物をドーピングすることにより、ソ
ース又はドレインとなる第１の不純物領域を形成する第
６の工程と、第１の領域及び第２の領域に形成されてい
る第４の絶縁膜の上に、ＣＶＤ法により第５の絶縁膜を
形成する第７の工程と、第４の絶縁膜及び第５の絶縁膜
における、第１の領域の積層型ゲート電極の上に存在す
る部分及び第２の領域の第２の導電膜の上に存在する部
分を異方性エッチングにより除去する第８の工程と、第
２の領域の第３の絶縁膜及び第２の導電膜をパターニン
グして、第３の絶縁膜よりなるゲート絶縁膜と第２の導
電膜よりなるゲート電極とを形成する第９の工程と、第
２の領域に、ゲート電極をマスクとして不純物をドーピ
ングすることにより、ソース又はドレインとなる第２の
不純物領域を形成する第１０の工程とを備えている。
【００２６】本発明に係る半導体記憶装置の製造方法に
よると、積層型ゲート電極を覆う第４の絶縁膜の上にＣ
ＶＤ法により第５の絶縁膜を堆積した後、第４の絶縁膜
及び第５の絶縁膜における積層型ゲート電極の上に存在
する部分を異方性エッチングにより除去するため、第２
の領域の第３の絶縁膜及び第２の導電膜をパターニング
してゲート絶縁膜及びゲート電極を形成する際に用いら
れるレジストパターンを除去する際及び第２の領域に不
純物をドーピングしてソース又はドレインとなる第２の
不純物領域を形成する際に用いられるレジストパターン
を除去する際には、積層型ゲート電極の側面は第４の絶
縁膜及び第５の絶縁膜よりなるサイドウォールに覆われ
ている。
よると、積層型ゲート電極を覆う第４の絶縁膜の上にＣ
ＶＤ法により第５の絶縁膜を堆積した後、第４の絶縁膜
及び第５の絶縁膜における積層型ゲート電極の上に存在
する部分を異方性エッチングにより除去するため、第２
の領域の第３の絶縁膜及び第２の導電膜をパターニング
してゲート絶縁膜及びゲート電極を形成する際に用いら
れるレジストパターンを除去する際及び第２の領域に不
純物をドーピングしてソース又はドレインとなる第２の
不純物領域を形成する際に用いられるレジストパターン
を除去する際には、積層型ゲート電極の側面は第４の絶
縁膜及び第５の絶縁膜よりなるサイドウォールに覆われ
ている。
【００２７】このため、レジストパターンを除去する際
のアッシング工程及び洗浄工程において、メモリセル領
域である第１の領域のソース又はドレインとなる第１の
不純物領域における積層型ゲート電極の近傍部がダメー
ジを受ける事態を防止できるので、メモリセルのソース
又はドレインとなる第１の不純物領域の抵抗値が異常に
高くなる事態を回避することができる。
のアッシング工程及び洗浄工程において、メモリセル領
域である第１の領域のソース又はドレインとなる第１の
不純物領域における積層型ゲート電極の近傍部がダメー
ジを受ける事態を防止できるので、メモリセルのソース
又はドレインとなる第１の不純物領域の抵抗値が異常に
高くなる事態を回避することができる。
【００２８】また、前記の２つのレジストパターンを除
去するためのアッシング工程において、積層型ゲート電
極を構成するトンネル絶縁膜及び容量絶縁膜の側部がダ
メージを受けたり又は削られたりしてメモリセルの特性
が劣化する事態を回避することもできる。
去するためのアッシング工程において、積層型ゲート電
極を構成するトンネル絶縁膜及び容量絶縁膜の側部がダ
メージを受けたり又は削られたりしてメモリセルの特性
が劣化する事態を回避することもできる。
【００２９】本発明に係る半導体記憶装置の製造方法
は、第６の工程と第７の工程との間に、第４の絶縁膜の
表面に熱酸化膜を形成する工程をさらに備えていること
が好ましい。
は、第６の工程と第７の工程との間に、第４の絶縁膜の
表面に熱酸化膜を形成する工程をさらに備えていること
が好ましい。
【００３０】このようにすると、積層型ゲート電極の側
面は第４の絶縁膜、熱酸化膜及び第５の絶縁膜よりなる
サイドウォールに覆われるため、第１の領域のソース又
はドレインとなる第１の不純物領域における積層型ゲー
ト電極の近傍部がダメージを受ける事態をより一層防止
できると共に、積層型ゲート電極のトンネル絶縁膜及び
容量絶縁膜の側部がダメージを受けたり又は削られたり
事態を一層防止することができる。
面は第４の絶縁膜、熱酸化膜及び第５の絶縁膜よりなる
サイドウォールに覆われるため、第１の領域のソース又
はドレインとなる第１の不純物領域における積層型ゲー
ト電極の近傍部がダメージを受ける事態をより一層防止
できると共に、積層型ゲート電極のトンネル絶縁膜及び
容量絶縁膜の側部がダメージを受けたり又は削られたり
事態を一層防止することができる。
【００３１】本発明に係る半導体記憶装置の製造方法に
おいて、第５の絶縁膜の厚さは５０ｎｍ以上であること
が好ましい。
おいて、第５の絶縁膜の厚さは５０ｎｍ以上であること
が好ましい。
【００３２】このようにすると、レジストパターンを除
去する際には、積層型ゲート電極の側面は第４の絶縁膜
及び第５の絶縁膜よりなるサイドウォールに確実に覆わ
れているため、レジストパターンを除去する際のアッシ
ング工程及び洗浄工程において、第１の領域のソース又
はドレインとなる第１の不純物領域における積層型ゲー
ト電極の近傍部がダメージを受ける事態を確実に防止で
きると共に積層型ゲート電極のトンネル絶縁膜及び容量
絶縁膜の側部がダメージを受けたり又は削られたり事態
を確実に防止することができる。
去する際には、積層型ゲート電極の側面は第４の絶縁膜
及び第５の絶縁膜よりなるサイドウォールに確実に覆わ
れているため、レジストパターンを除去する際のアッシ
ング工程及び洗浄工程において、第１の領域のソース又
はドレインとなる第１の不純物領域における積層型ゲー
ト電極の近傍部がダメージを受ける事態を確実に防止で
きると共に積層型ゲート電極のトンネル絶縁膜及び容量
絶縁膜の側部がダメージを受けたり又は削られたり事態
を確実に防止することができる。
【００３３】本発明に係る半導体記憶装置の製造方法
は、第１０の工程よりも後に、第１の領域の積層型ゲー
ト電極の側面及び第２の領域のゲート電極の側面にそれ
ぞれサイドウォールを形成した後、第１の不純物領域に
積層型ゲート電極及びサイドウォールをマスクに不純物
をドーピングして第１の高濃度不純物領域を形成すると
共に、第２の不純物領域にゲート電極及びサイドウォー
ルをマスクに不純物をドーピングして第２の高濃度不純
物領域を形成する工程をさらに備えていることが好まし
い。
は、第１０の工程よりも後に、第１の領域の積層型ゲー
ト電極の側面及び第２の領域のゲート電極の側面にそれ
ぞれサイドウォールを形成した後、第１の不純物領域に
積層型ゲート電極及びサイドウォールをマスクに不純物
をドーピングして第１の高濃度不純物領域を形成すると
共に、第２の不純物領域にゲート電極及びサイドウォー
ルをマスクに不純物をドーピングして第２の高濃度不純
物領域を形成する工程をさらに備えていることが好まし
い。
【００３４】このようにすると、メモリセル領域及びト
ランジスタ領域の両方においてＬＤＤ構造を有するトラ
ンジスタを形成することができる。
ランジスタ領域の両方においてＬＤＤ構造を有するトラ
ンジスタを形成することができる。
【００３５】
【発明の実施の形態】以下、本発明の一実施形態に係る
半導体記憶装置の製造方法について、図１〜図６を参照
しながら説明する。尚、図１〜図６においては、不揮発
性メモリを形成する領域を第１の領域と称し、ＭＯＳト
ランジスタを形成する領域を第２の領域と称する。
半導体記憶装置の製造方法について、図１〜図６を参照
しながら説明する。尚、図１〜図６においては、不揮発
性メモリを形成する領域を第１の領域と称し、ＭＯＳト
ランジスタを形成する領域を第２の領域と称する。
【００３６】まず、図１（ａ）に示すように、ｐ型の半
導体基板１０の表面部に形成されているｐ型ウェル領域
１１に素子分離領域１２を形成した後、第１及び第２の
領域のｐ型ウェル領域１１の上にトンネル絶縁膜となる
第１の絶縁膜１３を形成する。次に、第１の絶縁膜１３
の上に、例えば２００ｎｍの厚さを有しｎ型の不純物が
導入されたポリシリコン膜よりなる第１の導電膜１４を
堆積した後、該第１の導電膜１４の上に、例えば下層の
シリコン酸化膜、シリコン窒化膜及び上層のシリコン酸
化膜の積層膜よりなり容量絶縁膜となる第２の絶縁膜１
５を堆積する。
導体基板１０の表面部に形成されているｐ型ウェル領域
１１に素子分離領域１２を形成した後、第１及び第２の
領域のｐ型ウェル領域１１の上にトンネル絶縁膜となる
第１の絶縁膜１３を形成する。次に、第１の絶縁膜１３
の上に、例えば２００ｎｍの厚さを有しｎ型の不純物が
導入されたポリシリコン膜よりなる第１の導電膜１４を
堆積した後、該第１の導電膜１４の上に、例えば下層の
シリコン酸化膜、シリコン窒化膜及び上層のシリコン酸
化膜の積層膜よりなり容量絶縁膜となる第２の絶縁膜１
５を堆積する。
【００３７】次に、図１（ｂ）に示すように、第１の領
域に形成されている第２の絶縁膜１５の上に第１のレジ
ストパターン１６を形成した後、該第１のレジストパタ
ーン１６をマスクにエッチングを行なって、第２の領域
に形成されている第１の絶縁膜１３、第１の導電膜１４
及び第２の絶縁膜１５を除去する。
域に形成されている第２の絶縁膜１５の上に第１のレジ
ストパターン１６を形成した後、該第１のレジストパタ
ーン１６をマスクにエッチングを行なって、第２の領域
に形成されている第１の絶縁膜１３、第１の導電膜１４
及び第２の絶縁膜１５を除去する。
【００３８】次に、図２（ａ）に示すように、熱酸化法
により、第２の領域のｐ型ウェル領域１１の表面部にゲ
ート絶縁膜となる第３の絶縁膜１７を形成した後、第１
の領域及び第２の領域の全面に亘って、例えば２００ｎ
ｍの厚さを有するポリシリコン膜よりなる第２の導電膜
１８を堆積する。
により、第２の領域のｐ型ウェル領域１１の表面部にゲ
ート絶縁膜となる第３の絶縁膜１７を形成した後、第１
の領域及び第２の領域の全面に亘って、例えば２００ｎ
ｍの厚さを有するポリシリコン膜よりなる第２の導電膜
１８を堆積する。
【００３９】次に、図２（ｂ）に示すように、第２の導
電膜１８の上に、不揮発性メモリの積層型ゲート電極形
成領域及び第２の領域を覆うように第２のレジストパタ
ーン１９を形成した後、第１の絶縁膜１３、第１の導電
膜１４、第２の絶縁膜１５及び第２の導電膜１８に対し
て第２のレジストパターン１９をマスクにしてエッチン
グを行なって、トンネル絶縁膜１３Ａ、浮遊ゲート電極
１４Ａ、容量絶縁膜１５Ａ及び制御電極１８Ａから構成
される不揮発性メモリの積層型ゲート電極２０を形成す
る。
電膜１８の上に、不揮発性メモリの積層型ゲート電極形
成領域及び第２の領域を覆うように第２のレジストパタ
ーン１９を形成した後、第１の絶縁膜１３、第１の導電
膜１４、第２の絶縁膜１５及び第２の導電膜１８に対し
て第２のレジストパターン１９をマスクにしてエッチン
グを行なって、トンネル絶縁膜１３Ａ、浮遊ゲート電極
１４Ａ、容量絶縁膜１５Ａ及び制御電極１８Ａから構成
される不揮発性メモリの積層型ゲート電極２０を形成す
る。
【００４０】次に、図３（ａ）に示すように、第２のレ
ジストパターン１９を除去した後、ＣＶＤ法又は熱酸化
法により、第１の領域及び第２の領域の全面に亘って第
４の絶縁膜２１を形成した後、該第４の絶縁膜２１の上
に不揮発性メモリのソース領域が開口した第３のレジス
トパターン２２を形成し、その後、ｐ型ウェル領域１１
に対して積層型ゲート電極２０及び第３のレジストパタ
ーン２２をマスクにｎ型不純物をイオン注入してソース
領域となる低濃度不純物領域２３ａを形成する。
ジストパターン１９を除去した後、ＣＶＤ法又は熱酸化
法により、第１の領域及び第２の領域の全面に亘って第
４の絶縁膜２１を形成した後、該第４の絶縁膜２１の上
に不揮発性メモリのソース領域が開口した第３のレジス
トパターン２２を形成し、その後、ｐ型ウェル領域１１
に対して積層型ゲート電極２０及び第３のレジストパタ
ーン２２をマスクにｎ型不純物をイオン注入してソース
領域となる低濃度不純物領域２３ａを形成する。
【００４１】次に、図３（ｂ）に示すように、第３のレ
ジストパターン２２を除去した後、第４の絶縁膜２１の
上に不揮発性メモリのドレイン領域が開口した第４のレ
ジストパターン２４を形成し、その後、ｐ型ウェル領域
１１に対して積層型ゲート電極２０及び第４のレジスト
パターン２４をマスクにｎ型不純物をイオン注入してド
レイン領域となる低濃度不純物領域２３ｂを形成する。
ジストパターン２２を除去した後、第４の絶縁膜２１の
上に不揮発性メモリのドレイン領域が開口した第４のレ
ジストパターン２４を形成し、その後、ｐ型ウェル領域
１１に対して積層型ゲート電極２０及び第４のレジスト
パターン２４をマスクにｎ型不純物をイオン注入してド
レイン領域となる低濃度不純物領域２３ｂを形成する。
【００４２】この場合、積層型ゲート電極２０は第４の
絶縁膜２１により覆われているため、ソース領域となる
低濃度不純物領域２３ａ及びドレイン領域となる低濃度
不純物領域２３ｂを形成するためのイオン注入時に、積
層型ゲート電極２０のトンネル絶縁膜１３Ａ及び容量絶
縁膜１５Ａが受けるダメージは抑制される。尚、低濃度
不純物領域２３ａ、２３ｂを形成するためのイオン注入
は、１回又は複数回のいずれでも良いと共に複数回の場
合にはイオン種が同じでも異なってもよい。
絶縁膜２１により覆われているため、ソース領域となる
低濃度不純物領域２３ａ及びドレイン領域となる低濃度
不純物領域２３ｂを形成するためのイオン注入時に、積
層型ゲート電極２０のトンネル絶縁膜１３Ａ及び容量絶
縁膜１５Ａが受けるダメージは抑制される。尚、低濃度
不純物領域２３ａ、２３ｂを形成するためのイオン注入
は、１回又は複数回のいずれでも良いと共に複数回の場
合にはイオン種が同じでも異なってもよい。
【００４３】次に、図４（ａ）に示すように、第４のレ
ジストパターン２４を除去した後、積層型ゲート電極２
０を構成するトンネル酸化膜１３Ａ及び容量絶縁膜１５
Ａがイオン注入により受けたダメージを回復するために
熱処理を施す。このようにすると、第４の絶縁膜２１の
表面部に熱酸化膜２５が形成される。
ジストパターン２４を除去した後、積層型ゲート電極２
０を構成するトンネル酸化膜１３Ａ及び容量絶縁膜１５
Ａがイオン注入により受けたダメージを回復するために
熱処理を施す。このようにすると、第４の絶縁膜２１の
表面部に熱酸化膜２５が形成される。
【００４４】次に、図４（ｂ）に示すように、表面部に
熱酸化膜２５が形成されている第４の絶縁膜２１の上
に、ＣＶＤ法により、例えば１００ｎｍの厚さを有する
第５の絶縁膜２６を堆積する。
熱酸化膜２５が形成されている第４の絶縁膜２１の上
に、ＣＶＤ法により、例えば１００ｎｍの厚さを有する
第５の絶縁膜２６を堆積する。
【００４５】次に、図５（ａ）に示すように、第５の絶
縁膜２６、熱酸化膜２５及び第４の絶縁膜２１に対して
異方性エッチングを行なって、第１の領域の積層型ゲー
ト電極２０及び第２の領域の第２の導電膜１８の上面を
露出させると共に、積層型ゲート電極２０及び第２の導
電膜１８の各側面に、第５の絶縁膜２６、熱酸化膜２５
及び第４の絶縁膜２１よりなる第１のサイドウォール２
７を形成する。尚、この異方性エッチングにおいては、
積層型ゲート電極２０及び第２の導電膜１８の上面が露
出しても、積層型ゲート電極２０及び低濃度不純物層２
３ａ、２３ｂが殆どエッチングされないような高い選択
比を有するドライエッチング条件で行なうことが好まし
い。
縁膜２６、熱酸化膜２５及び第４の絶縁膜２１に対して
異方性エッチングを行なって、第１の領域の積層型ゲー
ト電極２０及び第２の領域の第２の導電膜１８の上面を
露出させると共に、積層型ゲート電極２０及び第２の導
電膜１８の各側面に、第５の絶縁膜２６、熱酸化膜２５
及び第４の絶縁膜２１よりなる第１のサイドウォール２
７を形成する。尚、この異方性エッチングにおいては、
積層型ゲート電極２０及び第２の導電膜１８の上面が露
出しても、積層型ゲート電極２０及び低濃度不純物層２
３ａ、２３ｂが殆どエッチングされないような高い選択
比を有するドライエッチング条件で行なうことが好まし
い。
【００４６】次に、図５（ｂ）に示すように、ＭＯＳト
ランジスタのゲート電極形成領域及び第１の領域を覆う
ように第５のレジストパターン２８を形成した後、第３
の絶縁膜１７及び第２の導電膜１８に対して第５のレジ
ストパターン２８をマスクにしてエッチングを行なっ
て、ゲート絶縁膜１７Ａ及びゲート電極１８Ｂを形成す
る。
ランジスタのゲート電極形成領域及び第１の領域を覆う
ように第５のレジストパターン２８を形成した後、第３
の絶縁膜１７及び第２の導電膜１８に対して第５のレジ
ストパターン２８をマスクにしてエッチングを行なっ
て、ゲート絶縁膜１７Ａ及びゲート電極１８Ｂを形成す
る。
【００４７】次に、図６（ａ）に示すように、第５のレ
ジストパターン２８を除去した後、第１の領域を覆うよ
うに第６のレジストパターン２９を形成し、その後、ｐ
型ウェル領域１１に対してゲート電極１８Ｂ及び第６の
レジストパターン２９をマスクにｎ型不純物をイオン注
入して、ＭＯＳトランジスタのソース又はドレインとな
る低濃度不純物領域３０ａ、３０ｂを形成する。
ジストパターン２８を除去した後、第１の領域を覆うよ
うに第６のレジストパターン２９を形成し、その後、ｐ
型ウェル領域１１に対してゲート電極１８Ｂ及び第６の
レジストパターン２９をマスクにｎ型不純物をイオン注
入して、ＭＯＳトランジスタのソース又はドレインとな
る低濃度不純物領域３０ａ、３０ｂを形成する。
【００４８】次に、図６（ｂ）に示すように、第６のレ
ジストパターン２９を除去した後、ＣＶＤ法により、第
１の領域及び第２の領域に全面に亘って第６の絶縁膜を
堆積し、その後、第６の絶縁膜に対して異方性エッチン
グを行なって、積層型ゲート電極２０及びゲート電極１
８Ｂの各側面に第２のサイドウォール３０を形成する。
その後、ｐ型ウェル領域１１に対して、積層型ゲート電
極２０、ゲート電極１８Ｂ及び第２のサイドウォール３
０をマスクにｎ型不純物をイオン注入して、第１の領域
においては、不揮発性メモリのソース又はドレインとな
る高濃度不純物領域３１ａ、３１ｂを形成すると共に、
第２の領域においては、ＭＯＳトランジスタのソース又
はドレインとなる高濃度不純物領域３２ａ、３２ｂを形
成する。
ジストパターン２９を除去した後、ＣＶＤ法により、第
１の領域及び第２の領域に全面に亘って第６の絶縁膜を
堆積し、その後、第６の絶縁膜に対して異方性エッチン
グを行なって、積層型ゲート電極２０及びゲート電極１
８Ｂの各側面に第２のサイドウォール３０を形成する。
その後、ｐ型ウェル領域１１に対して、積層型ゲート電
極２０、ゲート電極１８Ｂ及び第２のサイドウォール３
０をマスクにｎ型不純物をイオン注入して、第１の領域
においては、不揮発性メモリのソース又はドレインとな
る高濃度不純物領域３１ａ、３１ｂを形成すると共に、
第２の領域においては、ＭＯＳトランジスタのソース又
はドレインとなる高濃度不純物領域３２ａ、３２ｂを形
成する。
【００４９】本実施形態によると、第５のレジストパタ
ーン２８を除去する際及び第６のレジストパターン２９
を除去する際に、積層型ゲート電極２０の側面は、第５
の絶縁膜２６、熱酸化膜２５及び第４の絶縁膜２１より
なる第１のサイドウォール２７に覆われているため、第
５のレジストパターン２８及び第６のレジストパターン
２９を除去する際のアッシング工程及び洗浄工程におい
て、不揮発性メモリのＬＤＤ構造となる低濃度不純物領
域２３ａ、２３ｂにおける積層型ゲート電極２０の近傍
部がダメージを受ける事態を防止できる。このため、不
揮発性メモリのＬＤＤとなるソース領域又はドレイン領
域となる低濃度不純物領域２３ａ、２３ｂの抵抗値が異
常に高くなる事態を回避することができる。
ーン２８を除去する際及び第６のレジストパターン２９
を除去する際に、積層型ゲート電極２０の側面は、第５
の絶縁膜２６、熱酸化膜２５及び第４の絶縁膜２１より
なる第１のサイドウォール２７に覆われているため、第
５のレジストパターン２８及び第６のレジストパターン
２９を除去する際のアッシング工程及び洗浄工程におい
て、不揮発性メモリのＬＤＤ構造となる低濃度不純物領
域２３ａ、２３ｂにおける積層型ゲート電極２０の近傍
部がダメージを受ける事態を防止できる。このため、不
揮発性メモリのＬＤＤとなるソース領域又はドレイン領
域となる低濃度不純物領域２３ａ、２３ｂの抵抗値が異
常に高くなる事態を回避することができる。
【００５０】また、第５のレジストパターン２８及び第
６のレジストパターン２９を除去するためのアッシング
工程において、第１のサイドウォール２７が除去されな
いため、積層型ゲート電極２０を構成するトンネル絶縁
膜１３Ａ及び容量絶縁膜１５Ａの側部がダメージを受け
たり又は削られたりしてしまう事態を回避することがで
きる。
６のレジストパターン２９を除去するためのアッシング
工程において、第１のサイドウォール２７が除去されな
いため、積層型ゲート電極２０を構成するトンネル絶縁
膜１３Ａ及び容量絶縁膜１５Ａの側部がダメージを受け
たり又は削られたりしてしまう事態を回避することがで
きる。
【００５１】尚、ＣＶＤ法により形成される第５の絶縁
膜２６は、カバレッジに優れているため、第５の絶縁膜
２６の膜厚が１００ｎｍであって、積層型ゲート電極２
０の側面に良好な第１のサイドウォール２７を形成する
ことができる。尚、第５の絶縁膜２６の厚さとしては、
１００ｎｍ以下でもよいが、５０ｎｍ以上であることが
好ましい。
膜２６は、カバレッジに優れているため、第５の絶縁膜
２６の膜厚が１００ｎｍであって、積層型ゲート電極２
０の側面に良好な第１のサイドウォール２７を形成する
ことができる。尚、第５の絶縁膜２６の厚さとしては、
１００ｎｍ以下でもよいが、５０ｎｍ以上であることが
好ましい。
【００５２】また、図３（ａ）における第４の絶縁膜２
１は、積層型ゲート電極２０の側面及びトンネル絶縁膜
１３Ａを、低濃度不純物領域２３ａ、２３ｂを形成する
ためのｎ型不純物のイオン注入から保護しておればよ
く、第４の絶縁膜２１を積層ゲート電極２０の側面にの
み形成する工程を設けてもよい。
１は、積層型ゲート電極２０の側面及びトンネル絶縁膜
１３Ａを、低濃度不純物領域２３ａ、２３ｂを形成する
ためのｎ型不純物のイオン注入から保護しておればよ
く、第４の絶縁膜２１を積層ゲート電極２０の側面にの
み形成する工程を設けてもよい。
【００５３】また、第５の絶縁膜２６としては、酸化膜
であってもよいし窒化膜であってもよい。
であってもよいし窒化膜であってもよい。
【００５４】また、本実施形態においては、ＭＯＳトラ
ンジスタのゲート電極１８Ｂは、ポリシリコン膜であっ
たが、これに代えて、ポリサイドゲート又はポリメタル
ゲートであってもよい。
ンジスタのゲート電極１８Ｂは、ポリシリコン膜であっ
たが、これに代えて、ポリサイドゲート又はポリメタル
ゲートであってもよい。
【００５５】さらに、本実施形態においては、不揮発性
メモリ及びＭＯＳトランジスタは、いずれもＬＤＤ構造
を有しているが、ＬＤＤ構造でなくてもよい。
メモリ及びＭＯＳトランジスタは、いずれもＬＤＤ構造
を有しているが、ＬＤＤ構造でなくてもよい。
【００５６】
【発明の効果】本発明に係る半導体記憶装置の製造方法
によると、レジストパターンを除去する際のアッシング
工程及び洗浄工程において、メモリセル領域である第１
の領域のソース又はドレインとなる第１の不純物領域に
おける積層型ゲート電極の近傍部がダメージを受ける事
態を防止できるため、メモリセルのソース又はドレイン
となる第１の不純物領域の抵抗値が異常に高くなる事態
を回避することができると共に、レジストパターンを除
去するためのアッシング工程において、積層型ゲート電
極を構成するトンネル絶縁膜及び容量絶縁膜の側部がダ
メージを受けたり又は削られたりしてメモリセルの特性
が劣化する事態を回避することができる。
によると、レジストパターンを除去する際のアッシング
工程及び洗浄工程において、メモリセル領域である第１
の領域のソース又はドレインとなる第１の不純物領域に
おける積層型ゲート電極の近傍部がダメージを受ける事
態を防止できるため、メモリセルのソース又はドレイン
となる第１の不純物領域の抵抗値が異常に高くなる事態
を回避することができると共に、レジストパターンを除
去するためのアッシング工程において、積層型ゲート電
極を構成するトンネル絶縁膜及び容量絶縁膜の側部がダ
メージを受けたり又は削られたりしてメモリセルの特性
が劣化する事態を回避することができる。
【図１】（ａ）及び（ｂ）は一実施形態に係る半導体記
憶装置の製造方法の各工程を示す断面図である。
憶装置の製造方法の各工程を示す断面図である。
【図２】（ａ）及び（ｂ）は一実施形態に係る半導体記
憶装置の製造方法の各工程を示す断面図である。
憶装置の製造方法の各工程を示す断面図である。
【図３】（ａ）及び（ｂ）は一実施形態に係る半導体記
憶装置の製造方法の各工程を示す断面図である。
憶装置の製造方法の各工程を示す断面図である。
【図４】（ａ）及び（ｂ）は一実施形態に係る半導体記
憶装置の製造方法の各工程を示す断面図である。
憶装置の製造方法の各工程を示す断面図である。
【図５】（ａ）及び（ｂ）は一実施形態に係る半導体記
憶装置の製造方法の各工程を示す断面図である。
憶装置の製造方法の各工程を示す断面図である。
【図６】（ａ）及び（ｂ）は一実施形態に係る半導体記
憶装置の製造方法の各工程を示す断面図である。
憶装置の製造方法の各工程を示す断面図である。
【図７】（ａ）〜（ｃ）は従来の半導体記憶装置の製造
方法の各工程を示す断面図である。
方法の各工程を示す断面図である。
【図８】（ａ）〜（ｃ）は本発明の前提となる半導体記
憶装置の製造方法の各工程を示す断面図である。
憶装置の製造方法の各工程を示す断面図である。
【図９】（ａ）〜（ｃ）は本発明の前提となる半導体記
憶装置の製造方法の各工程を示す断面図である。
憶装置の製造方法の各工程を示す断面図である。
【図１０】（ａ）〜（ｃ）は本発明の前提となる半導体
記憶装置の製造方法の各工程を示す断面図である。
記憶装置の製造方法の各工程を示す断面図である。
【図１１】（ａ）、（ｂ）は本発明の前提となる半導体
記憶装置の製造方法の各工程を示す断面図である。
記憶装置の製造方法の各工程を示す断面図である。
【符号の説明】
１０ 半導体基板
１１ ｐ型ウェル領域
１２ 素子分離領域
１３ 第１の絶縁膜
１３Ａ トンネル絶縁膜
１４ 第１の導電膜
１４Ａ 浮遊ゲート電極
１５ 第２の絶縁膜
１５Ａ 容量絶縁膜
１６ 第１のレジストパターン
１７ 第３の絶縁膜
１７Ａ ゲート絶縁膜
１８ 第２の導電膜
１８Ａ 制御電極
１８Ｂ ゲート電極
１９ 第２のレジストパターン
２０ 積層型ゲート電極
２１ 第４の絶縁膜
２２ 第３のレジストパターン
２３ａ、２３ｂ 低濃度不純物領域
２４ 第４のレジストパターン
２５ 熱酸化膜
２６ 第５の絶縁膜
２７ 第１のサイドウォール
２８ 第５のレジストパターン
２９ 第６のレジストパターン
３０ 第２のサイドウォール
３１ａ、３１ｂ 高濃度不純物領域
３２ａ、３２ｂ 高濃度不純物領域
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/788
29/792
Ｆターム(参考） 5F048 AB01 AC01 BA01 BB05 BC06
BG01 BG12 DA25
5F083 EP02 EP23 EP55 EP56 EP63
GA21 JA04 JA53 NA08
5F101 BA01 BA29 BA36 BB05 BD07
BD27 BH03
Claims (4)
- 【請求項１】 半導体基板のメモリセルを形成する第１
の領域及びトランジスタを形成する第２の領域に、第１
の絶縁膜、第１の導電膜及び第２の絶縁膜を順次形成す
る第１の工程と、 前記第２の領域に形成されている前記第１の絶縁膜、第
１の導電膜及び第２の絶縁膜を除去した後、前記第２の
領域に第３の絶縁膜を形成する第２の工程と、 前記第１の領域に形成されている前記第２の絶縁膜の上
及び前記第２の領域に形成されている前記第３の絶縁膜
の上に第２の導電膜を形成する第３の工程と、 前記第１の領域に形成されている前記第１の絶縁膜、第
１の導電膜、第２の絶縁膜及び第２の導電膜をパターニ
ングして、前記第１の絶縁膜よりなるトンネル絶縁膜
と、前記第１の導電膜よりなる浮遊ゲート電極と、前記
第２の絶縁膜よりなる容量絶縁膜と、前記第２の導電膜
よりなる制御電極とから構成される積層型ゲート電極を
形成する第４の工程と、 前記第１の領域の前記積層型ゲート電極及び前記第２の
領域の前記第２の導電膜を覆うように第４の絶縁膜を形
成する第５の工程と、 前記第１の領域に、前記積層型ゲート電極及び第４の絶
縁膜をマスクにして不純物をドーピングすることによ
り、ソース又はドレインとなる第１の不純物領域を形成
する第６の工程と、 前記第１の領域及び第２の領域に形成されている前記第
４の絶縁膜の上に、ＣＶＤ法により第５の絶縁膜を形成
する第７の工程と、 前記第４の絶縁膜及び第５の絶縁膜における、前記第１
の領域の前記積層型ゲート電極の上に存在する部分及び
前記第２の領域の前記第２の導電膜の上に存在する部分
を異方性エッチングにより除去する第８の工程と、 前記第２の領域の前記第３の絶縁膜及び第２の導電膜を
パターニングして、前記第３の絶縁膜よりなるゲート絶
縁膜と前記第２の導電膜よりなるゲート電極とを形成す
る第９の工程と、 前記第２の領域に、前記ゲート電極をマスクとして不純
物をドーピングすることにより、ソース又はドレインと
なる第２の不純物領域を形成する第１０の工程とを備え
ていることを特徴とする半導体記憶装置の製造方法。 - 【請求項２】 前記第６の工程と前記第７の工程との間
に、前記第４の絶縁膜の表面に熱酸化膜を形成する工程
をさらに備えていることを特徴とする請求項１に記載の
半導体記憶装置の製造方法。 - 【請求項３】 前記第５の絶縁膜の厚さは５０ｎｍ以上
であることを特徴とする請求項１に記載の半導体記憶装
置の製造方法。 - 【請求項４】 前記第１０の工程よりも後に、前記第１
の領域の前記積層型ゲート電極の側面及び前記第２の領
域の前記ゲート電極の側面にそれぞれサイドウォールを
形成した後、前記第１の不純物領域に前記積層型ゲート
電極及びサイドウォールをマスクに不純物をドーピング
して第１の高濃度不純物領域を形成すると共に、前記第
２の不純物領域に前記ゲート電極及びサイドウォールを
マスクに不純物をドーピングして第２の高濃度不純物領
域を形成する工程をさらに備えていることを特徴とする
請求項１に記載の半導体記憶装置の製造方法。
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| JP2001200385A JP3916419B2 (ja) | 2001-07-02 | 2001-07-02 | 半導体記憶装置の製造方法 |
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- 2001-07-02 JP JP2001200385A patent/JP3916419B2/ja not_active Expired - Fee Related
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