JP2007500457A - フラッシュメモリデバイスの特性を改善する方法 - Google Patents

Abstract

半導体デバイスを製造する方法において、シリコン基板（６２）上にゲート酸化膜（６０）を提供する。このゲート酸化膜（６０）上に第１ポリシリコン層（６４）を提供し、第１ポリシリコン層（６４）上に絶縁層（６６）を提供し、またこの絶縁層（６６）上に第２ポリシリコン層（６８）を提供する。適切なマスキングを実行した後にエッチングステップが実行されると、シリコン基板を露出させ、かつこのシリコン基板上にスタックゲート構造を形成すべく、第２ポリシリコン層、絶縁層、第１ポリシリコン層、およびゲート酸化膜の一部を除去するようにこれらの層がエッチングされる。スタックゲート構造（７２）上に薄い酸化膜（８０）を成長させるべく、短時間（例えば１０秒から２０秒）の急速熱アニールを実行する。それから、急速熱アニールによって形成された酸化膜（８０）上に第２酸化膜（８２）をたい積する。

Description

この発明は一般的に半導体デバイスに関し、より詳しくは、フラッシュメモリデバイスの性能の改善に関する。

一種のプログラマブル・メモリセルは、一般にフラッシュメモリセルと呼ばれる。このようなフラッシュメモリセルは、シリコン基板中またはシリコン基板中に形成されるウェル中に形成されるソースおよびドレインを含み得る。フラッシュメモリセルは、シリコン基板上に形成されるスタックゲート構造（stacked gate structure）を含んでいる。このスタックゲート構造の下のシリコン基板の領域は、フラッシュメモリセルのチャネル領域として知られている。

フラッシュメモリセルのスタックゲート構造は、酸化膜（酸化層）によって分離される対となるポリシリコン構造を含む。
一方のポリシリコン構造はフローティングゲートとして機能し、他方のポリシリコン構造はフラッシュメモリセルのコントロールゲートとして機能する。シリコン基板からフローティングゲートを分離する酸化膜は一般に、トンネル酸化膜と呼ばれる。
この種のメモリセルは、１９８７年１０月６日にムーカジらに与えられた、米国特許番号第４，６９８，７８７号公報（「シングルトランジスタ型の電気的にプログラム可能なメモリデバイスおよびその製造方法。」）に記載されている。

フラッシュメモリセルへのプログラミング動作は、フラッシュメモリセルのドレインに比較的大きな定電圧を印加した状態で、さらに大きな電圧をコントロールゲートに加えてなされる。
このようなプログラミング動作中、フラッシュメモリセルのソースは、コントロールゲートとドレインに印加された電圧に関して接地レベルまたは０電圧レベルに維持される。
コントロールゲートに印加される高い定電圧は、プログラミング動作の初めにフローティングゲートの電圧を高レベルまで上げる。フローティングゲート上のこのような高電圧ポテンシャルは、チャネル領域を通じてフロート状態となっている電子を引きつける。
これらの状況下では、十分に高い運動エネルギーを有するチャネル領域中の電子は、トンネル酸化膜を貫通してフローティングゲート上に注入される。
この現象は一般に、ホットキャリア・プログラミングまたはホットキャリア注入と呼ばれる。
フラッシュメモリセルについての所望のしきい値電圧を得るべく、正常なプログラミング動作ではフローティングゲート上への十分な数の電子の注入がなされる。
このしきい値電圧は、フラッシュメモリセルに対するリード動作の間にチャネル領域を通じて導通されるようにフラッシュメモリセルのコントロールゲートに印加されなければならない電圧である。

大多数のセルを含む一般的なメモリアレイでは、セルはコントロールゲートに約９から１０ボルト、ドレインに約５ボルトを印加し、ソースを接地することによってプログラムされる。これらの電圧によって、ドレイン空乏領域からフローティングゲートにホットエレクトロンが注入されることとなる。
プログラミング電圧を除去すると、注入された電子がフローティングゲートに捕捉され、このフローティングゲート中に負の電荷が生成されてセルのしきい値電圧がほぼ４Ｖを超える値まで上昇する。

セルを読み出すには、コントロールゲートに約５ボルト、ドレインが接続されているビット線に約１ボルトを印加し、ソースを接地し、ビット線の電流を検知する。セルがプログラムされていてしきい値電圧が比較的高い（５ボルトなど）場合は、ビット線の電流がゼロになるか比較的低くなる。セルがプログラムされていないか消去された場合は、しきい値電圧は比較的低くなり（２ボルトなど）、コントロールゲートの電圧によってチャネルがエンハンスされ、ビット線の電流は比較的高くなる。

セルは、何通りかの方法で消去することができる。
ある構成では、ソースに比較的高い電圧（一般に１２ボルト）を印加してコントロールゲートを接地し、ドレインをフロートさせてセルを消去する。
この結果、プログラミング時にフローティングゲートに注入された電子は、ファウラー・ノルドハイムトンネリングにより薄いトンネル酸化膜層を通ってフローティングゲートからソースに抜ける。
あるいは、−１０ボルト程度の負の電圧をコントロールゲートに印加し、５ボルトをソースに印加し、ドレインをフロートさせてセルを消去することも可能である。セルを消去するさらなる方法は、ソースおよびドレインをフロートさせる一方、５ボルトをＰウェルに印加し、−１０ボルトをコントロールゲートに印加してセルを消去することも可能である。

図１および図２は、従来の典型的なスタックゲート構造の形成を示す図である。
これらの図に示すように、トンネル酸化膜を形成する二酸化シリコン層１０を、シリコン基板１２上に熱成長させる。
その後、ポリシリコン層１４を酸化膜１０上に提供し、絶縁層１６（例えば）ＯＮＯ層）をポリシリコン層１４上に提供する。また、第２ポリシリコン層１８を絶縁層１６上に提供する。
ポリシリコン層１８にフォトレジスト層部分２０を残すべく、図１に示すようにフォトレジストの層をポリシリコン層１８上に提供し、パターン化する。
その後、トンネル酸化膜１０Ａ、ポリシリコン・フローティングゲート１４Ａ、絶縁層１６Ａおよびポリシリコン・ワード線１８Ａを含むゲートスタック２２を形成するためにポリシリコン層１８、絶縁層１６、ポリシリコン層１４および酸化膜１０を貫通して基板１２までエッチングすべく、マスク（図２）としてフォトレジスト層部分２０を使用するエッチングステップを実行する。
それからこのフォトレジスト層部分２０を除去する。

周知のように、ゲートスタック２２を形成するのに使用されるエッチングステップは、ゲート酸化膜１０Ａに隣接するシリコン基板１２（図２の矢印ＡおよびＢ）を掘り下げてしまうことがある。そしてこのままになった場合、デバイスの消去の完全性および消去の分配性を低下させてしまう。
この問題を低減するために、典型的に、例えば１００Åの厚みで予めインプラントした熱酸化膜２４をゲートスタック２２の上面および両側と、シリコン基板１２の露出した部分に成長させる（図３）。これにより上述した基板中の損傷を実質的に減少または修復する。
その後、デバイスのソースおよびドレイン領域２８、３０を注入すべく、ゲートスタック２２、ゲートスタック２２の両側の酸化膜２４の部分２４Ａ、２４Ｂをマスクとして使用してイオン注入２６が実行される（図４）。

一般的には、予めインプラントした酸化物２４の成長は、ある程度の時間、例えば１００Åの厚みになるまで例えば５分間、実行する。
これだけの時間をかけて酸化物２４を成長させることは、デバイスのチャネル領域中のキャリア移動度を実質的に低下させることが分かっている。
このことは、デバイス中のかなりのコア利得低下（core gain drop）または駆動電流を降下させることとなり、デバイス性能にマイナスの影響を与えてしまう。
さらにこの長い酸化ステップは、底面付近のフローティングゲート１４Ａの両側面内部（図３および図４に示すように、ゲートスタック２２の両側）に酸化物領域３２、３４を成長させてしまうことが分かった。
この所望されない酸化物領域３２、３４は、デバイスの消去速度において著しい問題を引き起こす場合がある。

したがって、ゲートスタックのエッチングすることによって引き起こされる基板中の損傷を修復する一方でかなりの時間この酸化膜を成長させることに関連する上述の問題を回避する、予めインプラントされる酸化膜を提供することにより、これらの問題を克服する方法が必要とされている。

半導体デバイスを製造する本発明の方法では、シリコン基板上にゲート酸化膜を提供する。このゲート酸化膜上に第１ポリシリコン層を提供し、第１ポリシリコン層上に絶縁層を提供し、またこの絶縁層上に第２ポリシリコン層を提供する。
適切なマスキングを実行した後にエッチングステップが実行されると、シリコン基板を露出させ、かつこのシリコン基板上にスタックゲート構造を形成すべく、第２ポリシリコン層、絶縁層、第１ポリシリコン層、およびゲート酸化膜の一部を除去するようにこれらの層がエッチングされる。
スタックゲート構造上に薄い酸化膜を成長させるべく、短時間の急速熱アニール（Rapid Thermal Annealing）を実行する。それから、急速熱アニールによって形成された酸化膜上に第２酸化膜をたい積する。

本発明は、添付の図面と共に、詳細な説明を参酌することによってより一層理解される。以下の説明から当業者が容易に理解するであろうように、単に本発明を行うのに最良な方式の実施例として、本発明の実施形態が記載される。理解されるように、本発明は他の実施形態とすることもでき、またその詳細は本発明の範囲を逸脱することのない様々な明白な態様における変更が可能である。したがって、図面および詳細な説明は本質的に例示的なものと考えられ、これに制限されない。

本発明の特徴となる新規な構成は、添付された請求項に記載される。
しかしながら、実施に際して好ましい態様、およびこの発明の目的および利点は、本発明それ自体と同様、添付された図面を参照して以下の実施形態の詳細な説明を参照することによって最も理解されるであろう。

本発明を実行する発明者によって予期される最良の態様を説明する、本発明の特定の実施形態について、以下詳細に説明する。
図５および図６は、上述した図１および図２に示すプロセスと同一である本発明のプロセスのステップを示す図である。
すなわち、スタックゲート構造を形成する際、トンネル酸化物を形成することとなる二酸化シリコン層６０をシリコン基板６２上に熱成長させる。
その後、酸化膜６０上にポリシリコン層６４を提供し、ポリシリコン層６４上に絶縁層６６（例えばＯＮＯ層）を提供し、この絶縁層６６上に第２ポリシリコン層６８を提供する。
このポリシリコン層６８上にフォトレジストの層を提供し、図１に示すようにポリシリコン層６８上にフォトレジスト層部分７０を残すようにパターン化する。
その後、上述したように、基板６２上のトンネル酸化膜６０Ａ、トンネル酸化膜６０Ａ上のポリシリコン・フローティングゲート６４Ａ、ポリシリコン・フローティングゲート６４Ａ上の絶縁層６６Ａ、および絶縁層６６Ａ上のポリシリコン・ワード線６８Ａを含むゲートスタック７２を形成するために、ポリシリコン層６８、絶縁層６６、ポリシリコン層６４および酸化膜６０を貫通して基板６２までエッチングすべく、マスクとしてフォトレジスト層部分２０を使用（図５）するエッチングステップを実行する。

上述したように、ゲートスタック７２を形成するこのエッチングステップは、ゲートスタック７２に隣接するシリコン基板６２（図６の矢印ＡおよびＢ参照）を掘り下げてしまうことがある。この掘り下げを修復しない場合、デバイス性能がかなり低下してしまう場合がある。

しかしながら、フォトレジスト層部分７０を除去した後、上述したようにこの問題に対処すべくゲートスタック７２の上面および側面およびシリコン基板６２の露出した部分（図７）に２０Å未満（例えば１０Å）の薄い酸化膜８０を形成するために、予めインプラントされる酸化膜を熱成長させる代わりに急速熱アニールを短時間の間（例えば９００℃から１０００℃で１０秒から２０秒）実行する。
その後、酸化物をたい積するステップを実行する（図８）。このステップでは、急速熱アニールによって形成された酸化膜８０と、たい積した酸化膜の８２の全体的な（overall）厚みまたは合計の（total）厚みが約１００Åになるまで増加するように、酸化膜８２を酸化膜８０上にたい積する。
その後、デバイスのソースおよびドレイン領域９０、９２を注入すべく、ゲートスタックとこのゲートスタック７２の両側の酸化物８６、８８をマスクとして使用してイオン注入を実行する（図９）。

急速熱アニールによる酸化膜８０の形成は、ゲート酸化膜６４Ａに隣接する基板６２の掘り下げ損傷を修復すると共に減少させる。このことは望ましいことである。
さらにこの急速熱アニールは、従来の１００Åの厚みに熱成長させる酸化物２４を成長させる際の５分間と比較して短期間（例えば１０から２０秒）実行される。
このことは、従来技術について上述したようなデバイスのチャネル領域のキャリア移動度が低下するという問題を回避する。この問題は、酸化膜２４の成長に関する時間の実質的な長さに起因していた。
さらに、上述したように、急速熱アニール時間がこのように短いことで、ゲートスタック７２の両側におけるフローティングゲート６４Ａの本体中への酸化物領域の成長（３２、３４）と、上述したようなこれに付随する問題が回避される。

上述の本発明の実施形態の記載は、説明のためのものである。この記載は、網羅的ではなく、本発明を開示されているとおりの形態に制限することを意図するものではない。以上の記載に照らして、様々な修正または変形が可能である。

本実施形態は、これによって当業者が様々な実施形態および特定の使用に適するような複数の変形例で本発明を使用できるように、本発明の原則およびその実用的な適用の最適な例を提供するように選択され、記載される。
これらに適正に、法律的に、公正に権利が与えられた範囲に従って解釈した際、このような全ての変形例および修正例は、添付の請求の範囲によって定められる本発明の範囲内にある。

典型的な従来のプロセス・ステップを示す図。 典型的な従来のプロセス・ステップを示す図。 典型的な従来のプロセス・ステップを示す図。 典型的な従来のプロセス・ステップを示す図。 本発明によるステップを示す図。 本発明によるステップを示す図。 本発明によるステップを示す図。 本発明によるステップを示す図。 本発明によるステップを示す図。

Claims (10)

1. 基板（６２）を提供するステップと、
   前記基板（６２）上にスタックゲート構造（７２）を提供するステップと、
   アニーリングによって前記スタックゲート構造（７２）上に酸化膜（８０）を形成するステップと、
   を含む、半導体デバイスを製造する方法。
2. 前記酸化膜（８０）を、少なくとも前記スタックゲート構造（７２）の両側に形成する、請求項１記載の方法。
3. 前記酸化膜（８０）を、急速熱アニールによって形成する、請求項２記載の方法。
4. 前記基板（６２）は、シリコン基板（６２）である、請求項３記載の方法。
5. 前記酸化膜（８０）上に酸化膜をたい積するステップをさらに含む、請求項４記載の方法。
6. 基板（６２）を提供するステップと、
   前記基板（６２）上にゲート酸化膜（６０）を提供するステップと、
   前記ゲート酸化膜（６０）上に第１ポリシリコン層（６４）を提供するステップと、
   前記第１ポリシリコン層（６４）上に絶縁層（６６）を提供するステップと、
   前記絶縁層（６６）上に第２ポリシリコン層（６８）を提供するステップと、
   前記シリコン基板（６２）を露出させるとともに、前記シリコン基板（６２）上にスタックゲート構造（７２）を形成すべく、前記第２ポリシリコン層（６８）、前記絶縁層（６６）、前記第１ポリシリコン層（６４）、および前記ゲート酸化膜（６０）の一部を除去するようにエッチングするステップと、
   前記スタックゲート構造（７２）上に酸化膜（８０）を成長させるべく、急速熱アニールを実行するステップと、
   を含む、半導体デバイスを製造する方法。
7. 前記急速熱アニールを実行するステップは、少なくとも前記スタックゲート構造（７２）の両側に酸化膜（８０）を成長させる、請求項６記載の方法。
8. 前記急速熱アニールを実行するステップは、１０秒から２０秒の間実行される、請求項７記載の方法。
9. 前記急速熱アニールを実行するステップは、２０Åより薄い前記酸化膜（８０）を成長させる、請求項８記載の方法。
10. 急速熱アニールによって成長させた前記酸化膜（８０）上に酸化膜（８２）をさらにたい積するステップを含む、請求項７記載の方法。

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