JP2007500457A - フラッシュメモリデバイスの特性を改善する方法 - Google Patents
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Abstract
Description
一方のポリシリコン構造はフローティングゲートとして機能し、他方のポリシリコン構造はフラッシュメモリセルのコントロールゲートとして機能する。シリコン基板からフローティングゲートを分離する酸化膜は一般に、トンネル酸化膜と呼ばれる。
この種のメモリセルは、1987年10月6日にムーカジらに与えられた、米国特許番号第4,698,787号公報(「シングルトランジスタ型の電気的にプログラム可能なメモリデバイスおよびその製造方法。」)に記載されている。
このようなプログラミング動作中、フラッシュメモリセルのソースは、コントロールゲートとドレインに印加された電圧に関して接地レベルまたは0電圧レベルに維持される。
コントロールゲートに印加される高い定電圧は、プログラミング動作の初めにフローティングゲートの電圧を高レベルまで上げる。フローティングゲート上のこのような高電圧ポテンシャルは、チャネル領域を通じてフロート状態となっている電子を引きつける。
これらの状況下では、十分に高い運動エネルギーを有するチャネル領域中の電子は、トンネル酸化膜を貫通してフローティングゲート上に注入される。
この現象は一般に、ホットキャリア・プログラミングまたはホットキャリア注入と呼ばれる。
フラッシュメモリセルについての所望のしきい値電圧を得るべく、正常なプログラミング動作ではフローティングゲート上への十分な数の電子の注入がなされる。
このしきい値電圧は、フラッシュメモリセルに対するリード動作の間にチャネル領域を通じて導通されるようにフラッシュメモリセルのコントロールゲートに印加されなければならない電圧である。
プログラミング電圧を除去すると、注入された電子がフローティングゲートに捕捉され、このフローティングゲート中に負の電荷が生成されてセルのしきい値電圧がほぼ4Vを超える値まで上昇する。
ある構成では、ソースに比較的高い電圧(一般に12ボルト)を印加してコントロールゲートを接地し、ドレインをフロートさせてセルを消去する。
この結果、プログラミング時にフローティングゲートに注入された電子は、ファウラー・ノルドハイムトンネリングにより薄いトンネル酸化膜層を通ってフローティングゲートからソースに抜ける。
あるいは、−10ボルト程度の負の電圧をコントロールゲートに印加し、5ボルトをソースに印加し、ドレインをフロートさせてセルを消去することも可能である。セルを消去するさらなる方法は、ソースおよびドレインをフロートさせる一方、5ボルトをPウェルに印加し、−10ボルトをコントロールゲートに印加してセルを消去することも可能である。
これらの図に示すように、トンネル酸化膜を形成する二酸化シリコン層10を、シリコン基板12上に熱成長させる。
その後、ポリシリコン層14を酸化膜10上に提供し、絶縁層16(例えば)ONO層)をポリシリコン層14上に提供する。また、第2ポリシリコン層18を絶縁層16上に提供する。
ポリシリコン層18にフォトレジスト層部分20を残すべく、図1に示すようにフォトレジストの層をポリシリコン層18上に提供し、パターン化する。
その後、トンネル酸化膜10A、ポリシリコン・フローティングゲート14A、絶縁層16Aおよびポリシリコン・ワード線18Aを含むゲートスタック22を形成するためにポリシリコン層18、絶縁層16、ポリシリコン層14および酸化膜10を貫通して基板12までエッチングすべく、マスク(図2)としてフォトレジスト層部分20を使用するエッチングステップを実行する。
それからこのフォトレジスト層部分20を除去する。
この問題を低減するために、典型的に、例えば100Åの厚みで予めインプラントした熱酸化膜24をゲートスタック22の上面および両側と、シリコン基板12の露出した部分に成長させる(図3)。これにより上述した基板中の損傷を実質的に減少または修復する。
その後、デバイスのソースおよびドレイン領域28、30を注入すべく、ゲートスタック22、ゲートスタック22の両側の酸化膜24の部分24A、24Bをマスクとして使用してイオン注入26が実行される(図4)。
これだけの時間をかけて酸化物24を成長させることは、デバイスのチャネル領域中のキャリア移動度を実質的に低下させることが分かっている。
このことは、デバイス中のかなりのコア利得低下(core gain drop)または駆動電流を降下させることとなり、デバイス性能にマイナスの影響を与えてしまう。
さらにこの長い酸化ステップは、底面付近のフローティングゲート14Aの両側面内部(図3および図4に示すように、ゲートスタック22の両側)に酸化物領域32、34を成長させてしまうことが分かった。
この所望されない酸化物領域32、34は、デバイスの消去速度において著しい問題を引き起こす場合がある。
適切なマスキングを実行した後にエッチングステップが実行されると、シリコン基板を露出させ、かつこのシリコン基板上にスタックゲート構造を形成すべく、第2ポリシリコン層、絶縁層、第1ポリシリコン層、およびゲート酸化膜の一部を除去するようにこれらの層がエッチングされる。
スタックゲート構造上に薄い酸化膜を成長させるべく、短時間の急速熱アニール(Rapid Thermal Annealing)を実行する。それから、急速熱アニールによって形成された酸化膜上に第2酸化膜をたい積する。
しかしながら、実施に際して好ましい態様、およびこの発明の目的および利点は、本発明それ自体と同様、添付された図面を参照して以下の実施形態の詳細な説明を参照することによって最も理解されるであろう。
図5および図6は、上述した図1および図2に示すプロセスと同一である本発明のプロセスのステップを示す図である。
すなわち、スタックゲート構造を形成する際、トンネル酸化物を形成することとなる二酸化シリコン層60をシリコン基板62上に熱成長させる。
その後、酸化膜60上にポリシリコン層64を提供し、ポリシリコン層64上に絶縁層66(例えばONO層)を提供し、この絶縁層66上に第2ポリシリコン層68を提供する。
このポリシリコン層68上にフォトレジストの層を提供し、図1に示すようにポリシリコン層68上にフォトレジスト層部分70を残すようにパターン化する。
その後、上述したように、基板62上のトンネル酸化膜60A、トンネル酸化膜60A上のポリシリコン・フローティングゲート64A、ポリシリコン・フローティングゲート64A上の絶縁層66A、および絶縁層66A上のポリシリコン・ワード線68Aを含むゲートスタック72を形成するために、ポリシリコン層68、絶縁層66、ポリシリコン層64および酸化膜60を貫通して基板62までエッチングすべく、マスクとしてフォトレジスト層部分20を使用(図5)するエッチングステップを実行する。
その後、酸化物をたい積するステップを実行する(図8)。このステップでは、急速熱アニールによって形成された酸化膜80と、たい積した酸化膜の82の全体的な(overall)厚みまたは合計の(total)厚みが約100Åになるまで増加するように、酸化膜82を酸化膜80上にたい積する。
その後、デバイスのソースおよびドレイン領域90、92を注入すべく、ゲートスタックとこのゲートスタック72の両側の酸化物86、88をマスクとして使用してイオン注入を実行する(図9)。
さらにこの急速熱アニールは、従来の100Åの厚みに熱成長させる酸化物24を成長させる際の5分間と比較して短期間(例えば10から20秒)実行される。
このことは、従来技術について上述したようなデバイスのチャネル領域のキャリア移動度が低下するという問題を回避する。この問題は、酸化膜24の成長に関する時間の実質的な長さに起因していた。
さらに、上述したように、急速熱アニール時間がこのように短いことで、ゲートスタック72の両側におけるフローティングゲート64Aの本体中への酸化物領域の成長(32、34)と、上述したようなこれに付随する問題が回避される。
これらに適正に、法律的に、公正に権利が与えられた範囲に従って解釈した際、このような全ての変形例および修正例は、添付の請求の範囲によって定められる本発明の範囲内にある。
Claims (10)
- 基板(62)を提供するステップと、
前記基板(62)上にスタックゲート構造(72)を提供するステップと、
アニーリングによって前記スタックゲート構造(72)上に酸化膜(80)を形成するステップと、
を含む、半導体デバイスを製造する方法。 - 前記酸化膜(80)を、少なくとも前記スタックゲート構造(72)の両側に形成する、請求項1記載の方法。
- 前記酸化膜(80)を、急速熱アニールによって形成する、請求項2記載の方法。
- 前記基板(62)は、シリコン基板(62)である、請求項3記載の方法。
- 前記酸化膜(80)上に酸化膜をたい積するステップをさらに含む、請求項4記載の方法。
- 基板(62)を提供するステップと、
前記基板(62)上にゲート酸化膜(60)を提供するステップと、
前記ゲート酸化膜(60)上に第1ポリシリコン層(64)を提供するステップと、
前記第1ポリシリコン層(64)上に絶縁層(66)を提供するステップと、
前記絶縁層(66)上に第2ポリシリコン層(68)を提供するステップと、
前記シリコン基板(62)を露出させるとともに、前記シリコン基板(62)上にスタックゲート構造(72)を形成すべく、前記第2ポリシリコン層(68)、前記絶縁層(66)、前記第1ポリシリコン層(64)、および前記ゲート酸化膜(60)の一部を除去するようにエッチングするステップと、
前記スタックゲート構造(72)上に酸化膜(80)を成長させるべく、急速熱アニールを実行するステップと、
を含む、半導体デバイスを製造する方法。 - 前記急速熱アニールを実行するステップは、少なくとも前記スタックゲート構造(72)の両側に酸化膜(80)を成長させる、請求項6記載の方法。
- 前記急速熱アニールを実行するステップは、10秒から20秒の間実行される、請求項7記載の方法。
- 前記急速熱アニールを実行するステップは、20Åより薄い前記酸化膜(80)を成長させる、請求項8記載の方法。
- 急速熱アニールによって成長させた前記酸化膜(80)上に酸化膜(82)をさらにたい積するステップを含む、請求項7記載の方法。
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