JPH11289088A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 208
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 105
- 239000000758 substrate Substances 0.000 claims abstract description 154
- 238000009792 diffusion process Methods 0.000 claims abstract description 151
- 239000012535 impurity Substances 0.000 claims abstract description 73
- 150000002500 ions Chemical class 0.000 claims abstract description 64
- 125000006850 spacer group Chemical group 0.000 claims abstract description 28
- 239000010410 layer Substances 0.000 claims description 145
- 238000010438 heat treatment Methods 0.000 claims description 67
- 239000011229 interlayer Substances 0.000 claims description 61
- 238000000034 method Methods 0.000 claims description 49
- 238000002513 implantation Methods 0.000 claims description 32
- 238000005229 chemical vapour deposition Methods 0.000 claims description 19
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 15
- 229910052760 oxygen Inorganic materials 0.000 claims description 15
- 239000001301 oxygen Substances 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 12
- 239000011248 coating agent Substances 0.000 claims description 6
- 238000000576 coating method Methods 0.000 claims description 6
- 230000005669 field effect Effects 0.000 claims description 6
- 238000011084 recovery Methods 0.000 claims description 5
- -1 arsenic ions Chemical class 0.000 abstract description 63
- 229910052785 arsenic Inorganic materials 0.000 abstract description 36
- 230000006866 deterioration Effects 0.000 abstract description 11
- 238000000151 deposition Methods 0.000 abstract description 5
- 238000004080 punching Methods 0.000 abstract 2
- 208000022010 Lhermitte-Duclos disease Diseases 0.000 description 42
- 229910052698 phosphorus Inorganic materials 0.000 description 41
- 239000011574 phosphorus Substances 0.000 description 41
- 241000293849 Cordylanthus Species 0.000 description 37
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 37
- 229910052814 silicon oxide Inorganic materials 0.000 description 37
- 230000000694 effects Effects 0.000 description 31
- 238000005468 ion implantation Methods 0.000 description 29
- 238000007254 oxidation reaction Methods 0.000 description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 18
- 229920005591 polysilicon Polymers 0.000 description 18
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 17
- 230000003647 oxidation Effects 0.000 description 17
- 230000001133 acceleration Effects 0.000 description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 14
- 229910052710 silicon Inorganic materials 0.000 description 14
- 230000001681 protective effect Effects 0.000 description 13
- 239000010703 silicon Substances 0.000 description 12
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 11
- 230000005465 channeling Effects 0.000 description 11
- 229910052796 boron Inorganic materials 0.000 description 10
- 230000006870 function Effects 0.000 description 10
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 10
- 238000005121 nitriding Methods 0.000 description 9
- 230000035515 penetration Effects 0.000 description 9
- 238000009413 insulation Methods 0.000 description 8
- 150000004767 nitrides Chemical class 0.000 description 8
- 230000000149 penetrating effect Effects 0.000 description 8
- 230000008569 process Effects 0.000 description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 230000008901 benefit Effects 0.000 description 6
- 230000008859 change Effects 0.000 description 6
- 230000014759 maintenance of location Effects 0.000 description 6
- 230000001590 oxidative effect Effects 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 5
- 238000000605 extraction Methods 0.000 description 5
- 230000009471 action Effects 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 230000008439 repair process Effects 0.000 description 3
- 230000002123 temporal effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 210000003323 beak Anatomy 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
Landscapes
- Non-Volatile Memory (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 ゲート電極の端部における不純物イオンの突
き抜けに起因するゲート酸化膜の絶縁特性の劣化を抑制
しながら、微細化に適した半導体装置の製造方法を提供
する。 【解決手段】 Ｓｉ基板上１１にゲート酸化膜１２，ゲ
ート電極１３を形成する。ＣＶＤ絶縁膜１９を堆積し、
ゲート電極１３をＣＶＤ絶縁膜１９によって被覆する。
ＣＶＤ絶縁膜１９の上方から、Ｓｉ基板１１内にヒ素イ
オン１４を注入し、ＬＤＤ拡散層１５ａ，１５ｂを形成
する。ゲート電極１３の側面上にＣＶＤ絶縁膜１９を挟
んでサイドウォールスペーサ１６ａ，１６ｂを形成した
後、ソース拡散層１７，ドレイン拡散層１８を形成す
る。ＣＶＤ絶縁膜１９を通過させて不純物イオンを注入
してＬＤＤ拡散層１５を形成するので、ヒ素イオン１４
がゲート電極１３の端部を突き抜ける現象を抑制でき
る。
き抜けに起因するゲート酸化膜の絶縁特性の劣化を抑制
しながら、微細化に適した半導体装置の製造方法を提供
する。 【解決手段】 Ｓｉ基板上１１にゲート酸化膜１２，ゲ
ート電極１３を形成する。ＣＶＤ絶縁膜１９を堆積し、
ゲート電極１３をＣＶＤ絶縁膜１９によって被覆する。
ＣＶＤ絶縁膜１９の上方から、Ｓｉ基板１１内にヒ素イ
オン１４を注入し、ＬＤＤ拡散層１５ａ，１５ｂを形成
する。ゲート電極１３の側面上にＣＶＤ絶縁膜１９を挟
んでサイドウォールスペーサ１６ａ，１６ｂを形成した
後、ソース拡散層１７，ドレイン拡散層１８を形成す
る。ＣＶＤ絶縁膜１９を通過させて不純物イオンを注入
してＬＤＤ拡散層１５を形成するので、ヒ素イオン１４
がゲート電極１３の端部を突き抜ける現象を抑制でき
る。
Description
【０００１】
【発明の属する技術分野】本発明は、高い信頼性をもつ
ゲート絶縁膜を備え、ＭＯＳ型電界効果トランジスタあ
るいは不揮発性半導体記憶装置として機能する半導体装
置の製造方法に関するものである。
ゲート絶縁膜を備え、ＭＯＳ型電界効果トランジスタあ
るいは不揮発性半導体記憶装置として機能する半導体装
置の製造方法に関するものである。
【０００２】
【従来の技術】従来より、半導体装置を利用している多
くの分野においては、ゲート絶縁膜上にゲート電極を形
成し、その下方をチャネル領域とし、その両側にソース
・ドレイン拡散層を形成して、ゲート電極に印加する電
圧によってソース・ドレイン拡散層間における電流の値
やオン・オフを制御するようにしたＭＯＳ型電界効果ト
ランジスタ（ＭＯＳＦＥＴ）や、このＭＯＳＦＥＴにお
けるゲート絶縁膜とゲート電極との間に、電荷を保持す
る浮遊ゲート電極を介在させた不揮発性半導体記憶装置
が汎用されている。
くの分野においては、ゲート絶縁膜上にゲート電極を形
成し、その下方をチャネル領域とし、その両側にソース
・ドレイン拡散層を形成して、ゲート電極に印加する電
圧によってソース・ドレイン拡散層間における電流の値
やオン・オフを制御するようにしたＭＯＳ型電界効果ト
ランジスタ（ＭＯＳＦＥＴ）や、このＭＯＳＦＥＴにお
けるゲート絶縁膜とゲート電極との間に、電荷を保持す
る浮遊ゲート電極を介在させた不揮発性半導体記憶装置
が汎用されている。
【０００３】図１５（ａ）〜（ｄ）は、ＭＯＳＦＥＴと
して機能する従来技術に係る半導体装置の製造工程を示
す断面図である。図１５（ａ）〜（ｄ）において、１１
１は半導体基板、１１２はゲート酸化膜、１１３はゲー
ト電極、１１４はＬＤＤ拡散層を形成するために半導体
基板に注入される不純物イオンとしてのヒ素イオン、１
１５ａおよび１１５ｂはＬＤＤ拡散層、１１６ａおよび
１１６ｂはサイドウォールスペーサ、１１７はソース拡
散層、１１８はドレイン拡散層をそれぞれ示す。
して機能する従来技術に係る半導体装置の製造工程を示
す断面図である。図１５（ａ）〜（ｄ）において、１１
１は半導体基板、１１２はゲート酸化膜、１１３はゲー
ト電極、１１４はＬＤＤ拡散層を形成するために半導体
基板に注入される不純物イオンとしてのヒ素イオン、１
１５ａおよび１１５ｂはＬＤＤ拡散層、１１６ａおよび
１１６ｂはサイドウォールスペーサ、１１７はソース拡
散層、１１８はドレイン拡散層をそれぞれ示す。
【０００４】以下、図１５（ａ）〜（ｄ）を参照しなが
ら、従来技術に係る半導体装置の製造方法について説明
する。
ら、従来技術に係る半導体装置の製造方法について説明
する。
【０００５】図１５（ａ）に示す工程で、第１導電型
（例えばＰ型）のＳｉ基板１１１上にゲート酸化膜１１
２を挟んでゲート電極１１３を形成する。
（例えばＰ型）のＳｉ基板１１１上にゲート酸化膜１１
２を挟んでゲート電極１１３を形成する。
【０００６】次に、図１５（ｂ）に示す工程で、ゲート
電極１３の上方から、低濃度の第２導電型の不純物イオ
ンとしてのヒ素イオン１１４をＳｉ基板１１１内に注入
し、Ｓｉ基板１１１内におけるゲート電極１１３の両側
方に位置する領域にＬＤＤ拡散層１１５ａ，１１５ｂを
形成する。
電極１３の上方から、低濃度の第２導電型の不純物イオ
ンとしてのヒ素イオン１１４をＳｉ基板１１１内に注入
し、Ｓｉ基板１１１内におけるゲート電極１１３の両側
方に位置する領域にＬＤＤ拡散層１１５ａ，１１５ｂを
形成する。
【０００７】次に、図１５（ｃ）に示す工程で、基板上
にシリコン酸化膜などの絶縁膜を堆積した後、異方性エ
ッチングを行なって、ゲート電極１１３の側面上にサイ
ドウォールスペーサ１１６ａ，１１６ｂを形成する。こ
のとき、ゲート電極１１３又はサイドウォールスペーサ
１１６ａ，１１６ｂで覆われていない領域では、ゲート
酸化膜１１２もエッチングされる。
にシリコン酸化膜などの絶縁膜を堆積した後、異方性エ
ッチングを行なって、ゲート電極１１３の側面上にサイ
ドウォールスペーサ１１６ａ，１１６ｂを形成する。こ
のとき、ゲート電極１１３又はサイドウォールスペーサ
１１６ａ，１１６ｂで覆われていない領域では、ゲート
酸化膜１１２もエッチングされる。
【０００８】その後、図１５（ｄ）に示す工程で、ゲー
ト電極１１３及びサイドウォールスペーサ１１６ａ，１
１６ｂの上方から、高濃度の第２導電型の不純物イオン
としてのヒ素イオンをＳｉ基板１１１内に注入し、ＬＤ
Ｄ拡散層１１５ａ，１１５ｂの外側にそれぞれソース拡
散層１１７，ドレイン拡散層１１８を形成する。
ト電極１１３及びサイドウォールスペーサ１１６ａ，１
１６ｂの上方から、高濃度の第２導電型の不純物イオン
としてのヒ素イオンをＳｉ基板１１１内に注入し、ＬＤ
Ｄ拡散層１１５ａ，１１５ｂの外側にそれぞれソース拡
散層１１７，ドレイン拡散層１１８を形成する。
【０００９】また、ゲート酸化膜，浮遊ゲート電極，Ｏ
ＮＯ膜及び制御ゲート電極を積層した構造を有する不揮
発性半導体記憶装置も、基本的には上記図１５（ａ）〜
（ｄ）に示す工程と同様の手順によって形成されてい
る。
ＮＯ膜及び制御ゲート電極を積層した構造を有する不揮
発性半導体記憶装置も、基本的には上記図１５（ａ）〜
（ｄ）に示す工程と同様の手順によって形成されてい
る。
【００１０】
【発明が解決しようとする課題】ところで、上記従来の
構造を有するＭＯＳＦＥＴや不揮発性半導体記憶装置の
リーク特性やディスターブ特性（しきい値電圧の経時変
化）にばらつきが大きく、かつ、その値自体にも改善す
べき点が多いという問題があった。そこで、本発明者
が、上記特性のばらつきや悪化をもたらしている原因を
調べたところ、不純物イオンの注入時におけるゲート酸
化膜の端部におけるダメージが１つの原因として考えら
れた。すなわち、図１５（ｂ）に示す不純物のイオン注
入工程では、チャネリングの防止などのために、基板面
に垂直な方向から７°程度傾いた方向からイオン注入を
行なうことが一般的であり、その際にゲート電極の端部
を突き抜けた不純物イオンがゲート酸化膜に導入されて
いる可能性がある。また、不揮発性半導体記憶装置の場
合には、ゲート酸化膜だけでなくＯＮＯ膜などからなる
層間絶縁膜にも不純物が導入されているものと思われ
る。
構造を有するＭＯＳＦＥＴや不揮発性半導体記憶装置の
リーク特性やディスターブ特性（しきい値電圧の経時変
化）にばらつきが大きく、かつ、その値自体にも改善す
べき点が多いという問題があった。そこで、本発明者
が、上記特性のばらつきや悪化をもたらしている原因を
調べたところ、不純物イオンの注入時におけるゲート酸
化膜の端部におけるダメージが１つの原因として考えら
れた。すなわち、図１５（ｂ）に示す不純物のイオン注
入工程では、チャネリングの防止などのために、基板面
に垂直な方向から７°程度傾いた方向からイオン注入を
行なうことが一般的であり、その際にゲート電極の端部
を突き抜けた不純物イオンがゲート酸化膜に導入されて
いる可能性がある。また、不揮発性半導体記憶装置の場
合には、ゲート酸化膜だけでなくＯＮＯ膜などからなる
層間絶縁膜にも不純物が導入されているものと思われ
る。
【００１１】また、いずれかの工程で、酸化雰囲気中で
の熱処理を伴う工程を含む製造工程においては、ゲート
酸化膜の両端部が極部的に厚くなってバースビークが生
じることも観察されており、このバーズビークによって
ゲート長が変化したのと同じ効果，つまりしきい値電圧
のばらつきが生じている可能性もある。
の熱処理を伴う工程を含む製造工程においては、ゲート
酸化膜の両端部が極部的に厚くなってバースビークが生
じることも観察されており、このバーズビークによって
ゲート長が変化したのと同じ効果，つまりしきい値電圧
のばらつきが生じている可能性もある。
【００１２】特に、不揮発性半導体記憶装置において
は、ゲート酸化膜にバーズビークが生じることにより電
子の注入効率または引き抜き効率が劣化したり、浮遊ゲ
ート電極−制御ゲート電極間の層間絶縁膜にバーズビー
クが生じることによりその部分に局部的ストレスが印加
して素子特性を劣化させるという問題もある。
は、ゲート酸化膜にバーズビークが生じることにより電
子の注入効率または引き抜き効率が劣化したり、浮遊ゲ
ート電極−制御ゲート電極間の層間絶縁膜にバーズビー
クが生じることによりその部分に局部的ストレスが印加
して素子特性を劣化させるという問題もある。
【００１３】本発明の第１の目的は、ゲート酸化膜の両
端部のダメージ又はバーズビークの発生を抑制するため
の手段を講ずることにより、しきい値電圧などの特性の
ばらつきの小さい，さらには、それらの特性自体の良好
なＭＯＳＦＥＴとして機能する半導体装置の製造方法を
提供することにある。
端部のダメージ又はバーズビークの発生を抑制するため
の手段を講ずることにより、しきい値電圧などの特性の
ばらつきの小さい，さらには、それらの特性自体の良好
なＭＯＳＦＥＴとして機能する半導体装置の製造方法を
提供することにある。
【００１４】本発明の第２の目的は、ゲート酸化膜のダ
メージやバーズビークの発生を抑制するなどの手段を講
ずることにより、しきい値電圧などの特性のばらつきの
小さい，さらには、それらの特性自体の良好な不揮発性
半導体記憶装置として機能する半導体装置の製造方法を
提供することにある。
メージやバーズビークの発生を抑制するなどの手段を講
ずることにより、しきい値電圧などの特性のばらつきの
小さい，さらには、それらの特性自体の良好な不揮発性
半導体記憶装置として機能する半導体装置の製造方法を
提供することにある。
【００１５】
【課題を解決するための手段】本発明の第１の半導体装
置の製造方法は、ＭＯＳ型電界効果トランジスタとして
機能する半導体装置の製造方法であって、半導体基板上
にゲート絶縁膜及びゲート電極を順次形成するステップ
（ａ）と、ＣＶＤ法により上記ゲート電極の露出面を被
覆するＣＶＤ絶縁膜を形成するステップ（ｂ）と、上記
ゲート電極及びＣＶＤ絶縁膜の上方から半導体基板内に
不純物イオンを注入することにより、半導体基板内にＬ
ＤＤ拡散層を形成するステップ（ｃ）と、上記ゲート電
極の側面上に上記ＣＶＤ絶縁膜を挟んでサイドウォール
スペーサを形成するステップ（ｄ）と、上記半導体基板
内にソース・ドレイン拡散層を形成するステップ（ｅ）
とを備えている。
置の製造方法は、ＭＯＳ型電界効果トランジスタとして
機能する半導体装置の製造方法であって、半導体基板上
にゲート絶縁膜及びゲート電極を順次形成するステップ
（ａ）と、ＣＶＤ法により上記ゲート電極の露出面を被
覆するＣＶＤ絶縁膜を形成するステップ（ｂ）と、上記
ゲート電極及びＣＶＤ絶縁膜の上方から半導体基板内に
不純物イオンを注入することにより、半導体基板内にＬ
ＤＤ拡散層を形成するステップ（ｃ）と、上記ゲート電
極の側面上に上記ＣＶＤ絶縁膜を挟んでサイドウォール
スペーサを形成するステップ（ｄ）と、上記半導体基板
内にソース・ドレイン拡散層を形成するステップ（ｅ）
とを備えている。
【００１６】この方法により、ステップ（ｃ）において
半導体基板内に注入される不純物イオンが、ゲート電極
の端部においてゲート電極を突き抜ける現象を抑制でき
るため、ゲート絶縁膜中のダメージを抑制できる。した
がって、高い信頼性をもつゲート絶縁膜を備えた半導体
装置を製造することが可能となり、半導体装置の高信頼
性化を実現できる。一方、ＣＶＤ法による絶縁膜の成長
は、８００℃以下の低温のもとで実施できるので、ゲー
ト絶縁膜にバーズビークを生ぜしめることがなく、半導
体装置の微細化に対する障害とはならない。さらに、ゲ
ート電極がＣＶＤ絶縁膜によって覆われているので、ゲ
ート電極に含まれる不純物が外部へ拡散するのを防止で
きるため、特性のばらつきが少ない半導体装置を形成す
ることができる。
半導体基板内に注入される不純物イオンが、ゲート電極
の端部においてゲート電極を突き抜ける現象を抑制でき
るため、ゲート絶縁膜中のダメージを抑制できる。した
がって、高い信頼性をもつゲート絶縁膜を備えた半導体
装置を製造することが可能となり、半導体装置の高信頼
性化を実現できる。一方、ＣＶＤ法による絶縁膜の成長
は、８００℃以下の低温のもとで実施できるので、ゲー
ト絶縁膜にバーズビークを生ぜしめることがなく、半導
体装置の微細化に対する障害とはならない。さらに、ゲ
ート電極がＣＶＤ絶縁膜によって覆われているので、ゲ
ート電極に含まれる不純物が外部へ拡散するのを防止で
きるため、特性のばらつきが少ない半導体装置を形成す
ることができる。
【００１７】上記第１の半導体装置の製造方法におい
て、上記ステップ（ｂ）と上記ステップ（ｃ）との間
に、異方性エッチングを行なって少なくとも上記ゲート
電極の側面上にＣＶＤ絶縁膜を残存させるステップをさ
らに備えることにより、半導体基板上のＣＶＤ絶縁膜が
除去されるので、ＬＤＤ拡散層を形成するための不純物
イオン注入時の加速エネルギーを低減できる。したがっ
て、不純物イオンのゲート電極の両端部における突き抜
けをさらに抑制できることになる。
て、上記ステップ（ｂ）と上記ステップ（ｃ）との間
に、異方性エッチングを行なって少なくとも上記ゲート
電極の側面上にＣＶＤ絶縁膜を残存させるステップをさ
らに備えることにより、半導体基板上のＣＶＤ絶縁膜が
除去されるので、ＬＤＤ拡散層を形成するための不純物
イオン注入時の加速エネルギーを低減できる。したがっ
て、不純物イオンのゲート電極の両端部における突き抜
けをさらに抑制できることになる。
【００１８】なお、ＣＶＤ絶縁膜の被覆と不純物イオン
注入の工程を２回以上実施することにより、緩やかな不
純物濃度勾配をもつＬＤＤ構造が得られ、優れた電気特
性を有した半導体装置を実現できる。
注入の工程を２回以上実施することにより、緩やかな不
純物濃度勾配をもつＬＤＤ構造が得られ、優れた電気特
性を有した半導体装置を実現できる。
【００１９】上記第１の半導体装置の製造方法におい
て、上記ＣＶＤ絶縁膜の膜厚が５〜３０ｎｍであれば、
イオン注入に起因するゲート絶縁膜へのダメージを確実
に低減できるとともに、過剰な熱処理によらなくてもＬ
ＤＤ拡散層とゲート電極とを適正範囲でオーバーラップ
させることが可能となる。
て、上記ＣＶＤ絶縁膜の膜厚が５〜３０ｎｍであれば、
イオン注入に起因するゲート絶縁膜へのダメージを確実
に低減できるとともに、過剰な熱処理によらなくてもＬ
ＤＤ拡散層とゲート電極とを適正範囲でオーバーラップ
させることが可能となる。
【００２０】上記第１の半導体装置の製造方法におい
て、上記ステップ（ｃ）の後、上記不純物イオンの注入
によって生じた上記ゲート絶縁膜中のダメージを回復す
るための加熱処理を少なくとも酸素を含む雰囲気下にお
いて行なうステップをさらに備えることにより、ダメー
ジの存在に起因するリークをより効果的に低減すること
ができ、しきい値電圧の経時変化などの不具合を抑制す
ることができる。
て、上記ステップ（ｃ）の後、上記不純物イオンの注入
によって生じた上記ゲート絶縁膜中のダメージを回復す
るための加熱処理を少なくとも酸素を含む雰囲気下にお
いて行なうステップをさらに備えることにより、ダメー
ジの存在に起因するリークをより効果的に低減すること
ができ、しきい値電圧の経時変化などの不具合を抑制す
ることができる。
【００２１】上記加熱処理を行なうステップを酸窒化性
雰囲気下において行なうことにより、さらに、ゲート絶
縁膜と半導体基板との間に存在するダングリングボンド
の修復によるトラップ量の低減などの効果も得られる。
雰囲気下において行なうことにより、さらに、ゲート絶
縁膜と半導体基板との間に存在するダングリングボンド
の修復によるトラップ量の低減などの効果も得られる。
【００２２】本発明の第２の半導体装置の製造方法は、
ＭＯＳ型電界効果トランジスタとして機能する半導体装
置の製造方法であって、半導体基板上にゲート絶縁膜及
びゲート電極を順次形成するステップ（ａ）と、上記ゲ
ート電極の露出面を被覆する被覆絶縁膜を形成するステ
ップ（ｂ）と、上記ゲート電極及び絶縁膜の上方から半
導体基板内に不純物イオンを注入することにより、半導
体基板内にＬＤＤ拡散層を形成するステップ（ｃ）と、
上記不純物イオンの注入によって生じた上記ゲート絶縁
膜中のダメージを回復するための加熱処理を少なくとも
酸素を含む雰囲気下において行なうステップ（ｄ）と、
上記ゲート電極の側面上に上記被覆絶縁膜を挟んでサイ
ドウォールスペーサを形成するステップ（ｅ）と、上記
半導体基板内にソース・ドレイン拡散層を形成するステ
ップ（ｆ）とを備えている。
ＭＯＳ型電界効果トランジスタとして機能する半導体装
置の製造方法であって、半導体基板上にゲート絶縁膜及
びゲート電極を順次形成するステップ（ａ）と、上記ゲ
ート電極の露出面を被覆する被覆絶縁膜を形成するステ
ップ（ｂ）と、上記ゲート電極及び絶縁膜の上方から半
導体基板内に不純物イオンを注入することにより、半導
体基板内にＬＤＤ拡散層を形成するステップ（ｃ）と、
上記不純物イオンの注入によって生じた上記ゲート絶縁
膜中のダメージを回復するための加熱処理を少なくとも
酸素を含む雰囲気下において行なうステップ（ｄ）と、
上記ゲート電極の側面上に上記被覆絶縁膜を挟んでサイ
ドウォールスペーサを形成するステップ（ｅ）と、上記
半導体基板内にソース・ドレイン拡散層を形成するステ
ップ（ｆ）とを備えている。
【００２３】この方法により、ゲート絶縁膜中のダメー
ジの存在に起因するリークをより効果的に低減すること
ができ、その結果、しきい値電圧の経時変化などの不具
合を抑制することができる。
ジの存在に起因するリークをより効果的に低減すること
ができ、その結果、しきい値電圧の経時変化などの不具
合を抑制することができる。
【００２４】上記ステップ（ｄ）を、酸窒化性雰囲気下
で行なうことにより、さらに、ダングリングボンドの修
復によるトラップ量の低減などの効果も得られる。
で行なうことにより、さらに、ダングリングボンドの修
復によるトラップ量の低減などの効果も得られる。
【００２５】上記第２の半導体装置の製造方法におい
て、上記ステップ（ｄ）における加熱処理を、８００〜
１１００℃の範囲で１２０秒以内の急速加熱処理によっ
て行なうことにより、ゲート絶縁膜におけるバーズビー
クの発生に起因する素子特性のばらつきなどを抑制する
ことができる。
て、上記ステップ（ｄ）における加熱処理を、８００〜
１１００℃の範囲で１２０秒以内の急速加熱処理によっ
て行なうことにより、ゲート絶縁膜におけるバーズビー
クの発生に起因する素子特性のばらつきなどを抑制する
ことができる。
【００２６】本発明の第３の半導体装置の製造方法は、
不揮発性半導体記憶装置として機能する半導体装置の製
造方法であって、半導体基板上にゲート絶縁膜，浮遊ゲ
ート電極，層間絶縁膜及び制御ゲート電極を順次形成す
るステップ（ａ）と、ＣＶＤ法により上記浮遊ゲート電
極，層間絶縁膜および制御ゲート電極の表面を被覆する
ＣＶＤ絶縁膜を形成するステップ（ｂ）と、上記ＣＶＤ
絶縁膜，制御ゲート電極，層間絶縁膜及び浮遊ゲート電
極の上方から半導体基板内に不純物イオンを注入するこ
とにより、ソース・ドレイン拡散層を形成するステップ
（ｃ）とを備えている。
不揮発性半導体記憶装置として機能する半導体装置の製
造方法であって、半導体基板上にゲート絶縁膜，浮遊ゲ
ート電極，層間絶縁膜及び制御ゲート電極を順次形成す
るステップ（ａ）と、ＣＶＤ法により上記浮遊ゲート電
極，層間絶縁膜および制御ゲート電極の表面を被覆する
ＣＶＤ絶縁膜を形成するステップ（ｂ）と、上記ＣＶＤ
絶縁膜，制御ゲート電極，層間絶縁膜及び浮遊ゲート電
極の上方から半導体基板内に不純物イオンを注入するこ
とにより、ソース・ドレイン拡散層を形成するステップ
（ｃ）とを備えている。
【００２７】この方法により、ステップ（ｃ）において
半導体基板内に注入される不純物イオンが浮遊ゲート電
極の端部において浮遊ゲート電極を突き抜ける現象を抑
制できるため、ゲート絶縁膜の端部におけるダメージを
抑制できる。したがって、高い絶縁性および信頼性を有
するゲート絶縁膜を備えた不揮発性半導体記憶装置を製
造することが可能となり、不揮発性半導体記憶装置の書
き換え回数の向上および各種ディスターブ特性が向上す
る。一方、ＣＶＤ法による絶縁膜の成長は、８００℃以
下の低温のもとで実施できるので、ゲート絶縁膜にバー
ズビークを生ぜしめることがなく、半導体装置の微細化
に対する障害とはならない。さらに、浮遊ゲート電極の
側方がＣＶＤ絶縁膜により覆われているので、浮遊ゲー
ト電極に含まれる不純物が外部へ拡散するのを防止で
き、特性のばらつきが少ない不揮発性半導体記憶装置を
製造することができる。また、浮遊ゲート電極の側方が
ＣＶＤ絶縁膜によって覆われているので、電荷保持特性
に優れた不揮発性半導体記憶装置を製造することができ
る。
半導体基板内に注入される不純物イオンが浮遊ゲート電
極の端部において浮遊ゲート電極を突き抜ける現象を抑
制できるため、ゲート絶縁膜の端部におけるダメージを
抑制できる。したがって、高い絶縁性および信頼性を有
するゲート絶縁膜を備えた不揮発性半導体記憶装置を製
造することが可能となり、不揮発性半導体記憶装置の書
き換え回数の向上および各種ディスターブ特性が向上す
る。一方、ＣＶＤ法による絶縁膜の成長は、８００℃以
下の低温のもとで実施できるので、ゲート絶縁膜にバー
ズビークを生ぜしめることがなく、半導体装置の微細化
に対する障害とはならない。さらに、浮遊ゲート電極の
側方がＣＶＤ絶縁膜により覆われているので、浮遊ゲー
ト電極に含まれる不純物が外部へ拡散するのを防止で
き、特性のばらつきが少ない不揮発性半導体記憶装置を
製造することができる。また、浮遊ゲート電極の側方が
ＣＶＤ絶縁膜によって覆われているので、電荷保持特性
に優れた不揮発性半導体記憶装置を製造することができ
る。
【００２８】上記第３の半導体装置の製造方法におい
て、上記ステップ（ｂ）と上記ステップ（ｃ）との間
に、異方性エッチングを行なって少なくとも上記浮遊ゲ
ート電極の側面上にＣＶＤ絶縁膜を残存させるステップ
をさらに備えることができる。
て、上記ステップ（ｂ）と上記ステップ（ｃ）との間
に、異方性エッチングを行なって少なくとも上記浮遊ゲ
ート電極の側面上にＣＶＤ絶縁膜を残存させるステップ
をさらに備えることができる。
【００２９】また、上記ＣＶＤ絶縁膜の膜厚は５〜３０
ｎｍであることが好ましい。
ｎｍであることが好ましい。
【００３０】上記第３の半導体装置の製造方法におい
て、上記ステップ（ｃ）の後、上記不純物イオンの注入
によって生じた上記ゲート絶縁膜中のダメージを回復す
るための加熱処理を少なくとも酸素を含む雰囲気下にお
いて行なうステップをさらに備えることにより、しきい
値電圧の経時変化の低減を図り、ひいては、書き換え回
数の向上を図ることができる。
て、上記ステップ（ｃ）の後、上記不純物イオンの注入
によって生じた上記ゲート絶縁膜中のダメージを回復す
るための加熱処理を少なくとも酸素を含む雰囲気下にお
いて行なうステップをさらに備えることにより、しきい
値電圧の経時変化の低減を図り、ひいては、書き換え回
数の向上を図ることができる。
【００３１】上記加熱処理を行なうステップを、酸窒化
性雰囲気下において行なうことにより、半導体基板−ゲ
ート絶縁膜間のダングリングボンドの修復によるトラッ
プ量の低減などを図ることができる。
性雰囲気下において行なうことにより、半導体基板−ゲ
ート絶縁膜間のダングリングボンドの修復によるトラッ
プ量の低減などを図ることができる。
【００３２】本発明の第４の半導体装置の製造方法は、
不揮発性半導体記憶装置として機能する半導体装置の製
造方法であって、半導体基板上にゲート絶縁膜，浮遊ゲ
ート電極，層間絶縁膜及び制御ゲート電極を順次形成す
るステップ（ａ）と、上記浮遊ゲート電極，層間絶縁膜
および制御ゲート電極の表面を被覆する被覆絶縁膜を形
成するステップ（ｂ）と、上記被覆絶縁膜，制御ゲート
電極，層間絶縁膜及び浮遊ゲート電極の上方から半導体
基板内に不純物イオンを注入することにより、ソース・
ドレイン拡散層を形成するステップ（ｃ）と、上記不純
物イオンの注入によって生じた上記ゲート絶縁膜中のダ
メージを回復するための加熱処理を少なくとも酸素を含
む雰囲気下において行なうステップ（ｄ）とを備えてい
る。
不揮発性半導体記憶装置として機能する半導体装置の製
造方法であって、半導体基板上にゲート絶縁膜，浮遊ゲ
ート電極，層間絶縁膜及び制御ゲート電極を順次形成す
るステップ（ａ）と、上記浮遊ゲート電極，層間絶縁膜
および制御ゲート電極の表面を被覆する被覆絶縁膜を形
成するステップ（ｂ）と、上記被覆絶縁膜，制御ゲート
電極，層間絶縁膜及び浮遊ゲート電極の上方から半導体
基板内に不純物イオンを注入することにより、ソース・
ドレイン拡散層を形成するステップ（ｃ）と、上記不純
物イオンの注入によって生じた上記ゲート絶縁膜中のダ
メージを回復するための加熱処理を少なくとも酸素を含
む雰囲気下において行なうステップ（ｄ）とを備えてい
る。
【００３３】この方法により、ゲート絶縁膜中のダメー
ジに起因するリーク特性の改善などによって、しきい値
電圧の経時変化の低減を図り、ひいては、書き換え回数
の向上を図ることができる。
ジに起因するリーク特性の改善などによって、しきい値
電圧の経時変化の低減を図り、ひいては、書き換え回数
の向上を図ることができる。
【００３４】上記第４の半導体装置の製造方法におい
て、上記ステップ（ｄ）を、酸窒化性雰囲気下で行なう
ことにより、半導体基板−ゲート絶縁膜の界面に存在す
るダングリングボンドの低減によるトラップ量の低減を
も図ることができる。
て、上記ステップ（ｄ）を、酸窒化性雰囲気下で行なう
ことにより、半導体基板−ゲート絶縁膜の界面に存在す
るダングリングボンドの低減によるトラップ量の低減を
も図ることができる。
【００３５】上記第４の半導体装置の製造方法におい
て、上記ステップ（ｄ）における加熱処理は、８００〜
１１００℃の範囲で１２０秒以内の急速加熱処理によっ
て行なうことが好ましい。
て、上記ステップ（ｄ）における加熱処理は、８００〜
１１００℃の範囲で１２０秒以内の急速加熱処理によっ
て行なうことが好ましい。
【００３６】
【発明の実施の形態】（第１の実施形態）まず、本発明
の第１の実施形態について説明する。図１（ａ）〜
（ｅ）は、本実施形態に係るＭＯＳＦＥＴとして機能す
る半導体装置の製造工程を示す断面図である。
の第１の実施形態について説明する。図１（ａ）〜
（ｅ）は、本実施形態に係るＭＯＳＦＥＴとして機能す
る半導体装置の製造工程を示す断面図である。
【００３７】図１（ａ）〜（ｅ）において、１１はＳｉ
基板、１２はゲート酸化膜、１３はゲート電極、１４は
ＬＤＤ拡散層を形成するためにＳｉ基板１１内に注入さ
れる不純物イオンとしてのヒ素イオン、１５ａおよび１
５ｂはＬＤＤ拡散層、１６ａおよび１６ｂはサイドウォ
ールスペーサ、１７はソース拡散層、１８はドレイン拡
散層、１９はＣＶＤ法により堆積されるシリコン酸化膜
からなるＣＶＤ絶縁膜である。
基板、１２はゲート酸化膜、１３はゲート電極、１４は
ＬＤＤ拡散層を形成するためにＳｉ基板１１内に注入さ
れる不純物イオンとしてのヒ素イオン、１５ａおよび１
５ｂはＬＤＤ拡散層、１６ａおよび１６ｂはサイドウォ
ールスペーサ、１７はソース拡散層、１８はドレイン拡
散層、１９はＣＶＤ法により堆積されるシリコン酸化膜
からなるＣＶＤ絶縁膜である。
【００３８】まず、図１（ａ）に示す工程で、Ｐ型シリ
コンからなるＳｉ基板１１上に、パイロ酸化により膜厚
が９ｎｍのシリコン酸化膜からなるゲート酸化膜１２を
形成した後、その上にリンドープされたポリシリコンか
らなるゲート電極１３を形成する。
コンからなるＳｉ基板１１上に、パイロ酸化により膜厚
が９ｎｍのシリコン酸化膜からなるゲート酸化膜１２を
形成した後、その上にリンドープされたポリシリコンか
らなるゲート電極１３を形成する。
【００３９】次に、図１（ｂ）に示す工程で、基板上に
減圧ＣＶＤ法により厚みが１０ｎｍのシリコン酸化膜か
らなるＣＶＤ絶縁膜１９を堆積し、ゲート酸化膜１２及
びゲート電極１３をＣＶＤ絶縁膜１９によって被覆す
る。
減圧ＣＶＤ法により厚みが１０ｎｍのシリコン酸化膜か
らなるＣＶＤ絶縁膜１９を堆積し、ゲート酸化膜１２及
びゲート電極１３をＣＶＤ絶縁膜１９によって被覆す
る。
【００４０】次に、図１（ｃ）に示す工程で、ゲート電
極１３及びＣＶＤ絶縁膜１９の上方から、Ｓｉ基板１１
内にヒ素イオン１４を注入し、Ｓｉ基板１１内における
ゲート電極１３の両側方に位置する領域にＮ型のＬＤＤ
拡散層１５ａ，１５ｂを形成する。注入条件は、例えば
加速エネルギーが５０ｋｅＶでドーズ量が５×１０14ｃ
ｍ-2である。また、ＬＤＤ拡散層１５ａ，１５ｂをゲー
ト電極１３にオーバーラップさせるために、イオン注入
の角度を基板面にほぼ垂直な方向から約２５°傾けてい
る（４ステップ注入）。
極１３及びＣＶＤ絶縁膜１９の上方から、Ｓｉ基板１１
内にヒ素イオン１４を注入し、Ｓｉ基板１１内における
ゲート電極１３の両側方に位置する領域にＮ型のＬＤＤ
拡散層１５ａ，１５ｂを形成する。注入条件は、例えば
加速エネルギーが５０ｋｅＶでドーズ量が５×１０14ｃ
ｍ-2である。また、ＬＤＤ拡散層１５ａ，１５ｂをゲー
ト電極１３にオーバーラップさせるために、イオン注入
の角度を基板面にほぼ垂直な方向から約２５°傾けてい
る（４ステップ注入）。
【００４１】次に、図１（ｄ）に示す工程で、基板上に
ＴＥＯＳ膜を堆積した後、異方性エッチングを行なっ
て、ゲート電極１３の側面上にＣＶＤ絶縁膜１９を挟ん
でＴＥＯＳ膜からなるサイドウォールスペーサ１６ａ，
１６ｂを形成する。この工程で、Ｓｉ基板１１上のゲー
ト酸化膜１２及びＣＶＤ絶縁膜１９が除去される。
ＴＥＯＳ膜を堆積した後、異方性エッチングを行なっ
て、ゲート電極１３の側面上にＣＶＤ絶縁膜１９を挟ん
でＴＥＯＳ膜からなるサイドウォールスペーサ１６ａ，
１６ｂを形成する。この工程で、Ｓｉ基板１１上のゲー
ト酸化膜１２及びＣＶＤ絶縁膜１９が除去される。
【００４２】その後、図１（ｅ）に示す工程で、ゲート
電極１３，ＣＶＤ絶縁膜１９及びサイドウォールスペー
サ１６ａ，１６ｂの上方から、Ｓｉ基板１１内にヒ素イ
オンを注入して、ＬＤＤ拡散層１５ａ，１５ｂの外側に
Ｎ型のソース拡散層１７およびドレイン拡散層１８をそ
れぞれ形成する。イオン注入条件は、例えば加速エネル
ギーが５０ｋｅＶで、ドーズ量が２×１０15ｃｍ-2であ
る。また、チャネリング防止のために、イオン注入の角
度を基板面にほぼ垂直な方向から約７°傾けている。
電極１３，ＣＶＤ絶縁膜１９及びサイドウォールスペー
サ１６ａ，１６ｂの上方から、Ｓｉ基板１１内にヒ素イ
オンを注入して、ＬＤＤ拡散層１５ａ，１５ｂの外側に
Ｎ型のソース拡散層１７およびドレイン拡散層１８をそ
れぞれ形成する。イオン注入条件は、例えば加速エネル
ギーが５０ｋｅＶで、ドーズ量が２×１０15ｃｍ-2であ
る。また、チャネリング防止のために、イオン注入の角
度を基板面にほぼ垂直な方向から約７°傾けている。
【００４３】本実施形態の製造方法によれば、図１
（ｃ）に示す工程で、ゲート電極１３の側面がＣＶＤ絶
縁膜１９によって被覆されているので、ＬＤＤ拡散層１
５ａ，１５ｂを形成する目的でＳｉ基板１１内に注入さ
れるヒ素イオン１４が、ゲート電極１３の端部において
ゲート電極１３を突き抜けてその下方のゲート酸化膜１
２に導入されるのを抑制することができる。したがっ
て、上記従来の半導体装置の製造方法によって生じるよ
うなゲート酸化膜１２中のダメージ、具体的には、ゲー
ト酸化膜１２のうちのゲート絶縁膜として機能する領域
（ゲート電極１３の下方に位置する部分）におけるダメ
ージ（以下の各実施形態においても同様）を抑制でき、
高い絶縁性および信頼性を有するゲート酸化膜を備えた
半導体装置を得ることができる。すなわち、ＭＯＳＦＥ
Ｔとして機能する半導体装置の高信頼性化を実現でき
る。
（ｃ）に示す工程で、ゲート電極１３の側面がＣＶＤ絶
縁膜１９によって被覆されているので、ＬＤＤ拡散層１
５ａ，１５ｂを形成する目的でＳｉ基板１１内に注入さ
れるヒ素イオン１４が、ゲート電極１３の端部において
ゲート電極１３を突き抜けてその下方のゲート酸化膜１
２に導入されるのを抑制することができる。したがっ
て、上記従来の半導体装置の製造方法によって生じるよ
うなゲート酸化膜１２中のダメージ、具体的には、ゲー
ト酸化膜１２のうちのゲート絶縁膜として機能する領域
（ゲート電極１３の下方に位置する部分）におけるダメ
ージ（以下の各実施形態においても同様）を抑制でき、
高い絶縁性および信頼性を有するゲート酸化膜を備えた
半導体装置を得ることができる。すなわち、ＭＯＳＦＥ
Ｔとして機能する半導体装置の高信頼性化を実現でき
る。
【００４４】また、ＣＶＤ法によって形成されるＣＶＤ
絶縁膜の成長は、８００℃以下の低温のもとで実施され
るため、比較的高温下で行なわれる熱酸化により厚い保
護用の酸化膜を形成する場合のように、ゲート酸化膜１
２のうちゲート電極１３の下方に位置する領域（現実に
ゲート絶縁膜として機能する領域）の両端部にバーズビ
ークを生ぜしめることはなく、ゲート長を正確に制御で
きる。よって、半導体装置の微細化に有利である。ま
た、熱酸化工程よりもＣＶＤ工程の方が低温条件で行な
われることにより、ゲート電極１３にドーピングされて
いるリンなどの不純物がゲート電極１３から下方のゲー
ト酸化膜１２やＳｉ基板１１に拡散するのを抑制するこ
とができる。
絶縁膜の成長は、８００℃以下の低温のもとで実施され
るため、比較的高温下で行なわれる熱酸化により厚い保
護用の酸化膜を形成する場合のように、ゲート酸化膜１
２のうちゲート電極１３の下方に位置する領域（現実に
ゲート絶縁膜として機能する領域）の両端部にバーズビ
ークを生ぜしめることはなく、ゲート長を正確に制御で
きる。よって、半導体装置の微細化に有利である。ま
た、熱酸化工程よりもＣＶＤ工程の方が低温条件で行な
われることにより、ゲート電極１３にドーピングされて
いるリンなどの不純物がゲート電極１３から下方のゲー
ト酸化膜１２やＳｉ基板１１に拡散するのを抑制するこ
とができる。
【００４５】さらに、ゲート電極１３をＣＶＤ絶縁膜１
９で被覆しておくことにより、ゲート電極１３中の不純
物がゲート電極１３の側方や上方に拡散するのを防止で
きるため、特性のばらつきが少ない半導体装置を得るこ
とができるという利点をも有する。
９で被覆しておくことにより、ゲート電極１３中の不純
物がゲート電極１３の側方や上方に拡散するのを防止で
きるため、特性のばらつきが少ない半導体装置を得るこ
とができるという利点をも有する。
【００４６】なお、本実施形態の図１（ｃ）に示すヒ素
イオン１４の注入工程に前後して、パンチスルーストッ
パとなるＰ型拡散層を形成するためのＢ（ボロン）イオ
ンまたはＢＦ2 イオンをＣＶＤ絶縁膜１９及びゲート酸
化膜１２の上方からＳｉ基板１１内に注入してもよい。
また、ヒ素イオンの代わりにＰ（リン）イオンを用いて
もよい。これらの場合においても、本実施形態と同様の
効果が得られることは明らかである。
イオン１４の注入工程に前後して、パンチスルーストッ
パとなるＰ型拡散層を形成するためのＢ（ボロン）イオ
ンまたはＢＦ2 イオンをＣＶＤ絶縁膜１９及びゲート酸
化膜１２の上方からＳｉ基板１１内に注入してもよい。
また、ヒ素イオンの代わりにＰ（リン）イオンを用いて
もよい。これらの場合においても、本実施形態と同様の
効果が得られることは明らかである。
【００４７】（第２の実施形態）次に、本発明の第２の
実施形態について説明する。図２（ａ）〜（ｅ）は、本
実施形態に係るＭＯＳＦＥＴとして機能する半導体装置
の製造工程を示す断面図である。図２（ａ）〜（ｅ）に
おいて、１１はＳｉ基板、１２はゲート酸化膜、１３は
ゲート電極、１４はＬＤＤ拡散層を形成するためにＳｉ
基板１１内に注入される不純物イオンとしてのヒ素イオ
ン、１５ａおよび１５ｂはＬＤＤ拡散層、１６ａおよび
１６ｂはサイドウォールスペーサ、１７はソース拡散
層、１８はドレイン拡散層、１９はＣＶＤ法により堆積
されるシリコン酸化膜からなるＣＶＤ絶縁膜である。
実施形態について説明する。図２（ａ）〜（ｅ）は、本
実施形態に係るＭＯＳＦＥＴとして機能する半導体装置
の製造工程を示す断面図である。図２（ａ）〜（ｅ）に
おいて、１１はＳｉ基板、１２はゲート酸化膜、１３は
ゲート電極、１４はＬＤＤ拡散層を形成するためにＳｉ
基板１１内に注入される不純物イオンとしてのヒ素イオ
ン、１５ａおよび１５ｂはＬＤＤ拡散層、１６ａおよび
１６ｂはサイドウォールスペーサ、１７はソース拡散
層、１８はドレイン拡散層、１９はＣＶＤ法により堆積
されるシリコン酸化膜からなるＣＶＤ絶縁膜である。
【００４８】まず、図２（ａ）に示す工程で、Ｐ型シリ
コンからなるＳｉ基板１１上に膜厚が９ｎｍのシリコン
酸化膜からなるゲート酸化膜１２を形成した後、その上
にリンドープされたポリシリコンからなるゲート電極１
３を形成する。
コンからなるＳｉ基板１１上に膜厚が９ｎｍのシリコン
酸化膜からなるゲート酸化膜１２を形成した後、その上
にリンドープされたポリシリコンからなるゲート電極１
３を形成する。
【００４９】次に、図２（ｂ）に示す工程で、基板上に
減圧ＣＶＤ法により厚みが１０ｎｍのシリコン酸化膜か
らなるＣＶＤ絶縁膜１９を堆積し、ゲート酸化膜１２及
びゲート電極１３をＣＶＤ絶縁膜１９によって被覆す
る。つづいて、異方性エッチングを行なって、ゲート電
極１３の側面上の部分を除くＣＶＤ絶縁膜１９と、ゲー
ト電極１３の下方の部分を除くゲート酸化膜１２とを除
去する。
減圧ＣＶＤ法により厚みが１０ｎｍのシリコン酸化膜か
らなるＣＶＤ絶縁膜１９を堆積し、ゲート酸化膜１２及
びゲート電極１３をＣＶＤ絶縁膜１９によって被覆す
る。つづいて、異方性エッチングを行なって、ゲート電
極１３の側面上の部分を除くＣＶＤ絶縁膜１９と、ゲー
ト電極１３の下方の部分を除くゲート酸化膜１２とを除
去する。
【００５０】次に、図２（ｃ）に示す工程で、ゲート電
極１３及びＣＶＤ絶縁膜１９の上方から、Ｓｉ基板１１
内にヒ素イオン１４を注入し、Ｓｉ基板１１内における
ゲート電極１３の両側方に位置する領域にＮ型のＬＤＤ
拡散層１５ａ，１５ｂを形成する。注入条件は、例えば
加速エネルギーが３０ｋｅＶでドーズ量が５×１０14ｃ
ｍ-2である。また、ＬＤＤ拡散層１５ａ，１５ｂをゲー
ト電極１３にオーバーラップさせるために、イオン注入
の角度を基板面にほぼ垂直な方向から約２５°傾けてい
る（４ステップ注入）。
極１３及びＣＶＤ絶縁膜１９の上方から、Ｓｉ基板１１
内にヒ素イオン１４を注入し、Ｓｉ基板１１内における
ゲート電極１３の両側方に位置する領域にＮ型のＬＤＤ
拡散層１５ａ，１５ｂを形成する。注入条件は、例えば
加速エネルギーが３０ｋｅＶでドーズ量が５×１０14ｃ
ｍ-2である。また、ＬＤＤ拡散層１５ａ，１５ｂをゲー
ト電極１３にオーバーラップさせるために、イオン注入
の角度を基板面にほぼ垂直な方向から約２５°傾けてい
る（４ステップ注入）。
【００５１】次に、図２（ｄ）に示す工程で、基板上に
ＴＥＯＳ膜を堆積した後、異方性エッチングを行なっ
て、ゲート電極１３の側面上にＣＶＤ絶縁膜１９を介し
ＴＥＯＳ膜からなるサイドウォールスペーサ１６ａ，１
６ｂを形成する。
ＴＥＯＳ膜を堆積した後、異方性エッチングを行なっ
て、ゲート電極１３の側面上にＣＶＤ絶縁膜１９を介し
ＴＥＯＳ膜からなるサイドウォールスペーサ１６ａ，１
６ｂを形成する。
【００５２】その後、図２（ｅ）に示す工程で、ゲート
電極１３，ＣＶＤ絶縁膜１９及びサイドウォールスペー
サ１６ａ，１６ｂの上方から、Ｓｉ基板１１内にヒ素イ
オンを注入して、ＬＤＤ拡散層１５ａ，１５ｂの外側に
Ｎ型のソース拡散層１７およびドレイン拡散層１８をそ
れぞれ形成する。イオン注入条件は、例えば加速エネル
ギーが５０ｋｅＶで、ドーズ量が２×１０15ｃｍ-2であ
る。また、チャネリング防止のために、イオン注入の角
度を基板面にほぼ垂直な方向から約７°傾けている。
電極１３，ＣＶＤ絶縁膜１９及びサイドウォールスペー
サ１６ａ，１６ｂの上方から、Ｓｉ基板１１内にヒ素イ
オンを注入して、ＬＤＤ拡散層１５ａ，１５ｂの外側に
Ｎ型のソース拡散層１７およびドレイン拡散層１８をそ
れぞれ形成する。イオン注入条件は、例えば加速エネル
ギーが５０ｋｅＶで、ドーズ量が２×１０15ｃｍ-2であ
る。また、チャネリング防止のために、イオン注入の角
度を基板面にほぼ垂直な方向から約７°傾けている。
【００５３】本実施形態の製造方法によれば、図２
（ｃ）に示す工程で、ゲート電極１３の側面がＣＶＤ絶
縁膜１９によって被覆されているので、ＬＤＤ拡散層１
５ａ，１５ｂを形成する目的でＳｉ基板１１内に注入さ
れるヒ素イオン１４が、ゲート電極１３の端部において
ゲート電極１３を突き抜けるのが阻止される。よって、
上記第１の実施形態と同様の効果を得ることができる。
特に、本実施形態の方法によると、図２（ｂ）に示す工
程で、ゲート電極１３の側面上を除く領域では、ＣＶＤ
絶縁膜１９が除去されているので、不純物イオン注入時
の注入エネルギーが小さくて済む。その結果、ゲート電
極１３の側面上のＣＶＤ絶縁膜１９を突き抜けてゲート
酸化膜１２に達する不純物量が、第１の実施形態の製造
工程よりも低減されるという利点がある。
（ｃ）に示す工程で、ゲート電極１３の側面がＣＶＤ絶
縁膜１９によって被覆されているので、ＬＤＤ拡散層１
５ａ，１５ｂを形成する目的でＳｉ基板１１内に注入さ
れるヒ素イオン１４が、ゲート電極１３の端部において
ゲート電極１３を突き抜けるのが阻止される。よって、
上記第１の実施形態と同様の効果を得ることができる。
特に、本実施形態の方法によると、図２（ｂ）に示す工
程で、ゲート電極１３の側面上を除く領域では、ＣＶＤ
絶縁膜１９が除去されているので、不純物イオン注入時
の注入エネルギーが小さくて済む。その結果、ゲート電
極１３の側面上のＣＶＤ絶縁膜１９を突き抜けてゲート
酸化膜１２に達する不純物量が、第１の実施形態の製造
工程よりも低減されるという利点がある。
【００５４】なお、本実施形態の図２（ｃ）に示すヒ素
イオン１４の注入工程に前後して、パンチスルーストッ
パとなるＰ型拡散層を形成するためのＢ（ボロン）イオ
ンまたはＢＦ2 イオンをＣＶＤ絶縁膜１９及びゲート酸
化膜１２の上方からＳｉ基板１１内に注入してもよい。
その場合においても、本実施形態と同様の効果が得られ
ることは明らかである。
イオン１４の注入工程に前後して、パンチスルーストッ
パとなるＰ型拡散層を形成するためのＢ（ボロン）イオ
ンまたはＢＦ2 イオンをＣＶＤ絶縁膜１９及びゲート酸
化膜１２の上方からＳｉ基板１１内に注入してもよい。
その場合においても、本実施形態と同様の効果が得られ
ることは明らかである。
【００５５】また、ＣＶＤ絶縁膜１９の被覆とＬＤＤ拡
散層１５ａ，１５ｂ形成のための不純物イオン注入と
を、不純物イオンの濃度を徐々に濃くしながら２回以上
繰り返して実施することにより、緩やかな不純物濃度勾
配をもつＬＤＤ構造が得られ、優れた電気特性を有する
半導体装置を実現できる。
散層１５ａ，１５ｂ形成のための不純物イオン注入と
を、不純物イオンの濃度を徐々に濃くしながら２回以上
繰り返して実施することにより、緩やかな不純物濃度勾
配をもつＬＤＤ構造が得られ、優れた電気特性を有する
半導体装置を実現できる。
【００５６】−ＣＶＤ絶縁膜の厚みの適正範囲− 次に、上記第１および第２の実施形態におけるＣＶＤ絶
縁膜１９の膜厚の適正範囲について説明する。
縁膜１９の膜厚の適正範囲について説明する。
【００５７】図３は、ゲート酸化膜のリーク特性のＣＶ
Ｄ絶縁膜厚みに対する依存性を示す特性図である。同図
において、横軸はＣＶＤ酸化膜の厚みを表し、縦軸はゲ
ート酸化膜のリーク電流を表している。同図に示すよう
に、ＣＶＤ絶縁膜を５ｎｍ以上堆積することにより、ゲ
ート酸化膜のリーク電流が激減しており、イオン注入に
起因するゲート酸化膜へのダメージを低減できる効果が
大きいことがわかる。ただし、ＣＶＤ絶縁膜膜厚が大き
くなるのにつれてダメージ低減効果が顕著になるが、過
剰な熱処理によらなくてもＬＤＤ拡散層とゲート電極と
を適正範囲でオーバーラップさせるためには、ＣＶＤ絶
縁膜の膜厚が３０ｎｍ以下であることが好ましい。
Ｄ絶縁膜厚みに対する依存性を示す特性図である。同図
において、横軸はＣＶＤ酸化膜の厚みを表し、縦軸はゲ
ート酸化膜のリーク電流を表している。同図に示すよう
に、ＣＶＤ絶縁膜を５ｎｍ以上堆積することにより、ゲ
ート酸化膜のリーク電流が激減しており、イオン注入に
起因するゲート酸化膜へのダメージを低減できる効果が
大きいことがわかる。ただし、ＣＶＤ絶縁膜膜厚が大き
くなるのにつれてダメージ低減効果が顕著になるが、過
剰な熱処理によらなくてもＬＤＤ拡散層とゲート電極と
を適正範囲でオーバーラップさせるためには、ＣＶＤ絶
縁膜の膜厚が３０ｎｍ以下であることが好ましい。
【００５８】また、上記第１，第２の実施形態において
は、ＣＶＤ絶縁膜１９をシリコン酸化膜により構成した
が、ＣＶＤ絶縁膜１９をシリコン窒化膜により構成して
もよい。シリコン酸化膜によりＣＶＤ膜１９を構成した
場合には、シリコン窒化膜に比べて下地に与えるストレ
スが小さいという利点がある。一方、シリコン窒化膜に
よりＣＶＤ絶縁膜１９を構成した場合には、その後の高
温下で行なわれる工程（不純物の拡散工程など）におい
てゲート酸化膜１２におけるバーズビークの発生をより
効果的に抑制できる利点がある。このことは、後述する
ＭＯＳＦＥＴに関する実施形態においても同様である。
は、ＣＶＤ絶縁膜１９をシリコン酸化膜により構成した
が、ＣＶＤ絶縁膜１９をシリコン窒化膜により構成して
もよい。シリコン酸化膜によりＣＶＤ膜１９を構成した
場合には、シリコン窒化膜に比べて下地に与えるストレ
スが小さいという利点がある。一方、シリコン窒化膜に
よりＣＶＤ絶縁膜１９を構成した場合には、その後の高
温下で行なわれる工程（不純物の拡散工程など）におい
てゲート酸化膜１２におけるバーズビークの発生をより
効果的に抑制できる利点がある。このことは、後述する
ＭＯＳＦＥＴに関する実施形態においても同様である。
【００５９】（第３の実施形態）次に、本発明の第３の
実施形態について説明する。図４（ａ）〜（ｃ）は、本
実施形態に係る不揮発性半導体記憶装置として機能する
半導体装置の製造工程を示す断面図である。図４（ａ）
〜（ｃ）において、１１はＳｉ基板、１２はゲート酸化
膜、１７はソース拡散層、１８はドレイン拡散層、１９
はＣＶＤ法により堆積される絶縁膜、２０は浮遊ゲート
電極、２１は層間絶縁膜、２２は制御ゲート電極、２３
はソース拡散層およびドレイン拡散層を形成するために
Ｓｉ基板１１に注入される不純物イオンとしてのリンイ
オンである。
実施形態について説明する。図４（ａ）〜（ｃ）は、本
実施形態に係る不揮発性半導体記憶装置として機能する
半導体装置の製造工程を示す断面図である。図４（ａ）
〜（ｃ）において、１１はＳｉ基板、１２はゲート酸化
膜、１７はソース拡散層、１８はドレイン拡散層、１９
はＣＶＤ法により堆積される絶縁膜、２０は浮遊ゲート
電極、２１は層間絶縁膜、２２は制御ゲート電極、２３
はソース拡散層およびドレイン拡散層を形成するために
Ｓｉ基板１１に注入される不純物イオンとしてのリンイ
オンである。
【００６０】まず、図４（ａ）に示す工程で、Ｐ型シリ
コンからなるＳｉ基板１１上に膜厚が９ｎｍのシリコン
酸化膜からなるゲート酸化膜１２を形成した後、その上
に、リンドープされたポリシリコンからなる浮遊ゲート
電極２０，ＯＮＯ膜（窒化膜の上下に酸化膜を設けてな
る３層膜）からなる層間絶縁膜２１，およびリンドープ
されたポリシリコンからなる制御ゲート電極２２を順次
形成する。
コンからなるＳｉ基板１１上に膜厚が９ｎｍのシリコン
酸化膜からなるゲート酸化膜１２を形成した後、その上
に、リンドープされたポリシリコンからなる浮遊ゲート
電極２０，ＯＮＯ膜（窒化膜の上下に酸化膜を設けてな
る３層膜）からなる層間絶縁膜２１，およびリンドープ
されたポリシリコンからなる制御ゲート電極２２を順次
形成する。
【００６１】次に、図４（ｂ）に示す工程で、基板上に
減圧ＣＶＤ法により厚みが１０ｎｍのシリコン酸化膜か
らなるＣＶＤ絶縁膜１９を堆積し、ゲート酸化膜１２
と、浮遊ゲート電極２０，層間絶縁膜２１及び制御ゲー
ト電極２２からなる多層体とをＣＶＤ絶縁膜により被覆
する。
減圧ＣＶＤ法により厚みが１０ｎｍのシリコン酸化膜か
らなるＣＶＤ絶縁膜１９を堆積し、ゲート酸化膜１２
と、浮遊ゲート電極２０，層間絶縁膜２１及び制御ゲー
ト電極２２からなる多層体とをＣＶＤ絶縁膜により被覆
する。
【００６２】その後、図４（ｃ）に示す工程で、ＣＶＤ
絶縁膜１９で覆われた制御ゲート電極２２，浮遊ゲート
電極２０等の上方から、Ｓｉ基板１１内にリンイオン２
３を注入し、Ｓｉ基板１１内における浮遊ゲート電極２
０の両側方に位置する領域にＮ型のソース拡散層１７お
よびドレイン拡散層１８を形成する。注入条件は、例え
ば加速エネルギーが７０ｋｅＶで、ドーズ量が５×１０
15ｃｍ-2である。また、チャネリング防止のために、イ
オン注入の角度を基板面にほぼ垂直な方向から約７°傾
けている。
絶縁膜１９で覆われた制御ゲート電極２２，浮遊ゲート
電極２０等の上方から、Ｓｉ基板１１内にリンイオン２
３を注入し、Ｓｉ基板１１内における浮遊ゲート電極２
０の両側方に位置する領域にＮ型のソース拡散層１７お
よびドレイン拡散層１８を形成する。注入条件は、例え
ば加速エネルギーが７０ｋｅＶで、ドーズ量が５×１０
15ｃｍ-2である。また、チャネリング防止のために、イ
オン注入の角度を基板面にほぼ垂直な方向から約７°傾
けている。
【００６３】本実施形態の製造方法によれば、図４
（ｃ）に示す工程で、浮遊ゲート電極２０の側面がＣＶ
Ｄ絶縁膜１９によって被覆されているので、浮遊ゲート
電極２０や制御ゲート電極２２の端部におけるリンイオ
ンの突き抜けを抑制できる。よって、高い絶縁性および
信頼性を有するゲート酸化膜１２及び層間絶縁膜２１を
備えた不揮発性半導体記憶装置を得ることができ、不揮
発性半導体記憶装置の書き換え回数の向上および各種デ
ィスターブ特性の向上が実現できる。
（ｃ）に示す工程で、浮遊ゲート電極２０の側面がＣＶ
Ｄ絶縁膜１９によって被覆されているので、浮遊ゲート
電極２０や制御ゲート電極２２の端部におけるリンイオ
ンの突き抜けを抑制できる。よって、高い絶縁性および
信頼性を有するゲート酸化膜１２及び層間絶縁膜２１を
備えた不揮発性半導体記憶装置を得ることができ、不揮
発性半導体記憶装置の書き換え回数の向上および各種デ
ィスターブ特性の向上が実現できる。
【００６４】また、ＣＶＤ法によって形成されるＣＶＤ
絶縁膜の成長は、８００℃以下の低温のもとで実施され
るため、熱酸化によって厚い保護酸化膜を形成する場合
のようにゲート酸化膜１２における浮遊ゲート電極２０
の下方に位置する領域（現実にゲート絶縁膜として機能
する部分）の厚膜化（バーズビーク）を招くことはな
く、ゲート長を正確に制御できる。よって、半導体装置
の微細化に有利である。また、ＯＮＯ膜からなる層間絶
縁膜２１の端部における厚膜化（バーズビーク）も抑制
できるので、層間絶縁膜の端部に局部的にストレスが印
加されることに起因する素子特性のばらつきをも防止す
ることができる。
絶縁膜の成長は、８００℃以下の低温のもとで実施され
るため、熱酸化によって厚い保護酸化膜を形成する場合
のようにゲート酸化膜１２における浮遊ゲート電極２０
の下方に位置する領域（現実にゲート絶縁膜として機能
する部分）の厚膜化（バーズビーク）を招くことはな
く、ゲート長を正確に制御できる。よって、半導体装置
の微細化に有利である。また、ＯＮＯ膜からなる層間絶
縁膜２１の端部における厚膜化（バーズビーク）も抑制
できるので、層間絶縁膜の端部に局部的にストレスが印
加されることに起因する素子特性のばらつきをも防止す
ることができる。
【００６５】さらに、熱酸化工程よりもＣＶＤ工程の方
が低温条件で行なわれることにより、浮遊ゲート電極２
０にドーピングされているリンなどの不純物が浮遊ゲー
ト電極２０から下方のゲート酸化膜１２やＳｉ基板１１
に拡散するのを抑制することができる。
が低温条件で行なわれることにより、浮遊ゲート電極２
０にドーピングされているリンなどの不純物が浮遊ゲー
ト電極２０から下方のゲート酸化膜１２やＳｉ基板１１
に拡散するのを抑制することができる。
【００６６】さらに、浮遊ゲート電極２０や制御ゲート
電極２２をＣＶＤ絶縁膜１９で被覆しておくことによ
り、浮遊ゲート電極２０や制御ゲート電極２２中の不純
物がその外方に拡散するのを防止できるため、特性のば
らつきが少ない不揮発性半導体記憶装置を得ることがで
きる。
電極２２をＣＶＤ絶縁膜１９で被覆しておくことによ
り、浮遊ゲート電極２０や制御ゲート電極２２中の不純
物がその外方に拡散するのを防止できるため、特性のば
らつきが少ない不揮発性半導体記憶装置を得ることがで
きる。
【００６７】加えて、浮遊ゲート電極２０が良質のＣＶ
Ｄ絶縁膜１９によって覆われているので、電荷保持特性
に優れた不揮発性半導体記憶装置を得ることができる。
Ｄ絶縁膜１９によって覆われているので、電荷保持特性
に優れた不揮発性半導体記憶装置を得ることができる。
【００６８】なお、本実施形態の図４（ｃ）に示すリン
イオン２３の注入工程に前後して、しきい値制御層又は
パンチスルーストッパとなるＰ型拡散層を形成するため
のＢ（ボロン）イオンまたはＢＦ2 イオンをＣＶＤ絶縁
膜１９及びゲート酸化膜１２を通過させてＳｉ基板１１
内に注入してもよい。その場合においても、本実施形態
と同様の効果が得られることは明らかである。
イオン２３の注入工程に前後して、しきい値制御層又は
パンチスルーストッパとなるＰ型拡散層を形成するため
のＢ（ボロン）イオンまたはＢＦ2 イオンをＣＶＤ絶縁
膜１９及びゲート酸化膜１２を通過させてＳｉ基板１１
内に注入してもよい。その場合においても、本実施形態
と同様の効果が得られることは明らかである。
【００６９】（第４の実施形態）次に、第４の実施形態
について説明する。図５（ａ）〜（ｃ）は、本実施形態
に係る不揮発性半導体記憶装置として機能する半導体装
置の製造工程を示す断面図である。図５（ａ）〜（ｃ）
において、１１はＳｉ基板、１２はゲート酸化膜、１７
はソース拡散層、１８はドレイン拡散層、１９はＣＶＤ
法により堆積されるシリコン酸化膜からなるＣＶＤ絶縁
膜、２０は浮遊ゲート電極、２１は層間絶縁膜、２２は
制御ゲート電極、２３はソース拡散層およびドレイン拡
散層を形成するためにＳｉ基板１１に注入される不純物
イオンとしてのリンイオンである。
について説明する。図５（ａ）〜（ｃ）は、本実施形態
に係る不揮発性半導体記憶装置として機能する半導体装
置の製造工程を示す断面図である。図５（ａ）〜（ｃ）
において、１１はＳｉ基板、１２はゲート酸化膜、１７
はソース拡散層、１８はドレイン拡散層、１９はＣＶＤ
法により堆積されるシリコン酸化膜からなるＣＶＤ絶縁
膜、２０は浮遊ゲート電極、２１は層間絶縁膜、２２は
制御ゲート電極、２３はソース拡散層およびドレイン拡
散層を形成するためにＳｉ基板１１に注入される不純物
イオンとしてのリンイオンである。
【００７０】まず、図５（ａ）に示す工程で、Ｐ型シリ
コンからなるＳｉ基板１１上に膜厚が９ｎｍのシリコン
酸化膜からなるゲート酸化膜１２を形成した後、その上
に、リンドープされたポリシリコンからなる浮遊ゲート
電極２０，ＯＮＯ膜（窒化膜の上下に酸化膜を設けてな
る３層膜）からなる層間絶縁膜２１，およびリンドープ
されたポリシリコンからなる制御ゲート電極２２を順次
形成する。
コンからなるＳｉ基板１１上に膜厚が９ｎｍのシリコン
酸化膜からなるゲート酸化膜１２を形成した後、その上
に、リンドープされたポリシリコンからなる浮遊ゲート
電極２０，ＯＮＯ膜（窒化膜の上下に酸化膜を設けてな
る３層膜）からなる層間絶縁膜２１，およびリンドープ
されたポリシリコンからなる制御ゲート電極２２を順次
形成する。
【００７１】次に、図５（ｂ）に示す工程で、基板上に
減圧ＣＶＤ法により厚みが１０ｎｍのシリコン酸化膜か
らなるＣＶＤ絶縁膜１９を堆積し、ゲート酸化膜１２
と、浮遊ゲート電極２０，層間絶縁膜及び制御ゲート電
極２２からなる多層体とをＣＶＤ絶縁膜により被覆す
る。つづいて、異方性エッチングを行なって、浮遊ゲー
ト電極２０，層間絶縁膜２１及び制御ゲート電極２２の
側面上の部分を除くＣＶＤ絶縁膜１９と、浮遊ゲート電
極２０の下方の部分を除くゲート酸化膜１２とを除去す
る。
減圧ＣＶＤ法により厚みが１０ｎｍのシリコン酸化膜か
らなるＣＶＤ絶縁膜１９を堆積し、ゲート酸化膜１２
と、浮遊ゲート電極２０，層間絶縁膜及び制御ゲート電
極２２からなる多層体とをＣＶＤ絶縁膜により被覆す
る。つづいて、異方性エッチングを行なって、浮遊ゲー
ト電極２０，層間絶縁膜２１及び制御ゲート電極２２の
側面上の部分を除くＣＶＤ絶縁膜１９と、浮遊ゲート電
極２０の下方の部分を除くゲート酸化膜１２とを除去す
る。
【００７２】その後、図５（ｃ）に示す工程で、ＣＶＤ
絶縁膜１９，制御ゲート電極２２，浮遊ゲート電極２０
等の上方から、Ｓｉ基板１１内にリンイオン２３を注入
し、Ｓｉ基板１１内における浮遊ゲート電極２０の両側
方に位置する領域にＮ型のソース拡散層１７およびドレ
イン拡散層１８を形成する。注入条件は、例えば加速エ
ネルギーが５０ｋｅＶで、ドーズ量が５×１０15ｃｍ-2
である。また、チャネリング防止のために、イオン注入
の角度を基板面にほぼ垂直な方向から約７°傾けてい
る。
絶縁膜１９，制御ゲート電極２２，浮遊ゲート電極２０
等の上方から、Ｓｉ基板１１内にリンイオン２３を注入
し、Ｓｉ基板１１内における浮遊ゲート電極２０の両側
方に位置する領域にＮ型のソース拡散層１７およびドレ
イン拡散層１８を形成する。注入条件は、例えば加速エ
ネルギーが５０ｋｅＶで、ドーズ量が５×１０15ｃｍ-2
である。また、チャネリング防止のために、イオン注入
の角度を基板面にほぼ垂直な方向から約７°傾けてい
る。
【００７３】本実施形態の製造方法によれば、図５
（ｃ）に示す工程で、浮遊ゲート電極２０の側面がＣＶ
Ｄ絶縁膜１９によって被覆されているので、ソース拡散
層１７及びドレイン拡散層１８を形成する目的でＳｉ基
板１１内に注入されるリンイオン２３が、浮遊ゲート電
極２０の端部において浮遊ゲート電極２０を突き抜けて
ゲート酸化膜１２に達するのが抑制される。また、上記
第３の実施形態と同様に、ＣＶＤ絶縁膜１９を形成する
工程では、熱酸化工程のごとくゲート酸化膜１２の端部
の厚膜化（バーズビーク）を招くことはないので、ゲー
ト長を正確に制御できる。よって、半導体装置の微細化
に有利である。また、ＯＮＯ膜からなる層間絶縁膜２１
の端部における厚膜化（バーズビーク）も抑制できるの
で、層間絶縁膜の端部に局部的にストレスが印加される
ことに起因する素子特性のばらつきをも防止することが
できる。よって、第４の実施形態と同様の効果を得るこ
とができる。
（ｃ）に示す工程で、浮遊ゲート電極２０の側面がＣＶ
Ｄ絶縁膜１９によって被覆されているので、ソース拡散
層１７及びドレイン拡散層１８を形成する目的でＳｉ基
板１１内に注入されるリンイオン２３が、浮遊ゲート電
極２０の端部において浮遊ゲート電極２０を突き抜けて
ゲート酸化膜１２に達するのが抑制される。また、上記
第３の実施形態と同様に、ＣＶＤ絶縁膜１９を形成する
工程では、熱酸化工程のごとくゲート酸化膜１２の端部
の厚膜化（バーズビーク）を招くことはないので、ゲー
ト長を正確に制御できる。よって、半導体装置の微細化
に有利である。また、ＯＮＯ膜からなる層間絶縁膜２１
の端部における厚膜化（バーズビーク）も抑制できるの
で、層間絶縁膜の端部に局部的にストレスが印加される
ことに起因する素子特性のばらつきをも防止することが
できる。よって、第４の実施形態と同様の効果を得るこ
とができる。
【００７４】なお、ＣＶＤ絶縁膜の被覆とリンイオンの
注入とを、不純物イオンの濃度を順次濃くしながら２回
以上実施することにより、緩やかな不純物濃度勾配をも
つソース・ドレイン構造が得られ、優れた電気特性を有
する不揮発性半導体記憶装置を実現できる。
注入とを、不純物イオンの濃度を順次濃くしながら２回
以上実施することにより、緩やかな不純物濃度勾配をも
つソース・ドレイン構造が得られ、優れた電気特性を有
する不揮発性半導体記憶装置を実現できる。
【００７５】なお、本実施形態の図５（ｃ）に示すリン
イオン２３の注入工程に前後して、しきい値制御層又は
パンチスルーストッパとなるＰ型拡散層を形成するため
のＢ（ボロン）イオンまたはＢＦ2 イオンをＣＶＤ絶縁
膜１９及びゲート酸化膜１２の上方からＳｉ基板１１内
に注入してもよい。その場合においても、本実施形態と
同様の効果が得られることは明らかである。
イオン２３の注入工程に前後して、しきい値制御層又は
パンチスルーストッパとなるＰ型拡散層を形成するため
のＢ（ボロン）イオンまたはＢＦ2 イオンをＣＶＤ絶縁
膜１９及びゲート酸化膜１２の上方からＳｉ基板１１内
に注入してもよい。その場合においても、本実施形態と
同様の効果が得られることは明らかである。
【００７６】−ＣＶＤ絶縁膜の厚みの適正範囲−次に、
上記第３および第４の実施形態におけるＣＶＤ絶縁膜１
９の膜厚の適正範囲について説明する。
上記第３および第４の実施形態におけるＣＶＤ絶縁膜１
９の膜厚の適正範囲について説明する。
【００７７】第３及び第４の実施形態においても、ＣＶ
Ｄ絶縁膜の適正範囲は、上述の第１及び第２の実施形態
におけるＣＶＤ絶縁膜の適正範囲と同様である。すなわ
ち、ゲート酸化膜のリーク特性のＣＶＤ絶縁膜膜厚に対
する依存性（図３参照）から、ＣＶＤ絶縁膜が５ｎｍ以
上である場合に、イオン注入に起因するゲート酸化膜へ
のダメージを低減できる効果が大きいことがわかる。た
だし、ＣＶＤ絶縁膜膜厚が大きくなるのにつれてダメー
ジ低減効果が顕著になるが、過剰な熱処理によらなくて
もＬＤＤ拡散層とゲート電極とを適正範囲でオーバーラ
ップさせるためには、ＣＶＤ絶縁膜の膜厚が３０ｎｍ以
下であることが好ましい。
Ｄ絶縁膜の適正範囲は、上述の第１及び第２の実施形態
におけるＣＶＤ絶縁膜の適正範囲と同様である。すなわ
ち、ゲート酸化膜のリーク特性のＣＶＤ絶縁膜膜厚に対
する依存性（図３参照）から、ＣＶＤ絶縁膜が５ｎｍ以
上である場合に、イオン注入に起因するゲート酸化膜へ
のダメージを低減できる効果が大きいことがわかる。た
だし、ＣＶＤ絶縁膜膜厚が大きくなるのにつれてダメー
ジ低減効果が顕著になるが、過剰な熱処理によらなくて
もＬＤＤ拡散層とゲート電極とを適正範囲でオーバーラ
ップさせるためには、ＣＶＤ絶縁膜の膜厚が３０ｎｍ以
下であることが好ましい。
【００７８】また、上記第３，第４の実施形態において
は、ＣＶＤ絶縁膜１９をシリコン酸化膜により構成した
が、ＣＶＤ絶縁膜１９をシリコン窒化膜により構成して
もよい。シリコン酸化膜によりＣＶＤ膜１９を構成した
場合には、シリコン窒化膜に比べて下地に与えるストレ
スが小さいという利点がある。一方、シリコン窒化膜に
よりＣＶＤ絶縁膜１９を構成した場合には、その後の高
温下で行なわれる工程（不純物の拡散工程など）におい
てゲート酸化膜１２や層間絶縁膜２１におけるバーズビ
ークの発生をより効果的に抑制できる利点がある。この
ことは、後述する不揮発性半導体記憶装置に関する実施
形態においても同様である。
は、ＣＶＤ絶縁膜１９をシリコン酸化膜により構成した
が、ＣＶＤ絶縁膜１９をシリコン窒化膜により構成して
もよい。シリコン酸化膜によりＣＶＤ膜１９を構成した
場合には、シリコン窒化膜に比べて下地に与えるストレ
スが小さいという利点がある。一方、シリコン窒化膜に
よりＣＶＤ絶縁膜１９を構成した場合には、その後の高
温下で行なわれる工程（不純物の拡散工程など）におい
てゲート酸化膜１２や層間絶縁膜２１におけるバーズビ
ークの発生をより効果的に抑制できる利点がある。この
ことは、後述する不揮発性半導体記憶装置に関する実施
形態においても同様である。
【００７９】（第５の実施形態）次に、本発明の第５の
実施形態について説明する。図６は本実施形態に係るＭ
ＯＳＦＥＴとして機能する半導体装置の断面図である。
同図において、１１はＰ型シリコンからなるＳｉ基板、
１２はシリコン酸化膜からなるゲート酸化膜、１３はポ
リシリコンからなるゲート電極、１５ａおよび１５ｂは
Ｎ型のＬＤＤ拡散層、１６ａおよび１６ｂはＴＥＯＳ膜
からなるサイドウォールスペーサ、１７はＮ型のソース
拡散層、１８はＮ型のドレイン拡散層、１９はＣＶＤ法
により形成されたシリコン酸化膜からなるＣＶＤ絶縁膜
である。
実施形態について説明する。図６は本実施形態に係るＭ
ＯＳＦＥＴとして機能する半導体装置の断面図である。
同図において、１１はＰ型シリコンからなるＳｉ基板、
１２はシリコン酸化膜からなるゲート酸化膜、１３はポ
リシリコンからなるゲート電極、１５ａおよび１５ｂは
Ｎ型のＬＤＤ拡散層、１６ａおよび１６ｂはＴＥＯＳ膜
からなるサイドウォールスペーサ、１７はＮ型のソース
拡散層、１８はＮ型のドレイン拡散層、１９はＣＶＤ法
により形成されたシリコン酸化膜からなるＣＶＤ絶縁膜
である。
【００８０】本実施形態に係る半導体装置の特徴は、ゲ
ート酸化膜１２がゲート電極１３の直下方にのみ形成さ
れており、サイドウォールスペーサ１６ａ，１６ｂがゲ
ート酸化膜１２及びゲート電極１３の側面上に亘って形
成されている点である。このような構造は、上記第２の
実施形態における図２（ａ）に示す工程で、ゲート酸化
膜１２をゲート電極１３と同じ形状にパターニングして
おき、その後、図２（ｂ）〜（ｅ）と同じ手順による工
程を行なうことで、容易に実現できる。
ート酸化膜１２がゲート電極１３の直下方にのみ形成さ
れており、サイドウォールスペーサ１６ａ，１６ｂがゲ
ート酸化膜１２及びゲート電極１３の側面上に亘って形
成されている点である。このような構造は、上記第２の
実施形態における図２（ａ）に示す工程で、ゲート酸化
膜１２をゲート電極１３と同じ形状にパターニングして
おき、その後、図２（ｂ）〜（ｅ）と同じ手順による工
程を行なうことで、容易に実現できる。
【００８１】本実施形態に係る半導体装置においても、
上記第２の実施形態に係る半導体装置と同様に、ＬＤＤ
拡散層１５ａ，１５ｂを形成するための不純物イオンの
注入時に、ゲート電極１３の端部における不純物イオン
の突き抜けに起因するゲート酸化膜１２の絶縁性劣化を
抑制できるため、高い絶縁性および信頼性を有するゲー
ト酸化膜を備えた半導体装置を得ることができ、半導体
装置の高信頼性化を実現できる。
上記第２の実施形態に係る半導体装置と同様に、ＬＤＤ
拡散層１５ａ，１５ｂを形成するための不純物イオンの
注入時に、ゲート電極１３の端部における不純物イオン
の突き抜けに起因するゲート酸化膜１２の絶縁性劣化を
抑制できるため、高い絶縁性および信頼性を有するゲー
ト酸化膜を備えた半導体装置を得ることができ、半導体
装置の高信頼性化を実現できる。
【００８２】さらに、ゲート電極１３がＣＶＤ絶縁膜１
９でおおわれているので、ゲート電極１３に含まれる不
純物が側方や上方に拡散するのを防止でき、特性のばら
つきが少ない半導体装置を得ることができる。
９でおおわれているので、ゲート電極１３に含まれる不
純物が側方や上方に拡散するのを防止でき、特性のばら
つきが少ない半導体装置を得ることができる。
【００８３】（第６の実施形態）次に、本発明の第６の
実施形態について説明する。図７は本実施形態に係る不
揮発性半導体記憶装置として機能する半導体装置の断面
図である。同図において、１１はＰ型シリコンからなる
Ｓｉ基板、１２はシリコン酸化膜からなるゲート酸化
膜、１７はＮ型のソース拡散層、１８はＮ型のドレイン
拡散層、１９はＣＶＤ法により形成されたシリコン酸化
膜からなるＣＶＤ絶縁膜、２０はポリシリコンからなる
浮遊ゲート電極、２１はＯＮＯ膜（窒化膜の上下に酸化
膜を設けてなる３層膜）からなる層間絶縁膜、２２はポ
リシリコンからなる制御ゲート電極である。
実施形態について説明する。図７は本実施形態に係る不
揮発性半導体記憶装置として機能する半導体装置の断面
図である。同図において、１１はＰ型シリコンからなる
Ｓｉ基板、１２はシリコン酸化膜からなるゲート酸化
膜、１７はＮ型のソース拡散層、１８はＮ型のドレイン
拡散層、１９はＣＶＤ法により形成されたシリコン酸化
膜からなるＣＶＤ絶縁膜、２０はポリシリコンからなる
浮遊ゲート電極、２１はＯＮＯ膜（窒化膜の上下に酸化
膜を設けてなる３層膜）からなる層間絶縁膜、２２はポ
リシリコンからなる制御ゲート電極である。
【００８４】本実施形態に係る半導体装置の特徴は、ゲ
ート酸化膜１２が浮遊ゲート電極２０の直下方にのみ形
成されており、サイドウォールスペーサ１６ａ，１６ｂ
が制御ゲート電極２２，層間絶縁膜２１，浮遊ゲート電
極２０及びゲート酸化膜１２の側面上に亘って形成され
ている点である。このような構造は、上記第４の実施形
態における図５（ａ）に示す工程で、ゲート酸化膜１２
を制御ゲート電極２２，層間絶縁膜２１及び浮遊ゲート
電極２０と同じ形状にパターニングしておき、その後、
図５（ｂ）〜（ｃ）と同様の手順による工程を行なうこ
とで、容易に実現できる。
ート酸化膜１２が浮遊ゲート電極２０の直下方にのみ形
成されており、サイドウォールスペーサ１６ａ，１６ｂ
が制御ゲート電極２２，層間絶縁膜２１，浮遊ゲート電
極２０及びゲート酸化膜１２の側面上に亘って形成され
ている点である。このような構造は、上記第４の実施形
態における図５（ａ）に示す工程で、ゲート酸化膜１２
を制御ゲート電極２２，層間絶縁膜２１及び浮遊ゲート
電極２０と同じ形状にパターニングしておき、その後、
図５（ｂ）〜（ｃ）と同様の手順による工程を行なうこ
とで、容易に実現できる。
【００８５】本実施形態に係る不揮発性半導体記憶装置
として機能する半導体装置においても、第４の実施形態
に係る半導体装置と同様に、ソース・ドレイン拡散層１
７，１８形成のための不純物イオンの注入時に、浮遊ゲ
ート電極２０の端部における不純物イオンの突き抜けに
起因するゲート酸化膜の絶縁性劣化を抑制できる。した
がって、高い絶縁性および信頼性を有するゲート酸化膜
を備えた不揮発性半導体記憶装置を得ることができ、不
揮発性半導体記憶装置の書き換え回数の向上および各種
ディスターブ特性の向上が実現できる。
として機能する半導体装置においても、第４の実施形態
に係る半導体装置と同様に、ソース・ドレイン拡散層１
７，１８形成のための不純物イオンの注入時に、浮遊ゲ
ート電極２０の端部における不純物イオンの突き抜けに
起因するゲート酸化膜の絶縁性劣化を抑制できる。した
がって、高い絶縁性および信頼性を有するゲート酸化膜
を備えた不揮発性半導体記憶装置を得ることができ、不
揮発性半導体記憶装置の書き換え回数の向上および各種
ディスターブ特性の向上が実現できる。
【００８６】さらに、浮遊ゲート電極２０がＣＶＤ絶縁
膜１９によって覆われているので、浮遊ゲート電極２０
に含まれる不純物が外部へ拡散するのを防止でき、特性
のばらつきが少ない不揮発性半導体記憶装置を得ること
ができる。
膜１９によって覆われているので、浮遊ゲート電極２０
に含まれる不純物が外部へ拡散するのを防止でき、特性
のばらつきが少ない不揮発性半導体記憶装置を得ること
ができる。
【００８７】また、浮遊ゲート電極２０が良質のＣＶＤ
絶縁膜１９によって覆われているので、電荷保持特性に
優れた不揮発性半導体記憶装置を得ることができる。
絶縁膜１９によって覆われているので、電荷保持特性に
優れた不揮発性半導体記憶装置を得ることができる。
【００８８】（第７の実施形態）次に、本発明の第７の
実施形態について説明する。図８（ａ）〜（ｆ）は、本
実施形態に係るＭＯＳＦＥＴとして機能する半導体装置
の製造工程を示す断面図である。
実施形態について説明する。図８（ａ）〜（ｆ）は、本
実施形態に係るＭＯＳＦＥＴとして機能する半導体装置
の製造工程を示す断面図である。
【００８９】図８（ａ）〜（ｆ）において、１１はＳｉ
基板、１２はゲート酸化膜、１３はゲート電極、１４は
ＬＤＤ拡散層を形成するためにＳｉ基板１１内に注入さ
れる不純物イオンとしてのヒ素イオン、１５ａおよび１
５ｂはＬＤＤ拡散層、１６ａおよび１６ｂはサイドウォ
ールスペーサ、１７はソース拡散層、１８はドレイン拡
散層、１９はＣＶＤ法により堆積されるシリコン酸化膜
からなるＣＶＤ絶縁膜、３０は熱酸化膜である。
基板、１２はゲート酸化膜、１３はゲート電極、１４は
ＬＤＤ拡散層を形成するためにＳｉ基板１１内に注入さ
れる不純物イオンとしてのヒ素イオン、１５ａおよび１
５ｂはＬＤＤ拡散層、１６ａおよび１６ｂはサイドウォ
ールスペーサ、１７はソース拡散層、１８はドレイン拡
散層、１９はＣＶＤ法により堆積されるシリコン酸化膜
からなるＣＶＤ絶縁膜、３０は熱酸化膜である。
【００９０】まず、図８（ａ）に示す工程で、Ｐ型シリ
コンからなるＳｉ基板１１上に、パイロ酸化により膜厚
が９ｎｍのシリコン酸化膜からなるゲート酸化膜１２を
形成した後、その上にリンドープされたポリシリコンか
らなるゲート電極１３を形成する。
コンからなるＳｉ基板１１上に、パイロ酸化により膜厚
が９ｎｍのシリコン酸化膜からなるゲート酸化膜１２を
形成した後、その上にリンドープされたポリシリコンか
らなるゲート電極１３を形成する。
【００９１】次に、図８（ｂ）に示す工程で、基板上に
減圧ＣＶＤ法により厚みが１５ｎｍのシリコン酸化膜か
らなるＣＶＤ絶縁膜１９を堆積し、ゲート酸化膜１２及
びゲート電極１３をＣＶＤ絶縁膜１９によって被覆す
る。
減圧ＣＶＤ法により厚みが１５ｎｍのシリコン酸化膜か
らなるＣＶＤ絶縁膜１９を堆積し、ゲート酸化膜１２及
びゲート電極１３をＣＶＤ絶縁膜１９によって被覆す
る。
【００９２】次に、図８（ｃ）に示す工程で、ゲート電
極１３及びＣＶＤ絶縁膜１９の上方から、Ｓｉ基板１１
内にヒ素イオン１４を注入し、Ｓｉ基板１１内における
ゲート電極１３の両側方に位置する領域にＮ型のＬＤＤ
拡散層１５ａ，１５ｂを形成する。注入条件は、例えば
加速エネルギーが５０ｋｅＶでドーズ量が５×１０14ｃ
ｍ-2である。また、ＬＤＤ拡散層１５ａ，１５ｂをゲー
ト電極１３にオーバーラップさせるために、イオン注入
の角度を基板面にほぼ垂直な方向から約２５°傾けてい
る（４ステップ注入）。
極１３及びＣＶＤ絶縁膜１９の上方から、Ｓｉ基板１１
内にヒ素イオン１４を注入し、Ｓｉ基板１１内における
ゲート電極１３の両側方に位置する領域にＮ型のＬＤＤ
拡散層１５ａ，１５ｂを形成する。注入条件は、例えば
加速エネルギーが５０ｋｅＶでドーズ量が５×１０14ｃ
ｍ-2である。また、ＬＤＤ拡散層１５ａ，１５ｂをゲー
ト電極１３にオーバーラップさせるために、イオン注入
の角度を基板面にほぼ垂直な方向から約２５°傾けてい
る（４ステップ注入）。
【００９３】次に、図８（ｄ）に示す工程で、８５０℃
の酸素雰囲気で、ゲート酸化膜１２中のダメージを回復
させるための急速加熱処理を行なう。この処理によっ
て、Ｓｉ基板１１およびゲート電極１３が熱酸化され
て、厚みが約５ｎｍの熱酸化膜３０が形成される。この
とき、ゲート酸化膜１２のうちゲート電極１３の下方に
位置する領域（現実にゲート絶縁膜として機能する領
域）を除く領域が少し厚膜化される。また、この厚膜化
した領域は、ゲート電極１３の下方に侵入するので、ゲ
ート酸化膜１２のうち現実にゲート絶縁膜として機能す
る領域の両端部には小さなバーズビークが形成される。
の酸素雰囲気で、ゲート酸化膜１２中のダメージを回復
させるための急速加熱処理を行なう。この処理によっ
て、Ｓｉ基板１１およびゲート電極１３が熱酸化され
て、厚みが約５ｎｍの熱酸化膜３０が形成される。この
とき、ゲート酸化膜１２のうちゲート電極１３の下方に
位置する領域（現実にゲート絶縁膜として機能する領
域）を除く領域が少し厚膜化される。また、この厚膜化
した領域は、ゲート電極１３の下方に侵入するので、ゲ
ート酸化膜１２のうち現実にゲート絶縁膜として機能す
る領域の両端部には小さなバーズビークが形成される。
【００９４】次に、図８（ｅ）に示す工程で、基板上に
ＴＥＯＳ膜を堆積した後、異方性エッチングを行なっ
て、ゲート電極１３の側面上にＣＶＤ絶縁膜１９を挟ん
でＴＥＯＳ膜からなるサイドウォールスペーサ１６ａ，
１６ｂを形成する。この工程で、Ｓｉ基板１１上のゲー
ト酸化膜１２，熱酸化膜３０及びＣＶＤ絶縁膜１９が除
去される。
ＴＥＯＳ膜を堆積した後、異方性エッチングを行なっ
て、ゲート電極１３の側面上にＣＶＤ絶縁膜１９を挟ん
でＴＥＯＳ膜からなるサイドウォールスペーサ１６ａ，
１６ｂを形成する。この工程で、Ｓｉ基板１１上のゲー
ト酸化膜１２，熱酸化膜３０及びＣＶＤ絶縁膜１９が除
去される。
【００９５】その後、図８（ｆ）に示す工程で、ゲート
電極１３，ＣＶＤ絶縁膜１９，熱酸化膜３０ａ，３０ｂ
及びサイドウォールスペーサ１６ａ，１６ｂの上方か
ら、Ｓｉ基板１１内にヒ素イオンを注入して、ＬＤＤ拡
散層１５ａ，１５ｂの外側にＮ型のソース拡散層１７お
よびドレイン拡散層１８をそれぞれ形成する。イオン注
入条件は、例えば加速エネルギーが５０ｋｅＶで、ドー
ズ量が２×１０15ｃｍ-2である。また、チャネリング防
止のために、イオン注入の角度を基板面にほぼ垂直な方
向から約７°傾けている。本実施形態の製造方法によれ
ば、図８（ｂ）に示す工程で、ゲート電極１３の側面を
ＣＶＤ絶縁膜１９によって被覆することにより、上記第
１の実施形態と同様の効果を発揮することができる。す
なわち、図８（ｃ）に示す工程におけるヒ素イオン１４
がゲート電極１３の端部を突き抜ける作用を抑制できる
ので、ゲート酸化膜１２中のダメージを抑制できる。ま
た、保護膜形成用の長時間，高温の加熱処理は行なわな
いことや、ＣＶＤ絶縁膜１９が存在することにより、ゲ
ート酸化膜１２のうちゲート絶縁膜として機能する領域
における大きなバーズビークの発生や、ゲート電極１３
にドーピングされているリンなどの不純物の外方への拡
散を抑制することができる。
電極１３，ＣＶＤ絶縁膜１９，熱酸化膜３０ａ，３０ｂ
及びサイドウォールスペーサ１６ａ，１６ｂの上方か
ら、Ｓｉ基板１１内にヒ素イオンを注入して、ＬＤＤ拡
散層１５ａ，１５ｂの外側にＮ型のソース拡散層１７お
よびドレイン拡散層１８をそれぞれ形成する。イオン注
入条件は、例えば加速エネルギーが５０ｋｅＶで、ドー
ズ量が２×１０15ｃｍ-2である。また、チャネリング防
止のために、イオン注入の角度を基板面にほぼ垂直な方
向から約７°傾けている。本実施形態の製造方法によれ
ば、図８（ｂ）に示す工程で、ゲート電極１３の側面を
ＣＶＤ絶縁膜１９によって被覆することにより、上記第
１の実施形態と同様の効果を発揮することができる。す
なわち、図８（ｃ）に示す工程におけるヒ素イオン１４
がゲート電極１３の端部を突き抜ける作用を抑制できる
ので、ゲート酸化膜１２中のダメージを抑制できる。ま
た、保護膜形成用の長時間，高温の加熱処理は行なわな
いことや、ＣＶＤ絶縁膜１９が存在することにより、ゲ
ート酸化膜１２のうちゲート絶縁膜として機能する領域
における大きなバーズビークの発生や、ゲート電極１３
にドーピングされているリンなどの不純物の外方への拡
散を抑制することができる。
【００９６】加えて、図８（ｄ）に示す工程で、酸化性
雰囲気における熱処理を行なうことにより、ヒ素イオン
１４の注入によるダメージを受けて絶縁性が劣化したゲ
ート酸化膜１２を再酸化して絶縁性を回復することがで
きる。すなわち、ＣＶＤ絶縁膜１９により、図８（ｃ）
に示す工程におけるヒ素イオン１４のゲート電極１３の
突き抜けを抑制できるものの、この突き抜けをまったく
なくすことは困難である。そのとき、熱酸化を行なうこ
とにより、ゲート酸化膜１２中のダメージ，具体的には
シリコン原子の酸素との結合が切れている部分に酸素を
再結合させるような修復作業が行われるものと思われ
る。このように、ゲート酸化膜１２のダメージを回復さ
せる工程を追加することにより、第１，第２の実施形態
よりもさらに高い信頼性を発揮しうるゲート酸化膜１２
を備えた半導体装置を得ることができる。
雰囲気における熱処理を行なうことにより、ヒ素イオン
１４の注入によるダメージを受けて絶縁性が劣化したゲ
ート酸化膜１２を再酸化して絶縁性を回復することがで
きる。すなわち、ＣＶＤ絶縁膜１９により、図８（ｃ）
に示す工程におけるヒ素イオン１４のゲート電極１３の
突き抜けを抑制できるものの、この突き抜けをまったく
なくすことは困難である。そのとき、熱酸化を行なうこ
とにより、ゲート酸化膜１２中のダメージ，具体的には
シリコン原子の酸素との結合が切れている部分に酸素を
再結合させるような修復作業が行われるものと思われ
る。このように、ゲート酸化膜１２のダメージを回復さ
せる工程を追加することにより、第１，第２の実施形態
よりもさらに高い信頼性を発揮しうるゲート酸化膜１２
を備えた半導体装置を得ることができる。
【００９７】その場合、図８（ｄ）に示す工程における
熱酸化工程は、保護膜としての熱酸化膜を形成する工程
とは異なり、ゲート酸化膜１２中のダメージを回復する
だけの目的で軽く行なわれるので、その際にゲート酸化
膜１２にそれほど大きなバーズビークは形成されること
がない。よって、従来の製造方法のようなゲート長のば
らつきによる素子特性のばらつきや素子特性の劣化は回
避することができる。
熱酸化工程は、保護膜としての熱酸化膜を形成する工程
とは異なり、ゲート酸化膜１２中のダメージを回復する
だけの目的で軽く行なわれるので、その際にゲート酸化
膜１２にそれほど大きなバーズビークは形成されること
がない。よって、従来の製造方法のようなゲート長のば
らつきによる素子特性のばらつきや素子特性の劣化は回
避することができる。
【００９８】特に、酸窒化性雰囲気での熱処理を急速熱
処理によって行うため、熱処理量を最小限に抑制できる
ので特性ばらつきが少なく、また、微細化にも有利であ
る。
処理によって行うため、熱処理量を最小限に抑制できる
ので特性ばらつきが少なく、また、微細化にも有利であ
る。
【００９９】なお、図８（ｄ）に示す酸化性雰囲気中で
の熱処理工程は、ゲート酸化膜１２の絶縁性回復だけで
なく、ＬＤＤ拡散層１５ａ，１５ｂのアニールを兼ねて
行なうことができる。
の熱処理工程は、ゲート酸化膜１２の絶縁性回復だけで
なく、ＬＤＤ拡散層１５ａ，１５ｂのアニールを兼ねて
行なうことができる。
【０１００】また、図８（ｃ）に示す工程に前後して、
ドレイン拡散層の耐圧向上を図るためのリンイオンや、
パンチスルーストップを目的としたボロンイオンやＢＦ
2 イオンを注入した場合においても、本実施形態と同様
の効果が得られる。
ドレイン拡散層の耐圧向上を図るためのリンイオンや、
パンチスルーストップを目的としたボロンイオンやＢＦ
2 イオンを注入した場合においても、本実施形態と同様
の効果が得られる。
【０１０１】（第８の実施形態）次に、本発明の第８の
実施形態について説明する。図９（ａ）〜（ｆ）は、本
実施形態に係るＭＯＳＦＥＴとして機能する半導体装置
の製造工程を示す断面図である。
実施形態について説明する。図９（ａ）〜（ｆ）は、本
実施形態に係るＭＯＳＦＥＴとして機能する半導体装置
の製造工程を示す断面図である。
【０１０２】図９（ａ）〜（ｆ）において、１１はＳｉ
基板、１２はゲート酸化膜、１３はゲート電極、１４は
ＬＤＤ拡散層を形成するためにＳｉ基板１１内に注入さ
れる不純物イオンとしてのヒ素イオン、１５ａおよび１
５ｂはＬＤＤ拡散層、１６ａおよび１６ｂはサイドウォ
ールスペーサ、１７はソース拡散層、１８はドレイン拡
散層、１９はＣＶＤ法により堆積されるシリコン酸化膜
からなるＣＶＤ絶縁膜、３１は酸窒化膜である。
基板、１２はゲート酸化膜、１３はゲート電極、１４は
ＬＤＤ拡散層を形成するためにＳｉ基板１１内に注入さ
れる不純物イオンとしてのヒ素イオン、１５ａおよび１
５ｂはＬＤＤ拡散層、１６ａおよび１６ｂはサイドウォ
ールスペーサ、１７はソース拡散層、１８はドレイン拡
散層、１９はＣＶＤ法により堆積されるシリコン酸化膜
からなるＣＶＤ絶縁膜、３１は酸窒化膜である。
【０１０３】まず、図９（ａ）に示す工程で、Ｐ型シリ
コンからなるＳｉ基板１１上に、パイロ酸化により膜厚
が９ｎｍのシリコン酸化膜からなるゲート酸化膜１２を
形成した後、その上にリンドープされたポリシリコンか
らなるゲート電極１３を形成する。
コンからなるＳｉ基板１１上に、パイロ酸化により膜厚
が９ｎｍのシリコン酸化膜からなるゲート酸化膜１２を
形成した後、その上にリンドープされたポリシリコンか
らなるゲート電極１３を形成する。
【０１０４】次に、図９（ｂ）に示す工程で、基板上に
減圧ＣＶＤ法により厚みが１５ｎｍのシリコン酸化膜か
らなるＣＶＤ絶縁膜１９を堆積し、ゲート酸化膜１２及
びゲート電極１３をＣＶＤ絶縁膜１９によって被覆す
る。
減圧ＣＶＤ法により厚みが１５ｎｍのシリコン酸化膜か
らなるＣＶＤ絶縁膜１９を堆積し、ゲート酸化膜１２及
びゲート電極１３をＣＶＤ絶縁膜１９によって被覆す
る。
【０１０５】次に、図９（ｃ）に示す工程で、ゲート電
極１３及びＣＶＤ絶縁膜１９の上方から、Ｓｉ基板１１
内にヒ素イオン１４を注入し、Ｓｉ基板１１内における
ゲート電極１３の両側方に位置する領域にＮ型のＬＤＤ
拡散層１５ａ，１５ｂを形成する。注入条件は、例えば
加速エネルギーが５０ｋｅＶでドーズ量が５×１０14ｃ
ｍ-2である。また、ＬＤＤ拡散層１５ａ，１５ｂをゲー
ト電極１３にオーバーラップさせるために、イオン注入
の角度を基板面にほぼ垂直な方向から約２５°傾けてい
る（４ステップ注入）。
極１３及びＣＶＤ絶縁膜１９の上方から、Ｓｉ基板１１
内にヒ素イオン１４を注入し、Ｓｉ基板１１内における
ゲート電極１３の両側方に位置する領域にＮ型のＬＤＤ
拡散層１５ａ，１５ｂを形成する。注入条件は、例えば
加速エネルギーが５０ｋｅＶでドーズ量が５×１０14ｃ
ｍ-2である。また、ＬＤＤ拡散層１５ａ，１５ｂをゲー
ト電極１３にオーバーラップさせるために、イオン注入
の角度を基板面にほぼ垂直な方向から約２５°傾けてい
る（４ステップ注入）。
【０１０６】次に、図９（ｄ）に示す工程で、Ｎ2 Ｏ雰
囲気（酸窒化性雰囲気），１０００℃の条件で、ゲート
酸化膜１２中のダメージを回復させるための急速加熱処
理を行なう。この処理によって、Ｓｉ基板１１およびゲ
ート電極１３が酸窒化されて、厚みが約３ｎｍのごく薄
い酸窒化膜３１が形成される。このとき、ゲート酸化膜
１２のうちゲート電極１３の下方に位置する領域（現実
にゲート絶縁膜として機能する領域）を除く領域が少し
厚膜化される。また、この厚膜化した領域は、ゲート電
極１３の下方に侵入するので、ゲート酸化膜１２のうち
現実にゲート絶縁膜として機能する領域の両端部にはご
く小さなバーズビークが形成される。
囲気（酸窒化性雰囲気），１０００℃の条件で、ゲート
酸化膜１２中のダメージを回復させるための急速加熱処
理を行なう。この処理によって、Ｓｉ基板１１およびゲ
ート電極１３が酸窒化されて、厚みが約３ｎｍのごく薄
い酸窒化膜３１が形成される。このとき、ゲート酸化膜
１２のうちゲート電極１３の下方に位置する領域（現実
にゲート絶縁膜として機能する領域）を除く領域が少し
厚膜化される。また、この厚膜化した領域は、ゲート電
極１３の下方に侵入するので、ゲート酸化膜１２のうち
現実にゲート絶縁膜として機能する領域の両端部にはご
く小さなバーズビークが形成される。
【０１０７】次に、図９（ｅ）に示す工程で、基板上に
ＴＥＯＳ膜を堆積した後、異方性エッチングを行なっ
て、ゲート電極１３の側面上にＣＶＤ絶縁膜１９を介し
ＴＥＯＳ膜からなるサイドウォールスペーサ１６ａ，１
６ｂを形成する。
ＴＥＯＳ膜を堆積した後、異方性エッチングを行なっ
て、ゲート電極１３の側面上にＣＶＤ絶縁膜１９を介し
ＴＥＯＳ膜からなるサイドウォールスペーサ１６ａ，１
６ｂを形成する。
【０１０８】その後、図９（ｆ）に示す工程で、ゲート
電極１３，ＣＶＤ絶縁膜１９及びサイドウォールスペー
サ１６ａ，１６ｂの上方から、Ｓｉ基板１１内にヒ素イ
オンを注入して、ＬＤＤ拡散層１５ａ，１５ｂの外側に
Ｎ型のソース拡散層１７およびドレイン拡散層１８をそ
れぞれ形成する。イオン注入条件は、例えば加速エネル
ギーが５０ｋｅＶで、ドーズ量が２×１０15ｃｍ-2であ
る。また、チャネリング防止のために、イオン注入の角
度を基板面にほぼ垂直な方向から約７°傾けている。
電極１３，ＣＶＤ絶縁膜１９及びサイドウォールスペー
サ１６ａ，１６ｂの上方から、Ｓｉ基板１１内にヒ素イ
オンを注入して、ＬＤＤ拡散層１５ａ，１５ｂの外側に
Ｎ型のソース拡散層１７およびドレイン拡散層１８をそ
れぞれ形成する。イオン注入条件は、例えば加速エネル
ギーが５０ｋｅＶで、ドーズ量が２×１０15ｃｍ-2であ
る。また、チャネリング防止のために、イオン注入の角
度を基板面にほぼ垂直な方向から約７°傾けている。
【０１０９】本実施形態の製造方法によれば、図９
（ｂ）に示す工程で、ゲート電極１３の側面をＣＶＤ絶
縁膜１９によって被覆することにより、上記第７の実施
形態と同様の効果を発揮することができる。すなわち、
図９（ｃ）に示す工程におけるヒ素イオン１４がゲート
電極１３の端部を突き抜ける作用を抑制できるので、ゲ
ート酸化膜１２におけるダメージを抑制できる。また、
保護膜形成用の長時間，高温の加熱処理は行なわないこ
とや、ＣＶＤ絶縁膜１９が存在することにより、大きな
バーズビークの発生とゲート電極１３にドーピングされ
ているリンなどの不純物の外方への拡散を抑制すること
ができる。
（ｂ）に示す工程で、ゲート電極１３の側面をＣＶＤ絶
縁膜１９によって被覆することにより、上記第７の実施
形態と同様の効果を発揮することができる。すなわち、
図９（ｃ）に示す工程におけるヒ素イオン１４がゲート
電極１３の端部を突き抜ける作用を抑制できるので、ゲ
ート酸化膜１２におけるダメージを抑制できる。また、
保護膜形成用の長時間，高温の加熱処理は行なわないこ
とや、ＣＶＤ絶縁膜１９が存在することにより、大きな
バーズビークの発生とゲート電極１３にドーピングされ
ているリンなどの不純物の外方への拡散を抑制すること
ができる。
【０１１０】加えて、図９（ｄ）に示す工程で、酸窒化
性雰囲気における熱処理を行なうことにより、ヒ素イオ
ン１４の注入によるダメージを受けて絶縁性が劣化した
ゲート酸化膜１２を再酸化して絶縁性を回復することが
できる。さらに、このときにゲート酸化膜１２が窒化さ
れるので、Ｓｉ基板１１−ゲート酸化膜１２間に存在す
るダングリングボンドが修復される。したがって、電気
的ストレス印加後におけるゲート酸化膜１２の特性劣化
を少なくし、ゲート酸化膜１２における電子のトラップ
量を低減することができる。その結果、極めて高い信頼
性もつゲート酸化膜を備えた半導体装置を得ることがで
き、半導体装置の高信頼性化を実現できる。
性雰囲気における熱処理を行なうことにより、ヒ素イオ
ン１４の注入によるダメージを受けて絶縁性が劣化した
ゲート酸化膜１２を再酸化して絶縁性を回復することが
できる。さらに、このときにゲート酸化膜１２が窒化さ
れるので、Ｓｉ基板１１−ゲート酸化膜１２間に存在す
るダングリングボンドが修復される。したがって、電気
的ストレス印加後におけるゲート酸化膜１２の特性劣化
を少なくし、ゲート酸化膜１２における電子のトラップ
量を低減することができる。その結果、極めて高い信頼
性もつゲート酸化膜を備えた半導体装置を得ることがで
き、半導体装置の高信頼性化を実現できる。
【０１１１】また、酸窒化性雰囲気での熱処理を急速熱
処理によって行うため、熱処理量を最小限に抑制できる
ので特性ばらつきが少なく、また、微細化にも有利であ
る。
処理によって行うため、熱処理量を最小限に抑制できる
ので特性ばらつきが少なく、また、微細化にも有利であ
る。
【０１１２】しかも、図９（ｄ）に示す工程における酸
窒化工程は、急速加熱処理によって行なわれるので、ゲ
ート酸化膜１２に形成されるバーズビークを極めて微小
な程度にとどめることができる。よって、従来の製造方
法のようなゲート長のばらつきによる素子特性のばらつ
きや素子特性の劣化は回避することができ、かつ、ＭＯ
ＳＦＥＴの微細化により適した製造工程となる。
窒化工程は、急速加熱処理によって行なわれるので、ゲ
ート酸化膜１２に形成されるバーズビークを極めて微小
な程度にとどめることができる。よって、従来の製造方
法のようなゲート長のばらつきによる素子特性のばらつ
きや素子特性の劣化は回避することができ、かつ、ＭＯ
ＳＦＥＴの微細化により適した製造工程となる。
【０１１３】なお、図９（ｄ）に示す酸窒化性雰囲気中
での熱処理工程は、ゲート酸化膜１２の絶縁性回復だけ
でなく、ＬＤＤ拡散層１５ａ，１５ｂのアニールを兼ね
て行なうことができる。
での熱処理工程は、ゲート酸化膜１２の絶縁性回復だけ
でなく、ＬＤＤ拡散層１５ａ，１５ｂのアニールを兼ね
て行なうことができる。
【０１１４】また、図９（ｃ）に示す工程に前後して、
ドレイン拡散層の耐圧向上を図るためのリンイオンや、
パンチスルーストップを目的としたボロンイオンやＢＦ
2 イオンを注入した場合においても、本実施形態と同様
の効果が得られる。
ドレイン拡散層の耐圧向上を図るためのリンイオンや、
パンチスルーストップを目的としたボロンイオンやＢＦ
2 イオンを注入した場合においても、本実施形態と同様
の効果が得られる。
【０１１５】（第９の実施形態）次に、本発明の第９の
実施形態について説明する。図１０（ａ）〜（ｆ）は、
本実施形態に係るＭＯＳＦＥＴとして機能する半導体装
置の製造工程を示す断面図である。
実施形態について説明する。図１０（ａ）〜（ｆ）は、
本実施形態に係るＭＯＳＦＥＴとして機能する半導体装
置の製造工程を示す断面図である。
【０１１６】図１０（ａ）〜（ｆ）において、１１はＳ
ｉ基板、１２はゲート酸化膜、１３はゲート電極、１４
はＬＤＤ拡散層を形成するためにＳｉ基板１１内に注入
される不純物イオンとしてのヒ素イオン、１５ａおよび
１５ｂはＬＤＤ拡散層、１６ａおよび１６ｂはサイドウ
ォールスペーサ、１７はソース拡散層、１８はドレイン
拡散層、１９はＣＶＤ法により堆積されるシリコン酸化
膜からなるＣＶＤ絶縁膜である。
ｉ基板、１２はゲート酸化膜、１３はゲート電極、１４
はＬＤＤ拡散層を形成するためにＳｉ基板１１内に注入
される不純物イオンとしてのヒ素イオン、１５ａおよび
１５ｂはＬＤＤ拡散層、１６ａおよび１６ｂはサイドウ
ォールスペーサ、１７はソース拡散層、１８はドレイン
拡散層、１９はＣＶＤ法により堆積されるシリコン酸化
膜からなるＣＶＤ絶縁膜である。
【０１１７】まず、図１０（ａ）に示す工程で、Ｐ型シ
リコンからなるＳｉ基板１１上に、パイロ酸化により膜
厚が９ｎｍのシリコン酸化膜からなるゲート酸化膜１２
を形成した後、その上にリンドープされたポリシリコン
からなるゲート電極１３を形成する。
リコンからなるＳｉ基板１１上に、パイロ酸化により膜
厚が９ｎｍのシリコン酸化膜からなるゲート酸化膜１２
を形成した後、その上にリンドープされたポリシリコン
からなるゲート電極１３を形成する。
【０１１８】次に、図１０（ｂ）に示す工程で、基板上
に減圧ＣＶＤ法により厚みが２５ｎｍのシリコン酸化膜
からなるＣＶＤ絶縁膜１９を堆積し、ゲート酸化膜１２
及びゲート電極１３をＣＶＤ絶縁膜１９によって被覆す
る。
に減圧ＣＶＤ法により厚みが２５ｎｍのシリコン酸化膜
からなるＣＶＤ絶縁膜１９を堆積し、ゲート酸化膜１２
及びゲート電極１３をＣＶＤ絶縁膜１９によって被覆す
る。
【０１１９】次に、図１０（ｃ）に示す工程で、ゲート
電極１３及びＣＶＤ絶縁膜１９の上方から、Ｓｉ基板１
１内にヒ素イオン１４を注入し、Ｓｉ基板１１内におけ
るゲート電極１３の両側方に位置する領域にＮ型のＬＤ
Ｄ拡散層１５ａ，１５ｂを形成する。注入条件は、例え
ば加速エネルギーが５０ｋｅＶでドーズ量が５×１０14
ｃｍ-2である。また、ＬＤＤ拡散層１５ａ，１５ｂをゲ
ート電極１３にオーバーラップさせるために、イオン注
入の角度を基板面にほぼ垂直な方向から約２５°傾けて
いる（４ステップ注入）。
電極１３及びＣＶＤ絶縁膜１９の上方から、Ｓｉ基板１
１内にヒ素イオン１４を注入し、Ｓｉ基板１１内におけ
るゲート電極１３の両側方に位置する領域にＮ型のＬＤ
Ｄ拡散層１５ａ，１５ｂを形成する。注入条件は、例え
ば加速エネルギーが５０ｋｅＶでドーズ量が５×１０14
ｃｍ-2である。また、ＬＤＤ拡散層１５ａ，１５ｂをゲ
ート電極１３にオーバーラップさせるために、イオン注
入の角度を基板面にほぼ垂直な方向から約２５°傾けて
いる（４ステップ注入）。
【０１２０】次に、図１０（ｄ）に示す工程で、例えば
ＮＯ，ＮＨ3 などを含む窒化雰囲気，１０５０℃の条件
で急速加熱処理を行なう。この処理によって、ゲート酸
化膜１２のうちゲート電極１３の下方に位置する領域
（現実にゲート絶縁膜として機能する領域）の両端部が
窒化される。ただし、第７，第８の実施形態のような酸
化膜３０や酸窒化膜３１は形成されない。また、ゲート
酸化膜１２にはバーズビークは形成されない。
ＮＯ，ＮＨ3 などを含む窒化雰囲気，１０５０℃の条件
で急速加熱処理を行なう。この処理によって、ゲート酸
化膜１２のうちゲート電極１３の下方に位置する領域
（現実にゲート絶縁膜として機能する領域）の両端部が
窒化される。ただし、第７，第８の実施形態のような酸
化膜３０や酸窒化膜３１は形成されない。また、ゲート
酸化膜１２にはバーズビークは形成されない。
【０１２１】次に、図１０（ｅ）に示す工程で、基板上
にＴＥＯＳ膜を堆積した後、異方性エッチングを行なっ
て、ゲート電極１３の側面上にＣＶＤ絶縁膜１９を介し
ＴＥＯＳ膜からなるサイドウォールスペーサ１６ａ，１
６ｂを形成する。
にＴＥＯＳ膜を堆積した後、異方性エッチングを行なっ
て、ゲート電極１３の側面上にＣＶＤ絶縁膜１９を介し
ＴＥＯＳ膜からなるサイドウォールスペーサ１６ａ，１
６ｂを形成する。
【０１２２】その後、図１０（ｆ）に示す工程で、ゲー
ト電極１３，ＣＶＤ絶縁膜１９及びサイドウォールスペ
ーサ１６ａ，１６ｂの上方から、Ｓｉ基板１１内にヒ素
イオンを注入して、ＬＤＤ拡散層１５ａ，１５ｂの外側
にＮ型のソース拡散層１７およびドレイン拡散層１８を
それぞれ形成する。イオン注入条件は、例えば加速エネ
ルギーが５０ｋｅＶで、ドーズ量が２×１０15ｃｍ-2で
ある。また、チャネリング防止のために、イオン注入の
角度を基板面にほぼ垂直な方向から約７°傾けている。
ト電極１３，ＣＶＤ絶縁膜１９及びサイドウォールスペ
ーサ１６ａ，１６ｂの上方から、Ｓｉ基板１１内にヒ素
イオンを注入して、ＬＤＤ拡散層１５ａ，１５ｂの外側
にＮ型のソース拡散層１７およびドレイン拡散層１８を
それぞれ形成する。イオン注入条件は、例えば加速エネ
ルギーが５０ｋｅＶで、ドーズ量が２×１０15ｃｍ-2で
ある。また、チャネリング防止のために、イオン注入の
角度を基板面にほぼ垂直な方向から約７°傾けている。
【０１２３】本実施形態の製造方法によれば、図１０
（ｂ）に示す工程で、ゲート電極１３の側面をＣＶＤ絶
縁膜１９によって被覆することにより、上記第７の実施
形態と同様の効果を発揮することができる。すなわち、
図１０（ｃ）に示す工程におけるヒ素イオン１４がゲー
ト電極１３におけるダメージを抑制できる。また、保護
膜形成用の長時間，高温の加熱処理は行なわないこと
や、ＣＶＤ絶縁膜１９が存在することにより、大きなバ
ーズビークの発生とゲート電極１３にドーピングされて
いるリンなどの不純物の外方への拡散を抑制することが
できる。
（ｂ）に示す工程で、ゲート電極１３の側面をＣＶＤ絶
縁膜１９によって被覆することにより、上記第７の実施
形態と同様の効果を発揮することができる。すなわち、
図１０（ｃ）に示す工程におけるヒ素イオン１４がゲー
ト電極１３におけるダメージを抑制できる。また、保護
膜形成用の長時間，高温の加熱処理は行なわないこと
や、ＣＶＤ絶縁膜１９が存在することにより、大きなバ
ーズビークの発生とゲート電極１３にドーピングされて
いるリンなどの不純物の外方への拡散を抑制することが
できる。
【０１２４】加えて、図１０（ｄ）に示す工程で、窒化
性雰囲気における熱処理を行なうことにより、ゲート酸
化膜１２の両端部が窒化されるので、Ｓｉ基板１１−ゲ
ート酸化膜１２間に存在するダングリングボンドが修復
される。したがって、電気的ストレス印加後におけるゲ
ート酸化膜１２の特性劣化を少なくし、ゲート酸化膜１
２における電子のトラップ量を低減することができる。
その結果、極めて高い信頼性もつゲート酸化膜を備えた
ＭＯＳＦＥＴを得ることができ、ＭＯＳＦＥＴの高信頼
性化を実現できる。
性雰囲気における熱処理を行なうことにより、ゲート酸
化膜１２の両端部が窒化されるので、Ｓｉ基板１１−ゲ
ート酸化膜１２間に存在するダングリングボンドが修復
される。したがって、電気的ストレス印加後におけるゲ
ート酸化膜１２の特性劣化を少なくし、ゲート酸化膜１
２における電子のトラップ量を低減することができる。
その結果、極めて高い信頼性もつゲート酸化膜を備えた
ＭＯＳＦＥＴを得ることができ、ＭＯＳＦＥＴの高信頼
性化を実現できる。
【０１２５】また、窒化性雰囲気での熱処理を急速熱処
理によって行うため、熱処理量を最小限で済む結果、Ｍ
ＯＳＦＥＴの特性のばらつきが少なく、また、ＭＯＳＦ
ＥＴの微細化にも有利である。
理によって行うため、熱処理量を最小限で済む結果、Ｍ
ＯＳＦＥＴの特性のばらつきが少なく、また、ＭＯＳＦ
ＥＴの微細化にも有利である。
【０１２６】しかも、図１０（ｄ）に示す工程における
窒化工程では、ゲート酸化膜１２にはバーズビークが形
成されない。よって、従来の製造方法のようなゲート長
のばらつきによる素子特性のばらつきは回避することが
でき、かつ、ＭＯＳＦＥＴの微細化により適した製造工
程となる。
窒化工程では、ゲート酸化膜１２にはバーズビークが形
成されない。よって、従来の製造方法のようなゲート長
のばらつきによる素子特性のばらつきは回避することが
でき、かつ、ＭＯＳＦＥＴの微細化により適した製造工
程となる。
【０１２７】なお、図１０（ｄ）に示す窒化性雰囲気中
での熱処理工程は、ＬＤＤ拡散層１５ａ，１５ｂのアニ
ールを兼ねて行なうことができる。
での熱処理工程は、ＬＤＤ拡散層１５ａ，１５ｂのアニ
ールを兼ねて行なうことができる。
【０１２８】また、図１０（ｃ）に示す工程に前後し
て、ドレイン拡散層の耐圧向上を図るためのリンイオン
や、パンチスルーストップを目的としたボロンイオンや
ＢＦ2イオンを注入した場合においても、本実施形態と
同様の効果が得られる。
て、ドレイン拡散層の耐圧向上を図るためのリンイオン
や、パンチスルーストップを目的としたボロンイオンや
ＢＦ2イオンを注入した場合においても、本実施形態と
同様の効果が得られる。
【０１２９】（第１０の実施形態）次に、本発明の第１
０の実施形態について説明する。図１１（ａ）〜（ｄ）
は、本実施形態に係る不揮発性半導体記憶装置として機
能する半導体装置の製造工程を示す断面図である。図１
１（ａ）〜（ｄ）において、１１はＳｉ基板、１２はゲ
ート酸化膜、１７はソース拡散層、１８はドレイン拡散
層、１９はＣＶＤ法により堆積される絶縁膜、２０は浮
遊ゲート電極、２１は層間絶縁膜、２２は制御ゲート電
極、２３はソース拡散層およびドレイン拡散層を形成す
るためにＳｉ基板１１に注入される不純物イオンとして
のリンイオン、３０は熱酸化膜である。
０の実施形態について説明する。図１１（ａ）〜（ｄ）
は、本実施形態に係る不揮発性半導体記憶装置として機
能する半導体装置の製造工程を示す断面図である。図１
１（ａ）〜（ｄ）において、１１はＳｉ基板、１２はゲ
ート酸化膜、１７はソース拡散層、１８はドレイン拡散
層、１９はＣＶＤ法により堆積される絶縁膜、２０は浮
遊ゲート電極、２１は層間絶縁膜、２２は制御ゲート電
極、２３はソース拡散層およびドレイン拡散層を形成す
るためにＳｉ基板１１に注入される不純物イオンとして
のリンイオン、３０は熱酸化膜である。
【０１３０】まず、図１１（ａ）に示す工程で、Ｐ型シ
リコンからなるＳｉ基板１１上に、パイロ酸化により膜
厚が９ｎｍのシリコン酸化膜からなるゲート酸化膜１２
を形成した後、その上に、リンドープされたポリシリコ
ンからなる浮遊ゲート電極２０，ＯＮＯ膜（窒化膜の上
下に酸化膜を設けてなる３層膜）からなる層間絶縁膜２
１，およびリンドープされたポリシリコンからなる制御
ゲート電極２２を順次形成する。
リコンからなるＳｉ基板１１上に、パイロ酸化により膜
厚が９ｎｍのシリコン酸化膜からなるゲート酸化膜１２
を形成した後、その上に、リンドープされたポリシリコ
ンからなる浮遊ゲート電極２０，ＯＮＯ膜（窒化膜の上
下に酸化膜を設けてなる３層膜）からなる層間絶縁膜２
１，およびリンドープされたポリシリコンからなる制御
ゲート電極２２を順次形成する。
【０１３１】次に、図１１（ｂ）に示す工程で、基板上
に減圧ＣＶＤ法により厚みが２０ｎｍのシリコン酸化膜
からなるＣＶＤ絶縁膜１９を堆積し、ゲート酸化膜１２
と、浮遊ゲート電極２０，層間絶縁膜２１及び制御ゲー
ト電極２２からなる多層体とをＣＶＤ絶縁膜により被覆
する。
に減圧ＣＶＤ法により厚みが２０ｎｍのシリコン酸化膜
からなるＣＶＤ絶縁膜１９を堆積し、ゲート酸化膜１２
と、浮遊ゲート電極２０，層間絶縁膜２１及び制御ゲー
ト電極２２からなる多層体とをＣＶＤ絶縁膜により被覆
する。
【０１３２】次に、図１１（ｃ）に示す工程で、ＣＶＤ
絶縁膜１９で覆われた制御ゲート電極２２，浮遊ゲート
電極２０等の上方から、Ｓｉ基板１１内にリンイオン２
３を注入し、Ｓｉ基板１１内における浮遊ゲート電極２
０の両側方に位置する領域にＮ型のソース拡散層１７お
よびドレイン拡散層１８を形成する。注入条件は、例え
ば加速エネルギーが７０ｋｅＶで、ドーズ量が５×１０
15ｃｍ-2である。また、チャネリング防止のために、イ
オン注入の角度を基板面にほぼ垂直な方向から約７°傾
けている。
絶縁膜１９で覆われた制御ゲート電極２２，浮遊ゲート
電極２０等の上方から、Ｓｉ基板１１内にリンイオン２
３を注入し、Ｓｉ基板１１内における浮遊ゲート電極２
０の両側方に位置する領域にＮ型のソース拡散層１７お
よびドレイン拡散層１８を形成する。注入条件は、例え
ば加速エネルギーが７０ｋｅＶで、ドーズ量が５×１０
15ｃｍ-2である。また、チャネリング防止のために、イ
オン注入の角度を基板面にほぼ垂直な方向から約７°傾
けている。
【０１３３】次に、図１１（ｄ）に示す工程で、８５０
℃の酸素雰囲気で、ゲート酸化膜１２のダメージを回復
させるための熱処理を行なう。この処理によって、Ｓｉ
基板１１，制御ゲート電極２２および浮遊ゲート電極２
０が熱酸化されて、厚みが約８ｎｍの熱酸化膜３０が形
成される。このとき、ゲート酸化膜１２のうち浮遊ゲー
ト電極２０の下方に位置する領域（現実にゲート絶縁膜
として機能する領域）を除く領域が少し厚膜化される。
また、この厚膜化した領域は、浮遊ゲート電極２０の下
方に侵入するので、ゲート酸化膜１２のうち現実にゲー
ト絶縁膜として機能する領域の両端部には小さなバーズ
ビークが形成される。同様に、層間絶縁膜２１のうち窒
化膜を挟む上下の酸化膜の両端部も少し厚膜化されるの
で、層間絶縁膜２１には小さなバーズビークが形成され
る。
℃の酸素雰囲気で、ゲート酸化膜１２のダメージを回復
させるための熱処理を行なう。この処理によって、Ｓｉ
基板１１，制御ゲート電極２２および浮遊ゲート電極２
０が熱酸化されて、厚みが約８ｎｍの熱酸化膜３０が形
成される。このとき、ゲート酸化膜１２のうち浮遊ゲー
ト電極２０の下方に位置する領域（現実にゲート絶縁膜
として機能する領域）を除く領域が少し厚膜化される。
また、この厚膜化した領域は、浮遊ゲート電極２０の下
方に侵入するので、ゲート酸化膜１２のうち現実にゲー
ト絶縁膜として機能する領域の両端部には小さなバーズ
ビークが形成される。同様に、層間絶縁膜２１のうち窒
化膜を挟む上下の酸化膜の両端部も少し厚膜化されるの
で、層間絶縁膜２１には小さなバーズビークが形成され
る。
【０１３４】本実施形態の製造方法によれば、図１１
（ｂ）に示す工程で、制御ゲート電極２２や浮遊ゲート
電極２０の側面をＣＶＤ絶縁膜１９によって被覆するこ
とにより、上記第３の実施形態と同様の効果を発揮する
ことができる。すなわち、図１１（ｃ）に示す工程にお
けるヒ素イオン１４が浮遊ゲート電極２０の端部や制御
ゲート電極２２の端部を突き抜ける作用を抑制できるの
で、ゲート酸化膜１２や層間絶縁膜２１におけるダメー
ジを抑制できる。また、保護膜形成用の長時間，高温の
加熱処理は行なわないことや、ＣＶＤ絶縁膜１９が存在
することにより、大きなバーズビークの発生と各ゲート
電極２２，２０にドーピングされているリンなどの不純
物の外方への拡散を抑制することができる。
（ｂ）に示す工程で、制御ゲート電極２２や浮遊ゲート
電極２０の側面をＣＶＤ絶縁膜１９によって被覆するこ
とにより、上記第３の実施形態と同様の効果を発揮する
ことができる。すなわち、図１１（ｃ）に示す工程にお
けるヒ素イオン１４が浮遊ゲート電極２０の端部や制御
ゲート電極２２の端部を突き抜ける作用を抑制できるの
で、ゲート酸化膜１２や層間絶縁膜２１におけるダメー
ジを抑制できる。また、保護膜形成用の長時間，高温の
加熱処理は行なわないことや、ＣＶＤ絶縁膜１９が存在
することにより、大きなバーズビークの発生と各ゲート
電極２２，２０にドーピングされているリンなどの不純
物の外方への拡散を抑制することができる。
【０１３５】加えて、図１１（ｄ）に示す工程で、酸化
性雰囲気における熱処理を行なうことにより、ヒ素イオ
ン１４の注入によるダメージを受けて絶縁性が劣化した
ゲート酸化膜１２や層間絶縁膜２１を再酸化して絶縁性
を回復することができる。すなわち、ＣＶＤ絶縁膜１９
により、図１１（ｃ）に示す工程におけるヒ素イオン１
４の各ゲート電極２２，２０の突き抜けを抑制できるも
のの、この突き抜けをまったくなくすことは困難であ
る。そのとき、熱酸化を行なうことにより、ゲート酸化
膜１２や層間絶縁膜２１中のダメージ，具体的にはシリ
コン原子の酸素との結合が切れている部分に酸素を再結
合させるような修復作業が行われるものと思われる。こ
のように、熱酸化を行なってゲート酸化膜１２のダメー
ジを回復させる工程を追加することにより、不揮発性半
導体記憶装置の書き換え回数の向上および各種ディスタ
ーブ特性の向上が実現できる。
性雰囲気における熱処理を行なうことにより、ヒ素イオ
ン１４の注入によるダメージを受けて絶縁性が劣化した
ゲート酸化膜１２や層間絶縁膜２１を再酸化して絶縁性
を回復することができる。すなわち、ＣＶＤ絶縁膜１９
により、図１１（ｃ）に示す工程におけるヒ素イオン１
４の各ゲート電極２２，２０の突き抜けを抑制できるも
のの、この突き抜けをまったくなくすことは困難であ
る。そのとき、熱酸化を行なうことにより、ゲート酸化
膜１２や層間絶縁膜２１中のダメージ，具体的にはシリ
コン原子の酸素との結合が切れている部分に酸素を再結
合させるような修復作業が行われるものと思われる。こ
のように、熱酸化を行なってゲート酸化膜１２のダメー
ジを回復させる工程を追加することにより、不揮発性半
導体記憶装置の書き換え回数の向上および各種ディスタ
ーブ特性の向上が実現できる。
【０１３６】その場合、図１１（ｄ）に示す工程におけ
る熱酸化工程は、保護膜としての熱酸化膜を形成する工
程とは異なり、ゲート酸化膜１２及び層間絶縁膜２１中
のダメージを回復するだけの目的で行なわれるので、そ
の際にゲート酸化膜１２や層間絶縁膜２１にそれほど大
きなバーズビークは形成されることがない。よって、従
来の製造方法のようなゲート長のばらつきによるしきい
値電圧のばらつきや、層間絶縁膜２１の両端部への局部
的なストレスの印加に起因する素子特性のばらつきは回
避することができる。
る熱酸化工程は、保護膜としての熱酸化膜を形成する工
程とは異なり、ゲート酸化膜１２及び層間絶縁膜２１中
のダメージを回復するだけの目的で行なわれるので、そ
の際にゲート酸化膜１２や層間絶縁膜２１にそれほど大
きなバーズビークは形成されることがない。よって、従
来の製造方法のようなゲート長のばらつきによるしきい
値電圧のばらつきや、層間絶縁膜２１の両端部への局部
的なストレスの印加に起因する素子特性のばらつきは回
避することができる。
【０１３７】また、酸化性雰囲気での熱処理を急速熱処
理によって行うため、熱処理量を最小限で済む結果、不
揮発性半導体記憶装置の特性のばらつきが少なく、ま
た、不揮発性半導体記憶装置の微細化にも有利である。
理によって行うため、熱処理量を最小限で済む結果、不
揮発性半導体記憶装置の特性のばらつきが少なく、ま
た、不揮発性半導体記憶装置の微細化にも有利である。
【０１３８】加えて、浮遊ゲート電極２０が良質のＣＶ
Ｄ絶縁膜１９によって覆われているので、電荷保持特性
に優れた不揮発性半導体記憶装置を得ることができる。
Ｄ絶縁膜１９によって覆われているので、電荷保持特性
に優れた不揮発性半導体記憶装置を得ることができる。
【０１３９】なお、本実施形態の図１１（ｃ）に示すリ
ンイオン２３の注入工程に前後して、表面濃度を高め電
子を引き抜きやすくするためのヒ素イオンや、しきい値
制御層又はパンチスルーストッパとなるＰ型拡散層を形
成するためのＢ（ボロン）イオンまたはＢＦ2 イオンを
ＣＶＤ絶縁膜１９及びゲート酸化膜１２を通過させてＳ
ｉ基板１１内に注入してもよい。その場合においても、
本実施形態と同様の効果が得られることは明らかであ
る。
ンイオン２３の注入工程に前後して、表面濃度を高め電
子を引き抜きやすくするためのヒ素イオンや、しきい値
制御層又はパンチスルーストッパとなるＰ型拡散層を形
成するためのＢ（ボロン）イオンまたはＢＦ2 イオンを
ＣＶＤ絶縁膜１９及びゲート酸化膜１２を通過させてＳ
ｉ基板１１内に注入してもよい。その場合においても、
本実施形態と同様の効果が得られることは明らかであ
る。
【０１４０】図１４は、第３，第１０の実施形態の製造
方法によってそれぞれ製造された不揮発性半導体記憶装
置の書き換え耐久特性を互いに比較して示すデータであ
る。同図において、横軸は書き換え回数を表し、縦軸は
しきい値電圧（Ｖ）を表している。そして、Ｖt1は浮遊
ゲート電極２０に電子が注入されているときのしきい値
電圧を、Ｖtoは浮遊ゲート電極２０から電子が引き抜か
れているときのしきい値電圧をそれぞれ示す。また、同
図中の×印は第３の実施形態の製造方法によって製造し
た不揮発性半導体記憶装置のしきい値電圧を、同図中の
●印は第１０の実施形態の製造方法によって製造した不
揮発性半導体記憶装置のしきい値電圧をそれぞれ示す。
第３の実施形態の製造方法で製造された半導体記憶装置
においても、上記従来の製造方法によって製造された不
揮発性半導体記憶装置のしきい値電圧（図示せず）に比
べると、ばらつきが小さく、かつ電子引き抜き状態にお
けるしきい値電圧の上昇も小さいことが確認されてい
る。しかし、第１０の実施形態の製造方法で製造された
不揮発性半導体記憶装置の電子引き抜き状態におけるし
きい値電圧の上昇は極めて小さいことが示されている。
すなわち、本実施形態の製造方法により、不揮発性半導
体記憶装置の書き換え回数の向上効果と、各種ディスタ
ーブ特性の向上効果が顕著に得られる。
方法によってそれぞれ製造された不揮発性半導体記憶装
置の書き換え耐久特性を互いに比較して示すデータであ
る。同図において、横軸は書き換え回数を表し、縦軸は
しきい値電圧（Ｖ）を表している。そして、Ｖt1は浮遊
ゲート電極２０に電子が注入されているときのしきい値
電圧を、Ｖtoは浮遊ゲート電極２０から電子が引き抜か
れているときのしきい値電圧をそれぞれ示す。また、同
図中の×印は第３の実施形態の製造方法によって製造し
た不揮発性半導体記憶装置のしきい値電圧を、同図中の
●印は第１０の実施形態の製造方法によって製造した不
揮発性半導体記憶装置のしきい値電圧をそれぞれ示す。
第３の実施形態の製造方法で製造された半導体記憶装置
においても、上記従来の製造方法によって製造された不
揮発性半導体記憶装置のしきい値電圧（図示せず）に比
べると、ばらつきが小さく、かつ電子引き抜き状態にお
けるしきい値電圧の上昇も小さいことが確認されてい
る。しかし、第１０の実施形態の製造方法で製造された
不揮発性半導体記憶装置の電子引き抜き状態におけるし
きい値電圧の上昇は極めて小さいことが示されている。
すなわち、本実施形態の製造方法により、不揮発性半導
体記憶装置の書き換え回数の向上効果と、各種ディスタ
ーブ特性の向上効果が顕著に得られる。
【０１４１】（第１１の実施形態）次に、本発明の第１
１の実施形態について説明する。図１２（ａ）〜（ｄ）
は、本実施形態に係る不揮発性半導体記憶装置として機
能する半導体装置の製造工程を示す断面図である。図１
２（ａ）〜（ｄ）において、１１はＳｉ基板、１２はゲ
ート酸化膜、１７はソース拡散層、１８はドレイン拡散
層、１９はＣＶＤ法により堆積される絶縁膜、２０は浮
遊ゲート電極、２１は層間絶縁膜、２２は制御ゲート電
極、２３はソース拡散層およびドレイン拡散層を形成す
るためにＳｉ基板１１に注入される不純物イオンとして
のリンイオン、３１は酸窒化膜である。
１の実施形態について説明する。図１２（ａ）〜（ｄ）
は、本実施形態に係る不揮発性半導体記憶装置として機
能する半導体装置の製造工程を示す断面図である。図１
２（ａ）〜（ｄ）において、１１はＳｉ基板、１２はゲ
ート酸化膜、１７はソース拡散層、１８はドレイン拡散
層、１９はＣＶＤ法により堆積される絶縁膜、２０は浮
遊ゲート電極、２１は層間絶縁膜、２２は制御ゲート電
極、２３はソース拡散層およびドレイン拡散層を形成す
るためにＳｉ基板１１に注入される不純物イオンとして
のリンイオン、３１は酸窒化膜である。
【０１４２】まず、図１２（ａ）に示す工程で、Ｐ型シ
リコンからなるＳｉ基板１１上に、パイロ酸化により膜
厚が９ｎｍのシリコン酸化膜からなるゲート酸化膜１２
を形成した後、その上に、リンドープされたポリシリコ
ンからなる浮遊ゲート電極２０，ＯＮＯ膜（窒化膜の上
下に酸化膜を設けてなる３層膜）からなる層間絶縁膜２
１，およびリンドープされたポリシリコンからなる制御
ゲート電極２２を順次形成する。
リコンからなるＳｉ基板１１上に、パイロ酸化により膜
厚が９ｎｍのシリコン酸化膜からなるゲート酸化膜１２
を形成した後、その上に、リンドープされたポリシリコ
ンからなる浮遊ゲート電極２０，ＯＮＯ膜（窒化膜の上
下に酸化膜を設けてなる３層膜）からなる層間絶縁膜２
１，およびリンドープされたポリシリコンからなる制御
ゲート電極２２を順次形成する。
【０１４３】次に、図１２（ｂ）に示す工程で、基板上
に減圧ＣＶＤ法により厚みが２０ｎｍのシリコン酸化膜
からなるＣＶＤ絶縁膜１９を堆積し、ゲート酸化膜１２
と、浮遊ゲート電極２０，層間絶縁膜２１及び制御ゲー
ト電極２２からなる多層体とをＣＶＤ絶縁膜により被覆
する。
に減圧ＣＶＤ法により厚みが２０ｎｍのシリコン酸化膜
からなるＣＶＤ絶縁膜１９を堆積し、ゲート酸化膜１２
と、浮遊ゲート電極２０，層間絶縁膜２１及び制御ゲー
ト電極２２からなる多層体とをＣＶＤ絶縁膜により被覆
する。
【０１４４】次に、図１２（ｃ）に示す工程で、ＣＶＤ
絶縁膜１９で覆われた制御ゲート電極２２，浮遊ゲート
電極２０等の上方から、Ｓｉ基板１１内にリンイオン２
３を注入し、Ｓｉ基板１１内における浮遊ゲート電極２
０の両側方に位置する領域にＮ型のソース拡散層１７お
よびドレイン拡散層１８を形成する。注入条件は、例え
ば加速エネルギーが７０ｋｅＶで、ドーズ量が５×１０
15ｃｍ-2である。また、チャネリング防止のために、イ
オン注入の角度を基板面にほぼ垂直な方向から約７°傾
けている。
絶縁膜１９で覆われた制御ゲート電極２２，浮遊ゲート
電極２０等の上方から、Ｓｉ基板１１内にリンイオン２
３を注入し、Ｓｉ基板１１内における浮遊ゲート電極２
０の両側方に位置する領域にＮ型のソース拡散層１７お
よびドレイン拡散層１８を形成する。注入条件は、例え
ば加速エネルギーが７０ｋｅＶで、ドーズ量が５×１０
15ｃｍ-2である。また、チャネリング防止のために、イ
オン注入の角度を基板面にほぼ垂直な方向から約７°傾
けている。
【０１４５】次に、図１２（ｄ）に示す工程で、Ｎ2 Ｏ
を含む酸窒化雰囲気，１０００℃の条件で、ゲート酸化
膜１２のダメージを回復させるための熱処理を行なう。
この処理によって、Ｓｉ基板１１，制御ゲート電極２２
および浮遊ゲート電極２０が酸窒化されて、厚みが約３
ｎｍの酸窒化膜３１が形成される。このとき、ゲート酸
化膜１２のうち浮遊ゲート電極２０の下方に位置する領
域（現実にゲート酸化膜として機能する領域）を除く領
域が少し厚膜化される。また、この厚膜化した領域は、
浮遊ゲート電極２０の下方に侵入するので、ゲート酸化
膜１２のうち現実にゲート絶縁膜として機能する領域の
両端部にはわずかながら小さなバーズビークが形成され
る。同様に、層間絶縁膜２１のうち窒化膜を挟む上下の
酸化膜の両端部も少し厚膜化されるので、層間絶縁膜２
１にはごく小さなバーズビークが形成される。
を含む酸窒化雰囲気，１０００℃の条件で、ゲート酸化
膜１２のダメージを回復させるための熱処理を行なう。
この処理によって、Ｓｉ基板１１，制御ゲート電極２２
および浮遊ゲート電極２０が酸窒化されて、厚みが約３
ｎｍの酸窒化膜３１が形成される。このとき、ゲート酸
化膜１２のうち浮遊ゲート電極２０の下方に位置する領
域（現実にゲート酸化膜として機能する領域）を除く領
域が少し厚膜化される。また、この厚膜化した領域は、
浮遊ゲート電極２０の下方に侵入するので、ゲート酸化
膜１２のうち現実にゲート絶縁膜として機能する領域の
両端部にはわずかながら小さなバーズビークが形成され
る。同様に、層間絶縁膜２１のうち窒化膜を挟む上下の
酸化膜の両端部も少し厚膜化されるので、層間絶縁膜２
１にはごく小さなバーズビークが形成される。
【０１４６】本実施形態の製造方法によれば、図１２
（ｂ）に示す工程で、制御ゲート電極２２や浮遊ゲート
電極２０の側面をＣＶＤ絶縁膜１９によって被覆するこ
とにより、上記第１０の実施形態と同様の効果を発揮す
ることができる。すなわち、図１２（ｃ）に示す工程に
おけるヒ素イオン１４が浮遊ゲート電極２０や制御ゲー
ト電極２２を突き抜ける作用を抑制できるので、ゲート
酸化膜１２や層間絶縁膜２１中におけるダメージを抑制
できる。また、保護膜形成用の長時間，高温の加熱処理
は行なわないことや、ＣＶＤ絶縁膜１９が存在すること
により、大きなバーズビークの発生と各ゲート電極２
２，２０にドーピングされているリンなどの不純物の外
方への拡散を抑制することができる。
（ｂ）に示す工程で、制御ゲート電極２２や浮遊ゲート
電極２０の側面をＣＶＤ絶縁膜１９によって被覆するこ
とにより、上記第１０の実施形態と同様の効果を発揮す
ることができる。すなわち、図１２（ｃ）に示す工程に
おけるヒ素イオン１４が浮遊ゲート電極２０や制御ゲー
ト電極２２を突き抜ける作用を抑制できるので、ゲート
酸化膜１２や層間絶縁膜２１中におけるダメージを抑制
できる。また、保護膜形成用の長時間，高温の加熱処理
は行なわないことや、ＣＶＤ絶縁膜１９が存在すること
により、大きなバーズビークの発生と各ゲート電極２
２，２０にドーピングされているリンなどの不純物の外
方への拡散を抑制することができる。
【０１４７】加えて、図１２（ｄ）に示す工程で、酸窒
化性雰囲気で熱処理することにより、ダメージの回復に
よるリンイオン２３の注入によるダメージを受けて絶縁
性が劣化したゲート酸化膜１２を再酸化して絶縁性を回
復できる効果と、ゲート酸化膜１２を窒化して電気的ス
トレス印加後の特性劣化を少なくし電子のトラップ量を
低減できる効果とを得ることができる。その結果、極め
て高い信頼性もつゲート酸化膜１２を備えた不揮発半導
体記憶装置を得ることができ、不揮発性半導体記憶装置
の書き換え回数の向上および各種ディスターブ特性の向
上を図ることができる。
化性雰囲気で熱処理することにより、ダメージの回復に
よるリンイオン２３の注入によるダメージを受けて絶縁
性が劣化したゲート酸化膜１２を再酸化して絶縁性を回
復できる効果と、ゲート酸化膜１２を窒化して電気的ス
トレス印加後の特性劣化を少なくし電子のトラップ量を
低減できる効果とを得ることができる。その結果、極め
て高い信頼性もつゲート酸化膜１２を備えた不揮発半導
体記憶装置を得ることができ、不揮発性半導体記憶装置
の書き換え回数の向上および各種ディスターブ特性の向
上を図ることができる。
【０１４８】その場合、図１２（ｄ）に示す工程におけ
る酸窒化工程は、保護膜としての熱酸化膜を形成する工
程とは異なり、ゲート酸化膜１２及び層間絶縁膜２１中
のダメージを回復するだけの目的で行なわれ、しかも第
１０の実施形態における熱酸化工程よりも酸化作用は小
さいので、その際にゲート酸化膜１２や層間絶縁膜２１
には極めて小さなバーズビークしか形成されることがな
い。よって、従来の製造方法のようなゲート長のばらつ
きによるしきい値電圧のばらつきや、層間絶縁膜２１の
両端部への局部的なストレスの印加に起因する素子特性
のばらつきは回避することができる。
る酸窒化工程は、保護膜としての熱酸化膜を形成する工
程とは異なり、ゲート酸化膜１２及び層間絶縁膜２１中
のダメージを回復するだけの目的で行なわれ、しかも第
１０の実施形態における熱酸化工程よりも酸化作用は小
さいので、その際にゲート酸化膜１２や層間絶縁膜２１
には極めて小さなバーズビークしか形成されることがな
い。よって、従来の製造方法のようなゲート長のばらつ
きによるしきい値電圧のばらつきや、層間絶縁膜２１の
両端部への局部的なストレスの印加に起因する素子特性
のばらつきは回避することができる。
【０１４９】また、酸窒化性雰囲気での熱処理を急速熱
処理によって行うため、熱処理量を最小限で済む結果、
不揮発性半導体記憶装置の特性のばらつきが少なく、ま
た、不揮発性半導体記憶装置の微細化にも有利である。
処理によって行うため、熱処理量を最小限で済む結果、
不揮発性半導体記憶装置の特性のばらつきが少なく、ま
た、不揮発性半導体記憶装置の微細化にも有利である。
【０１５０】加えて、浮遊ゲート電極２０が良質のＣＶ
Ｄ絶縁膜１９によって覆われているので、電荷保持特性
に優れた不揮発性半導体記憶装置を得ることができる。
Ｄ絶縁膜１９によって覆われているので、電荷保持特性
に優れた不揮発性半導体記憶装置を得ることができる。
【０１５１】さらに、浮遊ゲート電極２０及び層間絶縁
膜２１をＣＶＤ絶縁膜膜１９で被覆していることによ
り、浮遊ゲート電極２０にドーピングされたリンが外部
へ拡散するのを防止できるため、特性のばらつきが少な
い不揮発性半導体記憶装置を得ることができる。
膜２１をＣＶＤ絶縁膜膜１９で被覆していることによ
り、浮遊ゲート電極２０にドーピングされたリンが外部
へ拡散するのを防止できるため、特性のばらつきが少な
い不揮発性半導体記憶装置を得ることができる。
【０１５２】なお、本実施形態の図１２（ｃ）に示すリ
ンイオン２３の注入工程に前後して、表面濃度を高め電
子を引き抜きやすくするためのヒ素イオンや、しきい値
制御層又はパンチスルーストッパとなるＰ型拡散層を形
成するためのＢ（ボロン）イオンまたはＢＦ2 イオンを
ＣＶＤ絶縁膜１９及びゲート酸化膜１２を通過させてＳ
ｉ基板１１内に注入してもよい。その場合においても、
本実施形態と同様の効果が得られることは明らかであ
る。
ンイオン２３の注入工程に前後して、表面濃度を高め電
子を引き抜きやすくするためのヒ素イオンや、しきい値
制御層又はパンチスルーストッパとなるＰ型拡散層を形
成するためのＢ（ボロン）イオンまたはＢＦ2 イオンを
ＣＶＤ絶縁膜１９及びゲート酸化膜１２を通過させてＳ
ｉ基板１１内に注入してもよい。その場合においても、
本実施形態と同様の効果が得られることは明らかであ
る。
【０１５３】また、本実施形態では、ソース拡散層１７
およびドレイン拡散層１８を形成する目的でリンイオン
２３を注入する工程を行なっているが、それに前後して
ヒ素イオンを注入した場合においても、本実施例と同様
の効果が得られることは明らかである。
およびドレイン拡散層１８を形成する目的でリンイオン
２３を注入する工程を行なっているが、それに前後して
ヒ素イオンを注入した場合においても、本実施例と同様
の効果が得られることは明らかである。
【０１５４】（第１２の実施形態）次に、本発明の第１
２の実施形態について説明する。図１３（ａ）〜（ｄ）
は、本実施形態に係る不揮発性半導体記憶装置として機
能する半導体装置の製造工程を示す断面図である。図１
３（ａ）〜（ｄ）において、１１はＳｉ基板、１２はゲ
ート酸化膜、１７はソース拡散層、１８はドレイン拡散
層、１９はＣＶＤ法により堆積される絶縁膜、２０は浮
遊ゲート電極、２１は層間絶縁膜、２２は制御ゲート電
極、２３はソース拡散層およびドレイン拡散層を形成す
るためにＳｉ基板１１に注入される不純物イオンとして
のリンイオンである。
２の実施形態について説明する。図１３（ａ）〜（ｄ）
は、本実施形態に係る不揮発性半導体記憶装置として機
能する半導体装置の製造工程を示す断面図である。図１
３（ａ）〜（ｄ）において、１１はＳｉ基板、１２はゲ
ート酸化膜、１７はソース拡散層、１８はドレイン拡散
層、１９はＣＶＤ法により堆積される絶縁膜、２０は浮
遊ゲート電極、２１は層間絶縁膜、２２は制御ゲート電
極、２３はソース拡散層およびドレイン拡散層を形成す
るためにＳｉ基板１１に注入される不純物イオンとして
のリンイオンである。
【０１５５】まず、図１３（ａ）に示す工程で、Ｐ型シ
リコンからなるＳｉ基板１１上に、パイロ酸化により膜
厚が９ｎｍのシリコン酸化膜からなるゲート酸化膜１２
を形成した後、その上に、リンドープされたポリシリコ
ンからなる浮遊ゲート電極２０，ＯＮＯ膜（窒化膜の上
下に酸化膜を設けてなる３層膜）からなる層間絶縁膜２
１，およびリンドープされたポリシリコンからなる制御
ゲート電極２２を順次形成する。
リコンからなるＳｉ基板１１上に、パイロ酸化により膜
厚が９ｎｍのシリコン酸化膜からなるゲート酸化膜１２
を形成した後、その上に、リンドープされたポリシリコ
ンからなる浮遊ゲート電極２０，ＯＮＯ膜（窒化膜の上
下に酸化膜を設けてなる３層膜）からなる層間絶縁膜２
１，およびリンドープされたポリシリコンからなる制御
ゲート電極２２を順次形成する。
【０１５６】次に、図１３（ｂ）に示す工程で、基板上
に減圧ＣＶＤ法により厚みが３０ｎｍのシリコン酸化膜
からなるＣＶＤ絶縁膜１９を堆積し、ゲート酸化膜１２
と、浮遊ゲート電極２０，層間絶縁膜２１及び制御ゲー
ト電極２２からなる多層体とをＣＶＤ絶縁膜により被覆
する。
に減圧ＣＶＤ法により厚みが３０ｎｍのシリコン酸化膜
からなるＣＶＤ絶縁膜１９を堆積し、ゲート酸化膜１２
と、浮遊ゲート電極２０，層間絶縁膜２１及び制御ゲー
ト電極２２からなる多層体とをＣＶＤ絶縁膜により被覆
する。
【０１５７】次に、図１３（ｃ）に示す工程で、ＣＶＤ
絶縁膜１９で覆われた制御ゲート電極２２，浮遊ゲート
電極２０等の上方から、Ｓｉ基板１１内にリンイオン２
３を注入し、Ｓｉ基板１１内における浮遊ゲート電極２
０の両側方に位置する領域にＮ型のソース拡散層１７お
よびドレイン拡散層１８を形成する。注入条件は、例え
ば加速エネルギーが７０ｋｅＶで、ドーズ量が５×１０
15ｃｍ-2である。また、チャネリング防止のために、イ
オン注入の角度を基板面にほぼ垂直な方向から約７°傾
けている。
絶縁膜１９で覆われた制御ゲート電極２２，浮遊ゲート
電極２０等の上方から、Ｓｉ基板１１内にリンイオン２
３を注入し、Ｓｉ基板１１内における浮遊ゲート電極２
０の両側方に位置する領域にＮ型のソース拡散層１７お
よびドレイン拡散層１８を形成する。注入条件は、例え
ば加速エネルギーが７０ｋｅＶで、ドーズ量が５×１０
15ｃｍ-2である。また、チャネリング防止のために、イ
オン注入の角度を基板面にほぼ垂直な方向から約７°傾
けている。
【０１５８】次に、図１３（ｄ）に示す工程で、ＮＯ，
ＮＨ3 などを含む窒化雰囲気，１０５０℃の条件で、急
速加熱処理を行なう。このとき、上記第１０，第１１の
実施形態のような熱酸化膜３０や酸窒化膜３１は形成さ
れず、ゲート酸化膜１２や層間絶縁膜２１にバーズビー
クが形成されることもない。
ＮＨ3 などを含む窒化雰囲気，１０５０℃の条件で、急
速加熱処理を行なう。このとき、上記第１０，第１１の
実施形態のような熱酸化膜３０や酸窒化膜３１は形成さ
れず、ゲート酸化膜１２や層間絶縁膜２１にバーズビー
クが形成されることもない。
【０１５９】本実施形態の製造方法によれば、図１３
（ｂ）に示す工程で、制御ゲート電極２２や浮遊ゲート
電極２０の側面をＣＶＤ絶縁膜１９によって被覆するこ
とにより、上記第１０の実施形態と同様の効果を発揮す
ることができる。すなわち、図１３（ｃ）に示す工程に
おけるヒ素イオン１４が浮遊ゲート電極２０や制御ゲー
ト電極２２を突き抜ける作用を抑制できるので、ゲート
酸化膜１２や層間絶縁膜２１中におけるダメージを抑制
できる。また、保護膜形成用の長時間，高温の加熱処理
は行なわないことや、ＣＶＤ絶縁膜１９が存在すること
により、バーズビークの発生と各ゲート電極２２，２０
にドーピングされているリンなどの不純物の外方への拡
散を抑制することができる。
（ｂ）に示す工程で、制御ゲート電極２２や浮遊ゲート
電極２０の側面をＣＶＤ絶縁膜１９によって被覆するこ
とにより、上記第１０の実施形態と同様の効果を発揮す
ることができる。すなわち、図１３（ｃ）に示す工程に
おけるヒ素イオン１４が浮遊ゲート電極２０や制御ゲー
ト電極２２を突き抜ける作用を抑制できるので、ゲート
酸化膜１２や層間絶縁膜２１中におけるダメージを抑制
できる。また、保護膜形成用の長時間，高温の加熱処理
は行なわないことや、ＣＶＤ絶縁膜１９が存在すること
により、バーズビークの発生と各ゲート電極２２，２０
にドーピングされているリンなどの不純物の外方への拡
散を抑制することができる。
【０１６０】加えて、図１３（ｄ）に示す工程で、窒化
性雰囲気で熱処理することにより、ゲート酸化膜１２を
窒化して電気的ストレス印加後の特性劣化を少なくし電
子のトラップ量を低減することができる。その結果、極
めて高い信頼性もつゲート酸化膜１２を備えた不揮発半
導体記憶装置を得ることができ、不揮発性半導体記憶装
置の書き換え回数の向上および各種ディスターブ特性の
向上を図ることができる。
性雰囲気で熱処理することにより、ゲート酸化膜１２を
窒化して電気的ストレス印加後の特性劣化を少なくし電
子のトラップ量を低減することができる。その結果、極
めて高い信頼性もつゲート酸化膜１２を備えた不揮発半
導体記憶装置を得ることができ、不揮発性半導体記憶装
置の書き換え回数の向上および各種ディスターブ特性の
向上を図ることができる。
【０１６１】しかも、図１３（ｄ）に示す工程における
窒化工程の際にゲート酸化膜１２や層間絶縁膜２１には
バーズビークが形成されることがないので、従来の製造
方法のようなゲート長のばらつきによるしきい値電圧の
ばらつきや、層間絶縁膜２１の両端部への局部的なスト
レスの印加に起因する素子特性のばらつきは回避するこ
とができる。
窒化工程の際にゲート酸化膜１２や層間絶縁膜２１には
バーズビークが形成されることがないので、従来の製造
方法のようなゲート長のばらつきによるしきい値電圧の
ばらつきや、層間絶縁膜２１の両端部への局部的なスト
レスの印加に起因する素子特性のばらつきは回避するこ
とができる。
【０１６２】また、窒化性雰囲気での熱処理を急速熱処
理によって行うため、熱処理量を最小限で済む結果、不
揮発性半導体記憶装置の特性のばらつきが少なく、ま
た、不揮発性半導体記憶装置の微細化にも有利である。
理によって行うため、熱処理量を最小限で済む結果、不
揮発性半導体記憶装置の特性のばらつきが少なく、ま
た、不揮発性半導体記憶装置の微細化にも有利である。
【０１６３】加えて、浮遊ゲート電極２０が良質のＣＶ
Ｄ絶縁膜１９によって覆われているので、電荷保持特性
に優れた不揮発性半導体記憶装置を得ることができる。
Ｄ絶縁膜１９によって覆われているので、電荷保持特性
に優れた不揮発性半導体記憶装置を得ることができる。
【０１６４】さらに、浮遊ゲート電極２０及び層間絶縁
膜２１がＣＶＤ絶縁膜１９で覆われていることにより、
浮遊ゲート電極２０にドーピングされたリンが外部へ拡
散するのを防止できるため、特性のばらつきが少ない不
揮発性半導体記憶装置を得ることができる。
膜２１がＣＶＤ絶縁膜１９で覆われていることにより、
浮遊ゲート電極２０にドーピングされたリンが外部へ拡
散するのを防止できるため、特性のばらつきが少ない不
揮発性半導体記憶装置を得ることができる。
【０１６５】なお、本実施形態の図１３（ｃ）に示すリ
ンイオン２３の注入工程に前後して、表面濃度を高め電
子を引き抜きやすくするためのヒ素イオンや、しきい値
制御層又はパンチスルーストッパとなるＰ型拡散層を形
成するためのＢ（ボロン）イオンまたはＢＦ2 イオンを
ＣＶＤ絶縁膜１９及びゲート酸化膜１２を通過させてＳ
ｉ基板１１内に注入してもよい。その場合においても、
本実施形態と同様の効果が得られることは明らかであ
る。
ンイオン２３の注入工程に前後して、表面濃度を高め電
子を引き抜きやすくするためのヒ素イオンや、しきい値
制御層又はパンチスルーストッパとなるＰ型拡散層を形
成するためのＢ（ボロン）イオンまたはＢＦ2 イオンを
ＣＶＤ絶縁膜１９及びゲート酸化膜１２を通過させてＳ
ｉ基板１１内に注入してもよい。その場合においても、
本実施形態と同様の効果が得られることは明らかであ
る。
【０１６６】−加熱処理の条件− 上記第７〜第１２の実施形態における酸化工程，酸窒化
工程，窒化工程における急速加熱は、不純物の拡散など
によるデバイス特性の悪化を抑止しながらダメージ回復
などの目的を達成するためには、８００〜１１００℃が
適正である。また、バーズビークの形成を抑制するため
には１２０秒以内の短時間の処理を行なうことが好まし
い。
工程，窒化工程における急速加熱は、不純物の拡散など
によるデバイス特性の悪化を抑止しながらダメージ回復
などの目的を達成するためには、８００〜１１００℃が
適正である。また、バーズビークの形成を抑制するため
には１２０秒以内の短時間の処理を行なうことが好まし
い。
【０１６７】上記第７〜第１２の実施形態において、Ｃ
ＶＤ絶縁膜１９に代えて、熱酸化による保護酸化膜を設
けてもよい。特に、その後にダメージ除去のための熱酸
化工程又は酸窒化工程を行なっているので、最初の熱酸
化によって形成される保護酸化膜の厚みを薄くしても、
熱酸化工程又は酸窒化工程で新たな酸化膜３０又は酸窒
化膜３１が形成されるので、不純物の拡散防止機能を確
保することができる。従って、ゲート酸化膜１２や層間
絶縁膜２１の両端部におけるバーズビークの発生を最小
限度にとどめることができる。
ＶＤ絶縁膜１９に代えて、熱酸化による保護酸化膜を設
けてもよい。特に、その後にダメージ除去のための熱酸
化工程又は酸窒化工程を行なっているので、最初の熱酸
化によって形成される保護酸化膜の厚みを薄くしても、
熱酸化工程又は酸窒化工程で新たな酸化膜３０又は酸窒
化膜３１が形成されるので、不純物の拡散防止機能を確
保することができる。従って、ゲート酸化膜１２や層間
絶縁膜２１の両端部におけるバーズビークの発生を最小
限度にとどめることができる。
【０１６８】
【発明の効果】本発明の第１の半導体装置の製造方法に
よれば、ＭＯＳＦＥＴのゲート電極又は浮遊ゲート電極
の側面をＣＶＤ法により形成された絶縁膜で被覆するこ
とにより、ＬＤＤ拡散層を形成するために半導体基板に
注入される不純物イオンが、ゲート電極を突き抜ける現
象を抑制できるため、ゲート絶縁膜の信頼性が高く、か
つ、ゲート長の制御性に優れた微細化に適した半導体装
置の製造方法を実現することができる。
よれば、ＭＯＳＦＥＴのゲート電極又は浮遊ゲート電極
の側面をＣＶＤ法により形成された絶縁膜で被覆するこ
とにより、ＬＤＤ拡散層を形成するために半導体基板に
注入される不純物イオンが、ゲート電極を突き抜ける現
象を抑制できるため、ゲート絶縁膜の信頼性が高く、か
つ、ゲート長の制御性に優れた微細化に適した半導体装
置の製造方法を実現することができる。
【０１６９】本発明の第２の半導体装置の製造方法によ
れば、ＭＯＳＦＥＴのゲート電極又は浮遊ゲート電極の
側面を絶縁膜で被覆した後、ＬＤＤ拡散層を形成するた
めの不純物のイオン注入を行なった後、少なくとも酸素
を含む雰囲気下においてダメージ回復のための加熱処理
を行なうことにより、しきい値電圧の経時変化などの不
具合を抑制による素子特性の改善を図ることができる。
れば、ＭＯＳＦＥＴのゲート電極又は浮遊ゲート電極の
側面を絶縁膜で被覆した後、ＬＤＤ拡散層を形成するた
めの不純物のイオン注入を行なった後、少なくとも酸素
を含む雰囲気下においてダメージ回復のための加熱処理
を行なうことにより、しきい値電圧の経時変化などの不
具合を抑制による素子特性の改善を図ることができる。
【０１７０】本発明の第３の半導体装置の製造方法によ
れば、不揮発性半導体記憶装置の浮遊ゲート電極，層間
絶縁膜および制御ゲート電極の表面を被覆するＣＶＤ絶
縁膜を形成した後、ソース・ドレイン拡散層形成のため
の不純物のイオン注入を行なうことにより、不純物イオ
ンが浮遊ゲート電極の端部において浮遊ゲート電極を突
き抜けてゲート絶縁膜にダメージを生ぜしめる作用を抑
制し、もって、書き換え回数および各種ディスターブ特
性の優れた不揮発性半導体記憶装置の製造方法を実現す
ることができる。
れば、不揮発性半導体記憶装置の浮遊ゲート電極，層間
絶縁膜および制御ゲート電極の表面を被覆するＣＶＤ絶
縁膜を形成した後、ソース・ドレイン拡散層形成のため
の不純物のイオン注入を行なうことにより、不純物イオ
ンが浮遊ゲート電極の端部において浮遊ゲート電極を突
き抜けてゲート絶縁膜にダメージを生ぜしめる作用を抑
制し、もって、書き換え回数および各種ディスターブ特
性の優れた不揮発性半導体記憶装置の製造方法を実現す
ることができる。
【０１７１】本発明の第４の半導体装置の製造方法によ
れば、不揮発性半導体記憶装置の浮遊ゲート電極，層間
絶縁膜および制御ゲート電極の表面を被覆する絶縁膜を
形成し、ソース・ドレイン拡散層形成のための不純物の
イオン注入を行なってから、ダメージ回復のための熱処
理を行なうことにより、書き換え回数および各種ディス
ターブ特性の優れた不揮発性半導体記憶装置の製造方法
を実現することができる。
れば、不揮発性半導体記憶装置の浮遊ゲート電極，層間
絶縁膜および制御ゲート電極の表面を被覆する絶縁膜を
形成し、ソース・ドレイン拡散層形成のための不純物の
イオン注入を行なってから、ダメージ回復のための熱処
理を行なうことにより、書き換え回数および各種ディス
ターブ特性の優れた不揮発性半導体記憶装置の製造方法
を実現することができる。
【図１】本発明の第１の実施形態に係るＭＯＳＦＥＴと
して機能する半導体装置の製造工程を示す断面図であ
る。
して機能する半導体装置の製造工程を示す断面図であ
る。
【図２】本発明の第２の実施形態に係るＭＯＳＦＥＴと
して機能する半導体装置の製造工程を示す断面図であ
る。
して機能する半導体装置の製造工程を示す断面図であ
る。
【図３】本発明の各実施形態に係るゲート酸化膜リーク
特性のＣＶＤ絶縁膜（シリコン酸化膜）の膜厚依存性を
示す特性図である。
特性のＣＶＤ絶縁膜（シリコン酸化膜）の膜厚依存性を
示す特性図である。
【図４】本発明の第３の実施形態に係る不揮発性半導体
記憶装置として機能する半導体装置の製造工程を示す断
面図である。
記憶装置として機能する半導体装置の製造工程を示す断
面図である。
【図５】本発明の第４の実施形態に係る不揮発性半導体
記憶装置として機能する半導体装置の製造工程を示す断
面図である。
記憶装置として機能する半導体装置の製造工程を示す断
面図である。
【図６】本発明の第５の実施形態に係るＭＯＳＦＥＴと
して機能する半導体装置の断面図である。
して機能する半導体装置の断面図である。
【図７】本発明の第６の実施形態に係る不揮発性半導体
記憶装置として機能する半導体装置の断面図である。
記憶装置として機能する半導体装置の断面図である。
【図８】本発明の第７の実施形態に係るＭＯＳＦＥＴと
して機能する半導体装置の製造工程を示す断面図であ
る。
して機能する半導体装置の製造工程を示す断面図であ
る。
【図９】本発明の第８の実施形態に係るＭＯＳＦＥＴと
して機能する半導体装置の製造工程を示す断面図であ
る。
して機能する半導体装置の製造工程を示す断面図であ
る。
【図１０】本発明の第９の実施形態に係るＭＯＳＦＥＴ
として機能する半導体装置の製造工程を示す断面図であ
る。
として機能する半導体装置の製造工程を示す断面図であ
る。
【図１１】本発明の第１０の実施形態に係る不揮発性半
導体記憶装置として機能する半導体装置の製造工程を示
す断面図である。
導体記憶装置として機能する半導体装置の製造工程を示
す断面図である。
【図１２】本発明の第１１の実施形態に係る不揮発性半
導体記憶装置として機能する半導体装置の製造工程を示
す断面図である。
導体記憶装置として機能する半導体装置の製造工程を示
す断面図である。
【図１３】本発明の第１２の実施形態に係る不揮発性半
導体記憶装置として機能する半導体装置の製造工程を示
す断面図である。
導体記憶装置として機能する半導体装置の製造工程を示
す断面図である。
【図１４】第３，第１０の実施形態の製造方法によって
それぞれ製造された不揮発性半導体記憶装置の書き換え
耐久特性を互いに比較して示すデータである。
それぞれ製造された不揮発性半導体記憶装置の書き換え
耐久特性を互いに比較して示すデータである。
【図１５】従来技術に係るＭＯＳＦＥＴとして機能する
半導体装置の製造工程を示す断面図である。
半導体装置の製造工程を示す断面図である。
１１ Ｓｉ基板（半導体基板） １２ ゲート酸化膜 １３ ゲート電極 １４ ヒ素イオン １５ａ，１５ｂ ＬＤＤ拡散層 １６ａ，１５ｂ サイドウォールスペーサ １７ ソース拡散層 １８ ドレイン拡散層 １９ ＣＶＤ絶縁膜 ２０ 浮遊ゲート電極 ２１ 層間絶縁膜 ２２ 制御ゲート電極 ２３ リンイオン ２４ シリコン酸化膜 ３０ 熱酸化膜 ３１ 酸窒化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (72)発明者 田村 暢征 大阪府高槻市幸町１番１号 松下電子工業 株式会社内
Claims (16)
- 【請求項１】 ＭＯＳ型電界効果トランジスタとして機
能する半導体装置の製造方法であって、 半導体基板上にゲート絶縁膜及びゲート電極を順次形成
するステップ（ａ）と、 ＣＶＤ法により上記ゲート電極の露出面を被覆するＣＶ
Ｄ絶縁膜を形成するステップ（ｂ）と、 上記ゲート電極及びＣＶＤ絶縁膜の上方から半導体基板
内に不純物イオンを注入することにより、半導体基板内
にＬＤＤ拡散層を形成するステップ（ｃ）と、 上記ゲート電極の側面上に上記ＣＶＤ絶縁膜を挟んでサ
イドウォールスペーサを形成するステップ（ｄ）と、 上記半導体基板内にソース・ドレイン拡散層を形成する
ステップ（ｅ）とを備えている半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 上記ステップ（ｂ）と上記ステップ（ｃ）との間に、異
方性エッチングを行なって少なくとも上記ゲート電極の
側面上にＣＶＤ絶縁膜を残存させるステップをさらに備
えていることを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１又は２記載の半導体装置の製造
方法において、 上記ＣＶＤ絶縁膜の膜厚は５〜３０ｎｍであることを特
徴とする半導体装置の製造方法。 - 【請求項４】 請求項１〜３のうちいずれか１つに記載
の半導体装置の製造方法において、 上記ステップ（ｃ）の後、上記不純物イオンの注入によ
って生じた上記ゲート絶縁膜中のダメージを回復するた
めの加熱処理を少なくとも酸素を含む雰囲気下において
行なうステップをさらに備えていることを特徴とする半
導体装置の製造方法。 - 【請求項５】 請求項４記載の半導体装置の製造方法に
おいて、 上記加熱処理を行なうステップは、酸窒化性雰囲気下に
おいて行なわれることを特徴とする半導体装置の製造方
法。 - 【請求項６】 ＭＯＳ型電界効果トランジスタとして機
能する半導体装置の製造方法であって、 半導体基板上にゲート絶縁膜及びゲート電極を順次形成
するステップ（ａ）と、 上記ゲート電極の露出面を被覆する被覆絶縁膜を形成す
るステップ（ｂ）と、 上記ゲート電極及び絶縁膜の上方から半導体基板内に不
純物イオンを注入することにより、半導体基板内にＬＤ
Ｄ拡散層を形成するステップ（ｃ）と、 上記不純物イオンの注入によって生じた上記ゲート絶縁
膜中のダメージを回復するための加熱処理を少なくとも
酸素を含む雰囲気下において行なうステップ（ｄ）と、 上記ゲート電極の側面上に上記被覆絶縁膜を挟んでサイ
ドウォールスペーサを形成するステップ（ｅ）と、 上記半導体基板内にソース・ドレイン拡散層を形成する
ステップ（ｆ）とを備えている半導体装置の製造方法。 - 【請求項７】 請求項６記載の半導体装置の製造方法に
おいて、 上記ステップ（ｄ）は、酸窒化性雰囲気下で行なわれる
ことを特徴とする半導体装置の製造方法。 - 【請求項８】 請求項６又は７記載の半導体装置の製造
方法において、 上記ステップ（ｄ）における加熱処理は、８００〜１１
００℃の範囲で１２０秒以内の急速加熱処理によって行
なわれることを特徴とする半導体装置の製造方法。 - 【請求項９】 不揮発性半導体記憶装置として機能する
半導体装置の製造方法であって、 半導体基板上にゲート絶縁膜，浮遊ゲート電極，層間絶
縁膜及び制御ゲート電極を順次形成するステップ（ａ）
と、 ＣＶＤ法により上記浮遊ゲート電極，層間絶縁膜および
制御ゲート電極の表面を被覆するＣＶＤ絶縁膜を形成す
るステップ（ｂ）と、 上記ＣＶＤ絶縁膜，制御ゲート電極，層間絶縁膜及び浮
遊ゲート電極の上方から半導体基板内に不純物イオンを
注入することにより、ソース・ドレイン拡散層を形成す
るステップ（ｃ）とを備えている半導体装置の製造方
法。 - 【請求項１０】 請求項９記載の半導体装置の製造方法
において、 上記ステップ（ｂ）と上記ステップ（ｃ）との間に、異
方性エッチングを行なって少なくとも上記浮遊ゲート電
極の側面上にＣＶＤ絶縁膜を残存させるステップをさら
に備えていることを特徴とする半導体装置の製造方法。 - 【請求項１１】 請求項９又は１０記載の半導体装置の
製造方法において、 上記ＣＶＤ絶縁膜の膜厚は５〜３０ｎｍであることを特
徴とする半導体装置の製造方法。 - 【請求項１２】 請求項９〜１１のうちいずれか１つに
記載の半導体装置の製造方法において、 上記ステップ（ｃ）の後、上記不純物イオンの注入によ
って生じた上記ゲート絶縁膜中のダメージを回復するた
めの加熱処理を少なくとも酸素を含む雰囲気下において
行なうステップをさらに備えていることを特徴とする半
導体装置の製造方法。 - 【請求項１３】 請求項１２記載の半導体装置の製造方
法において、 上記加熱処理を行なうステップは、酸窒化性雰囲気下に
おいて行なわれることを特徴とする半導体装置の製造方
法。 - 【請求項１４】 不揮発性半導体記憶装置として機能す
る半導体装置の製造方法であって、 半導体基板上にゲート絶縁膜，浮遊ゲート電極，層間絶
縁膜及び制御ゲート電極を順次形成するステップ（ａ）
と、 上記浮遊ゲート電極，層間絶縁膜および制御ゲート電極
の表面を被覆する被覆絶縁膜を形成するステップ（ｂ）
と、 上記被覆絶縁膜，制御ゲート電極，層間絶縁膜及び浮遊
ゲート電極の上方から半導体基板内に不純物イオンを注
入することにより、ソース・ドレイン拡散層を形成する
ステップ（ｃ）と、 上記不純物イオンの注入によって生じた上記ゲート絶縁
膜中のダメージを回復するための加熱処理を少なくとも
酸素を含む雰囲気下において行なうステップ（ｄ）とを
備えている半導体装置の製造方法。 - 【請求項１５】 請求項１４記載の半導体装置の製造方
法において、 上記ステップ（ｄ）は、酸窒化性雰囲気下で行なわれる
ことを特徴とする半導体装置の製造方法。 - 【請求項１６】 請求項１４又は１５記載の半導体装置
の製造方法において、 上記ステップ（ｄ）における加熱処理は、８００〜１１
００℃の範囲で１２０秒以内の急速加熱処理によって行
なわれることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01589699A JP3319721B2 (ja) | 1998-02-03 | 1999-01-25 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10-21651 | 1998-02-03 | ||
| JP2165198 | 1998-02-03 | ||
| JP01589699A JP3319721B2 (ja) | 1998-02-03 | 1999-01-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11289088A true JPH11289088A (ja) | 1999-10-19 |
| JP3319721B2 JP3319721B2 (ja) | 2002-09-03 |
Family
ID=26352131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01589699A Expired - Lifetime JP3319721B2 (ja) | 1998-02-03 | 1999-01-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3319721B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002373947A (ja) * | 2001-02-08 | 2002-12-26 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置の製造方法 |
| KR100411304B1 (ko) * | 2001-06-30 | 2003-12-18 | 주식회사 하이닉스반도체 | 동기식 디램 소자의 제조방법 |
| WO2004114390A1 (ja) * | 2003-06-20 | 2004-12-29 | Nec Corporation | 半導体装置及びその製造方法 |
| US6872624B2 (en) | 2001-02-08 | 2005-03-29 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating nonvolatile semiconductor memory device |
| JP2005142484A (ja) * | 2003-11-10 | 2005-06-02 | Hitachi Ltd | 半導体装置および半導体装置の製造方法 |
| JP2005183458A (ja) * | 2003-12-16 | 2005-07-07 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法及びその製造装置 |
| KR100588655B1 (ko) * | 2003-12-30 | 2006-06-12 | 동부일렉트로닉스 주식회사 | Ｃｍｏｓ 트랜지스터 형성 방법 |
| US7138324B2 (en) | 2003-12-23 | 2006-11-21 | Hynix Semiconductor Inc. | Method of inhibiting degradation of gate oxide film |
| JP2007500457A (ja) * | 2003-02-05 | 2007-01-11 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | フラッシュメモリデバイスの特性を改善する方法 |
| US7629214B2 (en) | 2005-03-30 | 2009-12-08 | Sanyo Electric Co., Ltd. | Method of making a transistor with a sloped drain diffusion layer |
-
1999
- 1999-01-25 JP JP01589699A patent/JP3319721B2/ja not_active Expired - Lifetime
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002373947A (ja) * | 2001-02-08 | 2002-12-26 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置の製造方法 |
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| WO2004114390A1 (ja) * | 2003-06-20 | 2004-12-29 | Nec Corporation | 半導体装置及びその製造方法 |
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| US7629214B2 (en) | 2005-03-30 | 2009-12-08 | Sanyo Electric Co., Ltd. | Method of making a transistor with a sloped drain diffusion layer |
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