JP2005142484A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】 メモリセルのMISFETのしきい電圧ばらつきが小さく、キャパシタの電荷保持特性の良いDRAMを備えた半導体装置、および半導体装置の製造方法を提供する。
【解決手段】 データ線側のｎ型半導体領域およびｐ型半導体領域の不純物濃度を、キャパシタ側のｎ型半導体領域およびｐ型半導体領域の不純物濃度よりもそれぞれ相対的に高くした非対称拡散層構造において、ライト酸化処理の前に、ゲート電極の側壁に酸化防止膜を形成することにより、ゲート電極側壁の酸化を抑制し、側壁に形成される膜の膜厚ばらつきを小さくする。
【選択図】 図１

Description

本発明は、蓄積情報の保持力に優れ、かつメモリセルのMISFETのしきい電圧ばらつきが小さいDRAMを有する半導体装置および半導体装置の製造方法に関するものである。
DRAMにおいて最も重要な技術課題は、キャパシタに蓄積した電荷（データ）をいかに長時間保持するかにある。電荷のリーク経路としては、主に以下の3つが上げられる。キャパシタ側の拡散層のｐｎ接合リーク、メモリセルトランジスタのサブスレッショルドリーク、キャパシタ自身のリークである。
DRAMの高集積化、低消費電力化を目的として素子の微細化が進んでいるが、素子を微細化すると、短チャネル効果によるメモリセルのMISFETのしきい電圧の低下がおこる。しきい電圧が低下すると、サブスレッショルドリークによる電荷リークが大きな問題となってくる。
メモリセルのMISFETのしきい電圧を調整する方法としては、いくつかの方法が提案されている。例えば、特許文献１により、半導体基板表面のチャネル領域に拡散層と反対の導電型をもつ不純物を注入して、しきい電圧を制御する方法が提案されている。この方法を用いて、しきい電圧をサブスレッショルドリークが問題にならない程度まで上げるためには、半導体基板表面の不純物濃度を1018cm-3以上の高濃度にする必要がある。
しかしながら、これにより拡散層において高濃度の不純物によるｐｎ接合が形成され、情報保持時におけるキャパシタ側のｐｎ接合電界強度が増加し、ｐｎ接合リークによる電荷のリークを増加させてしまうといった問題が発生する。このように、サブスレッショルドリークを防ごうとすると、ｐｎ接合リークが増加するといったトレードオフの関係がある。
これを解決する手段として、特許文献２、特許文献３に拡散層の不純物分布が非対称な構造が記載されている。この構造を、以下、拡散層非対称構造と呼ぶ。
特許文献２に記載の方法は、データ線側の拡散層にのみにチャネルと同じ導電型をもつ不純物（例えばボロンイオン）を注入することによって、メモリセルのMISFETのしきい電圧を増加させることを特徴とするものである。しきい電圧が増加することにより、サブスレッショルドリークが抑制される。さらに、キャパシタ側の不純物濃度を低減することができるため、電荷リークの原因となるキャパシタ側のｐｎ接合リークを低減し、電荷保持特性を向上させることができる。
ただし、この方法では、メモリセルのMISFETのしきい電圧を制御するためにデータ線側に導入された不純物の注入量が多くなり、ゲート電極とデータ線側の拡散層領域との間にオフセットが発生してしまう問題がある。そこで、オフセットを防止することを目的として、特許文献３記載の技術では、データ線側にのみ、チャネル領域と同じ導電型の不純物と拡散層と同じ導電型の不純物を導入する方法が提案されている。
特開平8-330439号公報
特開平10-56147号公報 特開2000-236074号公報
しかしながら、本発明者が前記の拡散層非対称構造を検討したところ、メモリセルのMISFETのしきい電圧のばらつきが大きくなる問題が発生することが明らかになった。データ線側に注入する不純物イオンの注入条件によっては、しきい電圧のばらつきが通常構造の２倍にまで達する。
しきい電圧が小さくなりすぎると、サブスレショルドリークが発生してキャパシタに蓄積された電荷がリークする原因となる。逆にしきい電圧が大きくなりすぎると、キャパシタへの電荷の注入が不十分となり、情報の書き込み不足が発生する。しきい電圧ばらつきが大きくなることは、これらを原因とする不良素子の数が増加することを意味し、歩留まりの低下をもたらす。
メモリセルのMISFETのしきい電圧がばらつく原因について、シミュレーションにより調べた結果を述べる。図２、図３は、ゲート電極周辺の形状のばらつきが、しきい電圧ばらつきにどの程度影響を及ぼしているか示したものである。考慮した形状は、ゲート長、ゲート電極の傾斜（ゲートテーパー角）、ゲート酸化膜厚、ゲート電極側壁酸化膜厚、スルー酸化膜厚、サイドウォールスペーサー膜厚、タングステンシリサイド後退量であり、それらを図２に模式的に示した。
これは、半導体基板１上に、シリコン酸化膜からなるゲート酸化膜２０を熱酸化により形成後、多結晶シリコン膜２１、タングステンシリサイド膜２２、シリコン窒化膜２３を順次堆積後し、フォトレジストパターンをマスクとして所望のゲート長にシリコン窒化膜２３、タングステンシリサイド膜２２、多結晶シリコン膜２１を順次ドライエッチングによって加工してゲート電極２７を形成し、酸化雰囲気下での熱処理（ライト酸化処理）を行ってゲート電極側壁酸化膜２４、スルー酸化膜２５を形成した後、ゲート電極２７の側壁にシリコン窒化膜からなるサイドウォールスペーサー２６をCVD法により形成したものである。ゲート長は、ソース・ドレイン間を結ぶゲート電極の長さである。ゲート長、ゲート電極の傾斜（ゲートテーパー角）、およびタングステンシリサイド後退量のそれぞれのばらつきは、主にゲート電極２７を形成する際のドライエッチング工程で発生する。また、ゲート電極側壁酸化膜２４とスルー酸化膜２５の膜厚ばらつきは、主にライト酸化処理工程で発生する。サイドウォールスペーサー２６の膜厚ばらつきは、サイドウォールスペーサー２６を形成する工程で発生する。不純物イオン注入は、ライト酸化処理直後とサイドウォールスペーサー形成直後の２工程で適宜行われる。
図３には、各形状のばらつきがしきい電圧ばらつきの総量に対して何％を占めるか、通常の構造と、拡散層非対称構造を比較して示した。形状のばらつきは、半導体基板中に注入される不純物分布のばらつきをもたらし、それがMISFETのしきい電圧を変動させる。
通常の構造では、ゲート長ばらつきの影響が大きいのに対して、拡散層非対称構造では、ゲート電極側壁酸化膜２４の膜厚ばらつきの影響が大きいことがわかる。ゲート長が0.1ミクロン前後と微細になってくると、通常構造では短チャネル効果が大きくなり、ゲート長のばらつきがしきい電圧に与える影響が大きくなる。それに対して拡散層非対称構造では、データ線側にチャネルと同じ導電型の不純物イオンが注入されているため、短チャネル効果の影響が小さくなると考えられる。
拡散層非対称構造の場合、データ線側の拡散層にのみゲート電極側壁酸化膜の膜厚分だけゲート電極から離れた位置に、例えばボロンイオンとヒ素イオンが注入される。しきい電圧は、これらの不純物分布に非常に敏感である。ボロンの濃度が多すぎると、オフセット傾向になってしきい電圧が上昇し、ヒ素の濃度が多すぎれば、短チャネル効果により、しきい電圧は下降する。ゲート電極側壁酸化膜厚のばらつきが、これらの不純物分布を変えることで、しきい電圧が大きく変化する。したがって、拡散層非対称構造においてしきい電圧ばらつきを低減するためには、ゲート電極側壁酸化膜厚のばらつきを制御することが重要である。
ゲート電極側壁酸化膜２４は、いわゆるライト酸化処理時に形成される。ライト酸化処理は、ゲート電極を加工する際に受けたゲート端部の酸化膜のエッチングダメージを除去することを目的として、ゲート電極加工後に半導体基板を再度熱酸化する処理である。信頼性の高い半導体装置を提供する上で、欠かすことのできない工程である。ゲート電極２７は、不純物が添加された多結晶シリコン膜２１とタングステンシリサイド膜２２との積層構造で形成されているが、ライト酸化処理時に、上記の膜が露出した箇所（ゲート電極の側面）も同時に酸化されてしまう。
ライト酸化によって形成されたゲート電極側壁酸化膜の膜厚がばらつく理由としては、以下の２点が考えられる。
まず１つは、酸化速度の不純物濃度依存性である。多結晶シリコン膜２１中には、低抵抗化を目的として、例えばリンなどの不純物が添加されている。リン等の不純物が添加された多結晶シリコンの酸化速度は、不純物が添加されていない多結晶シリコンに比べて約１．５から６倍程度早くなることが知られている。従って、多結晶シリコン中の不純物濃度が異なれば、酸化速度も異なる。これが、ゲート電極側壁酸化膜厚のばらつきをもたらす１つの要因である。
もう一つは、酸化速度の結晶面方位依存性である。シリコン結晶は、結晶面によって酸化速度が異なる。例えばシリコンの(111)結晶面は、(100)結晶面の約２倍の酸化速度を持つ。ゲート電極に用いられる多結晶シリコン中には、様々な結晶面方位を持つ結晶粒が存在するため、これにより側壁酸化膜厚のばらつきが生ずる。
このように、拡散層非対称構造において、メモリセルのMISFETのしきい電圧ばらつきを低減するためには、ゲート電極側壁酸化膜厚のばらつきを低減する必要があるが、ゲート電極は不純物が添加された多結晶シリコンによって形成されており、不純物濃度や結晶粒の方位によって酸化速度が異なるため、ゲート電極側壁に形成される酸化膜の膜厚のばらつきは必然的に大きくなってしまう。
本発明の目的は、拡散層非対称構造において、メモリセルのMISFETのしきい電圧ばらつきの原因となるゲート電極側壁酸化膜の膜厚ばらつきを抑えた半導体装置および半導体装置の製造方法を提供することにある。更には、リフレッシュ特性を向上した、信頼性の高いDRAMセルを有した半導体装置および半導体装置の製造方法を提供することにある。
本発明の半導体装置は、半導体基板上に情報転送用データ線と、MISFETと、情報蓄積容量部とが直列接続したメモリセルを有し、情報転送用データ線と接続するMISFETの一方の拡散層領域の不純物濃度が、前記情報蓄積容量部と接続するもう一方のMISFETの拡散層領域の不純物濃度よりも高い構造（非対称拡散層構造）を有し、MISFETのゲート電極の側壁に酸化防止膜を備えたものである。
本発明の半導体装置は、半導体基板上に情報転送用データ線と、MISFETと、情報蓄積容量部とが直列接続したメモリセルを有し、情報転送用データ線と接続するMISFETの一方の拡散層領域の不純物濃度が、前記情報蓄積容量部と接続するもう一方のMISFETの拡散層領域の不純物濃度よりも高い構造（非対称拡散層構造）を有し、MISFETのゲート電極の側壁に熱酸化以外の方法で形成した酸化膜を備えたものである。
本発明によれば、非対称拡散層構造において問題となっている、メモリセルのMISFETのしきい電圧ばらつきを低減することが可能となり、信頼性の高い非対称拡散層構造を備えた半導体装置を提供することが可能となる。
拡散層非対称構造を有するDRAMにおいて、メモリセルのMISFETのしきい電圧ばらつきを小さくするという目的を、ＭＩＳＦＥＴのゲート電極の側壁に酸化防止膜を形成することにより達成した。
以下、本発明の実施例について、図面に基づき説明する。
＜実施例１＞
図１は、本発明の半導体装置の一実施例を示す断面図であり、メモリセルのMISFETを示すものである。
図１の半導体装置は、シリコン単結晶からなる半導体基板１上にシリコン酸化膜からなる素子分離溝２が形成されており、半導体基板１表面にはｐ-型半導体領域３が形成されており、ｐ-型半導体領域３上には、酸化シリコンからなるゲート絶縁膜４、ゲート電極５が形成されている。ゲート電極５は、リンが添加された多結晶シリコンによって形成されており、その上部には抵抗を低減することを目的としてタングステンシリサイドが形成されている。ゲート電極５は、メモリセルを選択するワード線（ＷＬ）としての機能を果たす。ゲート電極５のゲート長方向の側壁には酸化防止膜６が例えばCVD法により形成されており、ゲート電極５と酸化防止膜６との間には、酸化膜は形成されていない。酸化防止膜６は、MISFETのソース・ドレインを形成する不純物をイオン注入する前に形成される。MISFETのソース・ドレインを形成する一方の領域には、MISFETのしきい電圧を調整することを目的としたｐ型半導体領域７と、ｎ-型半導体領域８が形成され、さらにソース・ドレインを形成するもう一方の領域には、ｎ-型半導体領域９が形成されている。ｐ型半導体領域７のｐ型不純物濃度は、ｐ-型半導体領域３のｐ型不純物濃度よりも高い。ｎ-型半導体領域８のｎ型不純物濃度は、ｎ-型半導体領域９のｎ型不純物濃度よりも高くなっている。ｐ型半導体領域７とｎ-型半導体領域８からなる、一方のソース・ドレインを形成する領域は、例えばｎ型不純物を添加した多結晶シリコンからなるプラグを介して、データ線（ＤＬ）と接続している。また、ｎ-型半導体領域９は、例えばｎ型不純物を添加した多結晶シリコンからなるプラグを介して、電荷を蓄えるキャパシタ（ＳＮ）と接続している。酸化防止膜６のゲート長方向の側壁には、シリコン窒化膜からなるサイドウォールスペーサー１０が形成されている。
この構成では、メモリセルのMISFETのソースとドレインとの不純物の分布が異なり、ソース・ドレインへの不純物注入前に、ゲート電極５の側壁に酸化防止膜６が形成され、ゲート電極５と酸化防止膜６との界面に酸化膜が存在していないことが特徴である。
これにより、拡散層非対称構造において、メモリセルのMISFETのしきい電圧ばらつきの最も大きな原因となるゲート電極の側壁酸化膜厚ばらつきを除去することが可能となる。ゲート電極の側壁に形成された酸化防止膜は、ゲート電極材料との直接的な化学反応によって形成されたものではないため、ゲート電極材料が多結晶であること、また不純物が添加されていることによる反応速度の違いの影響を受けることが無い。従って、酸化防止膜の膜厚ばらつきを従来のゲート電極側壁酸化膜ばらつきよりも十分小さくすることが可能となるため、メモリセルのMISFETのしきい電圧ばらつきの小さい非対称拡散層構造を有する半導体装置を提供することができる。
次に、本発明の半導体装置の一実施例の製造工程を図４〜図１０を用いて説明する。
まず、図４に示すようにｐ型で比抵抗が１０Ωｃｍの（１００）面方位をもつシリコン基板４０上に、素子分離領域となる部分に深さ約０．４μｍの溝を形成し、ついで溝にシリコン酸化膜を埋め込んで素子分離溝４５を形成した。
次にメモリアレイ部４１と、周辺回路部４２のうちｎ型MISFET形成部４３に、例えばボロンイオンを注入し、ｐ型ウェル領域４６を形成した。また、周辺回路部４２のうちｐ型MISFET形成部４４には例えばリンを注入し、ｎ型ウェル領域４７を形成した。上記不純物を注入後、シリコン基板４０に発生したイオン注入による結晶欠陥の回復、注入した不純物イオンの活性化などを目的として熱処理を行った。
次に、MISFETのしきい電圧を調整することを目的として、ｐ型ウェル領域４６、ｎ型ウェル領域４７の表面に、例えばボロンのようなしきい電圧調整用の不純物イオン４８を注入した。
次に図５に示すようにｐ型ウェル領域４６、ｎ型ウェル領域４７の各表面に熱酸化法を用いて厚さ約８ｎｍの清浄なシリコン酸化膜５１を形成し、その上に約５０ｎｍの厚さの多結晶シリコン膜５２を形成後、約１００ｎｍ厚さのタングステンシリサイド膜５３、約２００ｎｍ厚さのシリコン窒化膜５４を順次堆積する。その後、フォトレジストパターンをマスクとしてシリコン窒化膜５４、タングステンシリサイド膜５３、多結晶シリコン膜５２を順次エッチングすることによって、ゲート電極５５ａ、５５ｂ、５５ｃを形成する。
次に、シリコン基板４０上に例えばシリコン窒化膜をCVD法により堆積し、異方性エッチングすることにより、ゲート電極５５ａ、５５ｂ、５５ｃの側壁に酸化防止膜５６を約１０ｎｍ形成する。その後、酸化性の雰囲気下で熱処理をする。いわゆるライト酸化処理である。これにより、ゲート端部のゲート酸化膜のエッチング損傷を回復することができる。この時、ゲート電極の側壁には、酸化防止膜が形成されているため、ゲート電極の側壁に酸化膜は形成されない。
次に図６に示すように、フォトレジスト６１をマスクとして、メモリアレイ部４１において後にデータ線と接続する、２つのゲート電極５５ａ間のｐ型ウェル領域４６に、ｐ型不純物の例えばボロンイオンを２０ｋｅＶのエネルギーで１．５ｘ１０13ｃｍ-2注入してｐ型半導体領域６２を形成し、引き続き、ｎ型不純物の例えばヒ素を４０ｋｅＶのエネルギーで１ｘ１０13ｃｍ-2注入して、上記ｐ型半導体領域６２中にｎ-型半導体領域６３を形成する。このとき、どちらの不純物イオンも、シリコン基板に垂直な方向に、傾斜をつけずに打ち込む方が、不純物分布のばらつきを小さく抑えることができる。
メモリアレイ部４１のMISFETのしきい電圧は、しきい電圧調整用にメモリアレイ部４１全面に注入したしきい電圧調整用不純物イオン４８の濃度と、上記のｐ型半導体領域６２に注入されているボロンの濃度と、ｎ-型半導体領域６３に注入されているヒ素の濃度によって決まる。従って、所望のしきい電圧を得るために、ボロンイオンとヒ素イオンの注入条件は、上記の条件以外を使用してもよい。また、ｐ型不純物としてボロン以外のｐ型不純物を使用してもかまわない。同様に、ｎ型不純物としてヒ素以外のｎ型不純物を使用してもかまわない。
次に、図７に示すようにフォトレジスト６１を除去した後、ｐ型ウェル領域４６にｎ型不純物の例えばリンを注入して、メモリアレイ部４１のゲート電極５５ａの両側のｐ型ウェル領域４６の上部と、ｎ型MISFET形成部４３のゲート電極５５ｂの両側のｐ型ウェル領域４６の上部に、ｎ-型半導体領域６４を形成する。ここでは、メモリアレイ部４１のｎ-型半導体領域６４とｎ型MISFET形成部４３のｎ-型半導体領域６４は同時に形成したが、別の条件でそれぞれ形成してもよい。
また、ｎ型ウェル領域４７には、ｐ型不純物の例えばボロンイオンを注入することによって、ゲート電極５５ｃの両側のｎ型ウェル領域４７の上部に、ｐ-型半導体領域６５を形成する。
続いて、シリコン基板４０上にCVD法によって約６０ｎｍのシリコン窒化膜を堆積し、異方性エッチングによって、ゲート電極５５ａ、５５ｂ、５５ｃの側面の酸化防止膜５６の表面にサイドウォールスペーサー８０を形成する。
次に図８に示すように、周辺回路部４２のｐ型ウェル領域４６にｎ型不純物の例えばヒ素イオンを注入することにより、ｎ+型半導体領域８４を形成する。また、周辺回路部４２のｎ型ウェル領域４７にｐ型不純物の例えばボロンイオンを注入することによりｐ+型半導体領域８５を形成する。
次に、シリコン基板４０上に層間絶縁膜８１として、例えばプラズマCVD法などによってシリコン酸化膜を堆積後、化学的機械研磨法（ＣＭＰ）で研磨してその表面を平らにする。続いて、メモリアレイ部４１において、フォトレジストパターンをマスクとして、ドライエッチングにより、前記の層間絶縁膜８１とシリコン酸化膜５１を除去し、ｎ-型半導体領域６４に達するコンタクトホール８２ａを形成する。また、ｎ-型半導体領域６３が形成されている領域に対しても同様にそこまで達するコンタクトホール８２ｂを形成する。このエッチングは、層間絶縁膜８１を形成するシリコン酸化膜とサイドウォールスペーサー８０を形成するシリコン窒化膜とのエッチング選択比が高い条件で行うため、微細な開口径をもつコンタクトホール８２ａ、８２ｂが自己整合的に形成される。
ここで、コンタクトホール８２ａ、８２ｂに例えばリンイオンを注入して、ｎ-型半導体領域６３、６４の上部に電界緩和層を形成してもよい。この電界緩和層は、数回のイオン打ち込みによって形成しても良い。また、リン以外のｎ型不純物を用いて形成しても良い。
続いてコンタクトホール８２ａ、８２ｂの内側にプラグ８３ａ、８３ｂを形成する。プラグ８３ａ、８３ｂは、例えばリンが約１ｘ１０20ｃｍ-3入った多結晶シリコンからなり、CVD法で堆積後、表面をＣＭＰ法で研磨して、コンタクトホール８２ａ、８２ｂの中に埋め込んでいる。プラグ８３ａ、８３ｂ中のリンイオンが拡散して、ｎ-型拡散層領域６３、６４の上部に、ｎ+型半導体領域８４が形成される。
次に、図９に示すように層間絶縁膜８１の上部に例えばCVD法によってシリコン酸化膜からなる層間絶縁膜９１を形成する。
次にフォトレジストパターンをマスクとして、ドライエッチングにより前記コンタクトホール８２ｂ上の層間絶縁膜９１を除去してスルーホール９２を形成し、プラグ８３ｂの表面を露出させる。また、同時に周辺回路部４２においても、フォトレジストパターンをマスクとして、ドライエッチングにより層間絶縁膜９１、８１を除去し、シリコン酸化膜５１を除去して、ｎ型MISFET形成部４３のｎ+半導体領域８４まで達するコンタクトホール９３ａとｐ型MISFET形成部４４のｐ+型半導体領域８５まで達するコンタクトホール９３ｂとを形成する。次にスルーホール９２を通してプラグ８３ｂと接するデータ線９４を形成し、コンタクトホール９３ａを通してｎ型MISFET形成部４３のｎ+半導体領域８４と接続する第一層配線９５とコンタクトホール９３ｂを通してｐ型MISFET形成部４４のｐ+型半導体領域８５と接続する第一層配線９５を形成する。データ線９４および第一層配線９５は、例えばタングステンなどの導電性膜を堆積した後、フォトレジストパターンをマスクにして、前記導電性膜を加工することによって形成する。ここまでで、周辺回路部４２が完成する。
次に、図１０に示すように、データ線９４と第一層配線９５の上部に例えばプラズマCVD法などによりシリコン酸化膜からなる層間絶縁膜１００を形成する。層間絶縁膜１００の表面は、ＣＭＰ法により平坦にされる。その後、フォトレジストパターンをマスクとして、ドライエッチングにより、層間絶縁膜１００、９１を順次除去して、プラグ８３ａまで達するスルーホール１０６を形成する。その後、スルーホール１０６中にタングステンなどの導電性膜をCVD法などにより埋め込み、プラグ１０７を形成する。次に、プラグ１０７と層間絶縁膜１００の上部にCVD法によりシリコン窒化膜からなる層間絶縁膜１０１を堆積し、続いてシリコン酸化膜からなる層間絶縁膜１０２をCVD法などにより堆積する。続いて、フォトレジストパターンをマスクとして、層間絶縁膜１０２、１０１をエッチングして、プラグ１０７の上部に溝１０８を形成する。次に溝内部の内壁に例えばリンなどを添加した多結晶シリコンからなる下部電極１０３を形成する。このとき、層間絶縁膜１０２上にも、多結晶シリコンが形成されるが、これは、溝内部にフォトレジストなどを埋め込んだ後、エッチバックすることによって除去する。
次に、下部電極１０３の上部に例えば酸化タンタルなどによる容量絶縁膜１０４を形成し、容量絶縁膜１０４の上部に例えば窒化チタンなどによる上部電極１０５を形成する。ここまでの工程により、DRAMのメモリセルが完成する。
この後、図示しないが、層間絶縁膜を形成し、第２層目の配線を形成することにより、本実施の形態のDRAMが完成する。
このように、本実施例によれば、DRAMメモリセルの拡散層非対称構造において、メモリセルのMISFETのしきい電圧ばらつきの大きな原因となるゲート電極の側壁酸化膜ばらつきを除去することが可能となる。これにより、メモリセルのMISFETのしきい電圧ばらつきの小さい拡散層非対称構造を有する半導体装置を提供することができる。
これは、ゲート電極側壁に酸化防止膜を形成したことによる。
非対称拡散層構造において、メモリセルのMISFETのしきい電圧ばらつきをもたらす最も大きな原因は、ゲート電極側壁酸化膜の膜厚ばらつきである。ゲート電極側壁が酸化されるのは、いわゆるライト酸化処理時である。ライト酸化は、ゲート端部のゲート絶縁膜のエッチングダメージを除くためには欠かすことができない工程であるが、この工程でゲート端部だけでなくゲート電極の側壁も酸化されてしまう。不純物を添加した多結晶シリコンからなるゲート電極を酸化した場合には、リンなどの不純物が添加されていること、また多結晶であることから、形成される酸化膜の膜厚ばらつきは、膜厚の約１５％程度と非常に大きい。しかしながら、例えばゲート電極側壁に酸化防止膜をCVD法で形成した場合には、その膜厚ばらつきは膜厚の約５％となり、ゲート電極側壁の膜厚ばらつきを1/3にまで低減することが可能となる。また、ゲート電極の側壁が酸化されて侵食されることにより、ゲート長がばらつく効果も若干低減することができる。
すなわち非対称構造において、例えばしきい電圧ばらつきが１００ｍVあったとすると、側壁に酸化防止膜を形成することで、これが６５ｍV程度まで低減できる。このように、本発明によりメモリセルのMISFETのしきい電圧ばらつきの小さい半導体装置を提供することが可能となる。
また、このゲート電極側壁酸化防止膜は、非対称イオン注入の前に形成しているため、不純物イオンの注入される位置は、ゲート端から側壁酸化防止膜の膜厚分だけ離れることになる。ゲート電極を加工後、側壁を酸化したり、酸化防止膜を形成したりする前にイオン注入を行った場合には、ゲート端の位置が不純物の注入される位置を決定するため、短チャネル効果によって、ゲート長ばらつきの影響が非常に大きくなり、MISFETのしきい電圧ばらつきを増加させてしまう。
従って、非対称イオン注入前に側壁酸化防止膜を形成することは、ゲート長ばらつきがメモリセルのMISFETのしきい電圧ばらつきに及ぼす影響を小さくする効果もある。
また、この側壁酸化防止膜が非対称イオン注入の前に形成されることによって、イオン注入時にゲート端部のゲート絶縁膜にダメージを与えることを防いだり、ゲート電極材料としてタングステンやタングステンシリサイドなどが用いられた場合には、剥き出しとなったタングステンがイオン注入時にイオンに叩かれて半導体基板中に入り、半導体基板を汚染することを回避したりすることができる。
このように、本方法を用いることにより、メモリセルのMISFETのしきい電圧ばらつきが小さくかつ信頼性の高い非対称拡散層構造を備えた半導体装置を提供することが可能となる。
実施例１において、酸化防止膜５６は、メモリアレイ部４１と周辺回路部４２のゲート電極５５ａ、５５ｂ、５５ｃの側壁にすべて形成したが、図１１に示すように、酸化防止膜５６は、メモリアレイ部４１のゲート電極５５ａのみに形成し、周辺回路部４２のゲート電極５５ｂ、５５ｃの側壁には形成しなくてもよい。この場合、ライト酸化処理により、周辺回路部４２のゲート電極５５ｂ、５５ｃを形成する多結晶シリコン膜５２の側壁にはシリコン酸化膜１１１が形成され、タングステンシリサイド膜５３の側壁にはタングステン酸化膜１１２が形成される。周辺回路部４２においては、ゲート電極５５ｂ、５５ｃの両側の２つの拡散層領域の不純物濃度は、それぞれほぼ同じであることから（非対称拡散層構造ではない）、ｎ型MISFETとｐ型MISFETのしきい電圧ばらつきに対しては、ゲート長のばらつきが支配的であり、ゲート電極の側壁が酸化されてもゲート電極側壁酸化膜ばらつきの影響はそれほど問題とならない。従って、図１１に示す形態でも同様に、本発明の目的であるメモリセルのMISFETのしきい電圧ばらつきを小さくする効果が得られる。
実施例１では、周辺回路部４２のｐ型ＭＩＳＦＥＴ形成部４４のゲート電極５５ｃの多結晶シリコン膜５２にｎ型不純物のリンが添加されている例を示したが、ｐ型ＭＩＳＦＥＴ形成部４４のゲート電極５５ｃの多結晶シリコン膜５２にｐ型不純物であるボロンを添加した、いわゆるデュアルゲート構造を用いた場合でも、同様の方法を用いることにより、同様の効果を得ることができる。
実施例１において、酸化防止膜５６として、CVD法によるシリコン窒化膜を適用したが、ライト酸化処理時にゲート電極の酸化を防止する役割を果たす性能を持つ膜であれば、他に何を用いても良い。また、ゲート電極を形成後、窒化処理を行って、ゲート電極の側壁を窒化することにより、ライト酸化時にゲート電極側壁が酸化されるのを防いでもよい。窒化処理の方法としては、周辺回路部にデュアルゲート構造を用いた場合には、ｐ型ＭＩＳＦＥＴ形成部４４のゲート電極５５ｃを構成するボロンが添加された多結晶シリコン膜５２からボロンが熱拡散により拡散するのを防ぐために、低温のプラズマ窒化やラジカル窒化といった方法を用いるのが好ましい。
実施例１では、ゲート電極として、不純物を添加した多結晶シリコン膜とタングステンシリサイド膜によるポリサイド構造を用いた例を示したが、不純物を添加した多結晶シリコン膜と例えばタングステンのような金属膜の積層構造であるポリメタル構造においても、同様の方法を適用することにより、同様の効果を得ることができる。
実施例１において、ゲート電極を所望の形状に加工する際のドライエッチングと洗浄の工程で、ゲート電極の側壁が若干（２ｎｍ以下）酸化される場合もある。この場合には、酸化防止膜５６とゲート電極５５との界面に２ｎｍ以下の薄いシリコン酸化膜が残存することになる。界面に形成された酸化膜の膜厚は薄い（２ｎｍ以下）ため、その膜厚ばらつきは小さく、MISFETのしきい電圧ばらつきに及ぼす影響は小さい。従って、このようにゲート電極５５ａと酸化防止膜５６との間に薄い（２ｎｍ以下の）酸化膜が形成されているような場合でも、同様の効果が得られる。
＜実施例２＞
図１２は、本発明の半導体装置の一実施例を示す断面図である。前記実施例１と同様に、シリコン単結晶からなる半導体基板１上にシリコン酸化膜からなる素子分離溝２が形成されており、半導体基板表面にはｐ-型半導体領域３が形成されており、ｐ-型半導体領域３上には、酸化シリコンからなるゲート絶縁膜４、ゲート電極５が形成されている。ゲート電極５は、ｎ型不純物が添加された多結晶シリコンによって形成されており、その上部には抵抗を低減することを目的としてタングステンシリサイドが形成されている。ゲート電極５のゲート長方向の側壁にはシリコン酸化膜１２１が例えばCVD法により形成されている。シリコン酸化膜１２１は、ライト酸化前に形成される。この後、MISFETのソース・ドレインを形成する不純物をイオン注入する。MISFETのソース・ドレインを形成する一方の領域には、MISFETのしきい電圧を調整することを目的としたｐ型半導体領域７と、ｎ−型半導体領域８が形成され、さらにソース・ドレインを形成するもう一方の領域には、ｎ-型半導体領域９が形成されている。ｐ型半導体領域７のｐ型不純物濃度は、ｐ-型半導体領域３のｐ型不純物濃度よりも高い。ｎ-型半導体領域８のｎ型不純物濃度は、ｎ-型半導体領域９のｎ型不純物濃度よりも高くなっている。ｐ型半導体領域７とｎ-型半導体領域８からなる、一方のソース・ドレインを形成する領域は、例えばｎ型不純物を添加した多結晶シリコンからなるプラグを介して、データ線（ＤＬ）と接続している。また、ｎ-型半導体領域９は、例えばｎ型不純物を添加した多結晶シリコンからなるプラグを介して、電荷を蓄えるキャパシタ（ＳＮ）と接続している。シリコン酸化膜１２１のゲート長方向の側壁には、シリコン窒化膜からなるサイドウォールスペーサー１０が形成されている。
実施例１では、ゲート電極５の側壁に酸化防止膜６が形成されていたのに対し、実施例２では、ゲート電極５の側壁にシリコン酸化膜１２１が形成されている点が異なる。ゲート電極側壁にシリコン酸化膜を例えばCVD法により形成した場合には、その膜厚ばらつきは、ゲート電極を構成する多結晶シリコン膜中の不純物濃度や結晶面方位に依存しないため、熱酸化によって形成した場合よりも小さい。
シリコン酸化膜を例えばCVD法で形成した場合には、その膜厚ばらつきは膜厚の約５％程度である。シリコン酸化膜は、酸化防止膜と比べて、酸素が膜中を通り抜ける速度が速い。しかしながら、ゲート電極が剥き出しの状態で酸化した場合と比べると、酸化速度は遅くなる。例えば、ゲート電極が剥き出しの状態で酸素雰囲気下で熱酸化処理を行った場合に形成される膜厚は約１０ｎｍ、ばらつきは約１．５ｎｍであるのに対して、あらかじめゲート電極側壁にCVD法により酸化膜が約１０ｎｍ形成されている場合には、酸化により形成される酸化膜の膜厚は約４ｎｍであり、膜厚ばらつきは、CVD法で形成された酸化膜の膜厚ばらつきと合計しても約１ｎｍ程度となる。従って、本方法を用いることにより、側壁酸化膜の膜厚ばらつきを従来の方法よりも抑えることができる。
この場合、例えばしきい電圧ばらつきが１００ｍVあったとすると、側壁に酸化膜をCVD法などにより形成することで、これが７５ｍV程度まで低減できる。
このように、本方法を用いることにより、拡散層非対称構造において、メモリセルのMISFETのしきい電圧ばらつきを低減することが可能となる。
実施例２では、ゲート電極５の側壁にシリコン酸化膜１２１を形成した後、ライト酸化処理を行ったが、シリコン酸化膜１２１を例えばCVD法により形成した後、窒化処理を行って、窒素をゲート電極とシリコン酸化膜１２１との界面などに導入してもよい。この方法を用いることにより、その後のライト酸化処理時に、ゲート電極表面が、より酸化されにくくなり、ゲート電極の側壁膜厚のばらつきを低減することが可能となる。これにより、メモリセルのMISFETのしきい電圧ばらつきを低減することができる。
本発明の半導体装置の一実施例を示す断面図。 メモリセルのMISFETのしきい電圧ばらつきを計算する上で考慮に入れた形状についての説明図。 メモリセルのMISFETのしきい電圧ばらつきに及ぼす形状ばらつきの影響を示す図。 本発明の半導体装置の一実施例の製造工程を示す断面図。 本発明の半導体装置の一実施例の製造工程を示す断面図。 本発明の半導体装置の一実施例の製造工程を示す断面図。 本発明の半導体装置の一実施例の製造工程を示す断面図。 本発明の半導体装置の一実施例の製造工程を示す断面図。 本発明の半導体装置の一実施例の製造工程を示す断面図。 本発明の半導体装置の一実施例の製造工程を示す断面図。 本発明の半導体装置の一実施例の一製造工程を示す断面図。 本発明の半導体装置の一実施例を示す断面図。
符号の説明
１…半導体基板、
２…素子分離溝、
３…ｐ-型半導体領域、
４…ゲート酸化膜、
５…ゲート絶縁膜、
６…酸化防止膜、
７…ｐ型半導体領域、
８,９…ｎ-型半導体領域、
１０…サイドウォールスペーサー、
２０…ゲート酸化膜、
２１…多結晶シリコン膜、
２２…タングステンシリサイド膜、
２３…シリコン窒化膜、
２４…ゲート電極側壁酸化膜、
２５…スルー酸化膜、
２６…サイドウォールスペーサー、
２７…ゲート電極
４０…シリコン基板、
４１…メモリアレイ部、
４２…周辺回路部、
４３…ｎ型MISFET形成部、
４４…ｐ型MISFET形成部、
４５…素子分離溝、
４６…ｐ型ウェル領域、
４７…ｎ型ウェル領域、
４８…しきい電圧調整用不純物イオン、
５１…シリコン酸化膜、
５２…多結晶シリコン膜、
５３…タングステンシリサイド膜、
５４…シリコン窒化膜、
５５ａ,５５ｂ,５５ｃ…ゲート電極、
５６…酸化防止膜、
６１…フォトレジスト、
６２…ｐ型半導体領域、
６３,６４…ｎ-型半導体領域、
６５…ｐ-型半導体領域、
８０…サイドウォールスペーサー、
８１…層間絶縁膜、
８２ａ,８２ｂ…コンタクトホール、
８３ａ,８３ｂ…プラグ、
８４…ｎ+型半導体領域、
８５…ｐ+型半導体領域、
９１…層間絶縁膜、
９２…スルーホール、
９３ａ,９３ｂ…コンタクトホール、
９４…データ線、
９５…第一層配線、
１００,１０１,１０２…層間絶縁膜、
１０３…下部電極、
１０４…容量絶縁膜、
１０５…上部電極、
１０６…スルーホール、
１０７…プラグ、
１０８…溝、
１１１…シリコン酸化膜、
１１２…タングステン酸化膜、
１２１…シリコン酸化膜。

Claims (10)

  1. 半導体基板の一主面側に所定の間隔を置いて形成された第１の導電型を有する第１不純物拡散層および第２不純物拡散層と、
    前記第１不純物拡散層と前記第２不純物拡散層に挟まれ前記半導体基板領域に形成されたチャネル領域と、
    前記チャネル領域と、前記第１不純物拡散層および前記第２不純物拡散層のそれぞれの一部を含む領域上にゲート絶縁膜を介してゲート電極が積層されてなるＭＩＳＦＥＴを有し、
    前記第１不純物拡散層は、前記第２不純物拡散層に比べて不純物濃度が高くなるように形成され、前記第２不純物拡散層の外側に前記第２不純物拡散層を取り囲むように形成された前記第１の導電型と反対の導電型を有する第３の不純物拡散層が、前記チャネル領域の一部に掛かるように設けられ、
    前記ゲート電極の側面には、ＣＶＤ法により堆積された膜が設けられていることを特徴とする半導体装置。
  2. 半導体基板の一主面側に所定の間隔を置いて形成された第１の不純物濃度を有する第１不純物拡散層および第２の不純物濃度を有する第２不純物拡散層と、前記第１不純物拡散層および前記第２不純物拡散層に挟まれた前記半導体基板の領域上にゲート絶縁膜を介してゲート電極が積層されてなるＭＩＳＦＥＴを有し、
    前記第１の不純物濃度と前記第２の不純物濃度のどちらか一方の濃度が他方の濃度に比べて低く、前記ゲート電極の側面には堆積法により堆積された膜が設けられていることを特徴とする半導体装置。
  3. 前記緻密な膜は、窒化シリコン膜であることを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 前記緻密な膜は、シリコン酸化膜であることを特徴とする請求項１または請求項２に記載の半導体装置。
  5. 半導体基板上にそれぞれ形成されたＭＩＳＦＥＴと情報蓄積容量部と情報転送用データ線とを含むＤＲＡＭメモリセルを備えた半導体装置において、
    前記ＭＩＳＦＥＴは、前記ＭＩＳＦＥＴと前記情報蓄積容量部とを接続する第１不純物拡散層と、前記情報転送用データ線と前記ＭＩＳＦＥＴとを接続する第２不純物拡散層とを有し、
    前記第２不純物拡散層は、前記第１不純物拡散層よりもその不純物濃度が高くなるように形成され、
    前記半導体基板の領域上にゲート絶縁膜を介して積層されてなるゲート電極の側面には、ＣＶＤ法により堆積されたゲート電極のポリシリコンの酸化を防止する膜が設けられていることを特徴とする半導体装置。
  6. 半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に積層されたゲート電極と、前記ゲート絶縁膜を介して前記ゲート電極に対向する側の前記半導体基板表面層に形成された一対の不純物拡散領域を有するＭＩＳＦＥＴから構成される半導体装置の製造方法において、
    前記半導体基板表面にゲート酸化膜を形成する工程と、
    前記ゲート電極を前記ゲート酸化膜上に堆積する工程と、
    前記ゲート電極を所定の形状に加工する工程と、
    前記ゲート電極の側面にＣＶＤ法を用いて、前記ゲート電極の酸化を防止する酸化防止膜を形成する工程と、
    前記半導体基板を酸化雰囲気下で熱処理する工程と、
    前記一対の不純物拡散層領域となる部分の一方を被覆するイオン注入用マスクを形成する工程と、
    前記イオン注入用マスクに被覆されていない前記不純物拡散層領域となる部分に、前記ＭＩＳＦＥＴのチャネル領域形成に用いた不純物と同じ導電型の不純物を注入する工程を有する半導体装置の製造方法。
  7. 半導体基板上にそれぞれ形成されたＭＩＳＦＥＴと情報蓄積容量部と情報転送用データ線とを含むＤＲＡＭメモリセルを備え、
    前記ＭＩＳＦＥＴと前記情報蓄積容量部とを接続する第１不純物拡散層と、前記情報転送用データ線と前記ＭＩＳＦＥＴとを接続する第２不純物拡散層と、前記第１不純物拡散層と前記第２不純物拡散層との挟まれた前記半導体基板領域に形成されたチャネル領域とを有するＭＩＳＦＥＴを含む半導体装置の製造方法において、
    前記半導体基板表面にゲート酸化膜を形成する工程と、
    前記ゲート酸化膜上にゲート電極を堆積する工程と
    前記ゲート電極を所定の形状に加工する工程と、
    前記ゲート電極の側面に前記ゲート電極の酸化防止膜を形成する工程と、
    前記半導体基板を酸化雰囲気下で熱処理する工程と、
    前記情報蓄積容量部と接続されて前記ＭＩＳＦＥＴの一方の拡散層領域となる部分を被覆するイオン注入用マスクを形成する工程と、
    前記情報転送用データ線と接続されて前記ＭＩＳＦＥＴの他方の拡散層領域となる部分に前記チャネル領域の形成に用いた不純物と同じ導電型の不純物を注入する工程とを有する半導体装置の製造方法。
  8. 酸化防止膜が窒化シリコン膜であることを特徴とする請求項６または７に記載の半導体装置の製造方法。
  9. 酸化防止膜がシリコン酸化膜であることを特徴とする請求項６または７に記載の半導体装置の製造方法。
  10. 前記酸化防止膜の形成において、
    ＣＶＤ法あるいはスパッタ法を用いて前記ゲート電極の側面に窒化膜または酸化膜を形成することを特徴とする請求項６または７に記載の半導体装置の製造方法。
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