JPH10256507A - 半導体装置 - Google Patents
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- JPH10256507A JPH10256507A JP9164427A JP16442797A JPH10256507A JP H10256507 A JPH10256507 A JP H10256507A JP 9164427 A JP9164427 A JP 9164427A JP 16442797 A JP16442797 A JP 16442797A JP H10256507 A JPH10256507 A JP H10256507A
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
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- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/05—Making the transistor
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】
【課題】 セル書き込み時には電流を十分確保し、かつ
メモリセルのデータ保持時にはセルからのサブスレッシ
ョルドリーク電流を抑制することができ、動作の高速化
と安定性の向上等をはかり得る。 【解決手段】 ゲート１がゲート制御線７に接続され、
ドレイン電極３がデータ転送線８に接続されたＭＩＳ型
トランジスタと、蓄積電極５がトランジスタのソース電
極２に接続され、プレート電極６が共通電極に接続され
たキャパシタとからメモリセルを構成し、このメモリセ
ルをマトリックス配置してなる半導体記憶装置におい
て、ゲート電極１下のチャネル領域の不純物濃度を、ソ
ース電極２側よりもドレイン電極３側の方で高く設定す
ることにより、蓄積電極５の電位を基準としてデータ転
送線８に負の電位−Ｖを印加した場合のトランジスタの
しきい値よりも、正の電位Ｖを印加した場合のそれの方
が低くなるようにした。
メモリセルのデータ保持時にはセルからのサブスレッシ
ョルドリーク電流を抑制することができ、動作の高速化
と安定性の向上等をはかり得る。 【解決手段】 ゲート１がゲート制御線７に接続され、
ドレイン電極３がデータ転送線８に接続されたＭＩＳ型
トランジスタと、蓄積電極５がトランジスタのソース電
極２に接続され、プレート電極６が共通電極に接続され
たキャパシタとからメモリセルを構成し、このメモリセ
ルをマトリックス配置してなる半導体記憶装置におい
て、ゲート電極１下のチャネル領域の不純物濃度を、ソ
ース電極２側よりもドレイン電極３側の方で高く設定す
ることにより、蓄積電極５の電位を基準としてデータ転
送線８に負の電位−Ｖを印加した場合のトランジスタの
しきい値よりも、正の電位Ｖを印加した場合のそれの方
が低くなるようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＩＳ型トランジ
スタとキャパシタを有する半導体装置に係わり、特にト
ランジスタのしきい値特性の改善をはかった半導体装
置、更には半導体記憶装置及び半導体電圧変換装置に関
する。
スタとキャパシタを有する半導体装置に係わり、特にト
ランジスタのしきい値特性の改善をはかった半導体装
置、更には半導体記憶装置及び半導体電圧変換装置に関
する。
【０００２】
【従来の技術】近年、信頼性向上や低消費電力用途のた
め、ＤＲＡＭメモリセルの電源電圧を降圧することが行
われてきており、メモリセルトランジスタのしきい値Ｖ
thとセル“１”データ書き込み電圧Ｖccとの差が小さく
なってきている。このようなＤＲＡＭにおいては、しき
い値低下によるセルトランジスタのソース・ドレイン間
のリークの増加と、ワード線昇圧によるゲート絶縁膜の
耐圧余裕の減少が問題となりつつある。
め、ＤＲＡＭメモリセルの電源電圧を降圧することが行
われてきており、メモリセルトランジスタのしきい値Ｖ
thとセル“１”データ書き込み電圧Ｖccとの差が小さく
なってきている。このようなＤＲＡＭにおいては、しき
い値低下によるセルトランジスタのソース・ドレイン間
のリークの増加と、ワード線昇圧によるゲート絶縁膜の
耐圧余裕の減少が問題となりつつある。
【０００３】この問題点を、図３９（ａ）の従来のＭＩ
Ｓ型トランジスタ（ＭＩＳＦＥＴ）とキャパシタを組み
合わせたＤＲＡＭメモリセルを例に用いて説明する。図
３９（ａ）のメモリセルは、プレート電極６及び電荷蓄
積電極５を有するキャパシタと、ゲート制御線７に接続
されたゲート電極１，データ転送線８に接続されたソー
ス・ドレインの一方の電極（便宜上ここではドレイン電
極とする）３，蓄積電極５に接続されたソース・ドレイ
ンの他方の電極（便宜上ここではソース電極とする）
２，及び基板電極４からなるＭＩＳＦＥＴと、から構成
されている。
Ｓ型トランジスタ（ＭＩＳＦＥＴ）とキャパシタを組み
合わせたＤＲＡＭメモリセルを例に用いて説明する。図
３９（ａ）のメモリセルは、プレート電極６及び電荷蓄
積電極５を有するキャパシタと、ゲート制御線７に接続
されたゲート電極１，データ転送線８に接続されたソー
ス・ドレインの一方の電極（便宜上ここではドレイン電
極とする）３，蓄積電極５に接続されたソース・ドレイ
ンの他方の電極（便宜上ここではソース電極とする）
２，及び基板電極４からなるＭＩＳＦＥＴと、から構成
されている。
【０００４】ここで、従来のＤＲＡＭセルの問題点を示
すために、メモリセルそれぞれの部分の電圧を次のよう
に記号で示す。まず、ゲート制御線７の電圧をＶWL、デ
ータ転送線８の電圧をＶBL、蓄積電極５の電圧をＶSNと
する。基板電極４及びプレート電極６の電位についての
表示は、バルク基板又はボディコンタクトを有したＳＯ
Ｉ（silicon-on-insulator）基板では、通常一定の電位
に固定されているので省略する。
すために、メモリセルそれぞれの部分の電圧を次のよう
に記号で示す。まず、ゲート制御線７の電圧をＶWL、デ
ータ転送線８の電圧をＶBL、蓄積電極５の電圧をＶSNと
する。基板電極４及びプレート電極６の電位についての
表示は、バルク基板又はボディコンタクトを有したＳＯ
Ｉ（silicon-on-insulator）基板では、通常一定の電位
に固定されているので省略する。
【０００５】次に、蓄積電極５をＶccの電圧まで昇圧し
てデータを書き込む場合を、図３９（ｂ）に示す。この
場合、蓄積電極５の電圧はデータ転送線８の電圧よりも
低いため、ドレイン電極３からソース電極２の方向に電
流が流れる。
てデータを書き込む場合を、図３９（ｂ）に示す。この
場合、蓄積電極５の電圧はデータ転送線８の電圧よりも
低いため、ドレイン電極３からソース電極２の方向に電
流が流れる。
【０００６】ここで、ゲート制御線７の電圧ＶWLは、蓄
積電極５の電位がＶccになるまで十分に書き込みされる
ために、ＶWL＝０Ｖのときのセルトランジスタのしきい
値をＶth、ソース・ドレイン間の電圧がＶccまで上昇し
た時の基板バイアス効果によるしきい値上昇分をΔＶth
として、（Ｖcc＋Ｖth＋ΔＶth）よりも高くなる必要が
ある。但し、ＶWLはゲート絶縁膜の耐圧より上限が制限
されるため、ＶWLを低く抑えるためにはしきい値Ｖthを
低くすることが望ましい。
積電極５の電位がＶccになるまで十分に書き込みされる
ために、ＶWL＝０Ｖのときのセルトランジスタのしきい
値をＶth、ソース・ドレイン間の電圧がＶccまで上昇し
た時の基板バイアス効果によるしきい値上昇分をΔＶth
として、（Ｖcc＋Ｖth＋ΔＶth）よりも高くなる必要が
ある。但し、ＶWLはゲート絶縁膜の耐圧より上限が制限
されるため、ＶWLを低く抑えるためにはしきい値Ｖthを
低くすることが望ましい。
【０００７】ちなみに、蓄積電極５を０Ｖの電圧まで低
下させてデータを書き込む場合には、上記の基板バイア
ス効果によるしきい値上昇ΔＶthが生じないため、蓄積
電極５をＶccの電圧まで昇圧してデータを書き込む場合
に比べ問題にならない。
下させてデータを書き込む場合には、上記の基板バイア
ス効果によるしきい値上昇ΔＶthが生じないため、蓄積
電極５をＶccの電圧まで昇圧してデータを書き込む場合
に比べ問題にならない。
【０００８】次に、ゲート制御線７の電位を低下させ、
セルトランジスタをオフ状態にし、データ保持状態にな
った場合のメモリセルのリーク電流を考える。この場
合、通常はゲート制御線７の電位を０Ｖにするため、便
宜的に図３９（ｃ）（ｄ）にはＶWL＝０Ｖと示す。蓄積
電極５とデータ転送線８との間に電位差が存在する場
合、トランジスタのサブスレッショルド電流Ｉleakがト
ランジスタのソース・ドレイン間に流れる。
セルトランジスタをオフ状態にし、データ保持状態にな
った場合のメモリセルのリーク電流を考える。この場
合、通常はゲート制御線７の電位を０Ｖにするため、便
宜的に図３９（ｃ）（ｄ）にはＶWL＝０Ｖと示す。蓄積
電極５とデータ転送線８との間に電位差が存在する場
合、トランジスタのサブスレッショルド電流Ｉleakがト
ランジスタのソース・ドレイン間に流れる。
【０００９】ここで、例えば予めセルに“１”を書き込
んであり、ＶSN〜Ｖccとなっている場合に、データ転送
線８の電位ＶBLを０Ｖにした図３９（ｃ）の場合を考え
る。これは、例えば本注目セルと同一のデータ転送線８
に接続された別のメモリセルに“０”のデータを書き込
む時に生じる。この場合、サブスレッショルド電流Ｉ
leakが蓄積電極５からデータ転送線８へ流れることによ
って、蓄積電極５の電位が下がり、データ読み出し時に
十分な電圧振幅を得られない問題が生じる。ここで、し
きい値Ｖthに比べゲート電圧ＶWLを小さくするとサブス
レッショルド電流Ｉleakは小さくなるため、Ｖthを上昇
させることが望ましい。
んであり、ＶSN〜Ｖccとなっている場合に、データ転送
線８の電位ＶBLを０Ｖにした図３９（ｃ）の場合を考え
る。これは、例えば本注目セルと同一のデータ転送線８
に接続された別のメモリセルに“０”のデータを書き込
む時に生じる。この場合、サブスレッショルド電流Ｉ
leakが蓄積電極５からデータ転送線８へ流れることによ
って、蓄積電極５の電位が下がり、データ読み出し時に
十分な電圧振幅を得られない問題が生じる。ここで、し
きい値Ｖthに比べゲート電圧ＶWLを小さくするとサブス
レッショルド電流Ｉleakは小さくなるため、Ｖthを上昇
させることが望ましい。
【００１０】なお、このサブスレショルド電流の問題
は、セルに予め“０”を書き込んであり、データ転送線
の電位ＶBLをＶccにした図３９（ｄ）の場合にも生じ
る。しかしながら本発明者らは、図３９（ｄ）の場合は
前述の場合よりも問題が起こりにくいことを見出した。
この理由を、以下に説明する。
は、セルに予め“０”を書き込んであり、データ転送線
の電位ＶBLをＶccにした図３９（ｄ）の場合にも生じ
る。しかしながら本発明者らは、図３９（ｄ）の場合は
前述の場合よりも問題が起こりにくいことを見出した。
この理由を、以下に説明する。
【００１１】いま、図３９（ｃ）の場合、蓄積電極５か
らＩleakによって電流がデータ転送線８に流れ出し、蓄
積電極５の電位ＶSNが、Ｖccから（Ｖcc−ｄＶ）に低下
したとする。このとき、データ転送線８の電位は、デー
タ転送線の容量をＣB 、セルの蓄積電極の容量Ｃs とし
て、ｄＶ・Ｃs ／ＣB だけ上昇する。ここで、通常のＤ
ＲＡＭにおいて、データ転送線の容量ＣB はセルの蓄積
電極の容量Ｃs よりも大きくデータ転送線の電位の変化
量は小さい。このとき、基板バイアス効果は、蓄積電極
５よりも電圧の低いデータ転送線８の電位、つまりｄＶ
・Ｃs ／ＣB 上昇分によって決まるため、サブスレッシ
ョルドリーク電流は流れ続ける。
らＩleakによって電流がデータ転送線８に流れ出し、蓄
積電極５の電位ＶSNが、Ｖccから（Ｖcc−ｄＶ）に低下
したとする。このとき、データ転送線８の電位は、デー
タ転送線の容量をＣB 、セルの蓄積電極の容量Ｃs とし
て、ｄＶ・Ｃs ／ＣB だけ上昇する。ここで、通常のＤ
ＲＡＭにおいて、データ転送線の容量ＣB はセルの蓄積
電極の容量Ｃs よりも大きくデータ転送線の電位の変化
量は小さい。このとき、基板バイアス効果は、蓄積電極
５よりも電圧の低いデータ転送線８の電位、つまりｄＶ
・Ｃs ／ＣB 上昇分によって決まるため、サブスレッシ
ョルドリーク電流は流れ続ける。
【００１２】一方、図３９（ｄ）の場合、蓄積電極５に
Ｉleakによって電流がデータ転送線８から流れ込み、蓄
積電極５の電位ＶSNが、０から＋ｄＶに上昇したとす
る。この場合、蓄積電極５の電荷変化量はｄＶ・Ｃs
で、図３９（ｃ）で示した場合と等しい。ところが、図
３９（ｃ）の場合と異なり、データ転送線８の電位は、
データ転送線の容量をＣB 、セルの蓄積電極の容量Ｃs
として、ｄＶ・Ｃs ／ＣBだけ低下する。このとき、基
板バイアス効果は、データ転送線８よりも電圧の低い蓄
積電極５の電位、つまりｄＶ上昇によって決まる。この
ｄＶ上昇分は、図３９（ｃ）で示したｄＶ・Ｃs ／ＣB
上昇分よりも大きく、このｄＶ上昇による基板バイアス
効果によってしきい値が上昇するため、蓄積電極５のサ
ブスレッショルドリーク電流の流入は止まる。
Ｉleakによって電流がデータ転送線８から流れ込み、蓄
積電極５の電位ＶSNが、０から＋ｄＶに上昇したとす
る。この場合、蓄積電極５の電荷変化量はｄＶ・Ｃs
で、図３９（ｃ）で示した場合と等しい。ところが、図
３９（ｃ）の場合と異なり、データ転送線８の電位は、
データ転送線の容量をＣB 、セルの蓄積電極の容量Ｃs
として、ｄＶ・Ｃs ／ＣBだけ低下する。このとき、基
板バイアス効果は、データ転送線８よりも電圧の低い蓄
積電極５の電位、つまりｄＶ上昇によって決まる。この
ｄＶ上昇分は、図３９（ｃ）で示したｄＶ・Ｃs ／ＣB
上昇分よりも大きく、このｄＶ上昇による基板バイアス
効果によってしきい値が上昇するため、蓄積電極５のサ
ブスレッショルドリーク電流の流入は止まる。
【００１３】以上から、セルに“１”のデータを書き込
むためには、しきい値電圧Ｖthは低く抑える必要があ
り、セルからのサブスレッショルドリーク電流を抑制す
るためにはＶthは高く保持する必要があり、２つのしき
い値に対する望ましい条件が異なるという問題があっ
た。この問題は、書き込み電圧の振幅Ｖccとしきい値Ｖ
thとの差が十分に確保できない低電源電圧動作のＤＲＡ
Ｍにおいて顕在化する。
むためには、しきい値電圧Ｖthは低く抑える必要があ
り、セルからのサブスレッショルドリーク電流を抑制す
るためにはＶthは高く保持する必要があり、２つのしき
い値に対する望ましい条件が異なるという問題があっ
た。この問題は、書き込み電圧の振幅Ｖccとしきい値Ｖ
thとの差が十分に確保できない低電源電圧動作のＤＲＡ
Ｍにおいて顕在化する。
【００１４】さらに同様の問題は、データ保持時にプレ
ート電極６の電圧を、いわゆる 1/2Ｖcc電圧とした強誘
電体キャパシタを用いたメモリでも生じる。メモリセル
の構成法は、キャパシタ絶縁膜に強誘電体膜を用いたと
すれば同様なので省略する。プレート電極６の電圧を 1
/2Ｖccとした強誘電体キャパシタにおいては、図３９
（ｅ）のように、“１”を書き込んだセルの蓄積電極電
圧が、サブスレッショルドリーク電流によってＶccから
０Ｖへ変化すると、プレート電極６と蓄積電極５との間
に印加される電界の方向が逆転するため、いわゆる分極
反転が生じ、メモリセルのデータが破壊される。
ート電極６の電圧を、いわゆる 1/2Ｖcc電圧とした強誘
電体キャパシタを用いたメモリでも生じる。メモリセル
の構成法は、キャパシタ絶縁膜に強誘電体膜を用いたと
すれば同様なので省略する。プレート電極６の電圧を 1
/2Ｖccとした強誘電体キャパシタにおいては、図３９
（ｅ）のように、“１”を書き込んだセルの蓄積電極電
圧が、サブスレッショルドリーク電流によってＶccから
０Ｖへ変化すると、プレート電極６と蓄積電極５との間
に印加される電界の方向が逆転するため、いわゆる分極
反転が生じ、メモリセルのデータが破壊される。
【００１５】またさらに、同様の問題はチャージポンプ
回路でも生じる。図４０はチャージポンプ回路の基本ユ
ニットを示したもので、プレート電極６と電荷蓄積電極
５を有するキャパシタと、出力端に接続されたソース・
ドレインの一方の電極（便宜上ここではドレイン電極と
する）３，ソース・ドレインの他方の電極（便宜上ここ
ではソース電極とする）２と共に蓄積電極５に接続され
たゲート１からなるＭＩＳＦＥＴと、から構成されてい
る。そして、プレート電極６は２つの異なる電圧Ｖ１，
Ｖ２を持つ複数の電圧源のいずれかとスイッチとなる素
子を介して時間的に交互に接続されるようになってい
る。
回路でも生じる。図４０はチャージポンプ回路の基本ユ
ニットを示したもので、プレート電極６と電荷蓄積電極
５を有するキャパシタと、出力端に接続されたソース・
ドレインの一方の電極（便宜上ここではドレイン電極と
する）３，ソース・ドレインの他方の電極（便宜上ここ
ではソース電極とする）２と共に蓄積電極５に接続され
たゲート１からなるＭＩＳＦＥＴと、から構成されてい
る。そして、プレート電極６は２つの異なる電圧Ｖ１，
Ｖ２を持つ複数の電圧源のいずれかとスイッチとなる素
子を介して時間的に交互に接続されるようになってい
る。
【００１６】チャージポンプ回路の問題点を説明する。
チャージポンプ回路では、基本的にＶ１，Ｖ２の２つの
電源を交互につなぎ替え、ソース電極２からドレイン電
極３の方向へ電荷を移動させることにより、電極２，３
間で電位差を得る。図４０では、ドレイン電極３の電圧
をソース電極２の電圧に比較して昇圧する場合を示して
いる。
チャージポンプ回路では、基本的にＶ１，Ｖ２の２つの
電源を交互につなぎ替え、ソース電極２からドレイン電
極３の方向へ電荷を移動させることにより、電極２，３
間で電位差を得る。図４０では、ドレイン電極３の電圧
をソース電極２の電圧に比較して昇圧する場合を示して
いる。
【００１７】ここで、図４０（ａ）は、プレート電圧が
Ｖ２の電圧源からＶ１の電圧源に切り替わった場合を示
す。このとき、Ｖ１の電圧がＶ２の電圧よりも高いた
め、プレート電位が上昇する。これに伴い、蓄積電極５
の電位が上昇し、ゲート電極１の電圧もしきい値Ｖth以
上に約（Ｖ１−Ｖ２）だけ上昇する。これによって、ト
ランジスタがオン状態となり、蓄積電極５に蓄えられた
電荷がドレイン電極３へ転送される。ここで、オン状態
の蓄積電極５の電位をＶSNとすると、ドレイン電極３の
電位はＶSN−Ｖthとなる。このＶSN−Ｖthの低下を抑え
るためには、トランジスタのしきい値Ｖthは低くするこ
とが望ましい。
Ｖ２の電圧源からＶ１の電圧源に切り替わった場合を示
す。このとき、Ｖ１の電圧がＶ２の電圧よりも高いた
め、プレート電位が上昇する。これに伴い、蓄積電極５
の電位が上昇し、ゲート電極１の電圧もしきい値Ｖth以
上に約（Ｖ１−Ｖ２）だけ上昇する。これによって、ト
ランジスタがオン状態となり、蓄積電極５に蓄えられた
電荷がドレイン電極３へ転送される。ここで、オン状態
の蓄積電極５の電位をＶSNとすると、ドレイン電極３の
電位はＶSN−Ｖthとなる。このＶSN−Ｖthの低下を抑え
るためには、トランジスタのしきい値Ｖthは低くするこ
とが望ましい。
【００１８】次に、プレート電圧がＶ１の電圧源からＶ
２の電圧源に切り替わった場合を図４０（ｂ）に示す。
この場合、Ｖ２の電圧がＶ１の電圧よりも低いため、プ
レート電位が下降する。これに伴い、蓄積電極５の電位
が約（Ｖ１−Ｖ２）だけ低下し、ゲート電極１の電圧が
しきい値Ｖth以下になる。これによって、トランジスタ
がオフ状態となる。ここで、ドレイン電極３からソース
電極２へはオン状態と逆の方向にサブスレッショルド電
流が流れ、図４０（ａ）で転送した電荷と逆方向に流れ
るため、電荷転送の損失が生じる。この電荷損失を抑え
るには、トランジスタのしきい値Ｖthは高くすることが
望ましい。
２の電圧源に切り替わった場合を図４０（ｂ）に示す。
この場合、Ｖ２の電圧がＶ１の電圧よりも低いため、プ
レート電位が下降する。これに伴い、蓄積電極５の電位
が約（Ｖ１−Ｖ２）だけ低下し、ゲート電極１の電圧が
しきい値Ｖth以下になる。これによって、トランジスタ
がオフ状態となる。ここで、ドレイン電極３からソース
電極２へはオン状態と逆の方向にサブスレッショルド電
流が流れ、図４０（ａ）で転送した電荷と逆方向に流れ
るため、電荷転送の損失が生じる。この電荷損失を抑え
るには、トランジスタのしきい値Ｖthは高くすることが
望ましい。
【００１９】以上から、トランジスタオン時の電圧低下
を防ぐには、しきい値電圧Ｖthは低く抑える必要があ
り、トランジスタを通じたのサブスレッショルドリーク
による電荷転送の損失を抑制するためにはＶthは高く保
持する必要があり、２つのしきい値に対する望ましい条
件が異なるという問題があった。この問題は、書き込み
電圧の振幅Ｖccとしきい値電圧Ｖthとの差が十分に確保
できない低電源電圧動作の昇圧回路、及び負電圧発生回
路において顕在化する。
を防ぐには、しきい値電圧Ｖthは低く抑える必要があ
り、トランジスタを通じたのサブスレッショルドリーク
による電荷転送の損失を抑制するためにはＶthは高く保
持する必要があり、２つのしきい値に対する望ましい条
件が異なるという問題があった。この問題は、書き込み
電圧の振幅Ｖccとしきい値電圧Ｖthとの差が十分に確保
できない低電源電圧動作の昇圧回路、及び負電圧発生回
路において顕在化する。
【００２０】ちなみに、図４０（ｃ）に負電圧発生回路
の一例を示すが、この回路では電源Ｖ１，Ｖ２の代わり
に電圧発振回路を接続している。より具体的には、ゲー
ト・ソースを接続したＭＩＳＦＥＴを２つ直列に接続
し、該直列接続部のドレイン電極３側を入力として接地
端（０Ｖ）、ソース電極２側を出力端に接続し、２つの
トランジスタの接続点にキャパシタを介して電圧発振回
路を接続している。このような負電圧発生回路もチャー
ジポンプ回路を用いているので、問題点は同じである。
の一例を示すが、この回路では電源Ｖ１，Ｖ２の代わり
に電圧発振回路を接続している。より具体的には、ゲー
ト・ソースを接続したＭＩＳＦＥＴを２つ直列に接続
し、該直列接続部のドレイン電極３側を入力として接地
端（０Ｖ）、ソース電極２側を出力端に接続し、２つの
トランジスタの接続点にキャパシタを介して電圧発振回
路を接続している。このような負電圧発生回路もチャー
ジポンプ回路を用いているので、問題点は同じである。
【００２１】
【発明が解決しようとする課題】このように本発明者ら
が鋭意研究した結果、以下の問題点が明らかになった。
従来、ＤＲＡＭ等のメモリセルを用いた半導体記憶装置
においては、セル書き込み電流を十分確保するためには
しきい値Ｖthは低く抑える必要があった。一方、セルか
らのサブスレッショルドリーク電流を抑制するためには
Ｖthは高く保持する必要があった。つまり、２つのしき
い値に対する相対する問題点が存在していた。
が鋭意研究した結果、以下の問題点が明らかになった。
従来、ＤＲＡＭ等のメモリセルを用いた半導体記憶装置
においては、セル書き込み電流を十分確保するためには
しきい値Ｖthは低く抑える必要があった。一方、セルか
らのサブスレッショルドリーク電流を抑制するためには
Ｖthは高く保持する必要があった。つまり、２つのしき
い値に対する相対する問題点が存在していた。
【００２２】また、チャージポンプ回路においても、ト
ランジスタオン時の電圧低下を防ぐには、しきい値電圧
Ｖthは低く抑える必要があり、トランジスタを通じたサ
ブスレッショルドリークによる電荷転送の損失を抑制す
るためにはＶthは高く保持する必要があった。つまり、
２つのしきい値に対する相対する問題点が存在してい
た。
ランジスタオン時の電圧低下を防ぐには、しきい値電圧
Ｖthは低く抑える必要があり、トランジスタを通じたサ
ブスレッショルドリークによる電荷転送の損失を抑制す
るためにはＶthは高く保持する必要があった。つまり、
２つのしきい値に対する相対する問題点が存在してい
た。
【００２３】本発明は上記の問題を解決すべくなされた
もので、その目的とするところは、トランジスタを介し
てキャパシタへ電流を供給する際には電流量を十分確保
し、かつトランジスタによるサブスレッショルドリーク
を抑えることのできる半導体装置を提供することにあ
る。
もので、その目的とするところは、トランジスタを介し
てキャパシタへ電流を供給する際には電流量を十分確保
し、かつトランジスタによるサブスレッショルドリーク
を抑えることのできる半導体装置を提供することにあ
る。
【００２４】また、本発明の他の目的は、セル書き込み
時には電流を十分確保し、かつメモリセルのデータ保持
時にはセルからのサブスレッショルドリーク電流を抑制
することができ、動作の高速化と安定性の向上等をはか
り得る半導体記憶装置を提供することにある。
時には電流を十分確保し、かつメモリセルのデータ保持
時にはセルからのサブスレッショルドリーク電流を抑制
することができ、動作の高速化と安定性の向上等をはか
り得る半導体記憶装置を提供することにある。
【００２５】また、本発明の更に他の目的は、トランジ
スタオン時の電圧低下を小さくしつつ、かつトランジス
タのサブスレッショルドリークを抑制することができ、
昇圧効率の向上等をはかり得る半導体電圧変換装置を提
供することにある。
スタオン時の電圧低下を小さくしつつ、かつトランジス
タのサブスレッショルドリークを抑制することができ、
昇圧効率の向上等をはかり得る半導体電圧変換装置を提
供することにある。
【００２６】
（構成）本発明の骨子は、電流の流れる方向によってし
きい値の変化するトランジスタをメモリセルやチャージ
ポンプ回路等のトランジスタに用いることにある。
きい値の変化するトランジスタをメモリセルやチャージ
ポンプ回路等のトランジスタに用いることにある。
【００２７】本発明の特徴としては、メモリセルに高い
電圧のデータを書き込む時には、しきい値Ｖthが低くな
るようにし、メモリセルデータ保持時にはしきい値Ｖth
が高くなるようにする。また、チャージポンプ回路にお
いては、電荷を転送する方向の電流に対しては、しきい
値電圧Ｖthは低く抑えてしきい値分の電圧低下を小さく
し、電荷を転送する方向と逆方向の電流に対しては、し
きい値Ｖthを高くしてサブスレッショルドリークによる
電荷転送の損失を抑制する。
電圧のデータを書き込む時には、しきい値Ｖthが低くな
るようにし、メモリセルデータ保持時にはしきい値Ｖth
が高くなるようにする。また、チャージポンプ回路にお
いては、電荷を転送する方向の電流に対しては、しきい
値電圧Ｖthは低く抑えてしきい値分の電圧低下を小さく
し、電荷を転送する方向と逆方向の電流に対しては、し
きい値Ｖthを高くしてサブスレッショルドリークによる
電荷転送の損失を抑制する。
【００２８】即ち本発明は、以下の構成を特徴としてい
る。なおここで、しきい値電圧としては、例えばゲート
長をＬ、トランジスタ幅をＷとして、２０ｎＡ×（Ｗ／
Ｌ）を満たすゲート電圧と定義する。
る。なおここで、しきい値電圧としては、例えばゲート
長をＬ、トランジスタ幅をＷとして、２０ｎＡ×（Ｗ／
Ｌ）を満たすゲート電圧と定義する。
【００２９】（１）単一の導電領域からなるゲートを有
するＭＩＳ型トランジスタのソース・ドレイン電極の一
方にキャパシタの蓄積電極を接続した半導体装置であっ
て、前記トランジスタのゲートの電位及び前記キャパシ
タのプレート電極の電位を一定に保持した状態で、前記
キャパシタの蓄積電極の電位を基準として前記ソース・
ドレインの他方に負の電位−Ｖを印加した場合にソース
・ドレイン間で流れる電流よりも、正の電位Ｖを印加し
た場合にソース・ドレイン間で流れる電流の方が大きい
ことを特徴とする。
するＭＩＳ型トランジスタのソース・ドレイン電極の一
方にキャパシタの蓄積電極を接続した半導体装置であっ
て、前記トランジスタのゲートの電位及び前記キャパシ
タのプレート電極の電位を一定に保持した状態で、前記
キャパシタの蓄積電極の電位を基準として前記ソース・
ドレインの他方に負の電位−Ｖを印加した場合にソース
・ドレイン間で流れる電流よりも、正の電位Ｖを印加し
た場合にソース・ドレイン間で流れる電流の方が大きい
ことを特徴とする。
【００３０】（２）単一の導電領域からなるゲートがゲ
ート制御線に接続され、ソース・ドレインの一方を成す
第１の主電極がデータ転送線に接続されたＭＩＳ型トラ
ンジスタと、蓄積電極が該トランジスタのソース・ドレ
インの他方を成す第２の主電極に接続され、プレート電
極が共通電極に接続されたキャパシタとからメモリセル
を構成し、このメモリセルをマトリックス配置してなる
半導体記憶装置において、前記トランジスタを、該トラ
ンジスタのゲートの電位及び前記キャパシタのプレート
電極の電位を一定に保持した状態で、前記キャパシタの
蓄積電極の電位を基準として前記データ転送線に負の電
位−Ｖを印加した場合のしきい値よりも、正の電位Ｖを
印加した場合のしきい値の方が低くなるように構成した
ことを特徴とする。
ート制御線に接続され、ソース・ドレインの一方を成す
第１の主電極がデータ転送線に接続されたＭＩＳ型トラ
ンジスタと、蓄積電極が該トランジスタのソース・ドレ
インの他方を成す第２の主電極に接続され、プレート電
極が共通電極に接続されたキャパシタとからメモリセル
を構成し、このメモリセルをマトリックス配置してなる
半導体記憶装置において、前記トランジスタを、該トラ
ンジスタのゲートの電位及び前記キャパシタのプレート
電極の電位を一定に保持した状態で、前記キャパシタの
蓄積電極の電位を基準として前記データ転送線に負の電
位−Ｖを印加した場合のしきい値よりも、正の電位Ｖを
印加した場合のしきい値の方が低くなるように構成した
ことを特徴とする。
【００３１】(2-1) ゲートの電圧がしきい値より小さい
時、ソース・ドレイン間に流れる電流が、トランジスタ
の第２の主電極と基板間との間に流れる電流よりも多い
こと。 (2-2) １つのデータ転送線に複数個のメモリセルが接続
されており、データ転送線の容量が蓄積電極の容量より
も大きいこと。
時、ソース・ドレイン間に流れる電流が、トランジスタ
の第２の主電極と基板間との間に流れる電流よりも多い
こと。 (2-2) １つのデータ転送線に複数個のメモリセルが接続
されており、データ転送線の容量が蓄積電極の容量より
も大きいこと。
【００３２】（３）単一の導電領域からなるゲートがゲ
ート制御線に接続され、ソース・ドレインの一方を成す
第１の主電極がデータ転送線に接続されたＭＩＳ型トラ
ンジスタと、蓄積電極が該トランジスタのソース・ドレ
インの他方を成す第２の主電極に接続され、プレート電
極が共通電極に接続されたキャパシタとからメモリセル
を構成し、このメモリセルをマトリックス配置してなる
半導体記憶装置において、前記トランジスタのゲート下
のチャネル領域の不純物濃度を、第２の主電極側よりも
第１の主電極側の方で高く設定し、かつ不純物濃度の高
い方の領域を前記ソース・ドレイン形成のためのマスク
とは別マスクで形成してなることを特徴とする。
ート制御線に接続され、ソース・ドレインの一方を成す
第１の主電極がデータ転送線に接続されたＭＩＳ型トラ
ンジスタと、蓄積電極が該トランジスタのソース・ドレ
インの他方を成す第２の主電極に接続され、プレート電
極が共通電極に接続されたキャパシタとからメモリセル
を構成し、このメモリセルをマトリックス配置してなる
半導体記憶装置において、前記トランジスタのゲート下
のチャネル領域の不純物濃度を、第２の主電極側よりも
第１の主電極側の方で高く設定し、かつ不純物濃度の高
い方の領域を前記ソース・ドレイン形成のためのマスク
とは別マスクで形成してなることを特徴とする。
【００３３】（3'）単一の導電領域からなるゲートがゲ
ート制御線に接続され、ソース・ドレインの一方を成す
第１の主電極がデータ転送線に接続されたＭＩＳ型トラ
ンジスタと、蓄積電極が該トランジスタのソース・ドレ
インの他方を成す第２の主電極に接続され、プレート電
極が共通電極に接続されたキャパシタとからメモリセル
を構成し、このメモリセルをマトリックス配置してなる
半導体記憶装置において、前記ゲートは基板主平面に第
１の方向に沿って形成され、本質的に第１の方向でゲー
トを含む２つの平行な断面で、前記２つの断面の第１の
断面は第２の断面よりも前記トランジスタの第１の主電
極に近く、第１の断面から前記ゲートの端までの距離と
第２の断面から前記ゲートの端までの距離が等しく、ソ
ース・ドレイン領域の導電型を第１の導電型、逆の導電
型を第２の導電型とすると、第１の断面でのチャネル領
域の（第２の導電型不純物の濃度−第１の導電型不純物
の濃度）よりも、第２の断面でのチャネル領域の（第２
の導電型不純物の濃度−第１の導電型不純物の濃度）の
方が低いことを特徴とする。
ート制御線に接続され、ソース・ドレインの一方を成す
第１の主電極がデータ転送線に接続されたＭＩＳ型トラ
ンジスタと、蓄積電極が該トランジスタのソース・ドレ
インの他方を成す第２の主電極に接続され、プレート電
極が共通電極に接続されたキャパシタとからメモリセル
を構成し、このメモリセルをマトリックス配置してなる
半導体記憶装置において、前記ゲートは基板主平面に第
１の方向に沿って形成され、本質的に第１の方向でゲー
トを含む２つの平行な断面で、前記２つの断面の第１の
断面は第２の断面よりも前記トランジスタの第１の主電
極に近く、第１の断面から前記ゲートの端までの距離と
第２の断面から前記ゲートの端までの距離が等しく、ソ
ース・ドレイン領域の導電型を第１の導電型、逆の導電
型を第２の導電型とすると、第１の断面でのチャネル領
域の（第２の導電型不純物の濃度−第１の導電型不純物
の濃度）よりも、第２の断面でのチャネル領域の（第２
の導電型不純物の濃度−第１の導電型不純物の濃度）の
方が低いことを特徴とする。
【００３４】（４）単一の導電領域からなるゲートがゲ
ート制御線に接続され、ソース・ドレインの一方を成す
第１の主電極がデータ転送線に接続されたＭＩＳ型トラ
ンジスタと、蓄積電極が該トランジスタのソース・ドレ
インの他方を成す第２の主電極に接続され、プレート電
極が共通電極に接続されたキャパシタとからメモリセル
を構成し、このメモリセルをマトリックス配置してなる
半導体記憶装置において、前記トランジスタのゲート下
のチャネル領域の不純物濃度を、第２の主電極側よりも
第１の主電極側の方で高く設定し、かつ不純物濃度の高
い方の領域を基板表面から離して形成してなることを特
徴とする。
ート制御線に接続され、ソース・ドレインの一方を成す
第１の主電極がデータ転送線に接続されたＭＩＳ型トラ
ンジスタと、蓄積電極が該トランジスタのソース・ドレ
インの他方を成す第２の主電極に接続され、プレート電
極が共通電極に接続されたキャパシタとからメモリセル
を構成し、このメモリセルをマトリックス配置してなる
半導体記憶装置において、前記トランジスタのゲート下
のチャネル領域の不純物濃度を、第２の主電極側よりも
第１の主電極側の方で高く設定し、かつ不純物濃度の高
い方の領域を基板表面から離して形成してなることを特
徴とする。
【００３５】（５）単一の導電領域からなるゲートがゲ
ート制御線に接続され、ソース・ドレインの一方を成す
第１の主電極がデータ転送線に接続されたＭＩＳ型トラ
ンジスタと、蓄積電極が該トランジスタのソース・ドレ
インの他方を成す第２の主電極に接続され、プレート電
極が共通電極に接続されたキャパシタとからメモリセル
を構成し、このメモリセルをマトリックス配置してなる
半導体記憶装置において、前記トランジスタはチャネル
幅が狭くなるとしきい値が低下するものであり、該トラ
ンジスタの第１の主電極側のチャネル幅を第２の主電極
側のチャネル幅よりも広くしたことを特徴とする。
ート制御線に接続され、ソース・ドレインの一方を成す
第１の主電極がデータ転送線に接続されたＭＩＳ型トラ
ンジスタと、蓄積電極が該トランジスタのソース・ドレ
インの他方を成す第２の主電極に接続され、プレート電
極が共通電極に接続されたキャパシタとからメモリセル
を構成し、このメモリセルをマトリックス配置してなる
半導体記憶装置において、前記トランジスタはチャネル
幅が狭くなるとしきい値が低下するものであり、該トラ
ンジスタの第１の主電極側のチャネル幅を第２の主電極
側のチャネル幅よりも広くしたことを特徴とする。
【００３６】（5'）単一の導電領域からなるゲートがゲ
ート制御線に接続され、ソース・ドレインの一方を成す
第１の主電極がデータ転送線に接続されたＭＩＳ型トラ
ンジスタと、蓄積電極が該トランジスタのソース・ドレ
インの他方を成す第２の主電極に接続され、プレート電
極が共通電極に接続されたキャパシタとからメモリセル
を構成し、このメモリセルをマトリックス配置してなる
半導体記憶装置において、前記トランジスタはチャネル
幅が狭くなるとしきい値が上昇し、前記ゲートが基板主
平面に第１の方向に沿って形成されたものであり、本質
的に第１の方向でゲートを含む２つの平行な断面で、前
記２つの断面の第１の断面は第２の断面よりも前記トラ
ンジスタの第１の主電極に近く、第１の断面から前記ゲ
ートの端までの距離と第２の断面から前記ゲートの端ま
での距離が等しく、第１の断面で前記主平面に沿い、ゲ
ートとゲート絶縁膜を介して接したトランジスタ領域の
幅が、第２の断面で前記主平面に沿い、ゲートとゲート
絶縁膜を介して接したトランジスタ領域の幅よりも狭い
ことを特徴とする。
ート制御線に接続され、ソース・ドレインの一方を成す
第１の主電極がデータ転送線に接続されたＭＩＳ型トラ
ンジスタと、蓄積電極が該トランジスタのソース・ドレ
インの他方を成す第２の主電極に接続され、プレート電
極が共通電極に接続されたキャパシタとからメモリセル
を構成し、このメモリセルをマトリックス配置してなる
半導体記憶装置において、前記トランジスタはチャネル
幅が狭くなるとしきい値が上昇し、前記ゲートが基板主
平面に第１の方向に沿って形成されたものであり、本質
的に第１の方向でゲートを含む２つの平行な断面で、前
記２つの断面の第１の断面は第２の断面よりも前記トラ
ンジスタの第１の主電極に近く、第１の断面から前記ゲ
ートの端までの距離と第２の断面から前記ゲートの端ま
での距離が等しく、第１の断面で前記主平面に沿い、ゲ
ートとゲート絶縁膜を介して接したトランジスタ領域の
幅が、第２の断面で前記主平面に沿い、ゲートとゲート
絶縁膜を介して接したトランジスタ領域の幅よりも狭い
ことを特徴とする。
【００３７】(5'-1)任意の第１の断面のトランジスタ領
域の幅が、任意の第２の断面のトランジスタ領域の幅よ
りも狭いこと。
域の幅が、任意の第２の断面のトランジスタ領域の幅よ
りも狭いこと。
【００３８】（5"）単一の導電領域からなるゲートがゲ
ート制御線に接続され、ソース・ドレインの一方を成す
第１の主電極がデータ転送線に接続されたＭＩＳ型トラ
ンジスタと、蓄積電極が該トランジスタのソース・ドレ
インの他方を成す第２の主電極に接続され、プレート電
極が共通電極に接続されたキャパシタとからメモリセル
を構成し、このメモリセルをマトリックス配置してなる
半導体記憶装置において、前記トランジスタはチャネル
幅が狭くなるとしきい値が低下し、前記ゲートが基板主
平面に第１の方向に沿って形成されたものであり、本質
的に第１の方向でゲートを含む２つの平行な断面で、前
記２つの断面の第１の断面は第２の断面よりも前記トラ
ンジスタの第１の主電極に近く、第１の断面から前記ゲ
ートの端までの距離と第２の断面から前記ゲートの端ま
での距離が等しく、第１の断面で前記主平面に沿い、ゲ
ートとゲート絶縁膜を介して接したトランジスタ領域の
幅が、第２の断面で前記主平面に沿い、ゲートとゲート
絶縁膜を介して接したトランジスタ領域の幅よりも広い
ことを特徴とする。
ート制御線に接続され、ソース・ドレインの一方を成す
第１の主電極がデータ転送線に接続されたＭＩＳ型トラ
ンジスタと、蓄積電極が該トランジスタのソース・ドレ
インの他方を成す第２の主電極に接続され、プレート電
極が共通電極に接続されたキャパシタとからメモリセル
を構成し、このメモリセルをマトリックス配置してなる
半導体記憶装置において、前記トランジスタはチャネル
幅が狭くなるとしきい値が低下し、前記ゲートが基板主
平面に第１の方向に沿って形成されたものであり、本質
的に第１の方向でゲートを含む２つの平行な断面で、前
記２つの断面の第１の断面は第２の断面よりも前記トラ
ンジスタの第１の主電極に近く、第１の断面から前記ゲ
ートの端までの距離と第２の断面から前記ゲートの端ま
での距離が等しく、第１の断面で前記主平面に沿い、ゲ
ートとゲート絶縁膜を介して接したトランジスタ領域の
幅が、第２の断面で前記主平面に沿い、ゲートとゲート
絶縁膜を介して接したトランジスタ領域の幅よりも広い
ことを特徴とする。
【００３９】(5"-1)任意の第１の断面のトランジスタ領
域の幅が、任意の第２の断面のトランジスタ領域の幅よ
りも広いこと。
域の幅が、任意の第２の断面のトランジスタ領域の幅よ
りも広いこと。
【００４０】（６）単一の導電領域からなるゲートがゲ
ート制御線に接続され、ソース・ドレインの一方を成す
第１の主電極がデータ転送線に接続されたＭＩＳ型トラ
ンジスタと、蓄積電極が該トランジスタのソース・ドレ
インの他方を成す第２の主電極に接続され、プレート電
極が共通電極に接続されたキャパシタとからメモリセル
を構成し、このメモリセルをマトリックス配置してなる
半導体記憶装置において、前記トランジスタを形成する
素子形成領域周辺が素子分離絶縁膜で埋め込まれてお
り、該トランジスタのチャネル幅方向で、素子形成領域
側面の基板主平面との成す角度が、第１の主電極側より
も第２の主電極側の方が直角に近いことを特徴とする。
ート制御線に接続され、ソース・ドレインの一方を成す
第１の主電極がデータ転送線に接続されたＭＩＳ型トラ
ンジスタと、蓄積電極が該トランジスタのソース・ドレ
インの他方を成す第２の主電極に接続され、プレート電
極が共通電極に接続されたキャパシタとからメモリセル
を構成し、このメモリセルをマトリックス配置してなる
半導体記憶装置において、前記トランジスタを形成する
素子形成領域周辺が素子分離絶縁膜で埋め込まれてお
り、該トランジスタのチャネル幅方向で、素子形成領域
側面の基板主平面との成す角度が、第１の主電極側より
も第２の主電極側の方が直角に近いことを特徴とする。
【００４１】（6'）単一の導電領域からなるゲートがゲ
ート制御線に接続され、ソース・ドレインの一方を成す
第１の主電極がデータ転送線に接続されたＭＩＳ型トラ
ンジスタと、蓄積電極が該トランジスタのソース・ドレ
インの他方を成す第２の主電極に接続され、プレート電
極が共通電極に接続されたキャパシタとからメモリセル
を構成し、このメモリセルをマトリックス配置してなる
半導体記憶装置において、前記トランジスタは基板主平
面に沿って形成され、素子分離絶縁膜と側面を接して形
成され、ゲートが第１の方向に沿って形成されたもので
あり、本質的に第１の方向でゲートを含む２つの平行な
断面で、前記２つの断面の第１の断面は第２の断面より
も前記トランジスタの第１の主電極に近く、第１の断面
から前記ゲートの端までの距離と第２の断面から前記ゲ
ートの端までの距離が等しく、第１の断面で前記トラン
ジスタ領域側面の前記主平面に対する角度よりも、第２
の断面で前記トランジスタ領域側面の前記主平面に対す
る角度の方が直角に近いことを特徴とする。
ート制御線に接続され、ソース・ドレインの一方を成す
第１の主電極がデータ転送線に接続されたＭＩＳ型トラ
ンジスタと、蓄積電極が該トランジスタのソース・ドレ
インの他方を成す第２の主電極に接続され、プレート電
極が共通電極に接続されたキャパシタとからメモリセル
を構成し、このメモリセルをマトリックス配置してなる
半導体記憶装置において、前記トランジスタは基板主平
面に沿って形成され、素子分離絶縁膜と側面を接して形
成され、ゲートが第１の方向に沿って形成されたもので
あり、本質的に第１の方向でゲートを含む２つの平行な
断面で、前記２つの断面の第１の断面は第２の断面より
も前記トランジスタの第１の主電極に近く、第１の断面
から前記ゲートの端までの距離と第２の断面から前記ゲ
ートの端までの距離が等しく、第１の断面で前記トラン
ジスタ領域側面の前記主平面に対する角度よりも、第２
の断面で前記トランジスタ領域側面の前記主平面に対す
る角度の方が直角に近いことを特徴とする。
【００４２】（７）ソース・ドレインの一方を第１の主
電極、他方を第２の主電極とし、第２の主電極を単一の
導電領域からなるゲートに接続したＭＩＳ型トランジス
タと、蓄積電極とプレート電極間に絶縁層を挟んでな
り、該蓄積電極を該トランジスタの第２の主電極に接続
したキャパシタと、を備えた半導体電圧変換装置におい
て、前記蓄積電極の電位が少なくとも前記トランジスタ
のしきい値よりも高い電圧ａ及び低い電圧ｂの２値を取
るように、前記プレート電極に所定の電圧が印加され、
前記蓄積電極に前記電圧ａを与える場合は第１の主電極
の電位よりも前記蓄積電極の電位の方が高く、前記電圧
ｂを与える場合は前記蓄積電極の電位よりも第１の主電
極の電位の方が高くなり、前記トランジスタを、前記蓄
積電極に前記ｂの電圧を与える場合よりも前記ａの電圧
を与える場合の方でしきい値が低くなるように構成した
ことを特徴とする。
電極、他方を第２の主電極とし、第２の主電極を単一の
導電領域からなるゲートに接続したＭＩＳ型トランジス
タと、蓄積電極とプレート電極間に絶縁層を挟んでな
り、該蓄積電極を該トランジスタの第２の主電極に接続
したキャパシタと、を備えた半導体電圧変換装置におい
て、前記蓄積電極の電位が少なくとも前記トランジスタ
のしきい値よりも高い電圧ａ及び低い電圧ｂの２値を取
るように、前記プレート電極に所定の電圧が印加され、
前記蓄積電極に前記電圧ａを与える場合は第１の主電極
の電位よりも前記蓄積電極の電位の方が高く、前記電圧
ｂを与える場合は前記蓄積電極の電位よりも第１の主電
極の電位の方が高くなり、前記トランジスタを、前記蓄
積電極に前記ｂの電圧を与える場合よりも前記ａの電圧
を与える場合の方でしきい値が低くなるように構成した
ことを特徴とする。
【００４３】（８）単一の導電領域からなるゲートがゲ
ート制御線と接続され、ソース・ドレインの一方を成す
第１の主電極がデータ転送線に接続された第１のＭＩＳ
型トランジスタと、この第１のＭＩＳ型トランジスタの
ソース・ドレインの他方を成す第２の主電極にゲートが
接続された第２のＭＩＳ型トランジスタとからなり、第
２のＭＩＳ型トランジスタのゲートは蓄積電極を成し、
第２のＭＩＳ型トランジスタの基板電極又はソース・ド
レインの少なくとも一方を共通電極に接続してＭＩＳキ
ャパシタを形成し、第２のＭＩＳ型トランジスタのしき
い値は蓄積電極の電圧の振幅範囲内にあるダイナミック
型半導体記憶装置において、第１のＭＩＳ型トランジス
タを、該トランジスタのゲート及び前記共通電極の電位
を一定に保持した状態で、前記キャパシタの蓄積電極の
電位を基準として前記データ転送線に負の電位−Ｖを印
加した場合のしきい値よりも正の電位Ｖを印加した場合
のしきい値の方が低くなるように構成したことを特徴と
する。
ート制御線と接続され、ソース・ドレインの一方を成す
第１の主電極がデータ転送線に接続された第１のＭＩＳ
型トランジスタと、この第１のＭＩＳ型トランジスタの
ソース・ドレインの他方を成す第２の主電極にゲートが
接続された第２のＭＩＳ型トランジスタとからなり、第
２のＭＩＳ型トランジスタのゲートは蓄積電極を成し、
第２のＭＩＳ型トランジスタの基板電極又はソース・ド
レインの少なくとも一方を共通電極に接続してＭＩＳキ
ャパシタを形成し、第２のＭＩＳ型トランジスタのしき
い値は蓄積電極の電圧の振幅範囲内にあるダイナミック
型半導体記憶装置において、第１のＭＩＳ型トランジス
タを、該トランジスタのゲート及び前記共通電極の電位
を一定に保持した状態で、前記キャパシタの蓄積電極の
電位を基準として前記データ転送線に負の電位−Ｖを印
加した場合のしきい値よりも正の電位Ｖを印加した場合
のしきい値の方が低くなるように構成したことを特徴と
する。
【００４４】（９）単一の導電領域からなるゲートを有
するＭＩＳ型トランジスタのソース・ドレインの一方を
成す第２の主電極にキャパシタの蓄積電極を接続した半
導体装置であって、前記トランジスタのソース・ドレイ
ンの他方を成す第１の主電極には、該トランジスタのし
きい値よりも高い電圧ａ及び低い電圧ｂの少なくとも２
値を取るよう電圧印加され、前記電圧ａを印加する時に
は前記キャパシタの蓄積電極の電位よりも前記トランジ
スタの第１の主電極の電位が高くなる場合があり、前記
電圧ｂを印加する時には前記トランジスタの第１の主電
極の電位よりも前記キャパシタの蓄積電極の電位が高く
なる場合があり、前記トランジスタを、前記キャパシタ
の蓄積電極の電位を基準として該トランジスタの第１の
主電極に負の電位−Ｖを印加した場合のしきい値より
も、正の電位Ｖを印加した場合のしきい値の方が低くな
るように構成したことを特徴とする。
するＭＩＳ型トランジスタのソース・ドレインの一方を
成す第２の主電極にキャパシタの蓄積電極を接続した半
導体装置であって、前記トランジスタのソース・ドレイ
ンの他方を成す第１の主電極には、該トランジスタのし
きい値よりも高い電圧ａ及び低い電圧ｂの少なくとも２
値を取るよう電圧印加され、前記電圧ａを印加する時に
は前記キャパシタの蓄積電極の電位よりも前記トランジ
スタの第１の主電極の電位が高くなる場合があり、前記
電圧ｂを印加する時には前記トランジスタの第１の主電
極の電位よりも前記キャパシタの蓄積電極の電位が高く
なる場合があり、前記トランジスタを、前記キャパシタ
の蓄積電極の電位を基準として該トランジスタの第１の
主電極に負の電位−Ｖを印加した場合のしきい値より
も、正の電位Ｖを印加した場合のしきい値の方が低くな
るように構成したことを特徴とする。
【００４５】（10）単一の導電領域からなるゲートがゲ
ート制御線に接続され、ソース・ドレインの一方を成す
第１の主電極がデータ転送線に接続されたＭＩＳ型トラ
ンジスタと、蓄積電極が該トランジスタのソース・ドレ
インの他方を成す第２の主電極に接続され、プレート電
極が共通電極に接続されたキャパシタとからメモリセル
を構成し、データ転送線を介して蓄積電極が少なくとも
２つの異なる電圧を有する電源と電気的に接続され、電
荷又は電気分極の情報として記憶する半導体記憶装置に
おいて、高い電圧を有する第１の電源に接続された場合
の電荷又は電気分極の保持時間が、低い電圧を有する第
２の電源に接続された場合の電荷又は電気分極の保持時
間よりも長いことを特徴とする。
ート制御線に接続され、ソース・ドレインの一方を成す
第１の主電極がデータ転送線に接続されたＭＩＳ型トラ
ンジスタと、蓄積電極が該トランジスタのソース・ドレ
インの他方を成す第２の主電極に接続され、プレート電
極が共通電極に接続されたキャパシタとからメモリセル
を構成し、データ転送線を介して蓄積電極が少なくとも
２つの異なる電圧を有する電源と電気的に接続され、電
荷又は電気分極の情報として記憶する半導体記憶装置に
おいて、高い電圧を有する第１の電源に接続された場合
の電荷又は電気分極の保持時間が、低い電圧を有する第
２の電源に接続された場合の電荷又は電気分極の保持時
間よりも長いことを特徴とする。
【００４６】(10-1)データ転送線に複数のメモリセルが
接続され、第１のメモリセルをしきい値よりも高い電圧
を有する第１の電源に接続し、前記ゲート電圧をしきい
値以下のある電圧Ｖ0 にした後、前記データ転送線を低
い電圧を有する第２の電源に接続した場合の第１のメモ
リセルのデータ保持時間よりも、第１のメモリセルをし
きい値よりも低い電圧を有する第２の電源に接続し、前
記ゲート電圧をしきい値以下の電圧Ｖ0 にした後、前記
データ転送線を高い電圧を有する第１の電源に接続した
場合の第１のメモリセルのデータ保持時間の方が長いこ
と。
接続され、第１のメモリセルをしきい値よりも高い電圧
を有する第１の電源に接続し、前記ゲート電圧をしきい
値以下のある電圧Ｖ0 にした後、前記データ転送線を低
い電圧を有する第２の電源に接続した場合の第１のメモ
リセルのデータ保持時間よりも、第１のメモリセルをし
きい値よりも低い電圧を有する第２の電源に接続し、前
記ゲート電圧をしきい値以下の電圧Ｖ0 にした後、前記
データ転送線を高い電圧を有する第１の電源に接続した
場合の第１のメモリセルのデータ保持時間の方が長いこ
と。
【００４７】（11）単一の導電領域からなるゲートがゲ
ート制御線に接続され、ソース・ドレインの一方を成す
第１の主電極がデータ転送線に接続されたＭＩＳ型トラ
ンジスタと、蓄積電極が該トランジスタのソース・ドレ
インの他方を成す第２の主電極に接続され、プレート電
極が共通電極に接続されたキャパシタとからメモリセル
を構成し、このメモリセルをマトリックス配置してなる
半導体記憶装置において、前記トランジスタのゲートは
基板主平面に第１の方向に沿って形成され、本質的に第
１の方向でゲートを含む２つの平行な断面で、前記２つ
の断面の第１の断面は第２の断面よりも前記トランジス
タの第１の主電極に近く、第１の断面から前記ゲートの
端までの距離と第２の断面から前記ゲートの端までの距
離が等しく、ソース・ドレイン領域の導電型を第１の導
電型、逆の導電型を第２の導電型とすると、ソース・ド
レイン電極間の電圧差を０Ｖとし、ゲートにしきい値以
下の電圧を印加した場合、第１の断面での半導体中の空
乏層端の半導体−ゲート絶縁膜界面からのゲート・ゲー
ト絶縁膜界面に垂直方向の長さよりも、第２の断面での
半導体中の空乏層端の半導体−ゲート絶縁膜界面からの
ゲート・ゲート絶縁膜界面に垂直方向の長さの方が大き
いことを特徴とする。
ート制御線に接続され、ソース・ドレインの一方を成す
第１の主電極がデータ転送線に接続されたＭＩＳ型トラ
ンジスタと、蓄積電極が該トランジスタのソース・ドレ
インの他方を成す第２の主電極に接続され、プレート電
極が共通電極に接続されたキャパシタとからメモリセル
を構成し、このメモリセルをマトリックス配置してなる
半導体記憶装置において、前記トランジスタのゲートは
基板主平面に第１の方向に沿って形成され、本質的に第
１の方向でゲートを含む２つの平行な断面で、前記２つ
の断面の第１の断面は第２の断面よりも前記トランジス
タの第１の主電極に近く、第１の断面から前記ゲートの
端までの距離と第２の断面から前記ゲートの端までの距
離が等しく、ソース・ドレイン領域の導電型を第１の導
電型、逆の導電型を第２の導電型とすると、ソース・ド
レイン電極間の電圧差を０Ｖとし、ゲートにしきい値以
下の電圧を印加した場合、第１の断面での半導体中の空
乏層端の半導体−ゲート絶縁膜界面からのゲート・ゲー
ト絶縁膜界面に垂直方向の長さよりも、第２の断面での
半導体中の空乏層端の半導体−ゲート絶縁膜界面からの
ゲート・ゲート絶縁膜界面に垂直方向の長さの方が大き
いことを特徴とする。
【００４８】（12）単一の導電領域からなるゲートがゲ
ート制御線に接続され、ソース・ドレインの一方を成す
第１の主電極がデータ転送線に接続されたＭＩＳ型トラ
ンジスタと、蓄積電極が該トランジスタのソース・ドレ
インの他方を成す第２の主電極に接続され、プレート電
極が共通電極に接続されたキャパシタとからメモリセル
を構成し、このメモリセルをマトリックス配置してなる
半導体記憶装置において、前記トランジスタのゲートは
基板主平面に第１の方向に沿って形成され、本質的に第
１の方向でゲートを含む２つの平行な断面で、前記２つ
の断面の第１の断面は第２の断面よりも前記トランジス
タの第１の主電極に近く、第１の断面から前記ゲートの
端までの距離と第２の断面から前記ゲートの端までの距
離が等しく、第２の断面のゲート絶縁膜厚が第１の断面
のゲート絶縁膜厚よりも薄いことを特徴とする。
ート制御線に接続され、ソース・ドレインの一方を成す
第１の主電極がデータ転送線に接続されたＭＩＳ型トラ
ンジスタと、蓄積電極が該トランジスタのソース・ドレ
インの他方を成す第２の主電極に接続され、プレート電
極が共通電極に接続されたキャパシタとからメモリセル
を構成し、このメモリセルをマトリックス配置してなる
半導体記憶装置において、前記トランジスタのゲートは
基板主平面に第１の方向に沿って形成され、本質的に第
１の方向でゲートを含む２つの平行な断面で、前記２つ
の断面の第１の断面は第２の断面よりも前記トランジス
タの第１の主電極に近く、第１の断面から前記ゲートの
端までの距離と第２の断面から前記ゲートの端までの距
離が等しく、第２の断面のゲート絶縁膜厚が第１の断面
のゲート絶縁膜厚よりも薄いことを特徴とする。
【００４９】（13）単一の導電領域からなるゲートがゲ
ート制御線に接続され、ソース・ドレインの一方を成す
第１の主電極がデータ転送線に接続されたＭＩＳ型トラ
ンジスタと、蓄積電極が該トランジスタのソース・ドレ
インの他方を成す第２の主電極に接続され、プレート電
極が共通電極に接続されたキャパシタとからメモリセル
を構成し、このメモリセルをマトリックス配置してなる
半導体記憶装置において、前記トランジスタ領域は基板
主平面に沿って形成され、かつ素子分離絶縁膜と側面を
接して形成され、ゲートが第１の方向に沿って形成され
たものであり、本質的に第１の方向でゲートを含む２つ
の平行な断面で、前記２つの断面の第１の断面は第２の
断面よりも前記トランジスタの第１の主電極に近く、第
１の断面から前記ゲートの端までの距離と第２の断面か
ら前記ゲートの端までの距離が等しく、第１の断面で前
記トランジスタ領域側面において、前記素子分離絶縁膜
とゲートとの界面からの前記トランジスタのゲート絶縁
膜−チャネル主平面までの高さよりも、第２の断面でト
ランジスタ領域側面において、前記素子分離絶縁膜とゲ
ートとの界面からの前記トランジスタのゲート絶縁膜−
半導体チャネル主平面までの高さの方が低いことを特徴
とする。
ート制御線に接続され、ソース・ドレインの一方を成す
第１の主電極がデータ転送線に接続されたＭＩＳ型トラ
ンジスタと、蓄積電極が該トランジスタのソース・ドレ
インの他方を成す第２の主電極に接続され、プレート電
極が共通電極に接続されたキャパシタとからメモリセル
を構成し、このメモリセルをマトリックス配置してなる
半導体記憶装置において、前記トランジスタ領域は基板
主平面に沿って形成され、かつ素子分離絶縁膜と側面を
接して形成され、ゲートが第１の方向に沿って形成され
たものであり、本質的に第１の方向でゲートを含む２つ
の平行な断面で、前記２つの断面の第１の断面は第２の
断面よりも前記トランジスタの第１の主電極に近く、第
１の断面から前記ゲートの端までの距離と第２の断面か
ら前記ゲートの端までの距離が等しく、第１の断面で前
記トランジスタ領域側面において、前記素子分離絶縁膜
とゲートとの界面からの前記トランジスタのゲート絶縁
膜−チャネル主平面までの高さよりも、第２の断面でト
ランジスタ領域側面において、前記素子分離絶縁膜とゲ
ートとの界面からの前記トランジスタのゲート絶縁膜−
半導体チャネル主平面までの高さの方が低いことを特徴
とする。
【００５０】(13-1)トランジスタ領域側面において、素
子分離絶縁膜とゲートとの界面の高さが、前記トランジ
スタのゲート絶縁膜−半導体チャネル主平面の高さより
も低いこと。
子分離絶縁膜とゲートとの界面の高さが、前記トランジ
スタのゲート絶縁膜−半導体チャネル主平面の高さより
も低いこと。
【００５１】（14）単一の導電領域からなるゲートがゲ
ート制御線に接続され、ソース・ドレインの一方を成す
第１の主電極がデータ転送線に接続されたＭＩＳ型トラ
ンジスタと、蓄積電極が該トランジスタのソース・ドレ
インの他方を成す第２の主電極に接続され、プレート電
極が共通電極に接続されたキャパシタとからメモリセル
を構成し、このメモリセルをマトリックス配置してなる
半導体記憶装置において、前記トランジスタ領域は基板
主平面に沿って形成され、且つ素子分離絶縁膜と側面を
接して形成され、ゲートが第１の方向に沿って形成され
たものであり、本質的に第１の方向でゲートを含む２つ
の平行な断面で、前記２つの断面の第１の断面は第２の
断面よりも前記トランジスタの第１の主電極に近く、第
１の断面から前記ゲートの端までの距離と第２の断面か
ら前記ゲートの端までの距離が等しく、第１の断面で前
記トランジスタ領域側面と、基板とゲート絶縁膜との界
面との間で形成される角部の曲率半径が、第２の断面で
前記トランジスタ領域側面と、基板とゲート絶縁膜との
界面との間で形成される角部の曲率半径よりも大きいこ
とを特徴とする。
ート制御線に接続され、ソース・ドレインの一方を成す
第１の主電極がデータ転送線に接続されたＭＩＳ型トラ
ンジスタと、蓄積電極が該トランジスタのソース・ドレ
インの他方を成す第２の主電極に接続され、プレート電
極が共通電極に接続されたキャパシタとからメモリセル
を構成し、このメモリセルをマトリックス配置してなる
半導体記憶装置において、前記トランジスタ領域は基板
主平面に沿って形成され、且つ素子分離絶縁膜と側面を
接して形成され、ゲートが第１の方向に沿って形成され
たものであり、本質的に第１の方向でゲートを含む２つ
の平行な断面で、前記２つの断面の第１の断面は第２の
断面よりも前記トランジスタの第１の主電極に近く、第
１の断面から前記ゲートの端までの距離と第２の断面か
ら前記ゲートの端までの距離が等しく、第１の断面で前
記トランジスタ領域側面と、基板とゲート絶縁膜との界
面との間で形成される角部の曲率半径が、第２の断面で
前記トランジスタ領域側面と、基板とゲート絶縁膜との
界面との間で形成される角部の曲率半径よりも大きいこ
とを特徴とする。
【００５２】（作用）本発明をＤＲＡＭ等に適用した場
合、ＭＩＳ型トランジスタのキャパシタに接続されてい
る第２の主電極の電位をキャパシタに接続されていない
第１の主電極の電位よりも低くした場合に、トランジス
タのしきい値を低くできる。また逆に、キャパシタに接
続されている第２の主電極の電位をキャパシタに接続さ
れていない第１の主電極の電位よりも高くした場合に、
トランジスタのしきい値を高くできる。
合、ＭＩＳ型トランジスタのキャパシタに接続されてい
る第２の主電極の電位をキャパシタに接続されていない
第１の主電極の電位よりも低くした場合に、トランジス
タのしきい値を低くできる。また逆に、キャパシタに接
続されている第２の主電極の電位をキャパシタに接続さ
れていない第１の主電極の電位よりも高くした場合に、
トランジスタのしきい値を高くできる。
【００５３】従って、トランジスタをオン状態にして、
キャパシタが接続されていない側の第１の主電極から接
続されている側の第２の主電極へ電流を流してキャパシ
タに電荷を蓄積する場合、しきい値を低く保つことによ
って大きな書き込み電流を確保できる。このため、一定
量の電荷を書き込むのに必要な書き込み時間を短くする
ことができる。また、一定のドレイン電流を得るために
必要なゲート電圧を低く抑えることができるため、ゲー
ト絶縁膜にかかる電圧ストレスを小さくすることができ
る。このため、ゲート絶縁膜の電界ストレス印加による
絶縁膜中のトラップ発生や界面準位発生を抑制すること
ができ、しきい値の変動やトラップを介した絶縁膜のリ
ーク電流、界面準位を通じたトランジスタのリーク電流
及び寄生容量を抑制することができる。また、ゲート絶
縁膜の絶縁破壊までの時間を長く保つことができ、より
薄いゲート絶縁膜を用いることができる。
キャパシタが接続されていない側の第１の主電極から接
続されている側の第２の主電極へ電流を流してキャパシ
タに電荷を蓄積する場合、しきい値を低く保つことによ
って大きな書き込み電流を確保できる。このため、一定
量の電荷を書き込むのに必要な書き込み時間を短くする
ことができる。また、一定のドレイン電流を得るために
必要なゲート電圧を低く抑えることができるため、ゲー
ト絶縁膜にかかる電圧ストレスを小さくすることができ
る。このため、ゲート絶縁膜の電界ストレス印加による
絶縁膜中のトラップ発生や界面準位発生を抑制すること
ができ、しきい値の変動やトラップを介した絶縁膜のリ
ーク電流、界面準位を通じたトランジスタのリーク電流
及び寄生容量を抑制することができる。また、ゲート絶
縁膜の絶縁破壊までの時間を長く保つことができ、より
薄いゲート絶縁膜を用いることができる。
【００５４】逆に、トランジスタをオフ状態にして電荷
を保持する場合においては、キャパシタが接続されてい
る側の第２の主電極から接続されていない側の第１の主
電極へのサブスレッショルドリーク電流は、しきい値を
高く保つことによって小さくすることができる。よっ
て、キャパシタに蓄えられた電荷の損失を小さな値にす
ることができ、電荷損失によるリフレッシュ回数増加や
消費電力増加を抑えることが可能である。
を保持する場合においては、キャパシタが接続されてい
る側の第２の主電極から接続されていない側の第１の主
電極へのサブスレッショルドリーク電流は、しきい値を
高く保つことによって小さくすることができる。よっ
て、キャパシタに蓄えられた電荷の損失を小さな値にす
ることができ、電荷損失によるリフレッシュ回数増加や
消費電力増加を抑えることが可能である。
【００５５】また、本発明をチャージポンプ等に適用し
た場合、第２の主電極の電位を第１の主電極の電位より
も高くした場合に、トランジスタのしきい値を高くでき
る。また逆に、第２の主電極の電位を第１の主電極の電
位よりも低くした場合に、トランジスタのしきい値を低
くできる。
た場合、第２の主電極の電位を第１の主電極の電位より
も高くした場合に、トランジスタのしきい値を高くでき
る。また逆に、第２の主電極の電位を第１の主電極の電
位よりも低くした場合に、トランジスタのしきい値を低
くできる。
【００５６】従って、トランジスタをオン状態にして、
第２の主電極から第１の主電極へ電流を流してキャパシ
タに電荷を放電する場合、しきい値を低く保つことによ
って大きなドレイン電流を確保できる。このため、キャ
パシタの容量を大きくしても十分電荷を放電することが
可能なため、キャパシタの駆動周波数を上げることによ
り大きな出力電流を得ることができる。また、トランジ
スタのしきい値分の出力電圧低下を抑えることができ、
より高い出力電圧と高変換効率を得ることができる。さ
らに、一定のドレイン電流を得るために必要なゲート電
圧を低く抑えることができるため、ゲート絶縁膜にかか
る電圧ストレスを小さくすることができる。このため、
ゲート絶縁膜の電界ストレス印加による絶縁膜中のトラ
ップ発生や界面準位発生を抑制することができ、しきい
値の変動やトラップを介した絶縁膜のリーク電流、界面
準位を通じたトランジスタのリーク電流及び寄生容量を
抑制することができる。また、ゲート絶縁膜の絶縁破壊
までの時間を長く保つことができ、より薄いゲート絶縁
膜を用いることができる。
第２の主電極から第１の主電極へ電流を流してキャパシ
タに電荷を放電する場合、しきい値を低く保つことによ
って大きなドレイン電流を確保できる。このため、キャ
パシタの容量を大きくしても十分電荷を放電することが
可能なため、キャパシタの駆動周波数を上げることによ
り大きな出力電流を得ることができる。また、トランジ
スタのしきい値分の出力電圧低下を抑えることができ、
より高い出力電圧と高変換効率を得ることができる。さ
らに、一定のドレイン電流を得るために必要なゲート電
圧を低く抑えることができるため、ゲート絶縁膜にかか
る電圧ストレスを小さくすることができる。このため、
ゲート絶縁膜の電界ストレス印加による絶縁膜中のトラ
ップ発生や界面準位発生を抑制することができ、しきい
値の変動やトラップを介した絶縁膜のリーク電流、界面
準位を通じたトランジスタのリーク電流及び寄生容量を
抑制することができる。また、ゲート絶縁膜の絶縁破壊
までの時間を長く保つことができ、より薄いゲート絶縁
膜を用いることができる。
【００５７】逆に、トランジスタをオフ状態にして、電
荷を保持する場合においては、第１の主電極から第２の
主電極へのサブスレッショルドリーク電流は、しきい値
を高く保つことによって小さくすることができる。よっ
て、キャパシタに蓄えられた電荷の損失を小さな値にす
ることができ、電荷損失による消費電力増加及び効率低
下を抑えることが可能である。
荷を保持する場合においては、第１の主電極から第２の
主電極へのサブスレッショルドリーク電流は、しきい値
を高く保つことによって小さくすることができる。よっ
て、キャパシタに蓄えられた電荷の損失を小さな値にす
ることができ、電荷損失による消費電力増加及び効率低
下を抑えることが可能である。
【００５８】
【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明する。
形態によって説明する。
【００５９】（第１の実施形態）図１（ａ）は本発明の
第１の実施形態に係わる半導体記憶装置を示す回路構成
図である。図１の（ｂ）はトランジスタをオン状態にし
てキャパシタ電極に電荷を注入する場合、（ｃ）はトラ
ンジスタをオフ状態にしてキャパシタ電荷を保持する場
合を示している。
第１の実施形態に係わる半導体記憶装置を示す回路構成
図である。図１の（ｂ）はトランジスタをオン状態にし
てキャパシタ電極に電荷を注入する場合、（ｃ）はトラ
ンジスタをオフ状態にしてキャパシタ電荷を保持する場
合を示している。
【００６０】図１の回路はキャパシタを利用したメモリ
セルを構成しており、プレート電極６とキャパシタ絶縁
膜を介して対向した電荷蓄積電極５を有するキャパシタ
と、ゲート制御線７に接続されたゲート電極１、データ
転送線８に接続されたソース・ドレインの一方を成す第
１の主電極（便宜上ここではドレイン電極とする）３、
蓄積電極５に接続されたソース・ドレインの他方を成す
第２の主電極（便宜上ここではソース電極とする）２、
及び基板電極４からなるＭＩＳ型の電界効果トランジス
タ（ＭＩＳＦＥＴ）から構成されている。
セルを構成しており、プレート電極６とキャパシタ絶縁
膜を介して対向した電荷蓄積電極５を有するキャパシタ
と、ゲート制御線７に接続されたゲート電極１、データ
転送線８に接続されたソース・ドレインの一方を成す第
１の主電極（便宜上ここではドレイン電極とする）３、
蓄積電極５に接続されたソース・ドレインの他方を成す
第２の主電極（便宜上ここではソース電極とする）２、
及び基板電極４からなるＭＩＳ型の電界効果トランジス
タ（ＭＩＳＦＥＴ）から構成されている。
【００６１】ここで、メモリセルそれぞれの部分の電圧
を次のように記号で示す。まず、ゲート制御線７の電圧
をＶWL、データ転送線８の電圧をＶBL、蓄積電極５の電
圧をＶSNとする。基板電極４及びプレート電極６の電位
についての表示は、バルク基板又はボディコンタクトを
有したＳＯＩ基板では、一定の電位に固定されているの
で省略する。
を次のように記号で示す。まず、ゲート制御線７の電圧
をＶWL、データ転送線８の電圧をＶBL、蓄積電極５の電
圧をＶSNとする。基板電極４及びプレート電極６の電位
についての表示は、バルク基板又はボディコンタクトを
有したＳＯＩ基板では、一定の電位に固定されているの
で省略する。
【００６２】次に、データ転送線８から蓄積電極５へデ
ータを書き込む場合を図１（ｂ）に示す。この場合、蓄
積電極５の電圧はデータ転送線８の電圧よりも低いた
め、ドレイン電極３からソース電極２の方向に電流が流
れる。この場合のセルトランジスタのしきい値をＶth1
とし、しきい値を与えるデータ転送線８から流れる電流
をＩthとする。さらに、逆に、ソース電極２からドレイ
ン電極３の方向に電流を流すことを考え、蓄積電極５か
ら流れる電流がＩthとなるしきい値電圧をＶth2とす
る。本発明ではＶth1 ＜Ｖth2 とするところに特徴があ
る。このしきい値関係を実現する方法については、後の
実施形態で述べる。
ータを書き込む場合を図１（ｂ）に示す。この場合、蓄
積電極５の電圧はデータ転送線８の電圧よりも低いた
め、ドレイン電極３からソース電極２の方向に電流が流
れる。この場合のセルトランジスタのしきい値をＶth1
とし、しきい値を与えるデータ転送線８から流れる電流
をＩthとする。さらに、逆に、ソース電極２からドレイ
ン電極３の方向に電流を流すことを考え、蓄積電極５か
ら流れる電流がＩthとなるしきい値電圧をＶth2とす
る。本発明ではＶth1 ＜Ｖth2 とするところに特徴があ
る。このしきい値関係を実現する方法については、後の
実施形態で述べる。
【００６３】ここで、データ転送線８から蓄積電極５へ
データを書き込む場合、ゲート制御線７の電圧ＶWLは、
蓄積電極５の電位がＶccになるまで十分に書き込みされ
るために、セルトランジスタのＶWL＝０Ｖの時のしきい
値をＶth1 、ソース・ドレイン電圧がＶccまで上昇した
時の基板バイアス効果によるしきい値上昇分をΔＶthと
して、（Ｖcc＋Ｖth1 ＋ΔＶth）よりも高くなる必要が
あるが、Ｖth1 が低いためにＶWLを低く抑えることがで
きる。
データを書き込む場合、ゲート制御線７の電圧ＶWLは、
蓄積電極５の電位がＶccになるまで十分に書き込みされ
るために、セルトランジスタのＶWL＝０Ｖの時のしきい
値をＶth1 、ソース・ドレイン電圧がＶccまで上昇した
時の基板バイアス効果によるしきい値上昇分をΔＶthと
して、（Ｖcc＋Ｖth1 ＋ΔＶth）よりも高くなる必要が
あるが、Ｖth1 が低いためにＶWLを低く抑えることがで
きる。
【００６４】逆に、ゲート制御線７の電位を低下させて
セルトランジスタをオフ状態、つまりＶWL＜Ｖth2 に
し、データ保持状態になった場合のメモリセルのリーク
電流を考える。特に、例えば予めセルに“１”を書き込
んであり、蓄積電極５の電位ＶSNよりも、データ転送線
８の電位ＶBLを低くした図１（ｃ）の場合を考える。こ
れは、例えば、本注目セルと同一のデータ転送線８に接
続された第２のメモリセルに“０”のデータを書き込む
時に生じる。この場合、Ｉleakが蓄積電極５からデータ
転送線８へ流れることによって、蓄積電極５の電位が下
がり、データ読み出し時に十分な電圧振幅を得られない
問題が生じる。
セルトランジスタをオフ状態、つまりＶWL＜Ｖth2 に
し、データ保持状態になった場合のメモリセルのリーク
電流を考える。特に、例えば予めセルに“１”を書き込
んであり、蓄積電極５の電位ＶSNよりも、データ転送線
８の電位ＶBLを低くした図１（ｃ）の場合を考える。こ
れは、例えば、本注目セルと同一のデータ転送線８に接
続された第２のメモリセルに“０”のデータを書き込む
時に生じる。この場合、Ｉleakが蓄積電極５からデータ
転送線８へ流れることによって、蓄積電極５の電位が下
がり、データ読み出し時に十分な電圧振幅を得られない
問題が生じる。
【００６５】しかし、本発明のようにＶth2 ＞Ｖth1 の
条件を満たすようにすれば、従来の技術よりもサブスレ
ッショルド電流Ｉleakを小さくし、リーク電流を抑える
ことができる。例えば、サブスレショルドスイング係数
をＳ[V/decade]とすれば、サブスレッショルド電流Ｉ
leakは、通常のＶth2 ＝Ｖth1 ［Ｖ］に比較して、本発
明の回路構成では、１０の｛（Ｖth2 −Ｖth1 ）／Ｓ｝
乗に減少する。
条件を満たすようにすれば、従来の技術よりもサブスレ
ッショルド電流Ｉleakを小さくし、リーク電流を抑える
ことができる。例えば、サブスレショルドスイング係数
をＳ[V/decade]とすれば、サブスレッショルド電流Ｉ
leakは、通常のＶth2 ＝Ｖth1 ［Ｖ］に比較して、本発
明の回路構成では、１０の｛（Ｖth2 −Ｖth1 ）／Ｓ｝
乗に減少する。
【００６６】このような回路構成では、キャパシタに接
続されているソース電極２の電位を接続されていない側
のドレイン電極３の電位よりも低くした場合に、ＭＩＳ
ＦＥＴのしきい値を低くできる。また、逆に、キャパシ
タに接続されているソース電極２の電位を接続されてい
ない側のドレイン電極３の電位よりも高くした場合に
は、ＭＩＳＦＥＴのしきい値を高くできる。よって、Ｍ
ＩＳＦＥＴをオン状態にして、キャパシタが接続されて
いない側のドレイン電極３から接続されている側のソー
ス電極２へ電流を流してキャパシタに電荷を蓄積する場
合、しきい値を低く保つことによって大きな書き込み電
流を確保できる。このため、一定量の電荷を書き込むの
に必要な書き込み時間を短くすることができる。
続されているソース電極２の電位を接続されていない側
のドレイン電極３の電位よりも低くした場合に、ＭＩＳ
ＦＥＴのしきい値を低くできる。また、逆に、キャパシ
タに接続されているソース電極２の電位を接続されてい
ない側のドレイン電極３の電位よりも高くした場合に
は、ＭＩＳＦＥＴのしきい値を高くできる。よって、Ｍ
ＩＳＦＥＴをオン状態にして、キャパシタが接続されて
いない側のドレイン電極３から接続されている側のソー
ス電極２へ電流を流してキャパシタに電荷を蓄積する場
合、しきい値を低く保つことによって大きな書き込み電
流を確保できる。このため、一定量の電荷を書き込むの
に必要な書き込み時間を短くすることができる。
【００６７】また、一定のドレイン電流を得るために必
要なゲート電圧を低く抑えることができるため、ゲート
絶縁膜にかかる電圧ストレスを小さくすることができ
る。このため、ゲート絶縁膜の電界ストレス印加による
絶縁膜中のトラップ発生や界面準位発生を抑制すること
ができ、キャリア捕獲に起因したしきい値変動、トラッ
プを介した絶縁膜のリーク電流、界面準位を通じたトラ
ンジスタのリーク電流及び寄生容量を抑制することがで
きる。さらに、ゲート絶縁膜の絶縁破壊までの時間を長
く保つことができ、より薄いゲート絶縁膜を用いること
ができる。
要なゲート電圧を低く抑えることができるため、ゲート
絶縁膜にかかる電圧ストレスを小さくすることができ
る。このため、ゲート絶縁膜の電界ストレス印加による
絶縁膜中のトラップ発生や界面準位発生を抑制すること
ができ、キャリア捕獲に起因したしきい値変動、トラッ
プを介した絶縁膜のリーク電流、界面準位を通じたトラ
ンジスタのリーク電流及び寄生容量を抑制することがで
きる。さらに、ゲート絶縁膜の絶縁破壊までの時間を長
く保つことができ、より薄いゲート絶縁膜を用いること
ができる。
【００６８】逆に、ＭＩＳＦＥＴをオフ状態にして、電
荷を保持する場合においては、キャパシタが接続されて
いる側のソース電極２から接続されていない側のドレイ
ン電極３へのサブスレッショルドリーク電流は、しきい
値を高く保つことによって小さくすることができる。よ
って、キャパシタに蓄えられた電荷の損失を小さな値に
することができ、電荷損失による消費電力増加を抑える
ことが可能である。
荷を保持する場合においては、キャパシタが接続されて
いる側のソース電極２から接続されていない側のドレイ
ン電極３へのサブスレッショルドリーク電流は、しきい
値を高く保つことによって小さくすることができる。よ
って、キャパシタに蓄えられた電荷の損失を小さな値に
することができ、電荷損失による消費電力増加を抑える
ことが可能である。
【００６９】特に、電流の流れる向きによってしきい値
の変化しない従来例では、電荷を保持する場合において
は、キャパシタが接続されている側のソース電極から接
続されていない側のドレイン電極へのサブスレッショル
ドリーク電流は、逆方向に流れる電流よりも基板バイア
ス効果が小さい分大きい。これに対し、本実施形態のよ
うなしきい値関係、即ちＶth1 ＜Ｖth2 となるようにす
れば、キャパシタが接続されている側のソース電極２か
ら接続されていない側のドレイン電極３へのサブスレッ
ショルドリーク電流、つまりデータ転送線８の電位より
も蓄積電極５の電位が高い場合のリーク電流は、逆方向
に流れる電流、つまりデータ転送線８の電位よりも蓄積
電極５の電位が低い場合のリーク電流よりも小さくする
ことが可能である。
の変化しない従来例では、電荷を保持する場合において
は、キャパシタが接続されている側のソース電極から接
続されていない側のドレイン電極へのサブスレッショル
ドリーク電流は、逆方向に流れる電流よりも基板バイア
ス効果が小さい分大きい。これに対し、本実施形態のよ
うなしきい値関係、即ちＶth1 ＜Ｖth2 となるようにす
れば、キャパシタが接続されている側のソース電極２か
ら接続されていない側のドレイン電極３へのサブスレッ
ショルドリーク電流、つまりデータ転送線８の電位より
も蓄積電極５の電位が高い場合のリーク電流は、逆方向
に流れる電流、つまりデータ転送線８の電位よりも蓄積
電極５の電位が低い場合のリーク電流よりも小さくする
ことが可能である。
【００７０】勿論、これら構成のキャパシタとしては、
強誘電体膜を用いても良い。従来の技術で述べたとお
り、 1/2Ｖccプレート方式の強誘電体キャパシタでは、
キャパシタが接続されている側のソース電極から接続さ
れていない側のドレイン電極へのサブスレッショルドリ
ーク電流によって分極反転が生じるが、本構成を用いれ
ば、リーク電流を小さくし分極反転を防ぐことができ
る。
強誘電体膜を用いても良い。従来の技術で述べたとお
り、 1/2Ｖccプレート方式の強誘電体キャパシタでは、
キャパシタが接続されている側のソース電極から接続さ
れていない側のドレイン電極へのサブスレッショルドリ
ーク電流によって分極反転が生じるが、本構成を用いれ
ば、リーク電流を小さくし分極反転を防ぐことができ
る。
【００７１】さらに、これら半導体装置をメモリセルア
レイとしても用いるには、例えば図１（ｄ）のように、
１つのデータ転送線に複数個のメモリセルを接続した構
造が考えられる。
レイとしても用いるには、例えば図１（ｄ）のように、
１つのデータ転送線に複数個のメモリセルを接続した構
造が考えられる。
【００７２】この場合、第１のメモリセルを保持状態に
し、このメモリセルとデータ転送線８を共有する第２の
メモリセルにデータを書き込む必要がある。よって、デ
ータの記憶状態によって、蓄積電極５の電圧の高低の変
化を伴う装置においては、例えば、予め第１のメモリセ
ルに高電圧を書き込んでおき保持状態にした直後、第２
のメモリセルに低電圧を書き込む過程で、蓄積電極５の
電位ＶSNよりも、データ転送線８の電位ＶBLを低くした
場合が必ず生じる。よって、本実施形態のしきい値条件
によって有効にサブスレッショルドリーク電流を抑える
ことができる。
し、このメモリセルとデータ転送線８を共有する第２の
メモリセルにデータを書き込む必要がある。よって、デ
ータの記憶状態によって、蓄積電極５の電圧の高低の変
化を伴う装置においては、例えば、予め第１のメモリセ
ルに高電圧を書き込んでおき保持状態にした直後、第２
のメモリセルに低電圧を書き込む過程で、蓄積電極５の
電位ＶSNよりも、データ転送線８の電位ＶBLを低くした
場合が必ず生じる。よって、本実施形態のしきい値条件
によって有効にサブスレッショルドリーク電流を抑える
ことができる。
【００７３】次に、以下の実施形態では、上記の回路構
成を実現するための具体的なデバイス構造の例を説明す
る。
成を実現するための具体的なデバイス構造の例を説明す
る。
【００７４】（第２の実施形態）本実施形態では、ＣＯ
Ｂ（Capacitor-on-bitline）型ＤＲＡＭに関しての実施
形態を示す。
Ｂ（Capacitor-on-bitline）型ＤＲＡＭに関しての実施
形態を示す。
【００７５】図２はＣＯＢ型ＤＲＡＭのセル部分の平面
図、図３（ｂ）（ｃ）は図２の矢視Ａ−Ａ´及び矢視Ｂ
−Ｂ´の断面図である。なお、キャパシタの下の構造を
分り易くするため、図２ではキャパシタ蓄積電極５，キ
ャパシタ絶縁膜１１，プレート電極６は輪郭のみ示して
いる。
図、図３（ｂ）（ｃ）は図２の矢視Ａ−Ａ´及び矢視Ｂ
−Ｂ´の断面図である。なお、キャパシタの下の構造を
分り易くするため、図２ではキャパシタ蓄積電極５，キ
ャパシタ絶縁膜１１，プレート電極６は輪郭のみ示して
いる。
【００７６】図２及び図３において、２はｎ型拡散層か
らなるソース電極（第２の主電極）、３はｎ型拡散層か
らなるドレイン電極（第１の主電極）、５はキャパシタ
の蓄積電極、６はキャパシタのプレート電極、７はゲー
ト電極（ゲート制御線）、８はビット線（データ転送
線）、９はデータ転送線８に対するコンタクト、１０は
蓄積電極５に対するコンタクト、１１はキャパシタ絶縁
膜、１２はゲート絶縁膜、１３（１３ａ，１３ｂ，１３
ｃ）は側壁絶縁膜及び層間絶縁膜、１４は素子分離絶縁
膜、１５はｐ型半導体領域、３０は高濃度不純物層（ｐ
+ 型層）を示している。
らなるソース電極（第２の主電極）、３はｎ型拡散層か
らなるドレイン電極（第１の主電極）、５はキャパシタ
の蓄積電極、６はキャパシタのプレート電極、７はゲー
ト電極（ゲート制御線）、８はビット線（データ転送
線）、９はデータ転送線８に対するコンタクト、１０は
蓄積電極５に対するコンタクト、１１はキャパシタ絶縁
膜、１２はゲート絶縁膜、１３（１３ａ，１３ｂ，１３
ｃ）は側壁絶縁膜及び層間絶縁膜、１４は素子分離絶縁
膜、１５はｐ型半導体領域、３０は高濃度不純物層（ｐ
+ 型層）を示している。
【００７７】なお、本実施形態では、素子分離絶縁膜１
４で囲まれた１つの素子形成領域に２つのメモリセルを
形成しているが、これらは必ずしも図の配置で形成する
必要はなく、それぞれ単独に実施することもできる。
４で囲まれた１つの素子形成領域に２つのメモリセルを
形成しているが、これらは必ずしも図の配置で形成する
必要はなく、それぞれ単独に実施することもできる。
【００７８】メモリセル領域は、ｐ型半導体領域１５上
に作成され、素子形成領域は基板表面に形成された素子
分離絶縁膜１４によって区切られている。領域１５の上
部には、ゲート絶縁膜１２を介してゲート電極７が形成
されている。このゲート電極７は、セルアレイの一方向
にパターニングされてゲート制御線となっている。ゲー
ト電極７の両側にはそれぞれｎ型層２及び３が形成さ
れ、ゲート電極７と合わせてセルトランジスタのＭＩＳ
ＦＥＴを構成している。
に作成され、素子形成領域は基板表面に形成された素子
分離絶縁膜１４によって区切られている。領域１５の上
部には、ゲート絶縁膜１２を介してゲート電極７が形成
されている。このゲート電極７は、セルアレイの一方向
にパターニングされてゲート制御線となっている。ゲー
ト電極７の両側にはそれぞれｎ型層２及び３が形成さ
れ、ゲート電極７と合わせてセルトランジスタのＭＩＳ
ＦＥＴを構成している。
【００７９】ｎ型層（ソース電極）２の上部には、蓄積
電極５と電気的接続をとるための蓄積電極コンタクト１
０が形成されている。また、ｎ型層（ドレイン電極）３
の上部はビット線コンタクト９を介して導体線８と接続
されており、導電体８は一方向にパターニングされてデ
ータ転送線を形成している。さらに、ゲート電極７を介
して逆側のソース電極２の上部には、蓄積電極コンタク
ト１０を介して蓄積電極５が形成されている。ここで、
蓄積電極５は、キャパシタ絶縁膜１１を挟んでプレート
電極６と対向し、ＤＲＡＭのキャパシタを形成してい
る。ここで、キャパシタ電極５はデータ転送線８の上部
に形成され、いわゆるＣＯＢ構造となっている。
電極５と電気的接続をとるための蓄積電極コンタクト１
０が形成されている。また、ｎ型層（ドレイン電極）３
の上部はビット線コンタクト９を介して導体線８と接続
されており、導電体８は一方向にパターニングされてデ
ータ転送線を形成している。さらに、ゲート電極７を介
して逆側のソース電極２の上部には、蓄積電極コンタク
ト１０を介して蓄積電極５が形成されている。ここで、
蓄積電極５は、キャパシタ絶縁膜１１を挟んでプレート
電極６と対向し、ＤＲＡＭのキャパシタを形成してい
る。ここで、キャパシタ電極５はデータ転送線８の上部
に形成され、いわゆるＣＯＢ構造となっている。
【００８０】本実施形態の構造的な特徴としては、デー
タ転送線８の接続されたドレイン電極３のチャネル近傍
領域に選択的に、ソース・ドレイン拡散層を形成してい
る導電層（ｎ型層）と反対の導電型を持つ不純物濃度の
高い層（ｐ+ 型層）３０が形成されていることである。
ここで、このような構造で、ゲート電圧をしきい値以下
にしソース・ドレイン電極間にかかる電圧の方向を変え
た場合のトランジスタチャネルの電子に対するポテンシ
ャルを図４に示す。
タ転送線８の接続されたドレイン電極３のチャネル近傍
領域に選択的に、ソース・ドレイン拡散層を形成してい
る導電層（ｎ型層）と反対の導電型を持つ不純物濃度の
高い層（ｐ+ 型層）３０が形成されていることである。
ここで、このような構造で、ゲート電圧をしきい値以下
にしソース・ドレイン電極間にかかる電圧の方向を変え
た場合のトランジスタチャネルの電子に対するポテンシ
ャルを図４に示す。
【００８１】ここで、蓄積電極５の電圧をデータ転送線
８の電圧よりも低くした場合、データ転送線８の接続さ
れたドレイン電極３に近いチャネル部分のポテンシャル
の山を、より高くなるようにすることができる。よっ
て、蓄積電極５の電圧がデータ転送線８の電圧よりも低
く、ドレイン電極３からソース電極２の方向に電流が流
れる場合のセルトランジスタのしきい値をＶth1 とし、
逆方向に電流を流す場合のしきい値電圧をＶth2 とする
と、ドレイン電極３とソース電極２の間の電位差の絶対
値を等しくした条件で、Ｖth1 ＜Ｖth2 とすることがで
きる。このしきい値の非対称性はドレイン・ソース間に
加わる電位差に依存し、Ｖが０Ｖに近付くと減少し、Ｖ
が大きい場合にはより大きくなる。
８の電圧よりも低くした場合、データ転送線８の接続さ
れたドレイン電極３に近いチャネル部分のポテンシャル
の山を、より高くなるようにすることができる。よっ
て、蓄積電極５の電圧がデータ転送線８の電圧よりも低
く、ドレイン電極３からソース電極２の方向に電流が流
れる場合のセルトランジスタのしきい値をＶth1 とし、
逆方向に電流を流す場合のしきい値電圧をＶth2 とする
と、ドレイン電極３とソース電極２の間の電位差の絶対
値を等しくした条件で、Ｖth1 ＜Ｖth2 とすることがで
きる。このしきい値の非対称性はドレイン・ソース間に
加わる電位差に依存し、Ｖが０Ｖに近付くと減少し、Ｖ
が大きい場合にはより大きくなる。
【００８２】次に、図５から図１２までを用いて、この
実施形態の半導体構造の製造工程を説明する。図５〜図
１２において、（ａ）は図２に対応し、（ｂ）（ｃ）は
図３（ｂ）（ｃ）に対応する製造工程図である。
実施形態の半導体構造の製造工程を説明する。図５〜図
１２において、（ａ）は図２に対応し、（ｂ）（ｃ）は
図３（ｂ）（ｃ）に対応する製造工程図である。
【００８３】まず、例えばボロン濃度１０15ｃｍ-3のｐ
型領域１５を形成した半導体基板を準備する。次いで、
セルアレイ領域にボロンをイオン注入してウェル拡散
し、セルアレイ領域のｐ型層の濃度を最適化してもよ
い。例えば、この濃度は１０15ｃｍ-3〜１０18ｃｍ-3と
すればよい。次いで、半導体領域１５の表面を酸化し、
例えば０．０１〜０．０５μｍの厚さのＳｉ酸化膜を作
成する。さらに、トレンチのマスク材となるシリコン窒
化膜又はシリコン膜を、例えば０．０３〜０．５μｍ堆
積する。
型領域１５を形成した半導体基板を準備する。次いで、
セルアレイ領域にボロンをイオン注入してウェル拡散
し、セルアレイ領域のｐ型層の濃度を最適化してもよ
い。例えば、この濃度は１０15ｃｍ-3〜１０18ｃｍ-3と
すればよい。次いで、半導体領域１５の表面を酸化し、
例えば０．０１〜０．０５μｍの厚さのＳｉ酸化膜を作
成する。さらに、トレンチのマスク材となるシリコン窒
化膜又はシリコン膜を、例えば０．０３〜０．５μｍ堆
積する。
【００８４】次いで、例えばトレンチ分離からなる素子
分離絶縁膜１４を形成する。トレンチ分離の深さは、例
えば０．１〜２μｍの間とし、素子分離のトレンチを形
成後に、例えばシリコン酸化膜からなる絶縁膜を０．１
〜４μｍ堆積する。この後、領域１５の高さに比べ±
０．３μｍの高さの範囲に入るようにエッチバック又は
ポリッシングによってトレンチ以外の素子分離膜を取り
除く。次いで、トレンチのマスク材を、例えば反応性エ
ッチングによって取り除き、図５（ａ）〜（ｃ）の形状
を得る。次いで、セルアレイ領域にボロンをイオン注入
してウェル拡散し、セルアレイ領域のｐ型層の濃度を最
適化してもよい。
分離絶縁膜１４を形成する。トレンチ分離の深さは、例
えば０．１〜２μｍの間とし、素子分離のトレンチを形
成後に、例えばシリコン酸化膜からなる絶縁膜を０．１
〜４μｍ堆積する。この後、領域１５の高さに比べ±
０．３μｍの高さの範囲に入るようにエッチバック又は
ポリッシングによってトレンチ以外の素子分離膜を取り
除く。次いで、トレンチのマスク材を、例えば反応性エ
ッチングによって取り除き、図５（ａ）〜（ｃ）の形状
を得る。次いで、セルアレイ領域にボロンをイオン注入
してウェル拡散し、セルアレイ領域のｐ型層の濃度を最
適化してもよい。
【００８５】次に、本実施形態の構造を作成するため
に、例えば図６（ａ）〜（ｃ）のようにレジスト１６を
塗布し、リソグラフィを行った後、例えばボロン又はＢ
Ｆ2 を１０12ｃｍ-2〜１０15ｃｍ-2注入して、データ転
送線８に接続されるドレイン電極３近傍のｐ型基板の濃
度を予め高くしてｐ+ 型層３０を形成する。ＤＲＡＭの
メモリセルにおいては、セル部分と周辺回路とのしきい
値の設定値が大きく異なるために、通常ウェルやしきい
値合わせのドーピングプロファイル形成もセル部分と周
辺回路部分とに分ける。従来、周辺部分のドーピングプ
ロファイル形成のためのイオン注入をする場合、セル部
分は全面レジスト１６で覆いイオン注入されないように
するが、本実施形態の場合には、前記周辺リソグラフィ
を図６のようにセル部分ついても行うことにより、工程
数を増加させずに本実施形態に必要な不純物のプロファ
イルを形成することができる。
に、例えば図６（ａ）〜（ｃ）のようにレジスト１６を
塗布し、リソグラフィを行った後、例えばボロン又はＢ
Ｆ2 を１０12ｃｍ-2〜１０15ｃｍ-2注入して、データ転
送線８に接続されるドレイン電極３近傍のｐ型基板の濃
度を予め高くしてｐ+ 型層３０を形成する。ＤＲＡＭの
メモリセルにおいては、セル部分と周辺回路とのしきい
値の設定値が大きく異なるために、通常ウェルやしきい
値合わせのドーピングプロファイル形成もセル部分と周
辺回路部分とに分ける。従来、周辺部分のドーピングプ
ロファイル形成のためのイオン注入をする場合、セル部
分は全面レジスト１６で覆いイオン注入されないように
するが、本実施形態の場合には、前記周辺リソグラフィ
を図６のようにセル部分ついても行うことにより、工程
数を増加させずに本実施形態に必要な不純物のプロファ
イルを形成することができる。
【００８６】次に、ｐ型半導体領域１５の表面を、例え
ば３〜２０ｎｍ酸化又は窒化してゲート絶縁膜１２を形
成した後、ゲート電極７となる第２層多結晶シリコン膜
を全面に堆積し、ＰＯＣｌ3 拡散を行ってこれを低抵抗
化する。さらに、絶縁膜１３ａとなるシリコン窒化膜を
全面堆積した後、リソグラフィと反応性イオンエッチン
グにより加工して、ゲート電極７を形成する。さらに、
全面に例えばＡｓをイオン注入してｎ型ソース・ドレイ
ン電極２，３を作成する。
ば３〜２０ｎｍ酸化又は窒化してゲート絶縁膜１２を形
成した後、ゲート電極７となる第２層多結晶シリコン膜
を全面に堆積し、ＰＯＣｌ3 拡散を行ってこれを低抵抗
化する。さらに、絶縁膜１３ａとなるシリコン窒化膜を
全面堆積した後、リソグラフィと反応性イオンエッチン
グにより加工して、ゲート電極７を形成する。さらに、
全面に例えばＡｓをイオン注入してｎ型ソース・ドレイ
ン電極２，３を作成する。
【００８７】次いで、絶縁膜１３ａとなるシリコン窒化
膜をさらに全面堆積し、異方性エッチングによって切り
立ったゲート電極７の側壁に絶縁膜１３ａを残すことに
よりゲートの側壁絶縁膜を形成し、図７（ａ）〜（ｃ）
の形状を得る。この側壁膜とリソグラフィの直前に堆積
したシリコン窒化膜がゲート電極７を取り囲む形にな
り、データ転送線８と電気的絶縁を保つことが容易にな
る。この後、データ転送線８と、ｎ型ソース・ドレイン
拡散層２，３との接続抵抗を下げるため、例えば砒素な
どを拡散層２，３にイオン注入してもよい。
膜をさらに全面堆積し、異方性エッチングによって切り
立ったゲート電極７の側壁に絶縁膜１３ａを残すことに
よりゲートの側壁絶縁膜を形成し、図７（ａ）〜（ｃ）
の形状を得る。この側壁膜とリソグラフィの直前に堆積
したシリコン窒化膜がゲート電極７を取り囲む形にな
り、データ転送線８と電気的絶縁を保つことが容易にな
る。この後、データ転送線８と、ｎ型ソース・ドレイン
拡散層２，３との接続抵抗を下げるため、例えば砒素な
どを拡散層２，３にイオン注入してもよい。
【００８８】本実施形態で重要なのは、トランジスタゲ
ート７の下のチャネルにｐ+ 型層３０が形成されている
ことであり、ドレイン拡散層３の直下には、例えば図８
（ａ）〜（ｃ）のようにｐ+ 型層３０が形成されていな
くてもよい。
ート７の下のチャネルにｐ+ 型層３０が形成されている
ことであり、ドレイン拡散層３の直下には、例えば図８
（ａ）〜（ｃ）のようにｐ+ 型層３０が形成されていな
くてもよい。
【００８９】さらに、層間絶縁膜１３ｂを全面堆積した
後、リソグラフィと反応性イオンエッチングによりデー
タ転送線コンタクト９を作成する。その後、例えばタン
グステンを全面堆積し、リソグラフィと反応性イオンエ
ッチングによりデータ転送線８に加工し、図９（ａ）〜
（ｃ）の形状を得る。
後、リソグラフィと反応性イオンエッチングによりデー
タ転送線コンタクト９を作成する。その後、例えばタン
グステンを全面堆積し、リソグラフィと反応性イオンエ
ッチングによりデータ転送線８に加工し、図９（ａ）〜
（ｃ）の形状を得る。
【００９０】この後は図示しないが、層間絶縁膜１３ｃ
を堆積した後、リソグラフィと反応性イオンエッチング
により蓄積電極コンタクト１０を作成する。その後、例
えばＲｕ，ＲｕＯ2 又はＰｔを堆積し、リソグラフィと
反応性イオンエッチングにより蓄積電極５に加工する。
さらに、例えばＢａＳｒＴｉＯからなるキャパシタ絶縁
膜１１及びＰｔからなるプレート電極６を堆積し、上部
の配線層を形成して完成する。
を堆積した後、リソグラフィと反応性イオンエッチング
により蓄積電極コンタクト１０を作成する。その後、例
えばＲｕ，ＲｕＯ2 又はＰｔを堆積し、リソグラフィと
反応性イオンエッチングにより蓄積電極５に加工する。
さらに、例えばＢａＳｒＴｉＯからなるキャパシタ絶縁
膜１１及びＰｔからなるプレート電極６を堆積し、上部
の配線層を形成して完成する。
【００９１】ここで、ｐ+ 型層３０を形成するには、前
記図６（ａ）〜（ｃ）に示す工程の他に、図１０（ａ）
〜（ｃ）に示すように、ソース・ドレイン拡散層２，３
の形成後に、レジスト１６を塗布してリソグラフィを行
い、例えばボロン又はＢＦ2をイオン注入法により１０
12ｃｍ-2〜１０15ｃｍ-2注入してデータ転送線８に接続
されるドレイン電極３近傍の、ｐ型基板の濃度を高くす
ることによって、３０のｐ+ 型層を形成してもよい。こ
の場合、ｐ+ 型層３０はゲートに対して合わせずれなく
形成されるため、ｐ+ 型層３０のゲート端からの位置を
制御しやすい利点を持ち、しきい値の制御が容易にな
る。さらに、ゲート形成の熱工程を経ないため、イオン
の熱による拡散を小さくすることができ、より急峻なド
ーピングプロファイルが形成できる。
記図６（ａ）〜（ｃ）に示す工程の他に、図１０（ａ）
〜（ｃ）に示すように、ソース・ドレイン拡散層２，３
の形成後に、レジスト１６を塗布してリソグラフィを行
い、例えばボロン又はＢＦ2をイオン注入法により１０
12ｃｍ-2〜１０15ｃｍ-2注入してデータ転送線８に接続
されるドレイン電極３近傍の、ｐ型基板の濃度を高くす
ることによって、３０のｐ+ 型層を形成してもよい。こ
の場合、ｐ+ 型層３０はゲートに対して合わせずれなく
形成されるため、ｐ+ 型層３０のゲート端からの位置を
制御しやすい利点を持ち、しきい値の制御が容易にな
る。さらに、ゲート形成の熱工程を経ないため、イオン
の熱による拡散を小さくすることができ、より急峻なド
ーピングプロファイルが形成できる。
【００９２】なお、図１０（ｂ）に示すように、イオン
注入で形成されたｐ+ 型層３０は基板表面には達してい
ないが、空乏層がｐ+ 型層３０に達する限り、しきい値
はソース・ドレインの設置方向で非対称になる。
注入で形成されたｐ+ 型層３０は基板表面には達してい
ないが、空乏層がｐ+ 型層３０に達する限り、しきい値
はソース・ドレインの設置方向で非対称になる。
【００９３】本実施形態の変形例としては、図１１
（ｂ）（ｃ）のように、ｐ+ 型層３０の代わりに、蓄積
電極５の接続されたソース拡散層２に近いチャネル部分
に、選択的にソース・ドレイン層を形成している導電層
（ｎ型）と反対の導電型を持つ不純物濃度を低くしたｐ
- 型層３１を形成する方法がある。図１１において平面
図は示していないが、これは前記図２と同じである。
（ｂ）（ｃ）のように、ｐ+ 型層３０の代わりに、蓄積
電極５の接続されたソース拡散層２に近いチャネル部分
に、選択的にソース・ドレイン層を形成している導電層
（ｎ型）と反対の導電型を持つ不純物濃度を低くしたｐ
- 型層３１を形成する方法がある。図１１において平面
図は示していないが、これは前記図２と同じである。
【００９４】ｐ- 型層３１を形成する工程は、ｐ+ 型層
３０を形成する工程と同じで、例えば図１２（ａ）〜
（ｃ）のように、ソース・ドレイン拡散層２，３を形成
後、リソグラフィパターンとイオン種をｐ- 型層３１を
形成すべき部分上部のレジスト１６を開口をし、ｎ型イ
オン種、例えばＡｓ，Ｐが注入されるようにすれば、こ
の部分のｐ型層の濃度を低下させることが可能になる。
３０を形成する工程と同じで、例えば図１２（ａ）〜
（ｃ）のように、ソース・ドレイン拡散層２，３を形成
後、リソグラフィパターンとイオン種をｐ- 型層３１を
形成すべき部分上部のレジスト１６を開口をし、ｎ型イ
オン種、例えばＡｓ，Ｐが注入されるようにすれば、こ
の部分のｐ型層の濃度を低下させることが可能になる。
【００９５】本実施形態では、データ転送線８の接続さ
れたドレイン電極３に近いチャネル部分のｐ型層の濃度
を、蓄積電極５の接続されたソース電極２に近い部分の
チャネル部分の濃度よりも高くしている。よって、Ｖth
1 ＜Ｖth2 とすることができる以外にも、ドレイン電極
３の作る空乏層領域を小さくすることができる。よっ
て、例えばドレイン電極３の近傍に入射したアルファ線
などの粒子線が原因で生じる電子−正孔対がドレイン電
極３に収集される影響を小さくできる。これにより、い
わゆるビット線モードのソフトエラーを起こり難くする
ことができる。
れたドレイン電極３に近いチャネル部分のｐ型層の濃度
を、蓄積電極５の接続されたソース電極２に近い部分の
チャネル部分の濃度よりも高くしている。よって、Ｖth
1 ＜Ｖth2 とすることができる以外にも、ドレイン電極
３の作る空乏層領域を小さくすることができる。よっ
て、例えばドレイン電極３の近傍に入射したアルファ線
などの粒子線が原因で生じる電子−正孔対がドレイン電
極３に収集される影響を小さくできる。これにより、い
わゆるビット線モードのソフトエラーを起こり難くする
ことができる。
【００９６】さらに本実施形態では、蓄積電極５の接続
されたソース電極２に近いチャネル部分のｐ型層の濃度
を、データ転送線８の接続されたドレイン電極３に近い
部分のチャネル部分の濃度よりも低くしている。よっ
て、例えば文献（Hamamoto etal. Tech. Dig. of IEDM
'95 p915 ）に示されているように、基板のボロン濃度
が高くなるにつれ増えるリーク電流を抑えることがで
き、セルのデータ保持時間をより長くすることができ
る。さらに、基板濃度が低いため、空乏層に含まれる基
板不純物量を減らすことができ、基板バイアス効果を小
さくできる。これにより、ゲート絶縁膜に印加される電
界を小さくすることができ、よりゲート絶縁膜の信頼性
を向上できる。
されたソース電極２に近いチャネル部分のｐ型層の濃度
を、データ転送線８の接続されたドレイン電極３に近い
部分のチャネル部分の濃度よりも低くしている。よっ
て、例えば文献（Hamamoto etal. Tech. Dig. of IEDM
'95 p915 ）に示されているように、基板のボロン濃度
が高くなるにつれ増えるリーク電流を抑えることがで
き、セルのデータ保持時間をより長くすることができ
る。さらに、基板濃度が低いため、空乏層に含まれる基
板不純物量を減らすことができ、基板バイアス効果を小
さくできる。これにより、ゲート絶縁膜に印加される電
界を小さくすることができ、よりゲート絶縁膜の信頼性
を向上できる。
【００９７】（第３の実施形態）図１３は本発明の第３
の実施形態に係わるＣＯＢ型ＤＲＡＭのセル部分の平面
図、図１４（ｂ）（ｃ）は図１３の矢視Ａ−Ａ´及び矢
視Ｂ−Ｂ´の断面図である。なお、図２及び図３と同一
部分には、同一符号をつけて詳しい説明は省略する。
の実施形態に係わるＣＯＢ型ＤＲＡＭのセル部分の平面
図、図１４（ｂ）（ｃ）は図１３の矢視Ａ−Ａ´及び矢
視Ｂ−Ｂ´の断面図である。なお、図２及び図３と同一
部分には、同一符号をつけて詳しい説明は省略する。
【００９８】本実施形態は、基本的には第２の実施形態
と同じであるが、トランジスタ領域の形状が第２の実施
形態と異なっている。ここで、ゲート電極７の下で、デ
ータ転送線コンタクト９に接続されたドレイン電極３に
近い部分のトランジスタ領域の幅が、蓄積電極コンタク
ト１０に接続されたソース電極２に近い部分のトランジ
スタの幅よりも広くなっている。ここで、トランジスタ
のしきい値のチャネル幅に対する関係は、図１５のよう
に、幅が狭くなるほどしきい値電圧が下がる関係になっ
ている必要がある。
と同じであるが、トランジスタ領域の形状が第２の実施
形態と異なっている。ここで、ゲート電極７の下で、デ
ータ転送線コンタクト９に接続されたドレイン電極３に
近い部分のトランジスタ領域の幅が、蓄積電極コンタク
ト１０に接続されたソース電極２に近い部分のトランジ
スタの幅よりも広くなっている。ここで、トランジスタ
のしきい値のチャネル幅に対する関係は、図１５のよう
に、幅が狭くなるほどしきい値電圧が下がる関係になっ
ている必要がある。
【００９９】例えば、素子分離としてトレンチ分離を用
いたトランジスタでは、素子分離とトランジスタ領域と
の境界のエッジ部分でゲート電界が集中するためしきい
値が低下する。よって、このようなトランジスタを用い
れば、トランジスタの幅が小さくなるに従い、エッジ部
分の効果が大きくなり、チャネル幅が狭いほどしきい値
が下がるトランジスタを容易に実現することができる。
いたトランジスタでは、素子分離とトランジスタ領域と
の境界のエッジ部分でゲート電界が集中するためしきい
値が低下する。よって、このようなトランジスタを用い
れば、トランジスタの幅が小さくなるに従い、エッジ部
分の効果が大きくなり、チャネル幅が狭いほどしきい値
が下がるトランジスタを容易に実現することができる。
【０１００】ここで、製造工程は、例えばボロン濃度１
０15ｃｍ-3のｐ型半導体領域１５を形成した半導体基板
を準備する。次いで、セルアレイ領域にボロンをイオン
注入してウェル拡散し、セルアレイ領域のｐ型層の濃度
を最適化してもよい。例えば、この濃度は１０15ｃｍ-3
〜１０18ｃｍ-3とすればよい。次いで、半導体領域１５
の表面を酸化し、例えば０．０１〜０．０５μｍの厚さ
のＳｉ酸化膜を作成する。さらに、トレンチのマスク材
となるシリコン窒化膜又はシリコン膜を例えば０．０３
〜０．５μｍ堆積する。
０15ｃｍ-3のｐ型半導体領域１５を形成した半導体基板
を準備する。次いで、セルアレイ領域にボロンをイオン
注入してウェル拡散し、セルアレイ領域のｐ型層の濃度
を最適化してもよい。例えば、この濃度は１０15ｃｍ-3
〜１０18ｃｍ-3とすればよい。次いで、半導体領域１５
の表面を酸化し、例えば０．０１〜０．０５μｍの厚さ
のＳｉ酸化膜を作成する。さらに、トレンチのマスク材
となるシリコン窒化膜又はシリコン膜を例えば０．０３
〜０．５μｍ堆積する。
【０１０１】次いで、例えばトレンチ分離からなる素子
分離１４を形成する。トレンチ分離の深さは例えば、
０．１〜２μｍの間とし、素子分離のトレンチを形成
後、例えばシリコン酸化膜からなる絶縁膜を０．１〜４
μｍ堆積する。この後、半導体領域１５の高さに比べ
０．３μｍの高さの範囲に入るようにエッチバック又は
ポリッシングによって素子分離トレンチ以外の取り除
く。次いで、トレンチのマスク材を、例えば反応性エッ
チングによって取り除き、図１６（ａ）〜（ｃ）の形状
を得る。次いで、セルアレイ領域にボロンをイオン注入
してウェル拡散し、セルアレイ領域のｐ型層の濃度を最
適化してもよい。残りの製造工程は、第２の実施形態の
ｐ+ 型層３０を形成する工程を除いたゲート形成以降の
工程と同一なので、省略する。
分離１４を形成する。トレンチ分離の深さは例えば、
０．１〜２μｍの間とし、素子分離のトレンチを形成
後、例えばシリコン酸化膜からなる絶縁膜を０．１〜４
μｍ堆積する。この後、半導体領域１５の高さに比べ
０．３μｍの高さの範囲に入るようにエッチバック又は
ポリッシングによって素子分離トレンチ以外の取り除
く。次いで、トレンチのマスク材を、例えば反応性エッ
チングによって取り除き、図１６（ａ）〜（ｃ）の形状
を得る。次いで、セルアレイ領域にボロンをイオン注入
してウェル拡散し、セルアレイ領域のｐ型層の濃度を最
適化してもよい。残りの製造工程は、第２の実施形態の
ｐ+ 型層３０を形成する工程を除いたゲート形成以降の
工程と同一なので、省略する。
【０１０２】本実施形態では、第２の実施形態と異な
り、工程を増やすことなく、Ｖth1 ＜Ｖth2 の関係が実
現できる。また、第２の実施形態と異なり、ソース・ド
レイン電極３のｐ+ 型層３０形成による拡散容量やリー
ク電流増加がない。さらに、データ転送線コンタクト９
がゲート制御線７の延びる方向に合わせずれても、デー
タ転送線コンタクト９が形成されるドレイン領域３を広
く確保できるため、データ転送線コンタクト９の合わせ
ずれに強く、コンタクト接続抵抗を低く保ったデータ転
送線コンタクト９を形成できる。
り、工程を増やすことなく、Ｖth1 ＜Ｖth2 の関係が実
現できる。また、第２の実施形態と異なり、ソース・ド
レイン電極３のｐ+ 型層３０形成による拡散容量やリー
ク電流増加がない。さらに、データ転送線コンタクト９
がゲート制御線７の延びる方向に合わせずれても、デー
タ転送線コンタクト９が形成されるドレイン領域３を広
く確保できるため、データ転送線コンタクト９の合わせ
ずれに強く、コンタクト接続抵抗を低く保ったデータ転
送線コンタクト９を形成できる。
【０１０３】（第４の実施形態）図１７は本発明の第４
の実施形態に係わるＣＯＢ型ＤＲＡＭのセル部分の平面
図、図１８は（ｂ）（ｃ）は図１７の矢視Ａ−Ａ´及び
矢視Ｂ−Ｂ´の断面図である。なお、図２及び図３と同
一部分には、同一符号をつけて詳しい説明は省略する。
の実施形態に係わるＣＯＢ型ＤＲＡＭのセル部分の平面
図、図１８は（ｂ）（ｃ）は図１７の矢視Ａ−Ａ´及び
矢視Ｂ−Ｂ´の断面図である。なお、図２及び図３と同
一部分には、同一符号をつけて詳しい説明は省略する。
【０１０４】本実施形態は、基本的には第３の実施形態
と同じであるが、トランジスタ領域の形状が第３の実施
形態と異なっている。本実施形態の特徴は、トランジス
タ領域の形状を図１７中の破線で示すが、ゲート電極７
の下で、データ転送線コンタクト９に接続されたドレイ
ン電極３に近い部分の幅が、蓄積電極コンタクト１０に
接続されたソース電極２に近い部分の幅よりも狭くなっ
ている。ここで、トランジスタのしきい値のチャネル幅
に対する関係は、第３の実施形態とは逆に、図１９のよ
うに、幅が狭くなるほどしきい値電圧が上がる関係にな
っている必要がある。
と同じであるが、トランジスタ領域の形状が第３の実施
形態と異なっている。本実施形態の特徴は、トランジス
タ領域の形状を図１７中の破線で示すが、ゲート電極７
の下で、データ転送線コンタクト９に接続されたドレイ
ン電極３に近い部分の幅が、蓄積電極コンタクト１０に
接続されたソース電極２に近い部分の幅よりも狭くなっ
ている。ここで、トランジスタのしきい値のチャネル幅
に対する関係は、第３の実施形態とは逆に、図１９のよ
うに、幅が狭くなるほどしきい値電圧が上がる関係にな
っている必要がある。
【０１０５】このような幅が狭くなるほどしきい値電圧
が上がるトランジスタは、次のように作成すればよい。
例えば、素子分離領域にパンチスルーを防ぐため、フィ
ールドイオン注入をしたトランジスタでは、注入したフ
ィールドイオンがチャネル領域に拡散するため、チャネ
ル幅が狭いほどしきい値が増加する。また、ＬＯＣＯＳ
や改良ＬＯＣＯＳ法で形成した浅い素子分離形状では、
ゲート電界が素子分離下の半導体領域にもおよび、その
部分を空乏化させる必要があるため、チャネル幅が狭い
ほどしきい値が増加するここで、製造工程は、例えばボ
ロン濃度１０15ｃｍ-3のｐ型半導体領域１５を形成した
基板を準備する。次いで、セルアレイ領域にボロンをイ
オン注入してウェル拡散し、セルアレイ領域のｐ型層の
濃度を最適化してもよい。例えば、この濃度は１０15ｃ
ｍ-3〜１０18ｃｍ-3とすればよい。次いで、半導体領域
１５の表面を酸化し、例えば０．０１〜０．０５μｍの
厚さのＳｉ酸化膜を作成する。さらに、ＬＯＣＯＳのマ
スク材となるシリコン窒化膜を、例えば０．０３〜０．
５μｍ堆積する。
が上がるトランジスタは、次のように作成すればよい。
例えば、素子分離領域にパンチスルーを防ぐため、フィ
ールドイオン注入をしたトランジスタでは、注入したフ
ィールドイオンがチャネル領域に拡散するため、チャネ
ル幅が狭いほどしきい値が増加する。また、ＬＯＣＯＳ
や改良ＬＯＣＯＳ法で形成した浅い素子分離形状では、
ゲート電界が素子分離下の半導体領域にもおよび、その
部分を空乏化させる必要があるため、チャネル幅が狭い
ほどしきい値が増加するここで、製造工程は、例えばボ
ロン濃度１０15ｃｍ-3のｐ型半導体領域１５を形成した
基板を準備する。次いで、セルアレイ領域にボロンをイ
オン注入してウェル拡散し、セルアレイ領域のｐ型層の
濃度を最適化してもよい。例えば、この濃度は１０15ｃ
ｍ-3〜１０18ｃｍ-3とすればよい。次いで、半導体領域
１５の表面を酸化し、例えば０．０１〜０．０５μｍの
厚さのＳｉ酸化膜を作成する。さらに、ＬＯＣＯＳのマ
スク材となるシリコン窒化膜を、例えば０．０３〜０．
５μｍ堆積する。
【０１０６】次いで、例えば、ＬＯＣＯＳ分離からなる
素子分離１４を形成する。まず、例えばマスク材のシリ
コン窒化膜をリソグラフィとエッチングによって素子分
離部で取り除いた後、例えばＨ2 Ｏなどの酸化雰囲気で
１０００〜１２００度で半導体領域１５を酸化し、素子
分離絶縁膜１４を得る。その後、ＬＯＣＯＳのマスク材
を、例えば反応性エッチングによって取り除く。酸化の
前又は後に、フィールド酸化膜下のパンチスルーを防ぐ
ために、例えばボロンイオンを１０12ｃｍ-2〜１０14ｃ
ｍ-2注入して、ｐ+ 型パンチスルー防止層３３を形成す
る。また、マスク材のシリコン窒化膜をリソグラフィと
エッチングによって素子分離部で取り除いた後に、例え
ば基板を０．０５〜１μｍ程度エッチングして溝を形成
してもよい。
素子分離１４を形成する。まず、例えばマスク材のシリ
コン窒化膜をリソグラフィとエッチングによって素子分
離部で取り除いた後、例えばＨ2 Ｏなどの酸化雰囲気で
１０００〜１２００度で半導体領域１５を酸化し、素子
分離絶縁膜１４を得る。その後、ＬＯＣＯＳのマスク材
を、例えば反応性エッチングによって取り除く。酸化の
前又は後に、フィールド酸化膜下のパンチスルーを防ぐ
ために、例えばボロンイオンを１０12ｃｍ-2〜１０14ｃ
ｍ-2注入して、ｐ+ 型パンチスルー防止層３３を形成す
る。また、マスク材のシリコン窒化膜をリソグラフィと
エッチングによって素子分離部で取り除いた後に、例え
ば基板を０．０５〜１μｍ程度エッチングして溝を形成
してもよい。
【０１０７】次いで、セルアレイ領域にボロンをイオン
注入してウェル拡散し、セルアレイ領域のｐ型層の濃度
を最適化してもよい。残りの製造工程は、第２の実施形
態のｐ+ 型層３０を形成する工程を除いたものと同一な
ので、省略する。
注入してウェル拡散し、セルアレイ領域のｐ型層の濃度
を最適化してもよい。残りの製造工程は、第２の実施形
態のｐ+ 型層３０を形成する工程を除いたものと同一な
ので、省略する。
【０１０８】本実施形態では、第３の実施形態と同様
に、工程を増やすことなく、Ｖth1 ＜Ｖth2 の関係が実
現でき、ドレイン電極３の拡散容量の増加もないので、
データ転送線８の容量を小さくすることができる。さら
に、蓄積電極５のコンタクト１０に対するソース領域２
を広く確保できるため、蓄積電極５に対して接続抵抗を
低く保ったコンタクト１０を形成できる。
に、工程を増やすことなく、Ｖth1 ＜Ｖth2 の関係が実
現でき、ドレイン電極３の拡散容量の増加もないので、
データ転送線８の容量を小さくすることができる。さら
に、蓄積電極５のコンタクト１０に対するソース領域２
を広く確保できるため、蓄積電極５に対して接続抵抗を
低く保ったコンタクト１０を形成できる。
【０１０９】（第５の実施形態）図２０は本発明の第５
の実施形態に係わるＣＯＢ型ＤＲＡＭのセル部分の平面
図、図２１（ｂ）（ｃ）は図２０の矢視Ａ−Ａ´及び矢
視Ｂ−Ｂ´の断面図、図２２（ｄ）（ｅ）は、図２０の
矢視Ｃ−Ｃ´及び矢視Ｄ−Ｄ´の断面図である。なお、
図２及び図３と同一部分には同一符号を付して、その詳
しい説明は省略する。
の実施形態に係わるＣＯＢ型ＤＲＡＭのセル部分の平面
図、図２１（ｂ）（ｃ）は図２０の矢視Ａ−Ａ´及び矢
視Ｂ−Ｂ´の断面図、図２２（ｄ）（ｅ）は、図２０の
矢視Ｃ−Ｃ´及び矢視Ｄ−Ｄ´の断面図である。なお、
図２及び図３と同一部分には同一符号を付して、その詳
しい説明は省略する。
【０１１０】本実施形態は、基本的には第２の実施形態
と同じであるが、トランジスタ領域の形状が第２の実施
形態と異なっている。本実施形態の特徴は、トランジス
タ領域の形状を、ゲート電極７の下で、データ転送線コ
ンタクト９に接続されたドレイン電極３に近い部分のＭ
ＩＳＦＥＴ側面において、素子分離絶縁膜１４とゲート
電極７との界面からの前記ＭＩＳＦＥＴのゲート絶縁膜
−半導体チャネル主平面までの高さが、蓄積電極コンタ
クト１０に接続されたソース電極２に近い部分のＭＩＳ
ＦＥＴ側面において、前記素子分離絶縁膜１４とゲート
電極７との界面からの高さよりも高くなっている。
と同じであるが、トランジスタ領域の形状が第２の実施
形態と異なっている。本実施形態の特徴は、トランジス
タ領域の形状を、ゲート電極７の下で、データ転送線コ
ンタクト９に接続されたドレイン電極３に近い部分のＭ
ＩＳＦＥＴ側面において、素子分離絶縁膜１４とゲート
電極７との界面からの前記ＭＩＳＦＥＴのゲート絶縁膜
−半導体チャネル主平面までの高さが、蓄積電極コンタ
クト１０に接続されたソース電極２に近い部分のＭＩＳ
ＦＥＴ側面において、前記素子分離絶縁膜１４とゲート
電極７との界面からの高さよりも高くなっている。
【０１１１】ここで、素子分離としてトレンチ分離を用
いたトランジスタでは、素子分離とトランジスタ領域と
の境界のエッジ部分でゲート電界が集中するため、前記
素子分離絶縁膜１４とゲート電極７との界面からの高さ
が低いほどしきい値が低下する。よって、このようなト
ランジスタを用いれば、Ｖth1 ＜Ｖth2 の関係を満たす
トランジスタを容易に実現することができる。
いたトランジスタでは、素子分離とトランジスタ領域と
の境界のエッジ部分でゲート電界が集中するため、前記
素子分離絶縁膜１４とゲート電極７との界面からの高さ
が低いほどしきい値が低下する。よって、このようなト
ランジスタを用いれば、Ｖth1 ＜Ｖth2 の関係を満たす
トランジスタを容易に実現することができる。
【０１１２】ここで、製造工程は、図２３（ａ）〜
（ｃ）のように、第２の実施形態と同様にして素子分離
絶縁膜１４を形成した後、データ転送線コンタクト９に
接続されたドレイン電極３に近いトランジスタ領域をレ
ジスト１６で覆うリソグラフィを実施する。さらに、素
子分離絶縁膜１４を、例えば図２３（ｃ）のように、Ｎ
Ｈ4 Ｆ水溶液やイオンエッチングによって取り除く。取
り除く深さは、素子分離深さよりも浅く、例えば０．０
１〜０．２０μｍ程度とする。この後、レジスト１６を
アッシングや有機溶剤によって取り除く。
（ｃ）のように、第２の実施形態と同様にして素子分離
絶縁膜１４を形成した後、データ転送線コンタクト９に
接続されたドレイン電極３に近いトランジスタ領域をレ
ジスト１６で覆うリソグラフィを実施する。さらに、素
子分離絶縁膜１４を、例えば図２３（ｃ）のように、Ｎ
Ｈ4 Ｆ水溶液やイオンエッチングによって取り除く。取
り除く深さは、素子分離深さよりも浅く、例えば０．０
１〜０．２０μｍ程度とする。この後、レジスト１６を
アッシングや有機溶剤によって取り除く。
【０１１３】このようにリソグラフィを用いる方法の他
に、例えば素子分離絶縁膜１４の厚みのパターン依存性
を用いて段差を形成してもよい。これは、例えばトレン
チ幅の狭い部分の素子分離堆積膜厚が薄くなる現象を用
いて、後述する図３３のようなパターン配置にすること
により、容易に実現できる。
に、例えば素子分離絶縁膜１４の厚みのパターン依存性
を用いて段差を形成してもよい。これは、例えばトレン
チ幅の狭い部分の素子分離堆積膜厚が薄くなる現象を用
いて、後述する図３３のようなパターン配置にすること
により、容易に実現できる。
【０１１４】残りの製造工程は、第２の実施形態のｐ+
型層３０を形成する工程を除いたものと同一なので、省
略する。本実施形態の変形例としては、図２４（ｂ）
（ｃ）及び図２５（ｄ）（ｅ）のように、素子分離絶縁
膜１４が半導体領域１５よりも高い場合が考えられる
が、効果は同じである。なお、この例における平面図は
前記図２０と同じであるので省略する。
型層３０を形成する工程を除いたものと同一なので、省
略する。本実施形態の変形例としては、図２４（ｂ）
（ｃ）及び図２５（ｄ）（ｅ）のように、素子分離絶縁
膜１４が半導体領域１５よりも高い場合が考えられる
が、効果は同じである。なお、この例における平面図は
前記図２０と同じであるので省略する。
【０１１５】本実施形態では、トランジスタの幅を変え
る必要がなく、素子分離絶縁膜１４のエッチング量を調
整することによってしきい値を制御できるので、第３及
び第４の実施形態に比べて平面パターンの自由度が大き
くなる。よって、平面設計寸法やリソグラフィの解像性
を犠牲にすることなく、しきい値を制御できる。
る必要がなく、素子分離絶縁膜１４のエッチング量を調
整することによってしきい値を制御できるので、第３及
び第４の実施形態に比べて平面パターンの自由度が大き
くなる。よって、平面設計寸法やリソグラフィの解像性
を犠牲にすることなく、しきい値を制御できる。
【０１１６】（第６の実施形態）図２６（ｂ）（ｃ）
は、本発明の第６の実施形態に係わるＣＯＢ型ＤＲＡＭ
のセル部分の断面図である。平面図は前記図２と同様で
あり、図２６（ｂ）は図２の矢視Ａ−Ａ´断面図、図２
６（ｃ）は図２の矢視Ｂ−Ｂ´断面図に相当している。
なお、図２及び図３と同一部分には同一符号を付けて、
その詳しい説明は省略する。
は、本発明の第６の実施形態に係わるＣＯＢ型ＤＲＡＭ
のセル部分の断面図である。平面図は前記図２と同様で
あり、図２６（ｂ）は図２の矢視Ａ−Ａ´断面図、図２
６（ｃ）は図２の矢視Ｂ−Ｂ´断面図に相当している。
なお、図２及び図３と同一部分には同一符号を付けて、
その詳しい説明は省略する。
【０１１７】本実施形態は、基本的には第２の実施形態
と同じであるが、トランジスタのゲート絶縁膜１２の形
状が第２の実施形態と異なっている。本実施形態の特徴
は、データ転送線コンタクト９に接続されたドレイン電
極３に近い部分のゲート絶縁膜１２の厚さを、蓄積電極
コンタクト１０に接続されたソース電極２に近い部分の
ゲート絶縁膜１２の厚さよりも厚くしている。ここで、
ゲート絶縁膜１２が厚いほど、ゲート７に印加される電
圧がトランジスタのチャネルに及びにくくなるため、し
きい値が上昇する。よって、このようなトランジスタを
用いれば、Ｖth1 ＜Ｖth2 の関係を満たすトランジスタ
を容易に実現することができる。
と同じであるが、トランジスタのゲート絶縁膜１２の形
状が第２の実施形態と異なっている。本実施形態の特徴
は、データ転送線コンタクト９に接続されたドレイン電
極３に近い部分のゲート絶縁膜１２の厚さを、蓄積電極
コンタクト１０に接続されたソース電極２に近い部分の
ゲート絶縁膜１２の厚さよりも厚くしている。ここで、
ゲート絶縁膜１２が厚いほど、ゲート７に印加される電
圧がトランジスタのチャネルに及びにくくなるため、し
きい値が上昇する。よって、このようなトランジスタを
用いれば、Ｖth1 ＜Ｖth2 の関係を満たすトランジスタ
を容易に実現することができる。
【０１１８】ここで、製造工程は、ゲート電極７を形成
後、異方性エッチングによって切り立ったゲート電極７
の側壁に絶縁膜１３を残すことによりゲートの側壁絶縁
膜を形成し、前記図７の形状を得た後、全面に例えばＳ
ｉＮからなる酸化防止絶縁膜３４を、例えば５〜５０ｎ
ｍ堆積する。その後、レジスト１６を塗布し、リソグラ
フィによって、データ転送線８に対するコンタクトが形
成されるドレイン領域３を開口し、酸化防止絶縁膜３４
をエッチングによって取り除くことにより図２７（ａ）
〜（ｃ）の形状を得る。
後、異方性エッチングによって切り立ったゲート電極７
の側壁に絶縁膜１３を残すことによりゲートの側壁絶縁
膜を形成し、前記図７の形状を得た後、全面に例えばＳ
ｉＮからなる酸化防止絶縁膜３４を、例えば５〜５０ｎ
ｍ堆積する。その後、レジスト１６を塗布し、リソグラ
フィによって、データ転送線８に対するコンタクトが形
成されるドレイン領域３を開口し、酸化防止絶縁膜３４
をエッチングによって取り除くことにより図２７（ａ）
〜（ｃ）の形状を得る。
【０１１９】次いで、レジスト１６を例えば灰化して取
り除いた後、例えば７００〜１０００度で酸化すること
によって、データ転送線８に対するコンタクトが形成さ
れるドレイン領域３側のゲート電極７又は半導体領域１
５を選択的に酸化又は窒化を行う。この際、蓄積電極５
が接続されるソース領域２側は酸化防止膜３４が形成さ
れているため、酸化がドレイン領域３側よりは生じるこ
とがなく、図２７（ｃ）の形状を得ることができる。
り除いた後、例えば７００〜１０００度で酸化すること
によって、データ転送線８に対するコンタクトが形成さ
れるドレイン領域３側のゲート電極７又は半導体領域１
５を選択的に酸化又は窒化を行う。この際、蓄積電極５
が接続されるソース領域２側は酸化防止膜３４が形成さ
れているため、酸化がドレイン領域３側よりは生じるこ
とがなく、図２７（ｃ）の形状を得ることができる。
【０１２０】残りの製造工程は、第２の実施形態のｐ+
型層３０を形成する工程を除いたものと同一なので、省
略する。
型層３０を形成する工程を除いたものと同一なので、省
略する。
【０１２１】このように、ゲート絶縁膜１２の厚さを一
部酸化によって増やす方法の他に、蓄積電極５が接続さ
れるソース領域２側の絶縁膜をエッチングして薄膜化し
てもよい。また、ソース２側に予め窒素をイオン注入又
は窒化しておき、その後でゲート酸化をすることによ
り、ソース２側の酸化を抑制し、酸化膜を薄膜化しても
良い。なお、図２８に本実施形態におけるチャネル下の
空乏層の様子を示しておく。
部酸化によって増やす方法の他に、蓄積電極５が接続さ
れるソース領域２側の絶縁膜をエッチングして薄膜化し
てもよい。また、ソース２側に予め窒素をイオン注入又
は窒化しておき、その後でゲート酸化をすることによ
り、ソース２側の酸化を抑制し、酸化膜を薄膜化しても
良い。なお、図２８に本実施形態におけるチャネル下の
空乏層の様子を示しておく。
【０１２２】本実施形態では、トランジスタの幅を変え
る必要がなく、ゲート絶縁膜１２の厚さを調整すること
によってしきい値を制御できるので、第３及び第４の実
施形態に比べて平面パターンの自由度を大きくできる。
さらに、第５の実施形態と比較して、素子分離絶縁膜１
４に段差を形成する必要がなく、ゲート絶縁膜のわずか
な厚さ変化でしきい値を制御できるので、段差を小さく
することができる。よって、ゲート形成以降のリソグラ
フィとエッチングの余裕を大きくすることができる。
る必要がなく、ゲート絶縁膜１２の厚さを調整すること
によってしきい値を制御できるので、第３及び第４の実
施形態に比べて平面パターンの自由度を大きくできる。
さらに、第５の実施形態と比較して、素子分離絶縁膜１
４に段差を形成する必要がなく、ゲート絶縁膜のわずか
な厚さ変化でしきい値を制御できるので、段差を小さく
することができる。よって、ゲート形成以降のリソグラ
フィとエッチングの余裕を大きくすることができる。
【０１２３】（第７の実施形態）図２９（ｂ）（ｃ）
は、本発明の第７の実施形態に係わるＣＯＢ型ＤＲＡＭ
のセル部分の断面図である。平面図は前記図２と同様で
あり、図２９（ｂ）は図２の矢視Ａ−Ａ´の断面図、図
２９（ｃ）は図２の矢視Ｂ−Ｂ´の断面図に相当してい
る。なお、図２及び図３と同一部分には同一符号を付し
て、その詳しい説明は省略する。
は、本発明の第７の実施形態に係わるＣＯＢ型ＤＲＡＭ
のセル部分の断面図である。平面図は前記図２と同様で
あり、図２９（ｂ）は図２の矢視Ａ−Ａ´の断面図、図
２９（ｃ）は図２の矢視Ｂ−Ｂ´の断面図に相当してい
る。なお、図２及び図３と同一部分には同一符号を付し
て、その詳しい説明は省略する。
【０１２４】本実施形態は、基本的には第２の実施形態
と同じであるが、ゲート電極７の不純物濃度の分布が第
２の実施形態と異なっている。本実施形態の特徴は、デ
ータ転送線コンタクト９に接続されたドレイン電極３に
近い部分のゲート電極３６の（ドナー濃度−アクセプタ
濃度）が、蓄積電極コンタクト１０に接続されたソース
電極２に近い部分のゲート電極３７の（ドナー濃度−ア
クセプタ濃度）よりも小さくなっている。
と同じであるが、ゲート電極７の不純物濃度の分布が第
２の実施形態と異なっている。本実施形態の特徴は、デ
ータ転送線コンタクト９に接続されたドレイン電極３に
近い部分のゲート電極３６の（ドナー濃度−アクセプタ
濃度）が、蓄積電極コンタクト１０に接続されたソース
電極２に近い部分のゲート電極３７の（ドナー濃度−ア
クセプタ濃度）よりも小さくなっている。
【０１２５】ここで、例えばｐ型半導体で形成されたゲ
ートとｎ型半導体で形成されたゲートを考えると、チャ
ネルの不純物密度を固定したｎ型ＭＯＳＦＥＴについて
は、仕事関数の差からｐ型半導体で形成されたゲートの
方がしきい値が高くなる。よって、データ転送線コンタ
クト９に接続されたドレイン電極３に近い部分のゲート
電極３６の（ドナー濃度−アクセプタ濃度）を下げるこ
とによって、この部分のしきい値を上げることができ
る。よって、このような構成を採用すれば、Ｖth1 ＜Ｖ
th2 の関係を満たすトランジスタを容易に実現すること
ができる。
ートとｎ型半導体で形成されたゲートを考えると、チャ
ネルの不純物密度を固定したｎ型ＭＯＳＦＥＴについて
は、仕事関数の差からｐ型半導体で形成されたゲートの
方がしきい値が高くなる。よって、データ転送線コンタ
クト９に接続されたドレイン電極３に近い部分のゲート
電極３６の（ドナー濃度−アクセプタ濃度）を下げるこ
とによって、この部分のしきい値を上げることができ
る。よって、このような構成を採用すれば、Ｖth1 ＜Ｖ
th2 の関係を満たすトランジスタを容易に実現すること
ができる。
【０１２６】ここで、製造工程は、第２の実施形態と同
様にして素子分離絶縁膜１４を形成した後、ゲート絶縁
膜１２及びゲート電極７を形成するところまで同様であ
る。この後に、ゲート電極７全面に、例えばボロンやＢ
Ｆ2 などのｐ型不純物となるイオンを注入してゲート電
極を予めｐ型で低抵抗化してもよい。その後、図３０
（ａ）（ｂ）のように、データ転送線コンタクト９に接
続されたドレイン電極３に近いトランジスタ領域をレジ
スト１６で覆うリソグラフィを実施する。
様にして素子分離絶縁膜１４を形成した後、ゲート絶縁
膜１２及びゲート電極７を形成するところまで同様であ
る。この後に、ゲート電極７全面に、例えばボロンやＢ
Ｆ2 などのｐ型不純物となるイオンを注入してゲート電
極を予めｐ型で低抵抗化してもよい。その後、図３０
（ａ）（ｂ）のように、データ転送線コンタクト９に接
続されたドレイン電極３に近いトランジスタ領域をレジ
スト１６で覆うリソグラフィを実施する。
【０１２７】次いで、例えば燐や砒素などのｎ型不純物
となるイオンを３７の領域に選択的に注入することによ
って、（ドナー濃度−アクセプタ濃度）が高い３７の領
域と、（ドナー濃度−アクセプタ濃度）が低い３６の領
域とを形成する。この後、レジスト１６をアッシングや
有機溶剤によって取り除く。また、先にｎ型不純物領域
３７を形成しておき、後で図３０（ｃ）のように、デー
タ転送線コンタクト９に接続されたドレイン電極３に近
いトランジスタ領域がレジスト１６の開口になるリソグ
ラフィを実施し、例えばボロンなどの不純物をイオン注
入し（ドナー濃度−アクセプタ濃度）が低い３６の領域
を形成しても良い。さらに、不純物のドーピングには、
イオン注入の代わりに、例えばＰｏＣｌ3 ガスによる拡
散によってｎ型層を形成しても良いし、ＰＳＧ，ＡｓＳ
ＧやＢＳＧといった固相拡散源からのＰ，ＡｓやＢの拡
散によって形成してもよい。
となるイオンを３７の領域に選択的に注入することによ
って、（ドナー濃度−アクセプタ濃度）が高い３７の領
域と、（ドナー濃度−アクセプタ濃度）が低い３６の領
域とを形成する。この後、レジスト１６をアッシングや
有機溶剤によって取り除く。また、先にｎ型不純物領域
３７を形成しておき、後で図３０（ｃ）のように、デー
タ転送線コンタクト９に接続されたドレイン電極３に近
いトランジスタ領域がレジスト１６の開口になるリソグ
ラフィを実施し、例えばボロンなどの不純物をイオン注
入し（ドナー濃度−アクセプタ濃度）が低い３６の領域
を形成しても良い。さらに、不純物のドーピングには、
イオン注入の代わりに、例えばＰｏＣｌ3 ガスによる拡
散によってｎ型層を形成しても良いし、ＰＳＧ，ＡｓＳ
ＧやＢＳＧといった固相拡散源からのＰ，ＡｓやＢの拡
散によって形成してもよい。
【０１２８】本実施形態では、トランジスタの幅を変え
ることなく、ゲート電極７の不純物濃度を変えることに
よってしきい値を制御できるので、第３及び第４の実施
形態に比べて平面パターンの自由度を大きくできる。ま
た、周辺トランジスタにｐ型半導体ゲート及びｎ型半導
体ゲートを用いる場合には、工程数の増加なく素子形成
できる。
ることなく、ゲート電極７の不純物濃度を変えることに
よってしきい値を制御できるので、第３及び第４の実施
形態に比べて平面パターンの自由度を大きくできる。ま
た、周辺トランジスタにｐ型半導体ゲート及びｎ型半導
体ゲートを用いる場合には、工程数の増加なく素子形成
できる。
【０１２９】さらに、第４の実施形態と比較して、素子
分離絶縁膜１４に段差を形成する必要がない。よって、
ゲート形成以降のリソグラフィとエッチングの余裕を大
きくすることができる。さらに、第２の実施形態と異な
り、ドレイン電極３の拡散容量の増加もないので、デー
タ転送線８の容量を小さくすることができる。
分離絶縁膜１４に段差を形成する必要がない。よって、
ゲート形成以降のリソグラフィとエッチングの余裕を大
きくすることができる。さらに、第２の実施形態と異な
り、ドレイン電極３の拡散容量の増加もないので、デー
タ転送線８の容量を小さくすることができる。
【０１３０】（第８の実施形態）図３１及び図３２は、
本発明の第８の実施形態に係わるＣＯＢ型ＤＲＡＭのセ
ル部分を示す断面図である。平面図は前記図２及び図２
０と同一であり、図３１（ａ）（ｂ）は図２０の矢視Ａ
−Ａ´及び矢視Ｂ−Ｂ´の断面図、図３２（ｄ）（ｅ）
は図２０の矢視Ｃ−Ｃ´及び矢視Ｄ−Ｄ´の断面図に相
当している。なお、図２及び図３と同一部分には同一符
号を付して、その詳しい説明は省略する。
本発明の第８の実施形態に係わるＣＯＢ型ＤＲＡＭのセ
ル部分を示す断面図である。平面図は前記図２及び図２
０と同一であり、図３１（ａ）（ｂ）は図２０の矢視Ａ
−Ａ´及び矢視Ｂ−Ｂ´の断面図、図３２（ｄ）（ｅ）
は図２０の矢視Ｃ−Ｃ´及び矢視Ｄ−Ｄ´の断面図に相
当している。なお、図２及び図３と同一部分には同一符
号を付して、その詳しい説明は省略する。
【０１３１】本実施形態は、基本的には第２の実施形態
と同じであるが、素子分離領域１４に接したトランジス
タ側面の傾きが第２の実施形態と異なっている。本実施
形態の特徴は、データ転送線コンタクト９に接続された
ドレイン電極３に近い部分の素子分離に接したトランジ
スタ側面の傾き（図３２（ｅ）でａと書いてある角度）
よりも、蓄積電極コンタクト１０に接続されたソース電
極２に近い部分の素子分離に接したトランジスタ側面の
傾き（図３２（ｄ）でｂと書いてある角度）が９０度に
近い。ここで、素子分離に接したトランジスタの傾きが
大きいほど、トランジスタの角部分にゲート電界が集中
するため、よりしきい値が低下する。よって、このよう
な構造を採用すれば、Ｖth1 ＜Ｖth2 の関係を満たすト
ランジスタを容易に実現することができる。
と同じであるが、素子分離領域１４に接したトランジス
タ側面の傾きが第２の実施形態と異なっている。本実施
形態の特徴は、データ転送線コンタクト９に接続された
ドレイン電極３に近い部分の素子分離に接したトランジ
スタ側面の傾き（図３２（ｅ）でａと書いてある角度）
よりも、蓄積電極コンタクト１０に接続されたソース電
極２に近い部分の素子分離に接したトランジスタ側面の
傾き（図３２（ｄ）でｂと書いてある角度）が９０度に
近い。ここで、素子分離に接したトランジスタの傾きが
大きいほど、トランジスタの角部分にゲート電界が集中
するため、よりしきい値が低下する。よって、このよう
な構造を採用すれば、Ｖth1 ＜Ｖth2 の関係を満たすト
ランジスタを容易に実現することができる。
【０１３２】製造工程は、第２の実施形態からｐ+ 型領
域３０を形成する工程を除いたものと同じなので省略す
る。また、このような素子分離に接したトランジスタ側
面の傾きを変化させるには、例えば図３３の平面図のよ
うにパターンを配置すればよい。図３３において、デー
タ転送線コンタクト９に接続されたドレイン電極３に近
い部分は、蓄積電極コンタクト１０に接続されたソース
電極２に近い部分の素子分離に比べ間隔が広い。例え
ば、シリコン半導体のエッチングでは、素子分離間隔が
狭くなるほど、エッチングされる傾斜が急になる傾向が
ある。よって、図３３のように、データ転送線コンタク
ト９に接続されたドレイン電極３に近い部分は、蓄積電
極コンタクト１０に接続されたソース電極２に近い部分
の素子分離に比べ間隔が広いなるようにパターン配置す
ることによって、Ｖth1 ＜Ｖth2 の関係を満たすトラン
ジスタを容易に実現することができる。
域３０を形成する工程を除いたものと同じなので省略す
る。また、このような素子分離に接したトランジスタ側
面の傾きを変化させるには、例えば図３３の平面図のよ
うにパターンを配置すればよい。図３３において、デー
タ転送線コンタクト９に接続されたドレイン電極３に近
い部分は、蓄積電極コンタクト１０に接続されたソース
電極２に近い部分の素子分離に比べ間隔が広い。例え
ば、シリコン半導体のエッチングでは、素子分離間隔が
狭くなるほど、エッチングされる傾斜が急になる傾向が
ある。よって、図３３のように、データ転送線コンタク
ト９に接続されたドレイン電極３に近い部分は、蓄積電
極コンタクト１０に接続されたソース電極２に近い部分
の素子分離に比べ間隔が広いなるようにパターン配置す
ることによって、Ｖth1 ＜Ｖth2 の関係を満たすトラン
ジスタを容易に実現することができる。
【０１３３】本実施形態の変形例としては、図３４
（ｄ）（ｅ）のように、データ転送線コンタクト９に接
続されたドレイン電極３に近い部分の素子分離に接した
トランジスタの角の曲率半径を、例えば蓄積電極コンタ
クト１０に接続されたソース電極２に近い部分の素子分
離に接したトランジスタの角の曲率半径よりも大きくす
ることによって、Ｖth1 ＜Ｖth2 の関係を満たすトラン
ジスタを実現することも可能である。
（ｄ）（ｅ）のように、データ転送線コンタクト９に接
続されたドレイン電極３に近い部分の素子分離に接した
トランジスタの角の曲率半径を、例えば蓄積電極コンタ
クト１０に接続されたソース電極２に近い部分の素子分
離に接したトランジスタの角の曲率半径よりも大きくす
ることによって、Ｖth1 ＜Ｖth2 の関係を満たすトラン
ジスタを実現することも可能である。
【０１３４】この変形例の製造工程としては、トレンチ
素子分離となる溝を形成した後、図３５（ａ）〜（ｃ）
のように、蓄積電極コンタクト１０に接続されたドレイ
ン電極３に近い部分をレジスト１６で覆い、レジスト１
６で覆われていない部分の角を、例えばイオンエッチン
グにより５〜２００ｎｍ丸めることによって形成でき
る。図３５において、（ａ）は平面図を、（ｂ）は丸め
前のＤ−Ｄ´断面の形状を、（ｃ）は丸め後のＤ−Ｄ´
断面の形状を示している。
素子分離となる溝を形成した後、図３５（ａ）〜（ｃ）
のように、蓄積電極コンタクト１０に接続されたドレイ
ン電極３に近い部分をレジスト１６で覆い、レジスト１
６で覆われていない部分の角を、例えばイオンエッチン
グにより５〜２００ｎｍ丸めることによって形成でき
る。図３５において、（ａ）は平面図を、（ｂ）は丸め
前のＤ−Ｄ´断面の形状を、（ｃ）は丸め後のＤ−Ｄ´
断面の形状を示している。
【０１３５】本実施形態では、トランジスタの幅を変え
る必要がないので、第３及び第４の実施形態に比べて平
面パターンの自由度を大きくできる。さらに、第４の実
施形態と比較して、素子分離絶縁膜１４に段差を形成す
る必要がなく、ゲート形成以降のリソグラフィとエッチ
ングの余裕を大きくすることができる。また、素子分離
絶縁膜１４に段差を形成する必要がないので、素子分離
形成以降のリソグラフィや焦点余裕やエッチングの深さ
余裕を向上させることができる。
る必要がないので、第３及び第４の実施形態に比べて平
面パターンの自由度を大きくできる。さらに、第４の実
施形態と比較して、素子分離絶縁膜１４に段差を形成す
る必要がなく、ゲート形成以降のリソグラフィとエッチ
ングの余裕を大きくすることができる。また、素子分離
絶縁膜１４に段差を形成する必要がないので、素子分離
形成以降のリソグラフィや焦点余裕やエッチングの深さ
余裕を向上させることができる。
【０１３６】第２の実施形態から第８の実施形態までに
おいて、Ｖth1 ＜Ｖth2 の関係を満たす構造は、例え
ば、前記図２８のようなゲート７下の空乏層端３５に非
対称性が生じる。図２８は、図２６（ｂ）に対応した構
造の空乏層端３５の深さを破線で示している。ここで、
ソース・ドレイン間の電圧差を０Ｖとし、ゲート電極に
しきい値以下の電圧を印加した場合を示しているが、こ
の場合、蓄積電極コンタクト１０に接続されたソース電
極２に近いゲート７下の空乏層端の半導体中の空乏層端
の半導体−ゲート絶縁膜界面からの深さが、データ転送
線に対するコンタクトが形成されるドレイン領域３に近
いゲート７下の空乏層端の半導体中の空乏層端の半導体
−ゲート絶縁膜界面からの深さよりも深く、より反転層
を形成しやすくなっており、しきい値が低くなる。ここ
では、第６の実施形態を例に挙げたが、第２の実施形態
から第８の実施形態までの他の実施形態でも図２８の空
乏層の非対称な関係を得ることができる。
おいて、Ｖth1 ＜Ｖth2 の関係を満たす構造は、例え
ば、前記図２８のようなゲート７下の空乏層端３５に非
対称性が生じる。図２８は、図２６（ｂ）に対応した構
造の空乏層端３５の深さを破線で示している。ここで、
ソース・ドレイン間の電圧差を０Ｖとし、ゲート電極に
しきい値以下の電圧を印加した場合を示しているが、こ
の場合、蓄積電極コンタクト１０に接続されたソース電
極２に近いゲート７下の空乏層端の半導体中の空乏層端
の半導体−ゲート絶縁膜界面からの深さが、データ転送
線に対するコンタクトが形成されるドレイン領域３に近
いゲート７下の空乏層端の半導体中の空乏層端の半導体
−ゲート絶縁膜界面からの深さよりも深く、より反転層
を形成しやすくなっており、しきい値が低くなる。ここ
では、第６の実施形態を例に挙げたが、第２の実施形態
から第８の実施形態までの他の実施形態でも図２８の空
乏層の非対称な関係を得ることができる。
【０１３７】（第９の実施形態）図３６は、本発明の第
９の実施形態に係わる半導体電圧変換装置を示す回路構
成図である。図３６において、（ａ）はトランジスタを
オン状態にして蓄積電極５から電荷をソース・ドレイン
電極３へ転送する場合、（ｂ）はトランジスタをオフ状
態にして蓄積電極５に再充電する場合を示している。
９の実施形態に係わる半導体電圧変換装置を示す回路構
成図である。図３６において、（ａ）はトランジスタを
オン状態にして蓄積電極５から電荷をソース・ドレイン
電極３へ転送する場合、（ｂ）はトランジスタをオフ状
態にして蓄積電極５に再充電する場合を示している。
【０１３８】図３６の回路はキャパシタを利用したチャ
ージポンプ回路を構成しており、プレート電極６とキャ
パシタ絶縁膜を介して対向した電荷蓄積電極５を有する
キャパシタと、ゲート制御線７に接続されたゲート電極
１，データ転送線８に接続されたソース・ドレインの一
方を成す第１の主電極（便宜上ここではドレイン電極と
する）３，蓄積電極５及びゲート電極１に接続されたソ
ース・ドレインの他方を成す第２の主電極（便宜上ここ
ではソース電極とする），及び基板電極４からなる電界
効果トランジスタとから構成されている。
ージポンプ回路を構成しており、プレート電極６とキャ
パシタ絶縁膜を介して対向した電荷蓄積電極５を有する
キャパシタと、ゲート制御線７に接続されたゲート電極
１，データ転送線８に接続されたソース・ドレインの一
方を成す第１の主電極（便宜上ここではドレイン電極と
する）３，蓄積電極５及びゲート電極１に接続されたソ
ース・ドレインの他方を成す第２の主電極（便宜上ここ
ではソース電極とする），及び基板電極４からなる電界
効果トランジスタとから構成されている。
【０１３９】ここで、図３６の回路のそれぞれの部分の
電圧を次のように記号で示す。まず、ドレイン電極３の
電圧をＶ３、蓄積電極５の電圧をＶSNとする。基板電極
４及びプレート電極６の電位についての表示は、バルク
基板又はボディコンタクトを有したＳＯＩ基板では、一
定の電位に固定されているので省略する。
電圧を次のように記号で示す。まず、ドレイン電極３の
電圧をＶ３、蓄積電極５の電圧をＶSNとする。基板電極
４及びプレート電極６の電位についての表示は、バルク
基板又はボディコンタクトを有したＳＯＩ基板では、一
定の電位に固定されているので省略する。
【０１４０】次に、蓄積電極５からドレイン電極３へト
ランジスタをオン状態にして電流を流す場合を図３６
（ａ）に示す。この場合、蓄積電極５の電圧はドレイン
電極３の電圧よりも高いため、電極５から電極３の方向
に電流が流れる。この場合のセルトランジスタのしきい
値をＶth1 とし、しきい値を与えるデータ転送線８から
流れる電流をＩthとする。さらに逆に、電極３から電極
５の方向に電流を流すことを考え、蓄積電極５から流れ
る電流がＩthとなるしきい値電圧をＶth2 とする。本発
明では、Ｖth1 ＜Ｖth2 とするところに特徴がある。こ
のしきい値関係を実現する方法については、第８の実施
形態までの非対称なしきい値のセルトランジスタの実現
方法と同じなので省略する。
ランジスタをオン状態にして電流を流す場合を図３６
（ａ）に示す。この場合、蓄積電極５の電圧はドレイン
電極３の電圧よりも高いため、電極５から電極３の方向
に電流が流れる。この場合のセルトランジスタのしきい
値をＶth1 とし、しきい値を与えるデータ転送線８から
流れる電流をＩthとする。さらに逆に、電極３から電極
５の方向に電流を流すことを考え、蓄積電極５から流れ
る電流がＩthとなるしきい値電圧をＶth2 とする。本発
明では、Ｖth1 ＜Ｖth2 とするところに特徴がある。こ
のしきい値関係を実現する方法については、第８の実施
形態までの非対称なしきい値のセルトランジスタの実現
方法と同じなので省略する。
【０１４１】チャージポンプ回路では、基本的にＶ１，
Ｖ２の２つの電源を交互につなぎ替え、ソース電極２か
らドレイン電極３の方向へ電荷を移動させることによ
り、電極２と電極３との間で電位差を得る。図３６
（ａ）では、電極３の電圧を電極２の電圧に比較して昇
圧する場合を示している。ここで、図３６（ａ）は、プ
レート電圧がＶ２の電圧源からＶ１の電圧源に切り替わ
った場合を示す。このとき、Ｖ１の電圧がＶ２の電圧よ
りも高いため、プレート電位が上昇する。これに伴い、
蓄積電極５の電位が上昇し、ゲート電極１の電圧もしき
い値Ｖth1 以上に約（Ｖ１−Ｖ２）だけ上昇する。これ
によって、トランジスタがオン状態となり、蓄積電極５
に蓄えられた電荷がドレイン電極３へ転送される。ここ
で、オン状態の蓄積電極５の電位をＶSNとすると、電極
３の電位はＶSN−Ｖth1 となる。このＶthによる電極３
の電位の低下は、トランジスタのしきい値Ｖth1 を低く
することによって抑えることができる。
Ｖ２の２つの電源を交互につなぎ替え、ソース電極２か
らドレイン電極３の方向へ電荷を移動させることによ
り、電極２と電極３との間で電位差を得る。図３６
（ａ）では、電極３の電圧を電極２の電圧に比較して昇
圧する場合を示している。ここで、図３６（ａ）は、プ
レート電圧がＶ２の電圧源からＶ１の電圧源に切り替わ
った場合を示す。このとき、Ｖ１の電圧がＶ２の電圧よ
りも高いため、プレート電位が上昇する。これに伴い、
蓄積電極５の電位が上昇し、ゲート電極１の電圧もしき
い値Ｖth1 以上に約（Ｖ１−Ｖ２）だけ上昇する。これ
によって、トランジスタがオン状態となり、蓄積電極５
に蓄えられた電荷がドレイン電極３へ転送される。ここ
で、オン状態の蓄積電極５の電位をＶSNとすると、電極
３の電位はＶSN−Ｖth1 となる。このＶthによる電極３
の電位の低下は、トランジスタのしきい値Ｖth1 を低く
することによって抑えることができる。
【０１４２】次に、プレート電圧がＶ１の電圧源からＶ
２の電圧源に切り替わった場合を図３６（ｂ）に示す。
この場合、Ｖ２の電圧がＶ１の電圧よりも低いため、プ
レート電位が下降する。これに伴い、蓄積電極５の電位
が約（Ｖ１−Ｖ２）だけ低下し、ゲート電極１の電圧が
しきい値Ｖth2 以下になる。これによって、トランジス
タがオフ状態となる。ここで、ドレイン電極３からソー
ス電極２へはオン状態と逆の方向にサブスレッショルド
電流が流れ、図３６（ａ）で転送した電荷と逆方向に流
れるため、電荷転送の損失が生じる。この電荷損失を抑
えるには、トランジスタのしきい値Ｖth2 を高くするこ
とが望ましいが、Ｖth1 ＜Ｖth2 を満たすようにすれ
ば、従来よりも電荷損失を抑えることができる。
２の電圧源に切り替わった場合を図３６（ｂ）に示す。
この場合、Ｖ２の電圧がＶ１の電圧よりも低いため、プ
レート電位が下降する。これに伴い、蓄積電極５の電位
が約（Ｖ１−Ｖ２）だけ低下し、ゲート電極１の電圧が
しきい値Ｖth2 以下になる。これによって、トランジス
タがオフ状態となる。ここで、ドレイン電極３からソー
ス電極２へはオン状態と逆の方向にサブスレッショルド
電流が流れ、図３６（ａ）で転送した電荷と逆方向に流
れるため、電荷転送の損失が生じる。この電荷損失を抑
えるには、トランジスタのしきい値Ｖth2 を高くするこ
とが望ましいが、Ｖth1 ＜Ｖth2 を満たすようにすれ
ば、従来よりも電荷損失を抑えることができる。
【０１４３】本実施形態の構成では、キャパシタに接続
されているソース電極２の電位を接続されていない側の
ドレイン電極３の電位よりも高くした場合に、ＭＩＳＦ
ＥＴのしきい値を高くできる。また逆に、キャパシタに
接続されているソース電極２の電位を接続されていない
側のドレイン電極３の電位よりも低くした場合に、ＭＩ
ＳＦＥＴのしきい値を低くできる。よって、トランジス
タをオン状態にして、キャパシタが接続されている側の
ソース電極２から接続されていない側のドレイン電極３
へ電流を流してキャパシタに電荷を放電する場合、しき
い値を低く保つことによって大きなドレイン電流を確保
できる。このため、キャパシタの容量を大きくしても十
分電荷を放電することが可能なため、キャパシタの駆動
周波数を上げることにより大きな出力電流を得ることが
できる。
されているソース電極２の電位を接続されていない側の
ドレイン電極３の電位よりも高くした場合に、ＭＩＳＦ
ＥＴのしきい値を高くできる。また逆に、キャパシタに
接続されているソース電極２の電位を接続されていない
側のドレイン電極３の電位よりも低くした場合に、ＭＩ
ＳＦＥＴのしきい値を低くできる。よって、トランジス
タをオン状態にして、キャパシタが接続されている側の
ソース電極２から接続されていない側のドレイン電極３
へ電流を流してキャパシタに電荷を放電する場合、しき
い値を低く保つことによって大きなドレイン電流を確保
できる。このため、キャパシタの容量を大きくしても十
分電荷を放電することが可能なため、キャパシタの駆動
周波数を上げることにより大きな出力電流を得ることが
できる。
【０１４４】また、トランジスタのしきい値分の出力電
圧低下を抑えることができ、より高い出力電圧と高変換
効率を得ることができる。さらに、一定のドレイン電流
を得るために必要なゲート電圧を低く抑えることができ
るため、ゲート絶縁膜にかかる電圧ストレスを小さくす
ることができる。このため、ゲート絶縁膜の電界ストレ
ス印加による絶縁膜中のトラップ発生や界面準位発生を
抑制することができ、しきい値の変動やトラップを介し
た絶縁膜のリーク電流、界面準位を通じたトランジスタ
のリーク電流及び寄生容量を抑制することができる。ま
た、ゲート絶縁膜の絶縁破壊までの時間を長く保つこと
ができ、より薄いゲート絶縁膜を用いることができる。
圧低下を抑えることができ、より高い出力電圧と高変換
効率を得ることができる。さらに、一定のドレイン電流
を得るために必要なゲート電圧を低く抑えることができ
るため、ゲート絶縁膜にかかる電圧ストレスを小さくす
ることができる。このため、ゲート絶縁膜の電界ストレ
ス印加による絶縁膜中のトラップ発生や界面準位発生を
抑制することができ、しきい値の変動やトラップを介し
た絶縁膜のリーク電流、界面準位を通じたトランジスタ
のリーク電流及び寄生容量を抑制することができる。ま
た、ゲート絶縁膜の絶縁破壊までの時間を長く保つこと
ができ、より薄いゲート絶縁膜を用いることができる。
【０１４５】逆に、トランジスタをオフ状態にして、電
荷を保持する場合においては、キャパシタが接続されて
いない側のドレイン電極３から接続されている側のソー
ス電極２へのサブスレッショルドリーク電流は、しきい
値を高く保つことによって小さくすることができる。よ
って、キャパシタに蓄えられた電荷の損失を小さな値に
することができ、電荷損失による消費電力増加及び効率
低下を抑えることが可能である。
荷を保持する場合においては、キャパシタが接続されて
いない側のドレイン電極３から接続されている側のソー
ス電極２へのサブスレッショルドリーク電流は、しきい
値を高く保つことによって小さくすることができる。よ
って、キャパシタに蓄えられた電荷の損失を小さな値に
することができ、電荷損失による消費電力増加及び効率
低下を抑えることが可能である。
【０１４６】（第１０の実施形態）図３７は、本発明の
第１０の実施形態に係わる半導体記憶装置を示す回路構
成図である。
第１０の実施形態に係わる半導体記憶装置を示す回路構
成図である。
【０１４７】基本的には第１の実施形態と同じである
が、蓄積電極が第２のＭＩＳＦＥＴのゲート電極５５で
構成されており、プレート電極として第２のＭＩＳＦＥ
Ｔの他の電極５５，５６を用いている点が異なってい
る。即ち、図３７（ａ）では、第２のＭＩＳＦＥＴの基
板電極５６がプレート電極となり、図３７（ｂ）では、
第２のＭＩＳＦＥＴのソース・ドレインの少なくとも一
方５７がプレート電極となっている。ここで、第２のＭ
ＩＳＦＥＴでは、蓄積電極５５の最大振幅範囲内にしき
い値がある。
が、蓄積電極が第２のＭＩＳＦＥＴのゲート電極５５で
構成されており、プレート電極として第２のＭＩＳＦＥ
Ｔの他の電極５５，５６を用いている点が異なってい
る。即ち、図３７（ａ）では、第２のＭＩＳＦＥＴの基
板電極５６がプレート電極となり、図３７（ｂ）では、
第２のＭＩＳＦＥＴのソース・ドレインの少なくとも一
方５７がプレート電極となっている。ここで、第２のＭ
ＩＳＦＥＴでは、蓄積電極５５の最大振幅範囲内にしき
い値がある。
【０１４８】このような構成をとることにより、蓄積電
極５５に蓄えられた電荷の量によって、第２のＭＩＳＦ
ＥＴのソース・ドレイン間のコンダクタンスが変化する
ため、非破壊で蓄積情報を読み出すことができる。この
場合、データ転送線８の電位が蓄積電極５５よりも下が
った場合、蓄積電極５５からデータ転送線８へリーク電
流が流れることによって、蓄積電極５５の電位が下が
る。このため、ゲート電極５５の電圧も低下し、読み出
しに関してコンダクタンスが不足する問題が生じる。ま
た、データ転送線８の電位を蓄積電極５５よりも上昇さ
せて、蓄積電極５５へデータを書き込む場合、基板バイ
アス効果によってしきい値が上昇し書き込み難くなる。
このように、本実施形態の構造においても、第１の実施
形態で説明したのと同じ問題が生じる。
極５５に蓄えられた電荷の量によって、第２のＭＩＳＦ
ＥＴのソース・ドレイン間のコンダクタンスが変化する
ため、非破壊で蓄積情報を読み出すことができる。この
場合、データ転送線８の電位が蓄積電極５５よりも下が
った場合、蓄積電極５５からデータ転送線８へリーク電
流が流れることによって、蓄積電極５５の電位が下が
る。このため、ゲート電極５５の電圧も低下し、読み出
しに関してコンダクタンスが不足する問題が生じる。ま
た、データ転送線８の電位を蓄積電極５５よりも上昇さ
せて、蓄積電極５５へデータを書き込む場合、基板バイ
アス効果によってしきい値が上昇し書き込み難くなる。
このように、本実施形態の構造においても、第１の実施
形態で説明したのと同じ問題が生じる。
【０１４９】そこで本実施形態においても第１の実施形
態と同様に、第１のＭＩＳＦＥＴのしきい値がＶth1 ＜
Ｖth2 となるように設定している。これにより、上記の
問題を解決し、動作の高速化と安定性の向上をはかるこ
とができる。さらに、本実施形態の特徴として、第１の
ＭＩＳＦＥＴのゲート絶縁膜とゲート電極を形成するの
と同じプロセスで第２のＭＩＳＦＥＴを形成することが
できるため、工程数を削減することができる。
態と同様に、第１のＭＩＳＦＥＴのしきい値がＶth1 ＜
Ｖth2 となるように設定している。これにより、上記の
問題を解決し、動作の高速化と安定性の向上をはかるこ
とができる。さらに、本実施形態の特徴として、第１の
ＭＩＳＦＥＴのゲート絶縁膜とゲート電極を形成するの
と同じプロセスで第２のＭＩＳＦＥＴを形成することが
できるため、工程数を削減することができる。
【０１５０】また、本実施形態では、蓄積部分として１
つのＭＩＳＦＥＴを用いたが、図３７（ｃ）に示すよう
に、蓄積部分を２つのＭＩＳＦＥＴで構成した、いわゆ
るラッチ回路としての半導体記憶装置に適用することも
可能である。
つのＭＩＳＦＥＴを用いたが、図３７（ｃ）に示すよう
に、蓄積部分を２つのＭＩＳＦＥＴで構成した、いわゆ
るラッチ回路としての半導体記憶装置に適用することも
可能である。
【０１５１】なお、本発明は上述した各実施形態に限定
されるものではない。実施形態においては、素子分離と
してトレンチ分離による方法を示したが、いわゆるＬＯ
ＣＯＳ法で形成しても良い。もちろん、トレンチ分離と
ＬＯＣＯＳ法を組み合わせても良い。
されるものではない。実施形態においては、素子分離と
してトレンチ分離による方法を示したが、いわゆるＬＯ
ＣＯＳ法で形成しても良い。もちろん、トレンチ分離と
ＬＯＣＯＳ法を組み合わせても良い。
【０１５２】絶縁膜１１〜１４の作成法として、例え
ば、３０ｋｅＶ程度の低加速エネルギーで酸素又は窒素
を注入し絶縁膜を形成してもよいし、絶縁膜を堆積する
方法で形成してもよいし、これらを組み合わせてもよ
い。また、素子分離絶縁膜や絶縁膜形成法自身は、シリ
コンをシリコン酸化膜やシリコン窒化膜，シリコンオキ
シナイトライド膜に変換するこれら以外の方法、例えば
酸素イオンや窒素イオンを堆積したシリコンに注入する
方法や、堆積したシリコンを酸化する方法を用いてもか
まわない。シリコン酸化膜としては、ＰＳＧ，ＢＰＳＧ
などのシリケートガラス、又はいわゆるＴＥＯＳなどの
堆積酸化膜を用いることもできる。また、勿論この絶縁
膜にシリコン窒化膜、又は例えばチタン酸バリウム，チ
タン酸鉛，ＳｒＢｉＴａＯ，チタン酸ストロンチウムバ
リウムなどの強誘電体膜や、チタン酸バリウムやタンタ
ル酸化膜などの常誘電体膜、ＧａＡｓ基板に対するＡｌ
ＧａＡｓ混晶の単層膜又はそれらの複合膜を用いること
もできる。
ば、３０ｋｅＶ程度の低加速エネルギーで酸素又は窒素
を注入し絶縁膜を形成してもよいし、絶縁膜を堆積する
方法で形成してもよいし、これらを組み合わせてもよ
い。また、素子分離絶縁膜や絶縁膜形成法自身は、シリ
コンをシリコン酸化膜やシリコン窒化膜，シリコンオキ
シナイトライド膜に変換するこれら以外の方法、例えば
酸素イオンや窒素イオンを堆積したシリコンに注入する
方法や、堆積したシリコンを酸化する方法を用いてもか
まわない。シリコン酸化膜としては、ＰＳＧ，ＢＰＳＧ
などのシリケートガラス、又はいわゆるＴＥＯＳなどの
堆積酸化膜を用いることもできる。また、勿論この絶縁
膜にシリコン窒化膜、又は例えばチタン酸バリウム，チ
タン酸鉛，ＳｒＢｉＴａＯ，チタン酸ストロンチウムバ
リウムなどの強誘電体膜や、チタン酸バリウムやタンタ
ル酸化膜などの常誘電体膜、ＧａＡｓ基板に対するＡｌ
ＧａＡｓ混晶の単層膜又はそれらの複合膜を用いること
もできる。
【０１５３】実施形態では、半導体領域としてｐ型領域
を形成した単結晶シリコン基板を想定したが、ｐ型又は
ｎ型単結晶シリコン基板でもよいし、ＳｉＧｅ混晶，Ｓ
ｉＣ混晶，ＧａＡｓ，ＩｎＰを用いても良いし、いわゆ
るＳＯＩ基板を用いてもよい。勿論ｎ型半導体を用いて
もよく、ｎ型ＭＩＳＦＥＴの替わりにｐ型ＭＩＳＦＥＴ
を形成してもよい。
を形成した単結晶シリコン基板を想定したが、ｐ型又は
ｎ型単結晶シリコン基板でもよいし、ＳｉＧｅ混晶，Ｓ
ｉＣ混晶，ＧａＡｓ，ＩｎＰを用いても良いし、いわゆ
るＳＯＩ基板を用いてもよい。勿論ｎ型半導体を用いて
もよく、ｎ型ＭＩＳＦＥＴの替わりにｐ型ＭＩＳＦＥＴ
を形成してもよい。
【０１５４】ソース・ドレイン領域としては、燐や砒素
によるｎ型領域形成を示したが、ドーパントとしてアン
チモンを用いても良いし、イオン注入ではなく、例えば
ＢＰＳＧ，ＰＳＧ，ＡｓＳＧなどを用いた固相拡散や気
相拡散によって形成してもよい。また、ボロンやインジ
ウムをイオン注入又は拡散することによってｐ型領域を
ｎ型基板に形成してもよい。さらに、半導体領域として
ＧａＡｓを用いる場合には、ソース・ドレインのドーパ
ントとして、ｎ型領域形成にはＧｅ，Ｓｉ，Ｓｎ，Ｓ
ｂ、ｐ型領域形成にはＺｎ，Ｂｅ，Ｉｎを固相拡散やイ
オン打ち込みによって形成してもよい。
によるｎ型領域形成を示したが、ドーパントとしてアン
チモンを用いても良いし、イオン注入ではなく、例えば
ＢＰＳＧ，ＰＳＧ，ＡｓＳＧなどを用いた固相拡散や気
相拡散によって形成してもよい。また、ボロンやインジ
ウムをイオン注入又は拡散することによってｐ型領域を
ｎ型基板に形成してもよい。さらに、半導体領域として
ＧａＡｓを用いる場合には、ソース・ドレインのドーパ
ントとして、ｎ型領域形成にはＧｅ，Ｓｉ，Ｓｎ，Ｓ
ｂ、ｐ型領域形成にはＺｎ，Ｂｅ，Ｉｎを固相拡散やイ
オン打ち込みによって形成してもよい。
【０１５５】ゲート電極，蓄積電極，プレート電極，デ
ータ転送線の材料としては、ＰＯＣｌ3 を拡散した多結
晶シリコンか砒素を添加した多結晶シリコンを示した
が、砒素をイオン注入したシリコン膜を用いても良い
し、燐や砒素をＰＳＧ，ＡｓＳＧにより固相拡散しても
よいし、膜形成時に同時に燐又は砒素又はボロンをドー
プした、いわゆるドープドシリコン膜を用いても良い。
また、多結晶シリコン以外に、例えば単結晶シリコン，
ポーラスシリコン，アモルファスシリコン，Ｗ，Ｔａ，
Ｔｉ，Ｈｆ，Ｃｏ，Ｐｔ，Ｐｄ，Ａｌ，Ｃｕ、Ｒｕ、Ｒ
ｕＯ2 、ＩｒＯ2 、等の金属、導電性金属酸化物、導電
性金属窒化物、或いはそのシリサイドを用いることもで
きる。また、これらの積層構造にしてもよい。
ータ転送線の材料としては、ＰＯＣｌ3 を拡散した多結
晶シリコンか砒素を添加した多結晶シリコンを示した
が、砒素をイオン注入したシリコン膜を用いても良い
し、燐や砒素をＰＳＧ，ＡｓＳＧにより固相拡散しても
よいし、膜形成時に同時に燐又は砒素又はボロンをドー
プした、いわゆるドープドシリコン膜を用いても良い。
また、多結晶シリコン以外に、例えば単結晶シリコン，
ポーラスシリコン，アモルファスシリコン，Ｗ，Ｔａ，
Ｔｉ，Ｈｆ，Ｃｏ，Ｐｔ，Ｐｄ，Ａｌ，Ｃｕ、Ｒｕ、Ｒ
ｕＯ2 、ＩｒＯ2 、等の金属、導電性金属酸化物、導電
性金属窒化物、或いはそのシリサイドを用いることもで
きる。また、これらの積層構造にしてもよい。
【０１５６】また、第２の実施形態から第８の実施形態
まではＣＯＢ型ＤＲＡＭの構成を示したが、前記実施形
態はトランジスタに関するものであってキャパシタの位
置及び形状は任意性がある。例えば図３８（ａ）〜
（ｃ）に、第３の実施形態に対応する変形例を示す。こ
の図で示すように、電荷蓄積キャパシタ（蓄積電極５，
キャパシタ絶縁膜１１及びプレート電極６）をデータ転
送線８の下に形成したスタックドキャパシタ構造でも良
いし、トレンチ型キャパシタを用いたＤＲＡＭや平面型
キャパシタを用いたＤＲＡＭに適用してもよい。また、
第９の実施形態のキャパシタの形成方法も同様に、スタ
ックドキャパシタ，トレンチキャパシタ，及び平面キャ
パシタのいずれを用いてもよい。
まではＣＯＢ型ＤＲＡＭの構成を示したが、前記実施形
態はトランジスタに関するものであってキャパシタの位
置及び形状は任意性がある。例えば図３８（ａ）〜
（ｃ）に、第３の実施形態に対応する変形例を示す。こ
の図で示すように、電荷蓄積キャパシタ（蓄積電極５，
キャパシタ絶縁膜１１及びプレート電極６）をデータ転
送線８の下に形成したスタックドキャパシタ構造でも良
いし、トレンチ型キャパシタを用いたＤＲＡＭや平面型
キャパシタを用いたＤＲＡＭに適用してもよい。また、
第９の実施形態のキャパシタの形成方法も同様に、スタ
ックドキャパシタ，トレンチキャパシタ，及び平面キャ
パシタのいずれを用いてもよい。
【０１５７】その他、本発明の要旨を逸脱しない範囲
で、様々に変形して実施することができる。
で、様々に変形して実施することができる。
【０１５８】
【発明の効果】以上詳述したように本発明によれば、電
流の流れる方向によってしきい値の変化するトランジス
タをメモリセルやチャージポンプ回路等のトランジスタ
に用いることにより、トランジスタを介してキャパシタ
へ電流を供給する際には電流量を十分確保し、かつトラ
ンジスタによるサブスレッショルドリークを抑えること
のできる半導体装置を実現することができる。
流の流れる方向によってしきい値の変化するトランジス
タをメモリセルやチャージポンプ回路等のトランジスタ
に用いることにより、トランジスタを介してキャパシタ
へ電流を供給する際には電流量を十分確保し、かつトラ
ンジスタによるサブスレッショルドリークを抑えること
のできる半導体装置を実現することができる。
【０１５９】そして、ＤＲＡＭ等の半導体記憶装置に適
用する場合、メモリセルに高い電圧のデータを書き込む
時にはしきい値Ｖthが低くなり、メモリセルデータ保持
時にはしきい値Ｖthが高くなるように設定することによ
り、セル書き込み時には電流を十分確保し、かつメモリ
セルのデータ保持時にはセルからのサブスレッショルド
リーク電流を抑制することができ、動作の高速化と安定
性の向上等をはかり得る。
用する場合、メモリセルに高い電圧のデータを書き込む
時にはしきい値Ｖthが低くなり、メモリセルデータ保持
時にはしきい値Ｖthが高くなるように設定することによ
り、セル書き込み時には電流を十分確保し、かつメモリ
セルのデータ保持時にはセルからのサブスレッショルド
リーク電流を抑制することができ、動作の高速化と安定
性の向上等をはかり得る。
【０１６０】また、半導体電圧変換回路等に適用する場
合、電荷を転送する方向の電流に対しては、しきい値電
圧Ｖthは低く抑えしきい値分の電圧低下を小さくし、電
荷を転送する方向と逆方向の電流に対しては、しきい値
Ｖthを高くしてサブスレッショルドリークによる電荷転
送の損失を抑制する。これにより、トランジスタオン時
の電圧低下を小さくしつつ、かつトランジスタのサブス
レッショルドリークを抑制することができ、電圧変換効
率の向上等をはかり得る。
合、電荷を転送する方向の電流に対しては、しきい値電
圧Ｖthは低く抑えしきい値分の電圧低下を小さくし、電
荷を転送する方向と逆方向の電流に対しては、しきい値
Ｖthを高くしてサブスレッショルドリークによる電荷転
送の損失を抑制する。これにより、トランジスタオン時
の電圧低下を小さくしつつ、かつトランジスタのサブス
レッショルドリークを抑制することができ、電圧変換効
率の向上等をはかり得る。
【図１】第１の実施形態に係わる半導体記憶装置を示す
回路構成図。
回路構成図。
【図２】第２の実施形態に係わるＣＯＢ型ＤＲＡＭのセ
ル部分の平面図。
ル部分の平面図。
【図３】図２の矢視Ａ−Ａ´及び矢視Ｂ−Ｂ´の断面
図。
図。
【図４】第２の実施形態において、電圧の方向を変えた
場合のトランジスタチャネルの電子に対するポテンシャ
ルを示す図。
場合のトランジスタチャネルの電子に対するポテンシャ
ルを示す図。
【図５】第２の実施形態の製造工程を示す平面図と断面
図。
図。
【図６】第２の実施形態の製造工程を示す平面図と断面
図。
図。
【図７】第２の実施形態の製造工程を示す平面図と断面
図。
図。
【図８】第２の実施形態の変形例を示す平面図と断面
図。
図。
【図９】第２の実施形態の製造工程を示す平面図と断面
図。
図。
【図１０】第２の実施形態の変形例を示す平面図と断面
図。
図。
【図１１】第２の実施形態の変形例を示す断面図。
【図１２】図１１の構成を実現するための製造工程を示
す平面図と断面図。
す平面図と断面図。
【図１３】第３の実施形態に係わるＣＯＢ型ＤＲＡＭの
セル部分の平面図。
セル部分の平面図。
【図１４】図１３の矢視Ａ−Ａ´及び矢視Ｂ−Ｂ´の断
面図。
面図。
【図１５】第３の実施形態におけるトランジスタが満た
すチャネル幅としきい値との関係を示す図。
すチャネル幅としきい値との関係を示す図。
【図１６】第３の実施形態の製造工程を示す平面図と断
面図。
面図。
【図１７】第４の実施形態に係わるＣＯＢ型ＤＲＡＭの
セル部分の平面図。
セル部分の平面図。
【図１８】図１７の矢視Ａ−Ａ´及び矢視Ｂ−Ｂ´の断
面図。
面図。
【図１９】第４の実施形態におけるトランジスタが満た
すチャネル幅としきい値との関係を示す図。
すチャネル幅としきい値との関係を示す図。
【図２０】第５の実施形態に係わるＣＯＢ型ＤＲＡＭの
セル部分の平面図。
セル部分の平面図。
【図２１】図２０の矢視Ａ−Ａ´及び矢視Ｂ−Ｂ´の断
面図。
面図。
【図２２】図２０の矢視Ｃ−Ｃ´及び矢視Ｄ−Ｄ´の断
面図。
面図。
【図２３】第５の実施形態の製造工程を示す平面図と断
面図。
面図。
【図２４】第５の実施形態の変形例を示す断面図。
【図２５】第５の実施形態の変形例を示す断面図。
【図２６】第６の実施形態に係わるＣＯＢ型ＤＲＡＭの
セル部分の断面図。
セル部分の断面図。
【図２７】第６の実施形態の製造工程を示す平面図と断
面図。
面図。
【図２８】第６の実施形態におけるチャネル下空乏層の
様子を示す図。
様子を示す図。
【図２９】第７の実施形態に係わるＣＯＢ型ＤＲＡＭの
セル部分の断面図。
セル部分の断面図。
【図３０】第７の実施形態の製造工程を示す平面図と断
面図。
面図。
【図３１】第８の実施形態に係わるＣＯＢ型ＤＲＡＭの
セル部分を示す断面図。
セル部分を示す断面図。
【図３２】第８の実施形態に係わるＣＯＢ型ＤＲＡＭの
セル部分を示す断面図。
セル部分を示す断面図。
【図３３】第８の実施形態における素子分離形状を実現
するパターン例を示す平面図。
するパターン例を示す平面図。
【図３４】第８の実施形態の変形例を示す断面図。
【図３５】図３４の構成を実現するための製造工程を示
す平面図と断面図。
す平面図と断面図。
【図３６】第９の実施形態に係わる半導体昇圧装置を示
す回路構成図。
す回路構成図。
【図３７】第１０の実施形態に係わる半導体記憶装置を
示す回路構成図。
示す回路構成図。
【図３８】第３の実施形態に対応する変形例を示す平面
図と断面図。
図と断面図。
【図３９】従来のＤＲＡＭメモリセルの構成と問題点を
説明するための図。
説明するための図。
【図４０】従来のチャージポンプ回路の構成と問題点を
説明するための図。
説明するための図。
１…ゲート電極 ２…ソース電極（第２の主電極） ３…ドレイン電極（第１の主電極） ４…基板電極 ５…蓄積電極 ６…プレート電極 ７…ゲート制御線 ８…データ転送線 ９…ビット線コンタクト １０…蓄積電極コンタクト １１…キャパシタ絶縁膜 １２…ゲート絶縁膜 １３…側壁及び層間絶縁膜 １４…素子分離絶縁膜 １５…ｐ型基板領域 １６…レジスト ３０…ｐ+ 型層 ３１…ｐ- 型層 ３３…ｐ+ 型パンチスルー防止層
Claims (8)
- 【請求項１】単一の導電領域からなるゲートを有するＭ
ＩＳ型トランジスタのソース・ドレインの一方にキャパ
シタの蓄積電極を接続した半導体装置であって、 前記トランジスタのゲートの電位及び前記キャパシタの
プレート電極の電位を一定に保持した状態で、前記キャ
パシタの蓄積電極の電位を基準として前記ソース・ドレ
インの他方に負の電位−Ｖを印加した場合にソース・ド
レイン間で流れる電流よりも、正の電位Ｖを印加した場
合にソース・ドレイン間で流れる電流の方が大きいこと
を特徴とする半導体装置。 - 【請求項２】単一の導電領域からなるゲートがゲート制
御線に接続され、ソース・ドレインの一方を成す第１の
主電極がデータ転送線に接続されたＭＩＳ型トランジス
タと、蓄積電極が該トランジスタのソース・ドレインの
他方を成す第２の主電極に接続され、プレート電極が共
通電極に接続されたキャパシタとからメモリセルを構成
し、このメモリセルをマトリックス配置してなる半導体
記憶装置において、 前記トランジスタを、該トランジスタのゲートの電位及
び前記キャパシタのプレート電極の電位を一定に保持し
た状態で、前記キャパシタの蓄積電極の電位を基準とし
て前記データ転送線に負の電位−Ｖを印加した場合のし
きい値よりも、正の電位Ｖを印加した場合のしきい値の
方が低くなるように構成したことを特徴とする半導体記
憶装置。 - 【請求項３】単一の導電領域からなるゲートがゲート制
御線に接続され、ソース・ドレインの一方を成す第１の
主電極がデータ転送線に接続されたＭＩＳ型トランジス
タと、蓄積電極が該トランジスタのソース・ドレインの
他方を成す第２の主電極に接続され、プレート電極が共
通電極に接続されたキャパシタとからメモリセルを構成
し、このメモリセルをマトリックス配置してなる半導体
記憶装置において、 前記トランジスタのゲート下のチャネル領域の不純物濃
度を、第２の主電極側よりも第１の主電極側の方で高く
設定し、かつ不純物濃度の高い方の領域を前記ソース・
ドレイン形成のためのマスクとは別マスクで形成してな
ることを特徴とする半導体記憶装置。 - 【請求項４】単一の導電領域からなるゲートがゲート制
御線に接続され、ソース・ドレインの一方を成す第１の
主電極がデータ転送線に接続されたＭＩＳ型トランジス
タと、蓄積電極が該トランジスタのソース・ドレインの
他方を成す第２の主電極に接続され、プレート電極が共
通電極に接続されたキャパシタとからメモリセルを構成
し、このメモリセルをマトリックス配置してなる半導体
記憶装置において、 前記トランジスタのゲート下のチャネル領域の不純物濃
度を、第２の主電極側よりも第１の主電極側の方で高く
設定し、かつ不純物濃度の高い方の領域を基板表面から
離して形成してなることを特徴とする半導体記憶装置。 - 【請求項５】単一の導電領域からなるゲートがゲート制
御線に接続され、ソース・ドレインの一方を成す第１の
主電極がデータ転送線に接続されたＭＩＳ型トランジス
タと、蓄積電極が該トランジスタのソース・ドレインの
他方を成す第２の主電極に接続され、プレート電極が共
通電極に接続されたキャパシタとからメモリセルを構成
し、このメモリセルをマトリックス配置してなる半導体
記憶装置において、 前記トランジスタはチャネル幅が狭くなるとしきい値が
低下するものであり、該トランジスタの第１の主電極側
のチャネル幅を第２の主電極側のチャネル幅よりも広く
したことを特徴とする半導体記憶装置。 - 【請求項６】単一の導電領域からなるゲートがゲート制
御線に接続され、ソース・ドレインの一方を成す第１の
主電極がデータ転送線に接続されたＭＩＳ型トランジス
タと、蓄積電極が該トランジスタのソース・ドレインの
他方を成す第２の主電極に接続され、プレート電極が共
通電極に接続されたキャパシタとからメモリセルを構成
し、このメモリセルをマトリックス配置してなる半導体
記憶装置において、 前記トランジスタを形成する素子形成領域周辺が素子分
離絶縁膜で埋め込まれており、該トランジスタのチャネ
ル幅方向で、素子形成領域側面の基板主平面との成す角
度が、第１の主電極側よりも第２の主電極側の方が直角
に近いことを特徴とする半導体記憶装置。 - 【請求項７】ソース・ドレインの一方を第１の主電極、
他方を第２の主電極とし、第２の主電極を単一の導電領
域からなるゲートに接続したＭＩＳ型トランジスタと、
蓄積電極とプレート電極間に絶縁層を挟んでなり、該蓄
積電極を該トランジスタの第２の主電極に接続したキャ
パシタと、を備えた半導体電圧変換装置において、 前記蓄積電極の電位が少なくとも前記トランジスタのし
きい値よりも高い電圧ａ及び低い電圧ｂの２値を取るよ
うに、前記プレート電極に所定の電圧が印加され、前記
蓄積電極に前記電圧ａを与える場合は第１の主電極の電
位よりも前記蓄積電極の電位の方が高く、前記電圧ｂを
与える場合は前記蓄積電極の電位よりも第１の主電極の
電位の方が高くなり、 前記トランジスタを、前記蓄積電極に前記ｂの電圧を与
える場合よりも前記ａの電圧を与える場合の方でしきい
値が低くなるように構成したことを特徴とする半導体電
圧変換装置。 - 【請求項８】単一の導電領域からなるゲートがゲート制
御線と接続され、ソース・ドレインの一方を成す第１の
主電極がデータ転送線に接続された第１のＭＩＳ型トラ
ンジスタと、この第１のＭＩＳ型トランジスタのソース
・ドレインの他方を成す第２の主電極にゲートが接続さ
れた第２のＭＩＳ型トランジスタとからなり、 第２のＭＩＳ型トランジスタのゲートは蓄積電極を成
し、第２のＭＩＳ型トランジスタの基板電極又はソース
・ドレインの少なくとも一つを共通電極に接続してＭＩ
Ｓキャパシタを形成し、第２のＭＩＳ型トランジスタの
しきい値は蓄積電極の電圧の振幅範囲内にあるダイナミ
ック型半導体記憶装置において、 第１のＭＩＳ型トランジスタを、該トランジスタのゲー
ト及び前記共通電極の電位を一定に保持した状態で、前
記キャパシタの蓄積電極の電位を基準として前記データ
転送線に負の電位−Ｖを印加した場合のしきい値よりも
正の電位Ｖを印加した場合のしきい値の方が低くなるよ
うに構成したことを特徴とする半導体記憶装置。
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