JPS58119B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS58119B2 JPS58119B2 JP52152368A JP15236877A JPS58119B2 JP S58119 B2 JPS58119 B2 JP S58119B2 JP 52152368 A JP52152368 A JP 52152368A JP 15236877 A JP15236877 A JP 15236877A JP S58119 B2 JPS58119 B2 JP S58119B2
- Authority
- JP
- Japan
- Prior art keywords
- transfer gate
- information
- electrode
- information line
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は、半導体記憶装置、特に記憶セル中のトランス
ファー・ゲートに関するものである。
ファー・ゲートに関するものである。
従来、この種の半導体記憶装置では記憶セル中のトラン
スファー・ゲートにはソース及びドレインの両方に二重
拡散を行なったＭＯＳトランジスター（以後Ｄ２ＳＡＭ
Ｏ８Ｔと称する。
スファー・ゲートにはソース及びドレインの両方に二重
拡散を行なったＭＯＳトランジスター（以後Ｄ２ＳＡＭ
Ｏ８Ｔと称する。
）を使用していた。
Ｄ２ＳＡＭＯ８Ｔは、ソース領域及びドレイン領域に同
種のｐｎ接合を有しているので電気的特性がドレイン・
ソース間の電流方向に対して対称である。
種のｐｎ接合を有しているので電気的特性がドレイン・
ソース間の電流方向に対して対称である。
この電気的特性の対称性が、従来Ｄ２ＳＡＭＯ３Ｔ を
記憶セルのトランスファー・ゲートとして用いる理由で
あった。
記憶セルのトランスファー・ゲートとして用いる理由で
あった。
従来例に関する詳細な説明は、１９７７年に発行された
刊行物アイ・ニス・ニス・シー・シー・ダイシスト・オ
ブ・テクニカル・ペイバーズ（１５ＳＣＣＤＩＧＥＳＴ
ＯＦ ＴＥＣＨＮＩＣＡＬＰＡＰＥＲ３）の７６頁、
７７頁及び２４０頁に掲載されたケイ・シモトリ（Ｋ、
Ｓｈｉｍｏｔｏｒｉ ）氏等の論文（特にＦＩＧＵＲＥ
４（ａ））に記載されている。
刊行物アイ・ニス・ニス・シー・シー・ダイシスト・オ
ブ・テクニカル・ペイバーズ（１５ＳＣＣＤＩＧＥＳＴ
ＯＦ ＴＥＣＨＮＩＣＡＬＰＡＰＥＲ３）の７６頁、
７７頁及び２４０頁に掲載されたケイ・シモトリ（Ｋ、
Ｓｈｉｍｏｔｏｒｉ ）氏等の論文（特にＦＩＧＵＲＥ
４（ａ））に記載されている。
しかしながら、本発明者が記憶セル及びその周辺回路を
詳細に検討した結果、書込み、読み出し動作に対して必
ずしもトランスファー・ゲートに電気的特性の対称性は
要求ささないことが判明した。
詳細に検討した結果、書込み、読み出し動作に対して必
ずしもトランスファー・ゲートに電気的特性の対称性は
要求ささないことが判明した。
むしろ、対称性を備えたＤ２ＳＡＭＯ８Ｔではドレイン
領域にもソース領域と同様に高濃度のｐｎ接合が有るた
めに、ドレイン電極、ソース電極ともに大きな寄生容量
が付随し、そのために、Ｄ２ＳＡＭＯ８Ｔをトランスフ
ァー・ゲートに用いる従来の回路では情報線の寄生容量
が大きくなり、アクセス時間が増大するという欠点があ
ることもまた判明した。
領域にもソース領域と同様に高濃度のｐｎ接合が有るた
めに、ドレイン電極、ソース電極ともに大きな寄生容量
が付随し、そのために、Ｄ２ＳＡＭＯ８Ｔをトランスフ
ァー・ゲートに用いる従来の回路では情報線の寄生容量
が大きくなり、アクセス時間が増大するという欠点があ
ることもまた判明した。
更に、Ｄ２ＳＡＭＯ８Ｔでは実効チャンネル長がＤＳＡ
ＭＯ８Ｔの２倍の長さを有するのでＤ Ｓ ＡＭＯＳ
Ｔと同じ能力をもたせるためには実効チャンネル幅も２
倍にしなくてはならず、その結果としてトランジスター
のサイズが大きくなり寄生容量も増加するという好まし
くない連鎖関係があることも判明した。
ＭＯ８Ｔの２倍の長さを有するのでＤ Ｓ ＡＭＯＳ
Ｔと同じ能力をもたせるためには実効チャンネル幅も２
倍にしなくてはならず、その結果としてトランジスター
のサイズが大きくなり寄生容量も増加するという好まし
くない連鎖関係があることも判明した。
本発明の第一の目的は、寄生容量の小さなトランジスタ
を記憶セルのトランスファー・ゲートに用いることによ
って情報線の寄生容量を減少せしめ、しかしてアクセス
時間の小さい半導体記憶装置を提供することにある。
を記憶セルのトランスファー・ゲートに用いることによ
って情報線の寄生容量を減少せしめ、しかしてアクセス
時間の小さい半導体記憶装置を提供することにある。
本発明の第二の目的はチップ・サイズの小さい半導体記
憶装置を提供することにある。
憶装置を提供することにある。
本発明によれば、情報線にはドレイン電極が、記憶素子
電極にはソース電極が、語線にはゲート電極が、それぞ
れ接続されたＤＳＡＭＯ８Ｔを記憶セルのトランスファ
ーゲートとして備えたことを特徴とする半導体記憶装置
を得ることができる。
電極にはソース電極が、語線にはゲート電極が、それぞ
れ接続されたＤＳＡＭＯ８Ｔを記憶セルのトランスファ
ーゲートとして備えたことを特徴とする半導体記憶装置
を得ることができる。
次に図によって本発明を説明する。
第１図は従来の１トランジスタ型の記憶セルの回路図で
ある。
ある。
記憶セル１００は記憶素子２０とトランスファー・ゲー
ト５００よりできている。
ト５００よりできている。
なお、記憶素子２０としてはＭＯ８容量が、またトラン
スファー・ゲート５００としては Ｄ２ＳＡＭＯ８Ｔが用いられている。
スファー・ゲート５００としては Ｄ２ＳＡＭＯ８Ｔが用いられている。
この記憶セルの書き込みは、まず情報線１を高電位また
は低電位に書き込み回路により設定することから始まる
。
は低電位に書き込み回路により設定することから始まる
。
情報線１がいづれかの電位に設定されると次に語線２が
語線駆動回路により高電位にもちあげられる。
語線駆動回路により高電位にもちあげられる。
するとトランスファー・ゲート５００はオン状態になり
、情報線１の電位が記憶素子２０に伝達されて節点ａは
情報線１の電位に設定される。
、情報線１の電位が記憶素子２０に伝達されて節点ａは
情報線１の電位に設定される。
次に語線２が低電位におとされるとゲート電極１１が低
電位になりトランスファー・ゲート５００はカット・オ
フになるので、記憶素子２００節点ａの電位は情報線１
の電位が変動しても変動せず書き込まれた情報が保持さ
れる。
電位になりトランスファー・ゲート５００はカット・オ
フになるので、記憶素子２００節点ａの電位は情報線１
の電位が変動しても変動せず書き込まれた情報が保持さ
れる。
読み出し時には最初に情報線１がフローティングにされ
る。
る。
次に語線２が高電位にもちあげられると、ゲート電極１
１が高電位になりトランスファー、ゲート５００はオン
状態になるので節点ａの電位が情報線１に伝達されて読
み出しが行なわれる。
１が高電位になりトランスファー、ゲート５００はオン
状態になるので節点ａの電位が情報線１に伝達されて読
み出しが行なわれる。
以上が、従来の記憶セルの動作説明である。
しかしながら、この従来の記憶セル１００のトランスフ
ァー・ゲート５００として用いられているＤ２ＳＡＭＯ
８Ｔは、ソース及びドレインに高濃度ｐｎ接合をもって
いるためにドレイン電極１０と基板、ソース電極１２と
基板のそれぞれの間には大きい寄生容量が存在する。
ァー・ゲート５００として用いられているＤ２ＳＡＭＯ
８Ｔは、ソース及びドレインに高濃度ｐｎ接合をもって
いるためにドレイン電極１０と基板、ソース電極１２と
基板のそれぞれの間には大きい寄生容量が存在する。
情報線１にはドレイン電極１０が接続されており、更に
このような記憶セルが多数接続されているので、情報線
１と基板の間には大きい寄生容量が存在することになる
。
このような記憶セルが多数接続されているので、情報線
１と基板の間には大きい寄生容量が存在することになる
。
これはリード・アクセス時間及びライト・アクセス時間
の増大という欠点をもたらす原因になっていた。
の増大という欠点をもたらす原因になっていた。
第２図は、本発明による半導体記憶装置の第１の実施例
を示した回路図である。
を示した回路図である。
記憶セル２００の動作原理は、第１図によって説明した
従来の記憶セルと同じである。
従来の記憶セルと同じである。
情報線４の情報は、トランスファー・ゲート５０１のオ
ン・オフによって記憶素子２１に伝達され保持される。
ン・オフによって記憶素子２１に伝達され保持される。
また逆に記憶素子２１に保持された情報は、語線５のコ
ントロールによってオン・オフするトランスファー・ゲ
ート５０１を通じて情報線４に読み出される。
ントロールによってオン・オフするトランスファー・ゲ
ート５０１を通じて情報線４に読み出される。
しかしながら、本発明による半導体記憶装置ではトラン
スファー・ゲート５０１はＤ Ｓ ＡＭＯＳ Ｔであり
、そのドレイン電極１３は情報線４に、ゲート電極１４
は語線５に、ソース電極１５は記憶素子２１に、それぞ
れ接続されている。
スファー・ゲート５０１はＤ Ｓ ＡＭＯＳ Ｔであり
、そのドレイン電極１３は情報線４に、ゲート電極１４
は語線５に、ソース電極１５は記憶素子２１に、それぞ
れ接続されている。
本発明により使用されるＤＳＴＭＯ８Ｔではソース電極
には高濃度ｐｎ接合が内部接続されているが、ドレイン
電極には低濃度のｐｎ接合が内部接続されている。
には高濃度ｐｎ接合が内部接続されているが、ドレイン
電極には低濃度のｐｎ接合が内部接続されている。
したがってドレイン電極と基板間の容量はＤ２ＳＡＭＯ
８Ｔのそれとくらべて極めて小さい。
８Ｔのそれとくらべて極めて小さい。
この非対称性故に従来は採用されていなかった。
しかし、これは無用の心配であることが本発明者によっ
て改めて確認されたのである。
て改めて確認されたのである。
本発明は従来の常識を破る結果となったがその効果は大
きく特筆すべきものである。
きく特筆すべきものである。
例えば、情報線４に多数の記憶セルが接続されてもトラ
ンスファー・ゲートによって添加される容量が小さく、
アクセス時間が従来の半導体記憶装置と比較して著しく
短縮が可能となる。
ンスファー・ゲートによって添加される容量が小さく、
アクセス時間が従来の半導体記憶装置と比較して著しく
短縮が可能となる。
第３図は、本発明による半導体記憶装置の第２の実施例
を示した回路図である。
を示した回路図である。
この回路ではフリップ・フロップ型の６トランジスタ型
スタテイツク記憶セルである。
スタテイツク記憶セルである。
負荷トランジスタ５０４．５０６及び駆動トランジスタ
５０５．５０７でフリップ・フロップ回路が形成され記
憶動作が行なわれる。
５０５．５０７でフリップ・フロップ回路が形成され記
憶動作が行なわれる。
フリップ・フロップの入出力節点す及びＣにはトランス
ファー・ゲート５０２及び５０３が接続されている。
ファー・ゲート５０２及び５０３が接続されている。
トランスファー・ゲート５０２では、ドレイン電極１６
が真信号を伝達する情報線６に、ゲート電極１７は語線
７に、ソース電極１８はフリップ・フロップの入出力節
点すに、それぞれ接続されている。
が真信号を伝達する情報線６に、ゲート電極１７は語線
７に、ソース電極１８はフリップ・フロップの入出力節
点すに、それぞれ接続されている。
一方、トランスファー・ゲート５０３では、ドレイン電
極１９は補信号を伝達する情報線８に、ゲート電極２０
は語線７に、ソース電極２１はフリップ・フロップの入
出力節点Ｃに、それぞれ接続されている。
極１９は補信号を伝達する情報線８に、ゲート電極２０
は語線７に、ソース電極２１はフリップ・フロップの入
出力節点Ｃに、それぞれ接続されている。
フリップ・フロップの性質から、入出力節点すが高電位
のときは入出力節点Ｃは低電位になる。
のときは入出力節点Ｃは低電位になる。
これらの電位は書き込みの情報しだいで反転する。
さて、語線７が高電位になると、トランスファー・ゲー
ト５０２及びトランスファー・ゲート５０３はオン状態
になり入出力節点すの電位は情報線６に伝達され、入出
力節点Ｃの電位は情報線８に伝達される。
ト５０２及びトランスファー・ゲート５０３はオン状態
になり入出力節点すの電位は情報線６に伝達され、入出
力節点Ｃの電位は情報線８に伝達される。
この時、ドレイン電極１６及び１９の寄生容量は極めて
小さく、多数の記憶セルの接続された情報線６及び８の
寄生容量も小さいので、入出力節点す及びＣの電位は迅
速に情報線６及び８に伝達される。
小さく、多数の記憶セルの接続された情報線６及び８の
寄生容量も小さいので、入出力節点す及びＣの電位は迅
速に情報線６及び８に伝達される。
−書き込み動作も情報線の寄生容量が小さいので書き込
み駆動回路に負担がかからず、迅速に情報線の電位を変
化させることができる。
み駆動回路に負担がかからず、迅速に情報線の電位を変
化させることができる。
このようにして、本発明によれば書き込みアクセス時間
及び読み出しアクセス時間の短い半導体記憶装置を得る
ことができる。
及び読み出しアクセス時間の短い半導体記憶装置を得る
ことができる。
また、Ｄ Ｓ ＡＭＯＳ Ｔは利得がＤ２ＳＡＭＯ８Ｔ
よりも大きいので、トランスファー・ゲートとして用い
る場合、トランジスタのサイズがＤ２ＳＡＭＯ８Ｔより
小さくてもよいので、Ｄ２Ｓ ＡＭＯＳ Ｔとトランス
ファー・ゲートに用いた従来の記憶セルよりも小さい記
憶セルサイズが可能である。
よりも大きいので、トランスファー・ゲートとして用い
る場合、トランジスタのサイズがＤ２ＳＡＭＯ８Ｔより
小さくてもよいので、Ｄ２Ｓ ＡＭＯＳ Ｔとトランス
ファー・ゲートに用いた従来の記憶セルよりも小さい記
憶セルサイズが可能である。
その結果、全体としてチップサイズの小さい半導体記憶
装置を得ることができる。
装置を得ることができる。
第１図は従来の１トランジスタ型記憶セルである。
１は情報線であり、２は語線であり、５００はＤ２ＳＡ
ＭＯ８Ｔ によるトランスファー・ゲートであり、２０
は記憶素子である。 第２図は本発明による半導体記憶装置の第一の実施例の
回路図である。 ４は情報線であり、５は語線であり、５０１はＤＳＡＭ
Ｏ８Ｔによるトランスファー・ゲートであり、２１は記
憶素子である。 第３図は本発明による半導体記憶装置の第二の実施例の
回路図である。 ６及び８は情報線であり、７は語線であり、５０２及び
５０３はトランスファー・ゲートであり、５０４及び５
０６は負荷トランジスタであり、５０５及び５０７は駆
動トランジスタである。
ＭＯ８Ｔ によるトランスファー・ゲートであり、２０
は記憶素子である。 第２図は本発明による半導体記憶装置の第一の実施例の
回路図である。 ４は情報線であり、５は語線であり、５０１はＤＳＡＭ
Ｏ８Ｔによるトランスファー・ゲートであり、２１は記
憶素子である。 第３図は本発明による半導体記憶装置の第二の実施例の
回路図である。 ６及び８は情報線であり、７は語線であり、５０２及び
５０３はトランスファー・ゲートであり、５０４及び５
０６は負荷トランジスタであり、５０５及び５０７は駆
動トランジスタである。
Claims (1)
- １ 情報線にはドレイン電極が、記憶素子電極には二重
拡散が行なわれたソース電極が、語線にはゲート電極が
、それぞれ接続されたＤ Ｓ ＡＭＯＳＭＯＳトランジ
スターのトランスファー・ゲートとして備えたことを特
徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52152368A JPS58119B2 (ja) | 1977-12-20 | 1977-12-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52152368A JPS58119B2 (ja) | 1977-12-20 | 1977-12-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5484934A JPS5484934A (en) | 1979-07-06 |
| JPS58119B2 true JPS58119B2 (ja) | 1983-01-05 |
Family
ID=15538990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52152368A Expired JPS58119B2 (ja) | 1977-12-20 | 1977-12-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58119B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0210330B2 (ja) * | 1984-09-07 | 1990-03-07 | Dowa Co | |
| JPH029256Y2 (ja) * | 1984-12-12 | 1990-03-07 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3272979B2 (ja) * | 1997-01-08 | 2002-04-08 | 株式会社東芝 | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5291622A (en) * | 1976-01-28 | 1977-08-02 | Nec Corp | Static memory cell |
-
1977
- 1977-12-20 JP JP52152368A patent/JPS58119B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5291622A (en) * | 1976-01-28 | 1977-08-02 | Nec Corp | Static memory cell |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0210330B2 (ja) * | 1984-09-07 | 1990-03-07 | Dowa Co | |
| JPH029256Y2 (ja) * | 1984-12-12 | 1990-03-07 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5484934A (en) | 1979-07-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3995172A (en) | Enhancement-and depletion-type field effect transistors connected in parallel | |
| KR930020698A (ko) | 라이트 및 리드용 트랜지스터를 갖는 반도체 메모리 및 그의 제조방법과 그의 사용방법 | |
| GB2162394A (en) | Mos static ram | |
| US4677589A (en) | Dynamic random access memory cell having a charge amplifier | |
| KR880004478A (ko) | 반도체 기억장치 | |
| US4653029A (en) | MOS amplifier and semiconductor memory using the same | |
| US10062419B2 (en) | Digtial circuit structures | |
| JP2885607B2 (ja) | 半導体メモリ | |
| JPH02185793A (ja) | 半導体記憶装置 | |
| JPS58119B2 (ja) | 半導体記憶装置 | |
| KR910006994A (ko) | 센스 앰프회로 | |
| KR20010012678A (ko) | 메모리 셀을 가진 반도체 장치 | |
| JPS627149A (ja) | 半導体装置における書込み、読出し方法 | |
| JPS5813519Y2 (ja) | 半導体記憶装置 | |
| JPS638555B2 (ja) | ||
| JP2815177B2 (ja) | 高い速度と改善されたセル・スタビリティーを持つスタティックｒａｍセル | |
| KR0179818B1 (ko) | 에스램 | |
| JPS6218999B2 (ja) | ||
| JPH03148877A (ja) | フローティングゲート型メモリー素子 | |
| JP2702798B2 (ja) | 半導体記憶装置 | |
| JPH06203570A (ja) | 半導体記憶装置 | |
| JPH054400U (ja) | メモリセル回路 | |
| JPS6022798A (ja) | 半導体記憶装置 | |
| JP2000228087A (ja) | デュアルポートｒａｍ | |
| Law et al. | GaAs dynamic memory design |