JPS58119B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS58119B2 JPS58119B2 JP52152368A JP15236877A JPS58119B2 JP S58119 B2 JPS58119 B2 JP S58119B2 JP 52152368 A JP52152368 A JP 52152368A JP 15236877 A JP15236877 A JP 15236877A JP S58119 B2 JPS58119 B2 JP S58119B2
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- electrode
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は、半導体記憶装置、特に記憶セル中のトランス
ファー・ゲートに関するものである。
ファー・ゲートに関するものである。
従来、この種の半導体記憶装置では記憶セル中のトラン
スファー・ゲートにはソース及びドレインの両方に二重
拡散を行なったMOSトランジスター(以後D2SAM
O8Tと称する。
スファー・ゲートにはソース及びドレインの両方に二重
拡散を行なったMOSトランジスター(以後D2SAM
O8Tと称する。
)を使用していた。
D2SAMO8Tは、ソース領域及びドレイン領域に同
種のpn接合を有しているので電気的特性がドレイン・
ソース間の電流方向に対して対称である。
種のpn接合を有しているので電気的特性がドレイン・
ソース間の電流方向に対して対称である。
この電気的特性の対称性が、従来D2SAMO3T を
記憶セルのトランスファー・ゲートとして用いる理由で
あった。
記憶セルのトランスファー・ゲートとして用いる理由で
あった。
従来例に関する詳細な説明は、1977年に発行された
刊行物アイ・ニス・ニス・シー・シー・ダイシスト・オ
ブ・テクニカル・ペイバーズ(15SCCDIGEST
OF TECHNICALPAPER3)の76頁、
77頁及び240頁に掲載されたケイ・シモトリ(K、
Shimotori )氏等の論文(特にFIGURE
4(a))に記載されている。
刊行物アイ・ニス・ニス・シー・シー・ダイシスト・オ
ブ・テクニカル・ペイバーズ(15SCCDIGEST
OF TECHNICALPAPER3)の76頁、
77頁及び240頁に掲載されたケイ・シモトリ(K、
Shimotori )氏等の論文(特にFIGURE
4(a))に記載されている。
しかしながら、本発明者が記憶セル及びその周辺回路を
詳細に検討した結果、書込み、読み出し動作に対して必
ずしもトランスファー・ゲートに電気的特性の対称性は
要求ささないことが判明した。
詳細に検討した結果、書込み、読み出し動作に対して必
ずしもトランスファー・ゲートに電気的特性の対称性は
要求ささないことが判明した。
むしろ、対称性を備えたD2SAMO8Tではドレイン
領域にもソース領域と同様に高濃度のpn接合が有るた
めに、ドレイン電極、ソース電極ともに大きな寄生容量
が付随し、そのために、D2SAMO8Tをトランスフ
ァー・ゲートに用いる従来の回路では情報線の寄生容量
が大きくなり、アクセス時間が増大するという欠点があ
ることもまた判明した。
領域にもソース領域と同様に高濃度のpn接合が有るた
めに、ドレイン電極、ソース電極ともに大きな寄生容量
が付随し、そのために、D2SAMO8Tをトランスフ
ァー・ゲートに用いる従来の回路では情報線の寄生容量
が大きくなり、アクセス時間が増大するという欠点があ
ることもまた判明した。
更に、D2SAMO8Tでは実効チャンネル長がDSA
MO8Tの2倍の長さを有するのでD S AMOS
Tと同じ能力をもたせるためには実効チャンネル幅も2
倍にしなくてはならず、その結果としてトランジスター
のサイズが大きくなり寄生容量も増加するという好まし
くない連鎖関係があることも判明した。
MO8Tの2倍の長さを有するのでD S AMOS
Tと同じ能力をもたせるためには実効チャンネル幅も2
倍にしなくてはならず、その結果としてトランジスター
のサイズが大きくなり寄生容量も増加するという好まし
くない連鎖関係があることも判明した。
本発明の第一の目的は、寄生容量の小さなトランジスタ
を記憶セルのトランスファー・ゲートに用いることによ
って情報線の寄生容量を減少せしめ、しかしてアクセス
時間の小さい半導体記憶装置を提供することにある。
を記憶セルのトランスファー・ゲートに用いることによ
って情報線の寄生容量を減少せしめ、しかしてアクセス
時間の小さい半導体記憶装置を提供することにある。
本発明の第二の目的はチップ・サイズの小さい半導体記
憶装置を提供することにある。
憶装置を提供することにある。
本発明によれば、情報線にはドレイン電極が、記憶素子
電極にはソース電極が、語線にはゲート電極が、それぞ
れ接続されたDSAMO8Tを記憶セルのトランスファ
ーゲートとして備えたことを特徴とする半導体記憶装置
を得ることができる。
電極にはソース電極が、語線にはゲート電極が、それぞ
れ接続されたDSAMO8Tを記憶セルのトランスファ
ーゲートとして備えたことを特徴とする半導体記憶装置
を得ることができる。
次に図によって本発明を説明する。
第1図は従来の1トランジスタ型の記憶セルの回路図で
ある。
ある。
記憶セル100は記憶素子20とトランスファー・ゲー
ト500よりできている。
ト500よりできている。
なお、記憶素子20としてはMO8容量が、またトラン
スファー・ゲート500としては D2SAMO8Tが用いられている。
スファー・ゲート500としては D2SAMO8Tが用いられている。
この記憶セルの書き込みは、まず情報線1を高電位また
は低電位に書き込み回路により設定することから始まる
。
は低電位に書き込み回路により設定することから始まる
。
情報線1がいづれかの電位に設定されると次に語線2が
語線駆動回路により高電位にもちあげられる。
語線駆動回路により高電位にもちあげられる。
するとトランスファー・ゲート500はオン状態になり
、情報線1の電位が記憶素子20に伝達されて節点aは
情報線1の電位に設定される。
、情報線1の電位が記憶素子20に伝達されて節点aは
情報線1の電位に設定される。
次に語線2が低電位におとされるとゲート電極11が低
電位になりトランスファー・ゲート500はカット・オ
フになるので、記憶素子200節点aの電位は情報線1
の電位が変動しても変動せず書き込まれた情報が保持さ
れる。
電位になりトランスファー・ゲート500はカット・オ
フになるので、記憶素子200節点aの電位は情報線1
の電位が変動しても変動せず書き込まれた情報が保持さ
れる。
読み出し時には最初に情報線1がフローティングにされ
る。
る。
次に語線2が高電位にもちあげられると、ゲート電極1
1が高電位になりトランスファー、ゲート500はオン
状態になるので節点aの電位が情報線1に伝達されて読
み出しが行なわれる。
1が高電位になりトランスファー、ゲート500はオン
状態になるので節点aの電位が情報線1に伝達されて読
み出しが行なわれる。
以上が、従来の記憶セルの動作説明である。
しかしながら、この従来の記憶セル100のトランスフ
ァー・ゲート500として用いられているD2SAMO
8Tは、ソース及びドレインに高濃度pn接合をもって
いるためにドレイン電極10と基板、ソース電極12と
基板のそれぞれの間には大きい寄生容量が存在する。
ァー・ゲート500として用いられているD2SAMO
8Tは、ソース及びドレインに高濃度pn接合をもって
いるためにドレイン電極10と基板、ソース電極12と
基板のそれぞれの間には大きい寄生容量が存在する。
情報線1にはドレイン電極10が接続されており、更に
このような記憶セルが多数接続されているので、情報線
1と基板の間には大きい寄生容量が存在することになる
。
このような記憶セルが多数接続されているので、情報線
1と基板の間には大きい寄生容量が存在することになる
。
これはリード・アクセス時間及びライト・アクセス時間
の増大という欠点をもたらす原因になっていた。
の増大という欠点をもたらす原因になっていた。
第2図は、本発明による半導体記憶装置の第1の実施例
を示した回路図である。
を示した回路図である。
記憶セル200の動作原理は、第1図によって説明した
従来の記憶セルと同じである。
従来の記憶セルと同じである。
情報線4の情報は、トランスファー・ゲート501のオ
ン・オフによって記憶素子21に伝達され保持される。
ン・オフによって記憶素子21に伝達され保持される。
また逆に記憶素子21に保持された情報は、語線5のコ
ントロールによってオン・オフするトランスファー・ゲ
ート501を通じて情報線4に読み出される。
ントロールによってオン・オフするトランスファー・ゲ
ート501を通じて情報線4に読み出される。
しかしながら、本発明による半導体記憶装置ではトラン
スファー・ゲート501はD S AMOS Tであり
、そのドレイン電極13は情報線4に、ゲート電極14
は語線5に、ソース電極15は記憶素子21に、それぞ
れ接続されている。
スファー・ゲート501はD S AMOS Tであり
、そのドレイン電極13は情報線4に、ゲート電極14
は語線5に、ソース電極15は記憶素子21に、それぞ
れ接続されている。
本発明により使用されるDSTMO8Tではソース電極
には高濃度pn接合が内部接続されているが、ドレイン
電極には低濃度のpn接合が内部接続されている。
には高濃度pn接合が内部接続されているが、ドレイン
電極には低濃度のpn接合が内部接続されている。
したがってドレイン電極と基板間の容量はD2SAMO
8Tのそれとくらべて極めて小さい。
8Tのそれとくらべて極めて小さい。
この非対称性故に従来は採用されていなかった。
しかし、これは無用の心配であることが本発明者によっ
て改めて確認されたのである。
て改めて確認されたのである。
本発明は従来の常識を破る結果となったがその効果は大
きく特筆すべきものである。
きく特筆すべきものである。
例えば、情報線4に多数の記憶セルが接続されてもトラ
ンスファー・ゲートによって添加される容量が小さく、
アクセス時間が従来の半導体記憶装置と比較して著しく
短縮が可能となる。
ンスファー・ゲートによって添加される容量が小さく、
アクセス時間が従来の半導体記憶装置と比較して著しく
短縮が可能となる。
第3図は、本発明による半導体記憶装置の第2の実施例
を示した回路図である。
を示した回路図である。
この回路ではフリップ・フロップ型の6トランジスタ型
スタテイツク記憶セルである。
スタテイツク記憶セルである。
負荷トランジスタ504.506及び駆動トランジスタ
505.507でフリップ・フロップ回路が形成され記
憶動作が行なわれる。
505.507でフリップ・フロップ回路が形成され記
憶動作が行なわれる。
フリップ・フロップの入出力節点す及びCにはトランス
ファー・ゲート502及び503が接続されている。
ファー・ゲート502及び503が接続されている。
トランスファー・ゲート502では、ドレイン電極16
が真信号を伝達する情報線6に、ゲート電極17は語線
7に、ソース電極18はフリップ・フロップの入出力節
点すに、それぞれ接続されている。
が真信号を伝達する情報線6に、ゲート電極17は語線
7に、ソース電極18はフリップ・フロップの入出力節
点すに、それぞれ接続されている。
一方、トランスファー・ゲート503では、ドレイン電
極19は補信号を伝達する情報線8に、ゲート電極20
は語線7に、ソース電極21はフリップ・フロップの入
出力節点Cに、それぞれ接続されている。
極19は補信号を伝達する情報線8に、ゲート電極20
は語線7に、ソース電極21はフリップ・フロップの入
出力節点Cに、それぞれ接続されている。
フリップ・フロップの性質から、入出力節点すが高電位
のときは入出力節点Cは低電位になる。
のときは入出力節点Cは低電位になる。
これらの電位は書き込みの情報しだいで反転する。
さて、語線7が高電位になると、トランスファー・ゲー
ト502及びトランスファー・ゲート503はオン状態
になり入出力節点すの電位は情報線6に伝達され、入出
力節点Cの電位は情報線8に伝達される。
ト502及びトランスファー・ゲート503はオン状態
になり入出力節点すの電位は情報線6に伝達され、入出
力節点Cの電位は情報線8に伝達される。
この時、ドレイン電極16及び19の寄生容量は極めて
小さく、多数の記憶セルの接続された情報線6及び8の
寄生容量も小さいので、入出力節点す及びCの電位は迅
速に情報線6及び8に伝達される。
小さく、多数の記憶セルの接続された情報線6及び8の
寄生容量も小さいので、入出力節点す及びCの電位は迅
速に情報線6及び8に伝達される。
−書き込み動作も情報線の寄生容量が小さいので書き込
み駆動回路に負担がかからず、迅速に情報線の電位を変
化させることができる。
み駆動回路に負担がかからず、迅速に情報線の電位を変
化させることができる。
このようにして、本発明によれば書き込みアクセス時間
及び読み出しアクセス時間の短い半導体記憶装置を得る
ことができる。
及び読み出しアクセス時間の短い半導体記憶装置を得る
ことができる。
また、D S AMOS Tは利得がD2SAMO8T
よりも大きいので、トランスファー・ゲートとして用い
る場合、トランジスタのサイズがD2SAMO8Tより
小さくてもよいので、D2S AMOS Tとトランス
ファー・ゲートに用いた従来の記憶セルよりも小さい記
憶セルサイズが可能である。
よりも大きいので、トランスファー・ゲートとして用い
る場合、トランジスタのサイズがD2SAMO8Tより
小さくてもよいので、D2S AMOS Tとトランス
ファー・ゲートに用いた従来の記憶セルよりも小さい記
憶セルサイズが可能である。
その結果、全体としてチップサイズの小さい半導体記憶
装置を得ることができる。
装置を得ることができる。
第1図は従来の1トランジスタ型記憶セルである。
1は情報線であり、2は語線であり、500はD2SA
MO8T によるトランスファー・ゲートであり、20
は記憶素子である。 第2図は本発明による半導体記憶装置の第一の実施例の
回路図である。 4は情報線であり、5は語線であり、501はDSAM
O8Tによるトランスファー・ゲートであり、21は記
憶素子である。 第3図は本発明による半導体記憶装置の第二の実施例の
回路図である。 6及び8は情報線であり、7は語線であり、502及び
503はトランスファー・ゲートであり、504及び5
06は負荷トランジスタであり、505及び507は駆
動トランジスタである。
MO8T によるトランスファー・ゲートであり、20
は記憶素子である。 第2図は本発明による半導体記憶装置の第一の実施例の
回路図である。 4は情報線であり、5は語線であり、501はDSAM
O8Tによるトランスファー・ゲートであり、21は記
憶素子である。 第3図は本発明による半導体記憶装置の第二の実施例の
回路図である。 6及び8は情報線であり、7は語線であり、502及び
503はトランスファー・ゲートであり、504及び5
06は負荷トランジスタであり、505及び507は駆
動トランジスタである。
Claims (1)
- 1 情報線にはドレイン電極が、記憶素子電極には二重
拡散が行なわれたソース電極が、語線にはゲート電極が
、それぞれ接続されたD S AMOSMOSトランジ
スターのトランスファー・ゲートとして備えたことを特
徴とする半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP52152368A JPS58119B2 (ja) | 1977-12-20 | 1977-12-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP52152368A JPS58119B2 (ja) | 1977-12-20 | 1977-12-20 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5484934A JPS5484934A (en) | 1979-07-06 |
JPS58119B2 true JPS58119B2 (ja) | 1983-01-05 |
Family
ID=15538990
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP52152368A Expired JPS58119B2 (ja) | 1977-12-20 | 1977-12-20 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58119B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0210330B2 (ja) * | 1984-09-07 | 1990-03-07 | Dowa Co | |
JPH029256Y2 (ja) * | 1984-12-12 | 1990-03-07 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3272979B2 (ja) * | 1997-01-08 | 2002-04-08 | 株式会社東芝 | 半導体装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5291622A (en) * | 1976-01-28 | 1977-08-02 | Nec Corp | Static memory cell |
-
1977
- 1977-12-20 JP JP52152368A patent/JPS58119B2/ja not_active Expired
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5291622A (en) * | 1976-01-28 | 1977-08-02 | Nec Corp | Static memory cell |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0210330B2 (ja) * | 1984-09-07 | 1990-03-07 | Dowa Co | |
JPH029256Y2 (ja) * | 1984-12-12 | 1990-03-07 |
Also Published As
Publication number | Publication date |
---|---|
JPS5484934A (en) | 1979-07-06 |
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