JPH06203570A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH06203570A JPH06203570A JP4349294A JP34929492A JPH06203570A JP H06203570 A JPH06203570 A JP H06203570A JP 4349294 A JP4349294 A JP 4349294A JP 34929492 A JP34929492 A JP 34929492A JP H06203570 A JPH06203570 A JP H06203570A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- power supply
- flip
- semiconductor memory
- supply potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 電源電圧に対する動作マージンが大きく、高
速に読み出し、書き込みが可能な半導体記憶装置を提供
することにある。 【構成】 メモリセルのフリップフロップ回路には、５
［Ｖ］の電源電圧ＶDDが与えられており、トランジスタ
ＴＮ３、ＴＮ４のソース端子には、負電位ＶＳＳ´が共
通に与えられている。この負電位ＶＳＳ´の電位レベル
は、ワード線ＷＬに与えられるＬレベルの電位（０
［Ｖ］）よりも低く、かつ、その絶対値がトランジスタ
ＴＮ１，ＴＮ２のしきい値よりも小さな値であることを
特徴とする。
速に読み出し、書き込みが可能な半導体記憶装置を提供
することにある。 【構成】 メモリセルのフリップフロップ回路には、５
［Ｖ］の電源電圧ＶDDが与えられており、トランジスタ
ＴＮ３、ＴＮ４のソース端子には、負電位ＶＳＳ´が共
通に与えられている。この負電位ＶＳＳ´の電位レベル
は、ワード線ＷＬに与えられるＬレベルの電位（０
［Ｖ］）よりも低く、かつ、その絶対値がトランジスタ
ＴＮ１，ＴＮ２のしきい値よりも小さな値であることを
特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に、メモリセルにフリップフロップを用いたスタティ
ックＲＡＭなど半導体記憶装置に関するものである。
特に、メモリセルにフリップフロップを用いたスタティ
ックＲＡＭなど半導体記憶装置に関するものである。
【０００２】
【従来の技術】従来の半導体記憶装置を図２に示す。図
２はマトリクス状に配列された多数のメモリセルのう
ち、その１つを取り出して示すものである。このメモリ
セルを構成するフリップフロップ回路には、電源電圧Ｖ
DDとして５［Ｖ］、接地電位ＧＮＤとして０［Ｖ］が供
給されいる。これらの各電位は、メモリセルアレイを構
成する各メモリセルにも供給されている。
２はマトリクス状に配列された多数のメモリセルのう
ち、その１つを取り出して示すものである。このメモリ
セルを構成するフリップフロップ回路には、電源電圧Ｖ
DDとして５［Ｖ］、接地電位ＧＮＤとして０［Ｖ］が供
給されいる。これらの各電位は、メモリセルアレイを構
成する各メモリセルにも供給されている。
【０００３】このメモリセルへのデータの書き込みは、
ワード線ＷＬにＨレベルの電位を供給してトランスファ
ーゲートとしてのトランジスタＴＮ１，ＴＮ２をオンさ
せ、データに応じて一方のビット線ＢＩＴ又はバーＢＩ
Ｔのみを、ライト回路（図示せず）によって、接地電位
までドライブすることにより行う。
ワード線ＷＬにＨレベルの電位を供給してトランスファ
ーゲートとしてのトランジスタＴＮ１，ＴＮ２をオンさ
せ、データに応じて一方のビット線ＢＩＴ又はバーＢＩ
Ｔのみを、ライト回路（図示せず）によって、接地電位
までドライブすることにより行う。
【０００４】また、このメモリセルからのデータの読み
出しは、ワード線ＷＬにＨレベルの電位を供給しトラン
ジスタＴＮ１，ＴＮ２をオンさせ、負荷回路（図示せ
ず）によってプルアップされたされたビット線対ＢＩ
Ｔ，バーＢＩＴのうち、データに応じて一方のビット線
を、トランジスタＴＮ１、ＴＮ３、又はトランジスタＴ
Ｎ２、ＴＮ４のいずれかの経路を通じて、Ｌレベルにド
ライブすることによって行う。
出しは、ワード線ＷＬにＨレベルの電位を供給しトラン
ジスタＴＮ１，ＴＮ２をオンさせ、負荷回路（図示せ
ず）によってプルアップされたされたビット線対ＢＩ
Ｔ，バーＢＩＴのうち、データに応じて一方のビット線
を、トランジスタＴＮ１、ＴＮ３、又はトランジスタＴ
Ｎ２、ＴＮ４のいずれかの経路を通じて、Ｌレベルにド
ライブすることによって行う。
【０００５】なお、データ保持の安定性の観点から、ト
ランスファーゲートとドライバトランジスタのβ比、即
ち、トランジスタＴＮ１とＴＮ３、及びトランジスタＴ
Ｎ２とＴＮ４のβ比は、１：２以上に設定されている。
ランスファーゲートとドライバトランジスタのβ比、即
ち、トランジスタＴＮ１とＴＮ３、及びトランジスタＴ
Ｎ２とＴＮ４のβ比は、１：２以上に設定されている。
【０００６】ここで、各トランジスタのβは、次式で示
される。 β＝μ・ＣOX・Ｗeff ／Ｌeff ＣOX：ゲート絶縁膜の単位当りの容量 Ｗeff ：実効チャネル長 Ｌeff ：実効チャネル幅
される。 β＝μ・ＣOX・Ｗeff ／Ｌeff ＣOX：ゲート絶縁膜の単位当りの容量 Ｗeff ：実効チャネル長 Ｌeff ：実効チャネル幅
【０００７】
【発明が解決しようとする課題】しかし、記憶容量の増
大に伴ってメモリセルを構成するトランジスタの微細化
が進み、この結果、各セルの電流駆動能力は著しく小さ
いものとなっている。このため、メモリセルのビット線
駆動能力を低下させ、データの読み出し速度の低下を招
いている。
大に伴ってメモリセルを構成するトランジスタの微細化
が進み、この結果、各セルの電流駆動能力は著しく小さ
いものとなっている。このため、メモリセルのビット線
駆動能力を低下させ、データの読み出し速度の低下を招
いている。
【０００８】また、近年、システム電源電圧の低圧化が
進み、低電源電圧領域での動作マージンの向上が望まれ
ていた。
進み、低電源電圧領域での動作マージンの向上が望まれ
ていた。
【０００９】本発明は、このような課題を解決すべくな
さたものであり、その目的は、電源電圧に対する動作マ
ージンが大きく、高速に読み出し、書き込みが可能な半
導体記憶装置を提供することにある。
さたものであり、その目的は、電源電圧に対する動作マ
ージンが大きく、高速に読み出し、書き込みが可能な半
導体記憶装置を提供することにある。
【００１０】
【課題を解決するための手段】そこで、本発明にかかる
半導体記憶装置では、各メモリセルのフリップフロップ
回路には第１の上位電源電位と第１の下位電源電位が与
えられており、このフリップフロップ回路とビット線対
との間はＭＯＳトランジスタなどによって構成されるト
ランスファーゲートを介して接続されている。このトラ
ンスファーゲートは、第２の上位電源電位及び第２の下
位電源電位が与えられることにより、オン・オフ制御さ
れる。そして、このフリップフロップ回路に与えられる
第１の下位電源電位を、トランスファーゲートに与えら
れる第２の下位電源電位に比べ、低い電位に設定して構
成する。
半導体記憶装置では、各メモリセルのフリップフロップ
回路には第１の上位電源電位と第１の下位電源電位が与
えられており、このフリップフロップ回路とビット線対
との間はＭＯＳトランジスタなどによって構成されるト
ランスファーゲートを介して接続されている。このトラ
ンスファーゲートは、第２の上位電源電位及び第２の下
位電源電位が与えられることにより、オン・オフ制御さ
れる。そして、このフリップフロップ回路に与えられる
第１の下位電源電位を、トランスファーゲートに与えら
れる第２の下位電源電位に比べ、低い電位に設定して構
成する。
【００１１】
【作用】従来の一般的な構成では、フリップフロップ回
路に与えられる第１の下位電源電位、及び、トランスフ
ァーゲートに与えられる第２の下位電源電位は、ともに
接地電位となる０［Ｖ］が与えられる。
路に与えられる第１の下位電源電位、及び、トランスフ
ァーゲートに与えられる第２の下位電源電位は、ともに
接地電位となる０［Ｖ］が与えられる。
【００１２】本発明では、フリップフロップ回路の第１
の下位電源電位を、トランスファーゲートの第２の下位
電源電位に比べて低い電位に設定しているため、例え
ば、トランスファーゲートのゲート端子にＬレベルの電
位が与えられた場合には、この時点で、既にソース電位
がゲート電位に比べて低いので、ゲート電位が僅かに上
昇しただけでこのトランスファーゲートがオン状態に遷
移することになる。
の下位電源電位を、トランスファーゲートの第２の下位
電源電位に比べて低い電位に設定しているため、例え
ば、トランスファーゲートのゲート端子にＬレベルの電
位が与えられた場合には、この時点で、既にソース電位
がゲート電位に比べて低いので、ゲート電位が僅かに上
昇しただけでこのトランスファーゲートがオン状態に遷
移することになる。
【００１３】
【実施例】以下、本発明の実施例を添付図面に基づいて
説明する。なお、図２に示した回路と同一の構成要素に
は同一の参照番号を付す。
説明する。なお、図２に示した回路と同一の構成要素に
は同一の参照番号を付す。
【００１４】図１に、本実施例にかかる半導体記憶装置
を示す。図１はマトリクス状に配列された多数のメモリ
セルのうち、その１つを取り出して示すものである。こ
のメモリセルは、高抵抗負荷としての抵抗素子ＨＲ１，
ＨＲ２を用いた抵抗負荷形のメモリセルであり、各抵抗
素子ＨＲ１，ＨＲ２に対し、それぞれ、ドライバ用のｎ
チャンネルＭＯＳトランジスタＴＮ３，ＴＮ４が直列に
接続されている。この各トランジスタＴＮ３及びＴＮ４
のゲート端子は、相対する他方のトランジスタＴＮ４及
びＴＮ３のドレイン端子に接続され、フリップフロップ
回路を構成している。
を示す。図１はマトリクス状に配列された多数のメモリ
セルのうち、その１つを取り出して示すものである。こ
のメモリセルは、高抵抗負荷としての抵抗素子ＨＲ１，
ＨＲ２を用いた抵抗負荷形のメモリセルであり、各抵抗
素子ＨＲ１，ＨＲ２に対し、それぞれ、ドライバ用のｎ
チャンネルＭＯＳトランジスタＴＮ３，ＴＮ４が直列に
接続されている。この各トランジスタＴＮ３及びＴＮ４
のゲート端子は、相対する他方のトランジスタＴＮ４及
びＴＮ３のドレイン端子に接続され、フリップフロップ
回路を構成している。
【００１５】フリップフロップ回路の各記憶ノードＡ，
Ｂと、対応する各ビット線ＢＩＴ，バーＢＩＴとは、ト
ランスファーゲートとしてのｎチャンネルＭＯＳトラン
ジスタＴＮ１，ＴＮ２を介して接続されている。また、
トランジスタＴＮ１，ＴＮ２のゲート端子は共通のワー
ド線ＷＬに接続されており、このワード線ＷＬにあたえ
れられるＨレベルの電位は５［Ｖ］であり、Ｌレベルの
電位は０［Ｖ］である。
Ｂと、対応する各ビット線ＢＩＴ，バーＢＩＴとは、ト
ランスファーゲートとしてのｎチャンネルＭＯＳトラン
ジスタＴＮ１，ＴＮ２を介して接続されている。また、
トランジスタＴＮ１，ＴＮ２のゲート端子は共通のワー
ド線ＷＬに接続されており、このワード線ＷＬにあたえ
れられるＨレベルの電位は５［Ｖ］であり、Ｌレベルの
電位は０［Ｖ］である。
【００１６】また、このフリップフロップ回路には５
［Ｖ］の電源電圧ＶDDが与えられ、トランジスタＴＮ
３、ＴＮ４のソース端子には、負電位ＶSS´が共通に与
えられている。この負電位ＶSS´の電位レベルは、ワー
ド線ＷＬに与えられるＬレベルの電位（０［Ｖ］）より
も低く、かつ、その絶対値がトランジスタＴＮ１，ＴＮ
２のしきい値よりも小さな値に設定する。ただし、この
電位は記憶ノードＡ又はＢに現れるので、非選択時にト
ランジスタＴＮ１，ＴＮ２が導通しない範囲に設定す
る。例えば、トランジスタＴＮ１，ＴＮ２のしきい値が
0.8［Ｖ］であるとすると、負電位ＶSS´は -0.6
［Ｖ］程度が望ましい。
［Ｖ］の電源電圧ＶDDが与えられ、トランジスタＴＮ
３、ＴＮ４のソース端子には、負電位ＶSS´が共通に与
えられている。この負電位ＶSS´の電位レベルは、ワー
ド線ＷＬに与えられるＬレベルの電位（０［Ｖ］）より
も低く、かつ、その絶対値がトランジスタＴＮ１，ＴＮ
２のしきい値よりも小さな値に設定する。ただし、この
電位は記憶ノードＡ又はＢに現れるので、非選択時にト
ランジスタＴＮ１，ＴＮ２が導通しない範囲に設定す
る。例えば、トランジスタＴＮ１，ＴＮ２のしきい値が
0.8［Ｖ］であるとすると、負電位ＶSS´は -0.6
［Ｖ］程度が望ましい。
【００１７】次に、このように構成する半導体記憶装置
の動作を説明する。
の動作を説明する。
【００１８】記憶ノードＡ，ＢにそれぞれＨレベル、Ｌ
レベルとなるようなデータが書き込まれており、このメ
モリセルが非選択状態、即ち、ワード線ＷＬに０［Ｖ］
の電位が与えられトランジスタＴＮ１，ＴＮ２がオフ状
態の場合を想定する。この状態では記憶ノードＡの電位
は 5.0［Ｖ］、記憶ノードＢの電位は -0.6 ［Ｖ］とな
る。このとき、トランジスタＴＮ４のゲートには、記憶
ノードＡの電位が与えられるため、このトランジスタＴ
Ｎ４のソースに対するゲート電位は 5.6［Ｖ］となる。
また、記憶ノードＢの電位がトランジスタＴＮ２のソー
ス電位となるので、このトランジスタＴＮ２のソースに
対するゲート電位は 0.6［Ｖ］となる。
レベルとなるようなデータが書き込まれており、このメ
モリセルが非選択状態、即ち、ワード線ＷＬに０［Ｖ］
の電位が与えられトランジスタＴＮ１，ＴＮ２がオフ状
態の場合を想定する。この状態では記憶ノードＡの電位
は 5.0［Ｖ］、記憶ノードＢの電位は -0.6 ［Ｖ］とな
る。このとき、トランジスタＴＮ４のゲートには、記憶
ノードＡの電位が与えられるため、このトランジスタＴ
Ｎ４のソースに対するゲート電位は 5.6［Ｖ］となる。
また、記憶ノードＢの電位がトランジスタＴＮ２のソー
ス電位となるので、このトランジスタＴＮ２のソースに
対するゲート電位は 0.6［Ｖ］となる。
【００１９】この状態でトランジスタＴＮ４のゲート電
位は、従来の図２に示す回路に対し、ゲート電位にして
0.6［Ｖ］高くなっている。また、トランジスタＴＮ２
は、そのしきい値が 0.8［Ｖ］とすると、 0.2［Ｖ］を
残してオフ状態となっている。 次に、ワード線ＷＬが
活性化されて、ワード線ＷＬに 5.0［Ｖ］のＨレベルの
電位が与えられるとすると、トランジスタＴＮ２のソー
スに対するゲート電圧は 5.6［Ｖ］となる。これは従来
の図２に示す回路に対し、ゲート電位にして 0.6［Ｖ］
高くなっており、トランジスタＴＮ２のオン抵抗が、見
かけ上、低減されたことになる。
位は、従来の図２に示す回路に対し、ゲート電位にして
0.6［Ｖ］高くなっている。また、トランジスタＴＮ２
は、そのしきい値が 0.8［Ｖ］とすると、 0.2［Ｖ］を
残してオフ状態となっている。 次に、ワード線ＷＬが
活性化されて、ワード線ＷＬに 5.0［Ｖ］のＨレベルの
電位が与えられるとすると、トランジスタＴＮ２のソー
スに対するゲート電圧は 5.6［Ｖ］となる。これは従来
の図２に示す回路に対し、ゲート電位にして 0.6［Ｖ］
高くなっており、トランジスタＴＮ２のオン抵抗が、見
かけ上、低減されたことになる。
【００２０】従って、記憶ノードＢのＬレベルを、従来
よりも高速にビット線バ−ＢＩＴに出力することができ
る。また、前述したように、トランジスタＴＮ２は、そ
のゲートに与えられる電位が、しきい値 0.8［Ｖ］に比
べて十分に低い 0.2［Ｖ］程度の電位上昇により、オン
状態に遷移することができるため（見かけ上のしきい値
が低くなる）、トランジスタＴＮ２が導通するまでの時
間を短縮することができる。さらに、メモリセルを構成
するフリップフロップ回路に与えられる電源電圧Ｖ
DDが、この場合、見かけ上 0.6［Ｖ］上昇するので低電
源電圧時のデータ保持特性が向上するものである。
よりも高速にビット線バ−ＢＩＴに出力することができ
る。また、前述したように、トランジスタＴＮ２は、そ
のゲートに与えられる電位が、しきい値 0.8［Ｖ］に比
べて十分に低い 0.2［Ｖ］程度の電位上昇により、オン
状態に遷移することができるため（見かけ上のしきい値
が低くなる）、トランジスタＴＮ２が導通するまでの時
間を短縮することができる。さらに、メモリセルを構成
するフリップフロップ回路に与えられる電源電圧Ｖ
DDが、この場合、見かけ上 0.6［Ｖ］上昇するので低電
源電圧時のデータ保持特性が向上するものである。
【００２１】なお、本実施例では、記憶ノードＢにＬレ
ベル（記憶ノードＡにＨレベル）が記憶されていた場合
を想定して説明したが、反対に、記憶ノードＡにＬレベ
ル（記憶ノードＢにＨレベル）が記憶されていた場合に
も同様な作用・効果を奏するものである。また、、ＶSS
´を生成する手段については、一般に知られているチャ
ージポンプ回路によって容易に構成することができる
が、外部から供電が可能であれば、これを用いてもよ
い。
ベル（記憶ノードＡにＨレベル）が記憶されていた場合
を想定して説明したが、反対に、記憶ノードＡにＬレベ
ル（記憶ノードＢにＨレベル）が記憶されていた場合に
も同様な作用・効果を奏するものである。また、、ＶSS
´を生成する手段については、一般に知られているチャ
ージポンプ回路によって容易に構成することができる
が、外部から供電が可能であれば、これを用いてもよ
い。
【００２２】
【発明の効果】以上説明したように、本発明にかかる半
導体記憶装置によれば、フリップフロップ回路に与えら
れる第１の下位電源電位を、トランスファーゲートに与
えられる第２の下位電源電位に比べ低い電位に設定した
ので、トランスファーゲートのゲート電位が僅かに上昇
しただけでこのトランスファーゲートがオン状態に遷移
することとなり、この結果、このトランスファーゲート
の動作速度が向上し、トランスファーゲートの見かけ上
のオン抵抗を低減することができる。
導体記憶装置によれば、フリップフロップ回路に与えら
れる第１の下位電源電位を、トランスファーゲートに与
えられる第２の下位電源電位に比べ低い電位に設定した
ので、トランスファーゲートのゲート電位が僅かに上昇
しただけでこのトランスファーゲートがオン状態に遷移
することとなり、この結果、このトランスファーゲート
の動作速度が向上し、トランスファーゲートの見かけ上
のオン抵抗を低減することができる。
【００２３】従って、トランスファーゲートを構成する
トランジスタのβを増大させることなく、メモリセルを
構成するトランジスタのＧｍを大きくすることができる
ので、メモリセルサイズを増大させることなく、ビット
線の負荷を高速に駆動することができ、データの読み出
し時間を短縮することが可能となる。また、低電圧時の
データ保持特性を向上させることができる。
トランジスタのβを増大させることなく、メモリセルを
構成するトランジスタのＧｍを大きくすることができる
ので、メモリセルサイズを増大させることなく、ビット
線の負荷を高速に駆動することができ、データの読み出
し時間を短縮することが可能となる。また、低電圧時の
データ保持特性を向上させることができる。
【図１】本発明にかかる半導体記憶装置の一部を示す回
路図である。
路図である。
【図２】従来の半導体記憶装置を示す回路図である。
ＴＮ１，ＴＮ２・・・ トランジスタ（トランスファーゲー
ト）、ＴＮ３，ＴＮ４・・・ トランジスタ（フリップフロ
ップ回路）、ＨＲ１，ＨＲ２…抵抗素子、Ａ，Ｂ…記憶
ノード、ＶDD…電源電圧（第１の上位電源電位）、ＶSS
´…負電位（第１の下位電源電位）、ＢＩＴ，バーＢＩ
Ｔ…ビット線。
ト）、ＴＮ３，ＴＮ４・・・ トランジスタ（フリップフロ
ップ回路）、ＨＲ１，ＨＲ２…抵抗素子、Ａ，Ｂ…記憶
ノード、ＶDD…電源電圧（第１の上位電源電位）、ＶSS
´…負電位（第１の下位電源電位）、ＢＩＴ，バーＢＩ
Ｔ…ビット線。
Claims (2)
- 【請求項１】 複数のメモリセルを有する半導体記憶装
置において、 前記メモリセルは、 第１の上位電源電位と第１の下位電源電位とによって各
電位が供給されると共に、一対のビット線を介してデー
タの書き込み及び読み出しが行われるフリップフロップ
回路と、 前記フリップフロップ回路と前記各ビット線との間にそ
れぞれ接続され、第２の上位電源電位及び第２の下位電
源電位が与えられることにより、オン・オフ制御される
トランスファーゲートとを備えており、 前記フリップフロップ回路に与えられる第１の下位電源
電位を、前記トランスファーゲートに与えられる第２の
下位電源電位に比べ、低い電位に設定したものであるこ
とを特徴とする半導体記憶装置。 - 【請求項２】 前記フリップフロップ回路に与えられる
第１の下位電源電位は、その絶対値が、前記トランスフ
ァーゲートのしきい値よりも小さな値であることを特徴
とする請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4349294A JPH06203570A (ja) | 1992-12-28 | 1992-12-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4349294A JPH06203570A (ja) | 1992-12-28 | 1992-12-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06203570A true JPH06203570A (ja) | 1994-07-22 |
Family
ID=18402792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4349294A Pending JPH06203570A (ja) | 1992-12-28 | 1992-12-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06203570A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003016786A (ja) * | 2001-06-28 | 2003-01-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2007234073A (ja) * | 2006-02-27 | 2007-09-13 | Fujitsu Ltd | 半導体記憶装置 |
| JP2008090958A (ja) * | 2006-10-03 | 2008-04-17 | Toshiba Corp | 半導体記憶装置 |
-
1992
- 1992-12-28 JP JP4349294A patent/JPH06203570A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003016786A (ja) * | 2001-06-28 | 2003-01-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2007234073A (ja) * | 2006-02-27 | 2007-09-13 | Fujitsu Ltd | 半導体記憶装置 |
| JP2008090958A (ja) * | 2006-10-03 | 2008-04-17 | Toshiba Corp | 半導体記憶装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4879690A (en) | Static random access memory with reduced soft error rate | |
| JPH10106272A (ja) | 半導体記憶装置 | |
| US4833643A (en) | Associative memory cells | |
| US4653029A (en) | MOS amplifier and semiconductor memory using the same | |
| JPH0587914B2 (ja) | ||
| JPH0361279B2 (ja) | ||
| US4023149A (en) | Static storage technique for four transistor IGFET memory cell | |
| US5260904A (en) | Data bus clamp circuit for a semiconductor memory device | |
| US5570312A (en) | SRAM cell using word line controlled pull-up NMOS transistors | |
| US4779230A (en) | CMOS static ram cell provided with an additional bipolar drive transistor | |
| JP2937719B2 (ja) | 半導体記憶装置 | |
| US5327376A (en) | Static memory cell | |
| JPS5855597B2 (ja) | 双安定半導体メモリセル | |
| US4931992A (en) | Semiconductor memory having barrier transistors connected between sense and restore circuits | |
| JPH08129891A (ja) | メモリセル回路 | |
| JPH06203570A (ja) | 半導体記憶装置 | |
| JPH0660665A (ja) | 半導体スタティックｒａｍのビット線負荷回路 | |
| JPH0516119B2 (ja) | ||
| JPS6155195B2 (ja) | ||
| EP0230385B1 (en) | Semiconductor memory | |
| JPH10162589A (ja) | 強誘電体メモリ装置 | |
| JPH05120881A (ja) | 半導体記憶装置 | |
| JPH0414435B2 (ja) | ||
| JPS6235191B2 (ja) | ||
| JPS6124092A (ja) | 半導体記憶装置 |