JPH06203570A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH06203570A JPH06203570A JP4349294A JP34929492A JPH06203570A JP H06203570 A JPH06203570 A JP H06203570A JP 4349294 A JP4349294 A JP 4349294A JP 34929492 A JP34929492 A JP 34929492A JP H06203570 A JPH06203570 A JP H06203570A
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- JP
- Japan
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- potential
- power supply
- flip
- semiconductor memory
- supply potential
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- Pending
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Abstract
(57)【要約】
【目的】 電源電圧に対する動作マージンが大きく、高
速に読み出し、書き込みが可能な半導体記憶装置を提供
することにある。 【構成】 メモリセルのフリップフロップ回路には、5
[V]の電源電圧VDDが与えられており、トランジスタ
TN3、TN4のソース端子には、負電位VSS´が共
通に与えられている。この負電位VSS´の電位レベル
は、ワード線WLに与えられるLレベルの電位(0
[V])よりも低く、かつ、その絶対値がトランジスタ
TN1,TN2のしきい値よりも小さな値であることを
特徴とする。
速に読み出し、書き込みが可能な半導体記憶装置を提供
することにある。 【構成】 メモリセルのフリップフロップ回路には、5
[V]の電源電圧VDDが与えられており、トランジスタ
TN3、TN4のソース端子には、負電位VSS´が共
通に与えられている。この負電位VSS´の電位レベル
は、ワード線WLに与えられるLレベルの電位(0
[V])よりも低く、かつ、その絶対値がトランジスタ
TN1,TN2のしきい値よりも小さな値であることを
特徴とする。
Description
【0001】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に、メモリセルにフリップフロップを用いたスタティ
ックRAMなど半導体記憶装置に関するものである。
特に、メモリセルにフリップフロップを用いたスタティ
ックRAMなど半導体記憶装置に関するものである。
【0002】
【従来の技術】従来の半導体記憶装置を図2に示す。図
2はマトリクス状に配列された多数のメモリセルのう
ち、その1つを取り出して示すものである。このメモリ
セルを構成するフリップフロップ回路には、電源電圧V
DDとして5[V]、接地電位GNDとして0[V]が供
給されいる。これらの各電位は、メモリセルアレイを構
成する各メモリセルにも供給されている。
2はマトリクス状に配列された多数のメモリセルのう
ち、その1つを取り出して示すものである。このメモリ
セルを構成するフリップフロップ回路には、電源電圧V
DDとして5[V]、接地電位GNDとして0[V]が供
給されいる。これらの各電位は、メモリセルアレイを構
成する各メモリセルにも供給されている。
【0003】このメモリセルへのデータの書き込みは、
ワード線WLにHレベルの電位を供給してトランスファ
ーゲートとしてのトランジスタTN1,TN2をオンさ
せ、データに応じて一方のビット線BIT又はバーBI
Tのみを、ライト回路(図示せず)によって、接地電位
までドライブすることにより行う。
ワード線WLにHレベルの電位を供給してトランスファ
ーゲートとしてのトランジスタTN1,TN2をオンさ
せ、データに応じて一方のビット線BIT又はバーBI
Tのみを、ライト回路(図示せず)によって、接地電位
までドライブすることにより行う。
【0004】また、このメモリセルからのデータの読み
出しは、ワード線WLにHレベルの電位を供給しトラン
ジスタTN1,TN2をオンさせ、負荷回路(図示せ
ず)によってプルアップされたされたビット線対BI
T,バーBITのうち、データに応じて一方のビット線
を、トランジスタTN1、TN3、又はトランジスタT
N2、TN4のいずれかの経路を通じて、Lレベルにド
ライブすることによって行う。
出しは、ワード線WLにHレベルの電位を供給しトラン
ジスタTN1,TN2をオンさせ、負荷回路(図示せ
ず)によってプルアップされたされたビット線対BI
T,バーBITのうち、データに応じて一方のビット線
を、トランジスタTN1、TN3、又はトランジスタT
N2、TN4のいずれかの経路を通じて、Lレベルにド
ライブすることによって行う。
【0005】なお、データ保持の安定性の観点から、ト
ランスファーゲートとドライバトランジスタのβ比、即
ち、トランジスタTN1とTN3、及びトランジスタT
N2とTN4のβ比は、1:2以上に設定されている。
ランスファーゲートとドライバトランジスタのβ比、即
ち、トランジスタTN1とTN3、及びトランジスタT
N2とTN4のβ比は、1:2以上に設定されている。
【0006】ここで、各トランジスタのβは、次式で示
される。 β=μ・COX・Weff /Leff COX:ゲート絶縁膜の単位当りの容量 Weff :実効チャネル長 Leff :実効チャネル幅
される。 β=μ・COX・Weff /Leff COX:ゲート絶縁膜の単位当りの容量 Weff :実効チャネル長 Leff :実効チャネル幅
【0007】
【発明が解決しようとする課題】しかし、記憶容量の増
大に伴ってメモリセルを構成するトランジスタの微細化
が進み、この結果、各セルの電流駆動能力は著しく小さ
いものとなっている。このため、メモリセルのビット線
駆動能力を低下させ、データの読み出し速度の低下を招
いている。
大に伴ってメモリセルを構成するトランジスタの微細化
が進み、この結果、各セルの電流駆動能力は著しく小さ
いものとなっている。このため、メモリセルのビット線
駆動能力を低下させ、データの読み出し速度の低下を招
いている。
【0008】また、近年、システム電源電圧の低圧化が
進み、低電源電圧領域での動作マージンの向上が望まれ
ていた。
進み、低電源電圧領域での動作マージンの向上が望まれ
ていた。
【0009】本発明は、このような課題を解決すべくな
さたものであり、その目的は、電源電圧に対する動作マ
ージンが大きく、高速に読み出し、書き込みが可能な半
導体記憶装置を提供することにある。
さたものであり、その目的は、電源電圧に対する動作マ
ージンが大きく、高速に読み出し、書き込みが可能な半
導体記憶装置を提供することにある。
【0010】
【課題を解決するための手段】そこで、本発明にかかる
半導体記憶装置では、各メモリセルのフリップフロップ
回路には第1の上位電源電位と第1の下位電源電位が与
えられており、このフリップフロップ回路とビット線対
との間はMOSトランジスタなどによって構成されるト
ランスファーゲートを介して接続されている。このトラ
ンスファーゲートは、第2の上位電源電位及び第2の下
位電源電位が与えられることにより、オン・オフ制御さ
れる。そして、このフリップフロップ回路に与えられる
第1の下位電源電位を、トランスファーゲートに与えら
れる第2の下位電源電位に比べ、低い電位に設定して構
成する。
半導体記憶装置では、各メモリセルのフリップフロップ
回路には第1の上位電源電位と第1の下位電源電位が与
えられており、このフリップフロップ回路とビット線対
との間はMOSトランジスタなどによって構成されるト
ランスファーゲートを介して接続されている。このトラ
ンスファーゲートは、第2の上位電源電位及び第2の下
位電源電位が与えられることにより、オン・オフ制御さ
れる。そして、このフリップフロップ回路に与えられる
第1の下位電源電位を、トランスファーゲートに与えら
れる第2の下位電源電位に比べ、低い電位に設定して構
成する。
【0011】
【作用】従来の一般的な構成では、フリップフロップ回
路に与えられる第1の下位電源電位、及び、トランスフ
ァーゲートに与えられる第2の下位電源電位は、ともに
接地電位となる0[V]が与えられる。
路に与えられる第1の下位電源電位、及び、トランスフ
ァーゲートに与えられる第2の下位電源電位は、ともに
接地電位となる0[V]が与えられる。
【0012】本発明では、フリップフロップ回路の第1
の下位電源電位を、トランスファーゲートの第2の下位
電源電位に比べて低い電位に設定しているため、例え
ば、トランスファーゲートのゲート端子にLレベルの電
位が与えられた場合には、この時点で、既にソース電位
がゲート電位に比べて低いので、ゲート電位が僅かに上
昇しただけでこのトランスファーゲートがオン状態に遷
移することになる。
の下位電源電位を、トランスファーゲートの第2の下位
電源電位に比べて低い電位に設定しているため、例え
ば、トランスファーゲートのゲート端子にLレベルの電
位が与えられた場合には、この時点で、既にソース電位
がゲート電位に比べて低いので、ゲート電位が僅かに上
昇しただけでこのトランスファーゲートがオン状態に遷
移することになる。
【0013】
【実施例】以下、本発明の実施例を添付図面に基づいて
説明する。なお、図2に示した回路と同一の構成要素に
は同一の参照番号を付す。
説明する。なお、図2に示した回路と同一の構成要素に
は同一の参照番号を付す。
【0014】図1に、本実施例にかかる半導体記憶装置
を示す。図1はマトリクス状に配列された多数のメモリ
セルのうち、その1つを取り出して示すものである。こ
のメモリセルは、高抵抗負荷としての抵抗素子HR1,
HR2を用いた抵抗負荷形のメモリセルであり、各抵抗
素子HR1,HR2に対し、それぞれ、ドライバ用のn
チャンネルMOSトランジスタTN3,TN4が直列に
接続されている。この各トランジスタTN3及びTN4
のゲート端子は、相対する他方のトランジスタTN4及
びTN3のドレイン端子に接続され、フリップフロップ
回路を構成している。
を示す。図1はマトリクス状に配列された多数のメモリ
セルのうち、その1つを取り出して示すものである。こ
のメモリセルは、高抵抗負荷としての抵抗素子HR1,
HR2を用いた抵抗負荷形のメモリセルであり、各抵抗
素子HR1,HR2に対し、それぞれ、ドライバ用のn
チャンネルMOSトランジスタTN3,TN4が直列に
接続されている。この各トランジスタTN3及びTN4
のゲート端子は、相対する他方のトランジスタTN4及
びTN3のドレイン端子に接続され、フリップフロップ
回路を構成している。
【0015】フリップフロップ回路の各記憶ノードA,
Bと、対応する各ビット線BIT,バーBITとは、ト
ランスファーゲートとしてのnチャンネルMOSトラン
ジスタTN1,TN2を介して接続されている。また、
トランジスタTN1,TN2のゲート端子は共通のワー
ド線WLに接続されており、このワード線WLにあたえ
れられるHレベルの電位は5[V]であり、Lレベルの
電位は0[V]である。
Bと、対応する各ビット線BIT,バーBITとは、ト
ランスファーゲートとしてのnチャンネルMOSトラン
ジスタTN1,TN2を介して接続されている。また、
トランジスタTN1,TN2のゲート端子は共通のワー
ド線WLに接続されており、このワード線WLにあたえ
れられるHレベルの電位は5[V]であり、Lレベルの
電位は0[V]である。
【0016】また、このフリップフロップ回路には5
[V]の電源電圧VDDが与えられ、トランジスタTN
3、TN4のソース端子には、負電位VSS´が共通に与
えられている。この負電位VSS´の電位レベルは、ワー
ド線WLに与えられるLレベルの電位(0[V])より
も低く、かつ、その絶対値がトランジスタTN1,TN
2のしきい値よりも小さな値に設定する。ただし、この
電位は記憶ノードA又はBに現れるので、非選択時にト
ランジスタTN1,TN2が導通しない範囲に設定す
る。例えば、トランジスタTN1,TN2のしきい値が
0.8[V]であるとすると、負電位VSS´は -0.6
[V]程度が望ましい。
[V]の電源電圧VDDが与えられ、トランジスタTN
3、TN4のソース端子には、負電位VSS´が共通に与
えられている。この負電位VSS´の電位レベルは、ワー
ド線WLに与えられるLレベルの電位(0[V])より
も低く、かつ、その絶対値がトランジスタTN1,TN
2のしきい値よりも小さな値に設定する。ただし、この
電位は記憶ノードA又はBに現れるので、非選択時にト
ランジスタTN1,TN2が導通しない範囲に設定す
る。例えば、トランジスタTN1,TN2のしきい値が
0.8[V]であるとすると、負電位VSS´は -0.6
[V]程度が望ましい。
【0017】次に、このように構成する半導体記憶装置
の動作を説明する。
の動作を説明する。
【0018】記憶ノードA,BにそれぞれHレベル、L
レベルとなるようなデータが書き込まれており、このメ
モリセルが非選択状態、即ち、ワード線WLに0[V]
の電位が与えられトランジスタTN1,TN2がオフ状
態の場合を想定する。この状態では記憶ノードAの電位
は 5.0[V]、記憶ノードBの電位は -0.6 [V]とな
る。このとき、トランジスタTN4のゲートには、記憶
ノードAの電位が与えられるため、このトランジスタT
N4のソースに対するゲート電位は 5.6[V]となる。
また、記憶ノードBの電位がトランジスタTN2のソー
ス電位となるので、このトランジスタTN2のソースに
対するゲート電位は 0.6[V]となる。
レベルとなるようなデータが書き込まれており、このメ
モリセルが非選択状態、即ち、ワード線WLに0[V]
の電位が与えられトランジスタTN1,TN2がオフ状
態の場合を想定する。この状態では記憶ノードAの電位
は 5.0[V]、記憶ノードBの電位は -0.6 [V]とな
る。このとき、トランジスタTN4のゲートには、記憶
ノードAの電位が与えられるため、このトランジスタT
N4のソースに対するゲート電位は 5.6[V]となる。
また、記憶ノードBの電位がトランジスタTN2のソー
ス電位となるので、このトランジスタTN2のソースに
対するゲート電位は 0.6[V]となる。
【0019】この状態でトランジスタTN4のゲート電
位は、従来の図2に示す回路に対し、ゲート電位にして
0.6[V]高くなっている。また、トランジスタTN2
は、そのしきい値が 0.8[V]とすると、 0.2[V]を
残してオフ状態となっている。 次に、ワード線WLが
活性化されて、ワード線WLに 5.0[V]のHレベルの
電位が与えられるとすると、トランジスタTN2のソー
スに対するゲート電圧は 5.6[V]となる。これは従来
の図2に示す回路に対し、ゲート電位にして 0.6[V]
高くなっており、トランジスタTN2のオン抵抗が、見
かけ上、低減されたことになる。
位は、従来の図2に示す回路に対し、ゲート電位にして
0.6[V]高くなっている。また、トランジスタTN2
は、そのしきい値が 0.8[V]とすると、 0.2[V]を
残してオフ状態となっている。 次に、ワード線WLが
活性化されて、ワード線WLに 5.0[V]のHレベルの
電位が与えられるとすると、トランジスタTN2のソー
スに対するゲート電圧は 5.6[V]となる。これは従来
の図2に示す回路に対し、ゲート電位にして 0.6[V]
高くなっており、トランジスタTN2のオン抵抗が、見
かけ上、低減されたことになる。
【0020】従って、記憶ノードBのLレベルを、従来
よりも高速にビット線バ−BITに出力することができ
る。また、前述したように、トランジスタTN2は、そ
のゲートに与えられる電位が、しきい値 0.8[V]に比
べて十分に低い 0.2[V]程度の電位上昇により、オン
状態に遷移することができるため(見かけ上のしきい値
が低くなる)、トランジスタTN2が導通するまでの時
間を短縮することができる。さらに、メモリセルを構成
するフリップフロップ回路に与えられる電源電圧V
DDが、この場合、見かけ上 0.6[V]上昇するので低電
源電圧時のデータ保持特性が向上するものである。
よりも高速にビット線バ−BITに出力することができ
る。また、前述したように、トランジスタTN2は、そ
のゲートに与えられる電位が、しきい値 0.8[V]に比
べて十分に低い 0.2[V]程度の電位上昇により、オン
状態に遷移することができるため(見かけ上のしきい値
が低くなる)、トランジスタTN2が導通するまでの時
間を短縮することができる。さらに、メモリセルを構成
するフリップフロップ回路に与えられる電源電圧V
DDが、この場合、見かけ上 0.6[V]上昇するので低電
源電圧時のデータ保持特性が向上するものである。
【0021】なお、本実施例では、記憶ノードBにLレ
ベル(記憶ノードAにHレベル)が記憶されていた場合
を想定して説明したが、反対に、記憶ノードAにLレベ
ル(記憶ノードBにHレベル)が記憶されていた場合に
も同様な作用・効果を奏するものである。また、、VSS
´を生成する手段については、一般に知られているチャ
ージポンプ回路によって容易に構成することができる
が、外部から供電が可能であれば、これを用いてもよ
い。
ベル(記憶ノードAにHレベル)が記憶されていた場合
を想定して説明したが、反対に、記憶ノードAにLレベ
ル(記憶ノードBにHレベル)が記憶されていた場合に
も同様な作用・効果を奏するものである。また、、VSS
´を生成する手段については、一般に知られているチャ
ージポンプ回路によって容易に構成することができる
が、外部から供電が可能であれば、これを用いてもよ
い。
【0022】
【発明の効果】以上説明したように、本発明にかかる半
導体記憶装置によれば、フリップフロップ回路に与えら
れる第1の下位電源電位を、トランスファーゲートに与
えられる第2の下位電源電位に比べ低い電位に設定した
ので、トランスファーゲートのゲート電位が僅かに上昇
しただけでこのトランスファーゲートがオン状態に遷移
することとなり、この結果、このトランスファーゲート
の動作速度が向上し、トランスファーゲートの見かけ上
のオン抵抗を低減することができる。
導体記憶装置によれば、フリップフロップ回路に与えら
れる第1の下位電源電位を、トランスファーゲートに与
えられる第2の下位電源電位に比べ低い電位に設定した
ので、トランスファーゲートのゲート電位が僅かに上昇
しただけでこのトランスファーゲートがオン状態に遷移
することとなり、この結果、このトランスファーゲート
の動作速度が向上し、トランスファーゲートの見かけ上
のオン抵抗を低減することができる。
【0023】従って、トランスファーゲートを構成する
トランジスタのβを増大させることなく、メモリセルを
構成するトランジスタのGmを大きくすることができる
ので、メモリセルサイズを増大させることなく、ビット
線の負荷を高速に駆動することができ、データの読み出
し時間を短縮することが可能となる。また、低電圧時の
データ保持特性を向上させることができる。
トランジスタのβを増大させることなく、メモリセルを
構成するトランジスタのGmを大きくすることができる
ので、メモリセルサイズを増大させることなく、ビット
線の負荷を高速に駆動することができ、データの読み出
し時間を短縮することが可能となる。また、低電圧時の
データ保持特性を向上させることができる。
【図1】本発明にかかる半導体記憶装置の一部を示す回
路図である。
路図である。
【図2】従来の半導体記憶装置を示す回路図である。
TN1,TN2・・・ トランジスタ(トランスファーゲー
ト)、TN3,TN4・・・ トランジスタ(フリップフロ
ップ回路)、HR1,HR2…抵抗素子、A,B…記憶
ノード、VDD…電源電圧(第1の上位電源電位)、VSS
´…負電位(第1の下位電源電位)、BIT,バーBI
T…ビット線。
ト)、TN3,TN4・・・ トランジスタ(フリップフロ
ップ回路)、HR1,HR2…抵抗素子、A,B…記憶
ノード、VDD…電源電圧(第1の上位電源電位)、VSS
´…負電位(第1の下位電源電位)、BIT,バーBI
T…ビット線。
Claims (2)
- 【請求項1】 複数のメモリセルを有する半導体記憶装
置において、 前記メモリセルは、 第1の上位電源電位と第1の下位電源電位とによって各
電位が供給されると共に、一対のビット線を介してデー
タの書き込み及び読み出しが行われるフリップフロップ
回路と、 前記フリップフロップ回路と前記各ビット線との間にそ
れぞれ接続され、第2の上位電源電位及び第2の下位電
源電位が与えられることにより、オン・オフ制御される
トランスファーゲートとを備えており、 前記フリップフロップ回路に与えられる第1の下位電源
電位を、前記トランスファーゲートに与えられる第2の
下位電源電位に比べ、低い電位に設定したものであるこ
とを特徴とする半導体記憶装置。 - 【請求項2】 前記フリップフロップ回路に与えられる
第1の下位電源電位は、その絶対値が、前記トランスフ
ァーゲートのしきい値よりも小さな値であることを特徴
とする請求項1記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4349294A JPH06203570A (ja) | 1992-12-28 | 1992-12-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4349294A JPH06203570A (ja) | 1992-12-28 | 1992-12-28 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06203570A true JPH06203570A (ja) | 1994-07-22 |
Family
ID=18402792
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4349294A Pending JPH06203570A (ja) | 1992-12-28 | 1992-12-28 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06203570A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003016786A (ja) * | 2001-06-28 | 2003-01-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2007234073A (ja) * | 2006-02-27 | 2007-09-13 | Fujitsu Ltd | 半導体記憶装置 |
JP2008090958A (ja) * | 2006-10-03 | 2008-04-17 | Toshiba Corp | 半導体記憶装置 |
-
1992
- 1992-12-28 JP JP4349294A patent/JPH06203570A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003016786A (ja) * | 2001-06-28 | 2003-01-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2007234073A (ja) * | 2006-02-27 | 2007-09-13 | Fujitsu Ltd | 半導体記憶装置 |
JP2008090958A (ja) * | 2006-10-03 | 2008-04-17 | Toshiba Corp | 半導体記憶装置 |
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