JP2008090958A

JP2008090958A - 半導体記憶装置

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Publication number: JP2008090958A
Application number: JP2006272081A
Authority: JP
Inventors: Satoshi Inaba; 聡稲葉
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2006-10-03
Filing date: 2006-10-03
Publication date: 2008-04-17
Anticipated expiration: 2026-10-03
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Abstract

【課題】ＳＮＭを向上でき、安定動作に有利な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、一対のインバータを構成する第１、第２駆動トランジスタＮ３、Ｎ４を備えたＳＲＡＭセル１０と、前記第１、第２駆動トランジスタの電流経路の一端に接地電圧よりも低いかまたは高い値の電圧を印加する回路１１とを具備する。
【選択図】図１

Description

この発明は、半導体記憶装置に関し、例えば、ＳＲＡＭ（Static Random Access Memory）等に適用されるものである。

近年、シリコン基板上に形成されるＬＳＩ（Large Scale Integrated Circuit）において、用いられる素子の微細化によって高性能化が達成されている。これは、論理回路またはＳＲＡＭ等の記憶装置に用いられるMOSFET（Metal Oxide Semiconductor Field Effect Transistor）において、いわゆるスケーリング則に基づいてゲート長の縮小化、ゲート絶縁膜の薄膜化等を行うことで実現されている。

例えば、ゲート長（Ｌ）＜３０ｎｍ以下の短チャネル領域において、カットオフ特性を改善するため提案されている３次元構造ＭＩＳ（Metal Insulater Semiconductor）型半導体装置の一種として、半導体基板を短冊状に細く切り出した突起状構造（ピラー（ＦＩＮ））を利用したフィントランジスタ（FinFET）がある（例えば、非特許文献１、特許文献１参照）。このフィントランジスタは、例えば、ＳＯＩ（Silicon On Insulater）基板を用いて基板上にピラーを形成し、このピラー上にゲート電極を立体交差させることで、ピラーの上面及び側面をチャネルとするトランジスタである。

ここで、ＳＲＡＭセルの動作の安定性を示すものとして、スタティックノイズマージン（Static Noise Margin：以下、ＳＮＭと称する）がある。このＳＮＭは、バタフライカーブ（Butterfly Curve）に内接する正方形の一辺の値で定義され、上記値が大きいほど動作の安定性に有利である。

さらに、ＳＮＭの大きさを定義する上記正方形の一辺の値は、ベータ比で決定される。このベータ比は、以下に示すように、ＳＲＡＭセル中の転送トランジスタの電流駆動能力（Itr）に対する駆動トランジスタの電流駆動能力（Idr）の比で表わされる。

ベータ比＝ Idr／ Itr
しかし、上記フィントランジスタを用いてＳＲＡＭセルを構成しようとする場合、しきい値が適正にコントロールできないこと、ならびに、チャネル幅を任意に設定できないことなどの理由により、各トランジスタの電流駆動能力を適正な値に設定することが難しい。これは、フィントランジスタのチャネル幅は、上記ピラーの高さで決定されるため、それぞれトランジスタに別個にチャネル幅を選択することが困難であることに起因する。特に、ＳＯＩ基板を用いたフィントランジスタの場合には、ＳＯＩ膜厚でピラー（ＦＩＮ）の高さが決定されるため、トランジスタごとにチャネル幅を変えるということは困難である。そのため、転送トランジスタの電流駆動能力（Itr）に対する駆動トランジスタの電流駆動能力（Idr)の比を選択することができず、上記ベータ比が低減する。

その結果、ベータ比が低減し、ＳＮＭが低減し、安定動作に不利であるという問題があった。

上記のように、従来の半導体記憶装置は、ＳＮＭが低減し、安定動作に不利であるという問題があった。
D.Hisamoto et al.: IEDM'98 p.1032 & X.Huang et al.: IEDM '99 p. 67, 久本大他特開平2-263473

この発明は、ＳＮＭを向上でき、安定動作に有利な半導体記憶装置を提供する。

この発明の一態様によれば、一対のインバータを構成する第１、第２駆動トランジスタを備えたＳＲＡＭセルと、前記第１、第２駆動トランジスタの電流経路の一端に接地電圧よりも低いかまたは高い値の電圧を印加する回路とを具備する半導体記憶装置を提供できる。

この発明の一態様によれば、一対のインバータと、前記一対のインバータに入出力データを転送する第１、第２転送トランジスタとを備えたＳＲＡＭセルと、前記第１、第２転送トランジスタのウェル領域に接地電圧よりも低いかまたは高い値の電圧を印加する回路とを具備する半導体記憶装置を提供できる。

この発明によれば、ＳＮＭを向上でき、安定動作に有利な半導体記憶装置が得られる。

以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。

[第１の実施形態（電圧発生回路を備える一例）]
まず、図１乃至図４を用いて、この発明の第１の実施形態に係る半導体記憶装置を説明する。図１は本例に係る半導体記憶装置を示す回路図であり、図２は図１中のＳＲＡＭセルの平面レイアウトを示す図である。

＜回路構成＞
図示するように、本例に係る半導体記憶装置は、ＳＲＡＭセル（Static Random Access Memory Cell）１０と電圧発生回路１１を備えている。

ＳＲＡＭセル１０は、ＭＯＳトランジスタＰ１〜Ｎ６を備えており、それぞれのトランジスタは、後述するように半導体基板を短冊状に細く切り出した突起状構造（ピラー）を利用したフィントランジスタ（FinFET）である。

ＳＲＡＭセル１０は、転送トランジスタ（Transfer Tr）Ｎ５、Ｎ６、およびデータ記憶を行うようにフリップフロップ接続されたインバータ回路１２−１、１２−２により構成されている。

転送トランジスタＮ５の電流経路の一端はビット線ＢＬに接続され、他端はインバータ回路１２−１のノードＮＤに接続され、ゲートはワード線ＷＬに接続されている。転送トランジスタＮ６の電流経路の一端はビット線／ＢＬに接続され、他端はインバータ回路１２−２のノード／ＮＤに接続され、ゲートはワード線ＷＬに接続されている。

インバータ回路１２−１は、負荷トランジスタ（Load Trまたはpull-up Tr）Ｐ１、駆動トランジスタ（Driver Trまたはpull-down Tr）Ｎ３を備えている。駆動トランジスタＮ３の電流経路の一端は電圧発生回路１１の出力（Ｖss）に接続され、他端はノードＮＤにおいて負荷トランジスタＰ１の電流経路の一端に接続され、ゲートは負荷トランジスタＰ１のゲート、およびインバータ回路１２−２のノード／ＮＤに接続されている。負荷トランジスタＰ１の電流経路の他端は内部電源Ｖddに接続されている。

インバータ回路１２−２は、負荷トランジスタＰ２、駆動トランジスタＮ４を備えている。駆動トランジスタＮ４の電流経路の一端は電圧発生回路１１の出力（Ｖss）に接続され、他端はノード／ＮＤにおいて負荷トランジスタＰ２の電流経路の一端に接続され、ゲートは負荷トランジスタＰ２のゲート、およびインバータ回路１２−１のノードＮＤに接続されている。負荷トランジスタＰ２の電流経路の他端は内部電源Ｖddに接続されている。

ここで、ＳＲＡＭセル１０の動作の安定性を示すスタティックノイズマージン（Static Noise Margin：以下、ＳＮＭと称する）の大きさを定義する正方形の一辺は、ベータ比（β ratio）で決定される。このベータ比は、以下に示すように、ＳＲＡＭセル１０中の転送トランジスタＮ５、Ｎ６の電流駆動能力Itr（Ｎ５）、Itr(Ｎ６）に対する、駆動トランジスタＮ３、Ｎ４の電流駆動能力Idr（Ｎ３）、Idr（Ｎ４）の比で表わされる。

ベータ比＝ Idr(Ｎ３）／ Itr(Ｎ５）
＝ Idr(Ｎ４）／ Itr(Ｎ６）
例えば、駆動トランジスタの電流駆動力Idr(Ｎ３）、Idr(Ｎ４）を、転送トランジスタの電流駆動能力Itr(Ｎ３）、Itr(Ｎ４）よりも大きく選択することで、ベータ比を増大し、ＳＮＭを向上して安定性を向上できる。より具体的には、駆動トランジスタＮ３、Ｎ４のチャネル幅を増大させたり、しきい値Ｖｔを適切に選択することによって、ベータ比を増大することができる。

図２に示すように、本例に係るＳＲＡＭセル１０を構成する各フィントランジスタのゲート長Ｌ０およびフィン幅Ｗfin０は、実質的に同一であるようにレイアウトされている。

＜フィントランジスタ＞
次に、図３および図４を用いて、フィントランジスタ（FinFET）の構造について説明する。上記のように、ＳＲＡＭセル１０中の６トランジスタＰ１〜Ｎ６は、フィントランジスタである。ここでは、駆動トランジスタＮ３を例に挙げて説明する。

まず、図３のバルクフィントランジスタ（bulk FinFET）について説明する。図示するように、Ｐ型シリコン半導体基板２１に、このＰ型シリコン基板１１が突起状に加工され素子領域となるピラーＦＩＮが形成されている。例えば、このピラーＦＩＮの高さは、〜０．３μｍ程度である。また、このピラーＦＩＮの両側のＰ型シリコン基板２１上には、素子分離領域となる素子分離膜２３が形成されている。

素子分離膜２３上に、ピラーＦＩＮの上面及び側面と立体交差するように、ゲート電極Ｇが設けられている。このゲート電極Ｇは、例えばホウ素（Ｂ）が導入された多結晶シリコン等から形成される。このホウ素が導入された多結晶シリコンをゲート電極に用いることによって、閾値電圧をオフリーク電流の低減に適した値（１Ｖ程度）にすることができる。ゲート電極Ｇに導入されるホウ素の濃度は例えば１×１０^２０ｃｍ^−３程度以上が望ましい。また閾値電圧を０．４Ｖ程度に設定するにはこのゲート電極Ｇをmidgap近傍の仕事関数をもつ金属電極、もしくは金属電極とポリシリコン電極の組み合わせで形成するのが望ましい。

このゲート電極ＧとピラーＦＩＮとの界面となる両側面および上面に、ゲート絶縁膜Ｇ_ＯＸが形成されている。このゲート絶縁膜Ｇ_ＯＸは、ピラーＦＩＮ上を覆うように形成され、例えば熱酸化によって形成されたシリコン酸化膜等から形成されている。このゲート絶縁膜Ｇ_ＯＸの膜厚は、例えば１ｎｍ〜３ｎｍ程度が望ましいが、必要により例えば、１ｎｍ以下、または５ｎｍ程度でも良い。

ピラーＦＩＮの図面の手前側と奥側の両側面内には、例えば、Ｐ型シリコン基板１１の導電型と逆の導電型（ｎ型）を持つソースＳとドレインＤが設けられている。このソースＳおよびドレインＤは、ゲート電極Ｇの形成後にこのゲート電極Ｇのパターンをマスクとして自己整合的に形成する。例えば、ソースＳとドレインＤは、ゲート電極Ｇの下方を除くピラーＦＩＮの両側面内に、イオン注入によりリン（Ｐ）あるいはヒ素（Ａｓ）等の不純物を注入することにより形成する。

続いて、図４に示すＳＯＩフィントランジスタ（SOI FinFET）について説明する。図示するように、このフィントランジスタは、半導体基板２１に設けられた絶縁膜２２（ＳＯＩ：Silicon On Insulator）上に設けられている点で、上記バルクフィントランジスタと相違している。

ＳＲＡＭセル１０のその他のトランジスタも同様の構造である。また、本例では、図３に示すバルクフィントランジスタの場合を例に挙げて、以下説明する。

＜ダブルゲート型トランジスタの静電ポテンシャル＞
次に、図５および図６を用いて、ダブルゲート（double gate）型トランジスタの静電ポテンシャル（potential）について説明する。ここで説明するように、上記フィントランジスタは、ダブルゲート型トランジスタである。

図５に示すように、フィントランジスタを含むダブルゲート型トランジスタは、ゲート電極として、トップゲート（top gateまたはfront gate）電極とバックゲート（back gate）電極に同時かつ等しい電圧を印加する。

そのため、図６に示すように、図５中でチャネルに垂直な方向で切った断面１５での静電ポテンシャルは、両側のゲート電極でフェルミレベル（Fermi level）が引っ張られ、両方の側面の表面部にチャネルが形成される。

ここで、上記図３および図４に示したフィントランジスタ（FinFET）は、ピラーＦＩＮを挟む両側のゲート電極Ｇに同時かつ等しい電位を印加する構造である。そのため、本例のフィントランジスタであるトランジスタＰ１〜Ｎ６は、ダブルゲート型トランジスタである。

＜Ｉｄ−Ｖｇ特性（Ｖss＞０Ｖ）＞
次に、図７を用いて、電圧発生回路１１により、駆動トランジスタＮ３のソースに正の印加電圧Ｖssを印加した場合（Ｖss＞０Ｖ）の、駆動トランジスタＮ３のドレイン電流ＩｄのＩｄ−Ｖｇ特性を説明する。本例では、駆動トランジスタＮ３を例に挙げて説明する。図中の実線１７−１、１７−２、１７−３は、駆動トランジスタＮ３のソースにそれぞれ０Ｖ、２００ｍＶ、４００ｍＶを印加した場合のＩｄ−Ｖｇ特性である。この際、トランジスタＮ３のウェル（p-well）電圧を固定している。

実線１７−１〜１７−３に示すように、電圧発生回路１１の印加電圧Ｖssを順次０Ｖ、２００ｍＶ、４００ｍＶに変動させた場合、サブスレッシュホールド（sub-threshold）特性α１、α３の変化はほとんどないが、正の印加電圧Ｖssの増大に伴い、特性曲線１７−１〜１７−３をしきい値電圧Ｖｔが大きくなるようにシフトさせ、電流駆動能力Idr（Ｎ３）、 Idr（Ｎ４）を調整できる。

一方、図示しないが、負の印加電圧Ｖssを印加する場合（Ｖss＜０Ｖ）には、同様に、負の印加電圧Ｖssの増大に伴い、Ｉｄ−Ｖｇ特性曲線をしきい値電圧Ｖｔが小さくなるようにシフトさせて、電流駆動能力Idr（Ｎ３）、Idr（Ｎ４）を増大できる。

このように、負の印加電圧Ｖssを印加する場合（Ｖss＜０Ｖ）、印加電圧Ｖssを増大させると、駆動トランジスタＮ３の電流駆動能力Idrを増大できることが分かる。一方、転送トランジスタＮ５、Ｎ６の閾値電圧は変化がないため、ベータ比を構成する分母の成分である転送トランジスタＮ５、Ｎ６の電流駆動能力Idr（Ｎ５）、Idr（Ｎ６）は一定とすることができる。

このように、負の印加電圧Ｖssを印加する場合（Ｖss＜０Ｖ）に印加電圧Ｖssを増大させると、ベータ比を構成する分子の成分である電流駆動能力Idr（Ｎ３）、Idr（Ｎ４）を増大できる一方、分母の成分である転送トランジスタＮ５、Ｎ６の電流駆動能力Idr（Ｎ５）、Idr（Ｎ６）を一定とすることができるため、本例に係るベータ比β１を増大することができる。

＜バタフライカーブについて＞
次に、本例に係るＳＲＡＭセル１０のバタフライカーブ（Butterfly Curve）について、図８を用いて説明する。バタフライカーブは、ビット線ＢＬ、／ＢＬの電位を変化させた場合のノードＮＤ、／ＮＤの電位変化をプロットしたもので、ＳＲＡＭセルの動作の安定性を示すものである。

図８中の破線ＢＣ１は電圧発生回路１１の印加電圧が０Ｖ（Ｖss＝０Ｖ）の場合のバタフライカーブであり、実線ＢＣ２は電圧発生回路１１の印加電圧Ｖssが負の電圧（Ｖss＝−０．２Ｖ程度）の場合のバタフライカーブである。

図示するように、破線ＢＣ１に内接する正方形の一辺の値（ＳＮＭ：Static Noise Margin）は、ほとんど０ｍＶないし１０ｍＶ程度である。そのため、ＢＣ１に示すＳＲＡＭセルは、ＳＮＭが低く、安定動作に不利であると言える。

一方、実線ＢＣ２に示す本例に係るＳＲＡＭセル１０のように、電圧発生回路１１が負の電圧の印加電圧（Ｖss＜０Ｖ）を印加させた場合には、内接する正方形の一辺の値Ｌ２を、５０ｍＶ以上に向上している。

これは、上記のように負の電圧の印加電圧Ｖssを印加すると、駆動トランジスタの電流駆動能力Idr（Ｎ３）、Idr（Ｎ４）を増大でき、ベータ比β１を増大できるためである。そのため、ＳＲＡＭセル１０のＳＮＭを向上でき、安定動作に有利である。

この実施形態に係る半導体記憶装置によれば、下記（１）および（２）の効果が得られる。

（１）ベータ比を増大して、ＳＮＭを向上でき、安定動作に有利である。

本例に係る半導体記憶装置は、駆動トランジスタＮ３、Ｎ４のソースに印加電圧Ｖssを印加する電圧発生回路１１を備えている。

そのため、電圧発生回路１１が負の印加電圧Ｖss（Ｖss＜０Ｖ）を増大するように変動させることにより、特性曲線をシフトさせ、駆動トランジスタＮ３、Ｎ４の電流駆動能力Idr（Ｎ３）、Idr（Ｎ４）を増大させることができる。

そのため、下記に示すように、ベータ比を構成する分子の成分である電流駆動能力Idr（Ｎ３）、Idr（Ｎ４）を増大できる一方、分母の成分である転送トランジスタＮ５、Ｎ６の電流駆動能力Idr（Ｎ５）、Idr（Ｎ６）を一定とすることができる。そのため、本例に係るベータ比β１を増大することができる。

β１＝ Idr（Ｎ３）／ Itr（Ｎ５）
＝ Idr（Ｎ４）／ Itr（Ｎ６）
その結果、図８に示すように、内接する正方形の一辺の値を増大して、ＳＮＭを向上することができるため、安定動作に有利である。

例えば、本例のバタフライ曲線ＢＣ２に示すように、印加電圧Ｖssを−０．２Ｖにまで変化させた場合には、内接する正方形の一辺の値であるベータ比Ｌ２を、５０mＶ以上にすることができる。

（２）ＳＲＡＭセル１０の各トランジスタをフィントランジスタ（FinFET）で構成する場合に有利である。

本例によれば、ＳＲＡＭセル１０の各トランジスタをフィントランジスタで構成する場合、以下１〜３に示すメリットがある。

１．ベータ比を増大でき、ＳＮＭを向上し、安定動作に有利である。
フィントランジスタを用いてＳＲＡＭセルを構成しようとすると、しきい値が適正にコントロールできないこと、ならびに、チャネル幅を任意に設定できないことなどの理由により、各トランジスタの電流駆動能力を適正な値に設定することが難しい。これは、フィントランジスタのしきい幅およびチャネル幅は、上記ピラー（ＦＩＮ）の高さで決定されるため、それぞれトランジスタに別個にチャネル幅を選択することが困難であることに起因する。特に、ＳＯＩ基板を用いたフィントランジスタ（SOI FinFET）の場合には、ＳＯＩ膜厚でピラーの高さが決定されるため、トランジスタごとにチャネル幅を変えるということは事実上ほぼ不可能である。

しかし、本例では、駆動トランジスタＮ３、Ｎ４のソースに印加電圧Ｖssを印加する電圧発生回路１１を備えている。

そのため、ピラーＦＩＮの高さに依存せずに、フィントランジスタである駆動トランジスタＮ３、Ｎ４のみ電流駆動能力Idr（Ｎ３）、Idr（Ｎ４）を増大することができ、ベータ比を増大できる。結果、ＳＲＡＭセル１０の各トランジスタをフィントランジスタで構成した場合であっても、ベータ比を増大して適正な値に設定でき、ＳＮＭを向上し、安定動作に有利である。

２．製造工程および製造コストの低減に有利である。
上記のように、チャネル幅を変えようとして、各フィントランジスタのピラーの高さを変えようとする場合には、リソグラフィ工程やＲＩＥ（Reactive Ion Etching）等のエッチング工程をフィントランジスタごとに別工程で行う必要があるため、製造工程および製造コストが増大する。

しかし、本例によれば、各フィントランジスタのピラーの高さを一定のままで、駆動トランジスタＮ３、Ｎ４の電流駆動能力Idr（Ｎ３）、Idr（Ｎ４）を増大することができる。そのため、フィントランジスタごとにピラーの高さを変える工程を行う必要がない点で、製造工程および製造コストの低減に有利である。

３．歩留まりの向上に有利である。
ベータ比を増大しようとして、電流駆動力を調整するためにフィントランジスタごとにゲート長を制御する手法も有効とも思われる。しかし、この場合であると、微細化のレイアウトの観点上、十分なベータ比を得ることができないばかりか、さらにＳＲＡＭセル内にまちまちなゲート長のフィントランジスタが存在することになる。そのため、異なるゲート長を形成する際のフォトリソグラフィ工程におけるＣＤ（Critical Dimention）の制御性が低減し、歩留まりが低減する。

しかし、図２に示したように、本例に係るＳＲＡＭセル１０を構成する各フィントランジスタのゲート長Ｌ０およびフィン幅Ｗfin０は、各とトランジスタにおいて同一であるように設けられている。そのため、異なるゲート長やフィン幅を形成する必要がなく、リソグラフィにおけるＣＤ制御を容易にできる点で、歩留まりの向上に有利である。

尚、この第１の実施形態において、ＳＲＡＭセル１０を構成するトランジスタは、ダブルゲート型フィントランジスタを一例に挙げて説明した。しかし、ＳＲＡＭセル１０を構成するトランジスタは、これに限定されず、例えば、ダブルゲート型プレーナトランジスタや、シングルゲート型プレーナトランジスタ等であっても、同様に適用でき、上記の（１）と同様の効果を得ることが可能である。

［変形例１（印加電圧Ｖssがパルス駆動型である一例）］
次に、変形例１に係る半導体記憶装置について、図９および図１０を用いて説明する。この変形例１は、印加電圧Ｖssの印加およびカットオフのタイミングに関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。

上記説明において、印加電圧Ｖssは、直流電圧型である場合を説明した。しかし、この印加電圧Ｖssがパルス駆動型である場合に、その印加およびカットオフのタイミングを選択することにより、ＳＲＡＭセル１０の特性を更に向上させることができる。

まず、図９に示すように、時刻ｔ１の直前に、電圧発生回路１１は、所定の負の印加電圧Ｖssを駆動トランジスタＮ３、Ｎ４のソースに印加する。

続いて、時刻ｔ１の際に、ＳＲＡＭセル１０は、ライトイネーブル信号ＷＲ（Write enable）および入力データＤ１を受信すると、書き込み可能状態（スタンドバイ（stand-by）状態）となる。そして、ＳＲＡＭセル１０は、転送トランジスタＮ５、Ｎ６を動作させ、入力されたデータＤ１をフリップフロップ接続されたインバータ回路１２−１、１２−２にラッチして書き込み動作を開始する。

続いて、時刻ｔ２の際に、ＳＲＡＭセル１０は、入力データＤ１の書き込み動作を終了する。

続いて、時刻ｔ２の直後に、電圧発生回路１１は、印加電圧Ｖssを接地電圧ＧＮＤである０Ｖに戻し、カットオフする。

以後、同様の動作について繰り返し、ＳＲＡＭセル１０は、データＤ２、Ｄ３についても同様の書き込み動作を行う。

このように、電圧発生回路１１は、ライトイネーブル信号ＷＲおよび入力データＤの入力の直前に、負の印加電圧Ｖssを印加することにより、書き込み時のベータ比β１を増加させ、ＳＮＭを向上することができる。上記のように、負の印加電圧Ｖssを印加するタイミングは、ライトイネーブル信号ＷＲおよび入力データＤ１〜Ｄ３が入力される時刻ｔ１、ｔ３、ｔ５よりも、余裕を持った直前の時刻（時刻ｔ１,ｔ３,ｔ５の直前）である。そのため、スタンドバイ状態の際には、駆動トランジスタＮ３、Ｎ４の電流駆動能力Idr（Ｎ３）、Idr（Ｎ４）を向上させた状態で、データＤ１〜Ｄ３を書き込むことができる。

さらに、電圧発生回路１１は、ライトイネーブル信号ＷＲおよび入力データＤの立下がりの直後に、印加電圧Ｖssを接地電圧ＧＮＤである０Ｖに戻し、カットオフを行う。このように、電圧発生回路１１をカットオフするタイミングは、ライトイネーブル信号ＷＲおよび入力データＤ１〜Ｄ３が立ち下がった時刻ｔ２、ｔ６、ｔ１０等の際よりも、余裕を持った直後の時刻（時刻ｔ２,ｔ６,ｔ１０,…の直後等）である。そのため、書き込み動作終了の後には、転送トランジスタＮ５、Ｎ６のしきい値電圧Ｖｔを増大させ、電流駆動能力Idr（Ｎ３）、Idr（Ｎ４）を低減させている。そのため、リーク電流を防止でき、消費電力の低減に有利である。

このように印加電圧Ｖssがパルス駆動型である場合には、上記のように、所定のタイミングにより行うことが望ましい。

次に、印加電圧Ｖssがパルス駆動型である場合に、図１０に示すようにすることも可能である。図示するように、この場合は、図９に示した印加電圧Ｖssを接地レベル（ground level）である０Ｖと所定の負電圧の間で変動させるのではなく、書き込み動作終了の後には、正の電圧の印加電圧Ｖssを印加する点で、上記図９の場合と相違している。

この場合には、書き込み動作終了の後に、本例のようにＳＲＡＭセル１０がフィントランジスタ（FinFET）により構成された場合に、駆動トランジスタＮ３、Ｎ４のしきい値をより大きくできるため、消費電力を低減できる点でより有効である。これは、フィントランジスタである駆動トランジスタＮ３、Ｎ４のソースに、正の電圧である印加電圧Ｖssを印加すると、駆動トランジスタＮ３、Ｎ４のしきい値を実質的に大きくできるからである。

一方、書き込みの際には、同様に駆動トランジスタＮ３、Ｎ４に負の電圧である印加電圧Ｖssを印加することで、ＳＮＭを向上することができる。

尚、この変形例１に係る半導体記憶装置の回路構成およびレイアウト構成は、上記第１の実施形態と同様であるため詳細な説明を省略する。

上記のように、この変形例１に係る半導体記憶装置によれば、上記（１）および（２）と同様の効果が得られる。さらに、本変形例１によれば、下記（３）の効果が得られる。

（３）消費電力の低減に有利である。

図９に示すように、本例に係る電圧発生回路１１は、ライトイネーブル信号ＷＲおよび入力データＤの際に、負の印加電圧Ｖssを印加する。そのため、書き込み時のベータ比β１を増加させ、ＳＮＭを向上することができる。

負の印加電圧Ｖssを印加するタイミングは、ライトイネーブル信号ＷＲおよび入力データＤ１〜Ｄ３が入力される時刻ｔ１、ｔ３、ｔ５よりも、余裕を持った直前の時刻（時刻ｔ１,ｔ３,ｔ５の直前）である。そのため、スタンドバイ状態から、駆動トランジスタＮ３、Ｎ４の電流駆動能力Idr（Ｎ３）、Idr（Ｎ４）を向上させた状態で、データＤ１〜Ｄ３を書き込むことができる。

また、電圧発生回路１１は、ライトイネーブル信号ＷＲおよび入力データＤの立下がりの直後に、印加電圧Ｖssを接地電圧ＧＮＤである０Ｖに戻し、カットオフを行う。そのため、書き込み終了の後には、転送トランジスタＮ５、Ｎ６のしきい値電圧Ｖｔを増大させ、電流駆動能力Idr（Ｎ３）、Idr（Ｎ４）を低減させて、リーク電流を防止できる。その結果、消費電力の低減に有利である。

接地電圧ＧＮＤである印加電圧Ｖssを印加するタイミングは、ライトイネーブル信号ＷＲおよび入力データＤ１〜Ｄ３が立ち下がった時刻ｔ２、ｔ６、ｔ１０等の際よりも、余裕を持った直後の時刻（時刻ｔ２,ｔ６,ｔ１０,…の直後等）である。そのため、書き込み動作終了の後には、電流駆動能力Idr（Ｎ３）、Idr（Ｎ４）を低減させている。そのため、リーク電流を防止でき、消費電力の低減に有利である。

図１０に示す場合には、書き込み動作終了の後に、電圧発生回路１１が正の電圧の印加電圧Ｖssを印加する。

そのため、書き込み動作終了の後の駆動トランジスタＮ３、Ｎ４のしきい値をより大きくできるため、消費電力を低減できる点でより有効である。

この場合には、駆動トランジスタＮ３、Ｎ４がフィントランジスタ（FinFET）により構成された場合に、駆動トランジスタＮ３、Ｎ４のしきい値を実質的により大きくできるため、消費電力を低減できる点でより有効である。そのため、ＳＲＡＭセル１０をフィントランジスタで構成する場合により有効である。

［第２の実施形態（基板バイアス発生回路を備える一例）］
次に、第２の実施形態に係る半導体記憶装置について、図１１乃至図１５を用いて説明する。この実施形態は、基板バイアス発生回路を備える一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。

＜回路構成およびレイアウト＞
図１１に示すように、本例に係る半導体記憶装置の回路構成は、転送トランジスタＮ５、Ｎ６のウェル領域に半導体基板の基板電圧Ｖsubを印加する基板バイアス発生回路５５を備えている点で、上記第１の実施形態と相違している。本例に係るＳＲＡＭセルを構成する各トランジスタＰ１〜Ｎ６は、図３に示したフィントランジスタ（bulk FinFET）を例に挙げて説明する。

図１２に示すように、本例に係るＳＲＡＭセル１０のレイアウトは、以下の点で上記第１の実施形態と相違している。

まず、転送トランジスタＮ５、Ｎ６のゲート長Ｌ１は、駆動トランジスタＮ３、Ｎ４および負荷トランジスタＰ１、Ｐ２のゲート長Ｌ２よりも大きくなるように設けられている（Ｌ１＞Ｌ２）
転送トランジスタＮ５、Ｎ６のフィン幅Ｗfin１は、駆動トランジスタＮ３、Ｎ４および負荷トランジスタＰ１、Ｐ２のフィン幅Ｗfin２よりも大きくなるように設けられている（Ｗfin１＞Ｗfin２）。

また、駆動トランジスタＮ３、Ｎ４のピラー（ＦＩＮ）数は、２個である（ＦＩＮ×２）。

次に、同じゲート長でフィン幅Ｗfinが異なる場合のＩｄ−Ｖｇ特性について、図１３および図１４を用いて説明する。

図１３は、バルク基板上に形成されたFinFETで、かつフィン幅Ｗfinが小さい場合（例えば、フィン幅Ｗfin＝５０ｎｍ程度）であって、基板バイアス発生回路５５の基板電圧Ｖsubを接地電圧（０Ｖ）から負の電圧または正の電圧（−１．０Ｖ＜Ｖsub＜０．５Ｖ）に変化させた場合のＩｄ−Ｖｇ特性を示している。

図中の実線３３−０は、基板電圧Ｖsubが接地電圧（０Ｖ）の際の特性曲線である。実線３３−１は、基板電圧Ｖsubが負の電圧（Ｖsub：−０．５Ｖまたは−１．０Ｖ）の際の特性曲線である。実線３３−２は、基板電圧Ｖsubが正の電圧（Ｖsub：１．０Ｖまたは１．５Ｖ）の際の特性曲線である。

図示するように、フィン幅Ｗfinが小さい場合は、基板電圧Ｖsubを変化（−１．０Ｖ＜Ｖsub＜０．５Ｖ）させた場合であっても、閾値電圧Ｖｔの変化はほとんど見られない。例えば、ドレイン電流Ｉｄ＝１０^−７（Ａ）の際の閾値電圧Ｖｔ（Ｖ）は、基板電圧Ｖsubを変化させた場合であってもほとんど変化は見られず、−０．２Ｖ程度である。

このように、フィン幅Ｗfinが小さい場合は、基板電圧Ｖsubの影響をほとんど受けず、その動作モードは、ほぼ完全空乏型トランジスタ（FD-SOI MOSFET）と等価である。

一方、図１４は、バルク基板上に形成されたFinFETで、かつフィン幅Ｗfinが大きい場合（例えば、フィン幅Ｗfin＝１００ｎｍ程度）であって、基板バイアス発生回路５５の基板電圧Ｖsubを接地電圧（０Ｖ）から負の電圧または正の電圧（−１．０Ｖ＜Ｖsub＜０．５Ｖ）に変化させた場合のＩｄ−Ｖｇ特性を示している。

同様に、図中の実線３３−０は、基板電圧Ｖsubが接地電圧（０Ｖ）の際の特性曲線である。実線３３−１は、基板電圧Ｖsubが負の電圧（Ｖsub：−０．５Ｖまたは−１．０Ｖ）の際の特性曲線の際の特性曲線である。実線３３−２は、基板電圧Ｖsubが正の電圧（Ｖsub：１．０Ｖまたは１．５Ｖ）の際の特性曲線である。

図示するように、フィン幅Ｗfinが大きい場合は、基板電圧Ｖsubを変化（−１．０Ｖ＜Ｖsub＜０．５Ｖ）させると、閾値電圧Ｖｔが変化することが分かる。例えば、ドレイン電流Ｉｄ＝１０^−７（Ａ）の際の閾値電圧の変動幅ΔＶｔは、０．２５Ｖ〜０．４１Ｖ程度である。

具体的には、接地電圧から負の電圧の基板電圧Ｖsubを印加（特性曲線３３−１の場合）すると、閾値電圧Ｖｔが増加するように（電流駆動能力Itrが減少するように）、Ｉｄ−Ｖｇ曲線をシフトできる。

一方、接地電圧から正の電圧の基板電圧Ｖsubを印加（特性曲線３３−２の場合）すると、閾値電圧Ｖｔが減少するように（電流駆動能力Itrが増大するように）、Ｉｄ−Ｖｇ曲線をシフトできる。

このように、バルク基板上に形成されたFinFETで、かつフィン幅Ｗfinが大きい場合は、基板電圧ＶsubによるＶｔ制御がなされていることから、ピラー（ＦＩＮ）の両側面に、通常の２つのバルクトランジスタ（bulk MOSFET）が作りこまれているのと電気的には等価である。これは、ゲート電極に電圧を印加することで形成される空乏層が、トップゲート側とバックゲート側とから延びてきていても、それらが連結しない状況になっていると推測できる。

その証拠としてフィン幅が細く完全空乏型トランジスタ（FD-SOI MOSFET）として動作している場合（図１３）と比較して、フィン幅が大きく部分空乏型トランジスタ（Partially Depleted SOI (PD-SOI) MOSFET）として動作している場合（図１４）の閾値電圧Ｖｔが、より大きくなっている。これは、基板電圧Ｖsubの印加により、閾値電圧Ｖｔ制御がなされていることを示している。

ここで、本例では、転送トランジスタＮ５、Ｎ６のフィン幅Ｗfin２が大きいため、動作モードは部分空乏型トランジスタ（PD-SOI MOSFET）と等価である（図１４の場合）。そのため、基板バイアス発生回路５５が、負の基板電圧Ｖsubを印加することにより、閾値電圧Ｖｔを増大でき、電流駆動能力Itr（Ｎ５）、Itr（Ｎ６）を低減することができる。このように、ベータ比の分母成分を構成する電流駆動能力Itr（Ｎ５）、Itr（Ｎ６）を低減できるため、本例に係るベータ比β２を増大することができる。

また、転送トランジスタＮ５、Ｎ６のウェル領域（p-well）に印加する基板電圧Ｖsubは、転送トランジスタＮ５、Ｎ６が設けられた半導体基板２１中のコンタクト配線を介して行われる（図１２において図示せず）。

一方、本例の駆動トランジスタＮ３、Ｎ４および負荷トランジスタＰ１、Ｐ２のフィン幅Ｗfin１は小さく設けられているため、動作モードは完全空乏型トランジスタ（FD-SOI MOSFET）と等価である（図１３の場合）。そのため、基板バイアス発生回路５５が、正または負の基板電圧Ｖsubを印加しても、閾値電圧Ｖｔに変化はない。結果、基板電圧Ｖsubを印加した場合であっても、駆動トランジスタＮ３、Ｎ４、および負荷トランジスタＰ１、Ｐ２の電流駆動能力Idr（Ｎ３）、Idr（Ｎ４）、Ｐld（Ｐ１）、Ｐld（Ｐ２）の変化を防止できる。

次に、図１５を用いて、フィン幅が大きい場合（Ｗfin＝１００ｎｍ程度）における、閾値電圧Ｖｔと基板電圧Ｖsubとの関係を説明する。

図示するように、閾値電圧Ｖｔは、基板電圧Ｖsubに対して非線形に変動しており、同じ基板電圧Ｖsubの変動幅であっても閾値電圧の変動幅は異なっている。例えば、変動幅ΔＶsubが同じ１．０Ｖである、＋０．５Ｖから−０．５Ｖの際の閾値電圧変動幅ΔＶｔ１は、０．０Ｖから−１．０Ｖの際の閾値電圧変動幅ΔＶｔ２よりも大きい（ΔＶｔ１＞ΔＶｔ２）。

このように、基板電圧Ｖsubの変動幅を同一とした場合であっても、閾値電圧の変動幅は異なってくることから、より変動幅の大きい領域（−０．５Ｖ＜Ｖsub＜＋０．５Ｖ）で、基板バイアス発生回路５５は、基板電圧Ｖsubを印加させることが望ましい。

＜ベータ比＞
本例に係るＳＲＡＭセル１０のベータ比β２は、以下のように表わされる。

β２＝ Idr（Ｎ３）／ Itr（Ｎ５）
＝ Idr（Ｎ４）／ Itr（Ｎ６）
ここで、本例に係るＳＲＡＭセル１０をまとめると、図１６に示すようになる。図示するように、ベータ比β２の分母成分を構成する電流駆動能力Itr（Ｎ５）、Itr（Ｎ６）は、ゲート長Ｌ１が大きく（Ｌ１＞Ｌ２）、ピラー数が１本（×１）であるため、短チャネル効果が劣化することにより、低減する。

さらに、転送トランジスタＮ５、Ｎ６のフィン幅Ｗfin１は大きい（＞Ｗfin２）ため、動作モードは部分空乏型トランジスタ（PD-SOI MOSFET）と等価である。よって、基板バイアス発生回路５５が、負の基板電圧Ｖsubを印加することにより、閾値電圧Ｖｔを大きくでき、電流駆動能力Itr（Ｎ５）、Itr（Ｎ６）を低減することができる。

一方、ベータ比β２の分子成分を構成する電流駆動能力Idr（Ｎ３）、Idr（Ｎ４）は、ゲート長Ｌ２が小さく、ピラー数が２本であるため、増大する。

さらに、駆動トランジスタＮ３、Ｎ４のフィン幅Ｗfin２は小さい（＜Ｗfin１）ため、動作モードは完全空乏型トランジスタ（FD-SOI MOSFET）と等価である。よって、基板バイアス発生回路５５が基板電圧Ｖsubを印加しても、トランジスタ特性に変化はないため閾値電圧Ｖｔに変化はなく、電流駆動能力Idr（Ｎ３）、Idr（Ｎ４）の低減を防止することができる。

そのため、例えば、本例ではベータ比β２を２．０以上とすることができる。それは、ベータ比は、形式的には、駆動トランジスタＮ３、Ｎ４のチャネル本数で決定されるところ、本例では、駆動トランジスタＮ３、Ｎ４のピラーＦＩＮ数は、２本であるからである。

このように、ベータ比は、チャネル本数で決まるため、形式的には、整数値しか取り得ない。しかし、本例では、さらに負の基板電圧Ｖsubを印加することによって、ベータ比の分母成分を構成する転送トランジスタの電流駆動能力Itr（Ｎ５）、Itr（Ｎ６）を低減することができるため、２．０以上のベータ比β２を得ることができる。かつ、基板バイアス発生回路５５が、印加する基板電圧Ｖsubの値を選択することにより、より最適な値を選択することができる。

上記のように、この実施形態に係る半導体記憶装置によれば、上記（１）と同様の効果が得られる。

即ち、（１）ベータ比を増大して、ＳＮＭを向上でき、安定動作に有利である。

本例に係る半導体記憶装置は、転送トランジスタＮ５、Ｎ６のウェル領域に基板電圧Ｖsubを印加する基板バイアス発生回路５５を備えている。

さらに、図１２に示すように、転送トランジスタＮ５、Ｎ６は、ゲート長Ｌ１が大きく、ピラー数が１本であるため、ベータ比β２の分母成分を構成する電流駆動能力Itr（Ｎ５）、Itr（Ｎ６）を低減できる。

加えて、フィン幅Ｗfin１が大きい（＞Ｗfin２）ため、転送トランジスタＮ５、Ｎ６の動作モードは部分空乏型トランジスタ（PD-SOI MOSFET）と等価であり、基板バイアス発生回路５５が負の基板電圧Ｖsubを印加することにより、閾値電圧Ｖｔを大きくでき、電流駆動能力Itr（Ｎ５）、Itr（Ｎ６）を低減することができる。

一方、駆動トランジスタＮ３、Ｎ４は、ゲート長Ｌ２が小さく、ピラー数が２本であるため、ベータ比β２の分子成分を構成する電流駆動能力Itrを増大できる。

加えて、フィン幅Ｗfin２が小さいため、駆動トランジスタＮ３、Ｎ４の動作モードは完全空乏型トランジスタ（FD-SOI MOSFET）と等価であり、基板バイアス発生回路５５が基板電圧Ｖsubを印加しても、トランジスタ特性に変化はないため閾値電圧Ｖｔに変化はなく、電流駆動能力Idr（Ｎ３）、Idr（Ｎ４）の低減を防止することができる。

そのため、ベータ比β２を増大して、ＳＮＭを向上でき、安定動作に有利である。

さらに、本例はピラーＦＩＮの高さを一定のままで、上記（２）の効果を得ることができる点で、ＳＲＡＭセル１０の各トランジスタをフィントランジスタ（FinFET）で構成する場合に有利である。

尚、この第２の実施形態において、駆動トランジスタＮ３、Ｎ４および転送トランジスタＮ５、Ｎ６のウェル領域（例えば、p-well領域）は、互いに共有され電気的に接続された領域であっても良い。さらに、ウェル領域が互いに独立して別々の領域であって、電気的に分離された領域であっても良い。駆動トランジスタＮ３、Ｎ４および転送トランジスタＮ５、Ｎ６のウェル領域が上記いずれの場合であっても、基板電圧Ｖsubをウェル領域に印加した際、しきい値が変動するのは転送トランジスタＮ５、Ｎ６だけである。そのため、ウェル領域が上記いずれの場合であっても、駆動トランジスタＮ３、Ｎ４の電流特性は変化せず、電流駆動能力Idr（Ｎ３）、Idr（Ｎ４）を一定にすることができる。従って、ウェル領域のレイアウトが上記いずれの場合であっても、ＳＮＭを向上することができる。

［変形例２（基板電圧Ｖsubがパルス駆動型である一例）］
次に、変形例２に係る半導体記憶装置について、図１７および図１８を用いて説明する。この変形例２は、基板電圧Ｖsubのタイミングに関するものである。この説明において、上記第２の実施形態と重複する部分の詳細な説明を省略する。

まず、図１７に示すように、時刻ｔ１の直前に、基板バイアス発生回路５５は、接地電圧（０Ｖ）から負の電圧の基板電圧Ｖsubを転送トランジスタＮ５、Ｎ６のウェル領域に印加する。

続いて、時刻ｔ１の際に、ＳＲＡＭセル１０は、ライトイネーブル信号ＷＲおよび入力データＤ１を受信すると、書き込み可能状態（スタンドバイ（stand-by）状態）となる。そして、ＳＲＡＭセル１０は、転送トランジスタＮ５、Ｎ６を動作させ、入力されたデータＤ１をフリップフロップ接続されたインバータ回路１２−１、１２−２にラッチして書き込み動作を開始する。

続いて、時刻ｔ２の直後に、基板バイアス発生回路５５は、負の電圧から接地電圧（０Ｖ）に基板電圧Ｖsubを戻す。

このように、基板バイアス発生回路５５は、ライトイネーブル信号ＷＲおよび入力データＤの入力の直前に、負の基板電圧Ｖsubを印加することにより、書き込み時のベータ比β２を増加させ、ＳＮＭを向上することができる。上記のように、負の基板電圧Ｖsubを印加するタイミングは、ライトイネーブル信号ＷＲおよび入力データＤ１〜Ｄ３が入力される時刻ｔ１、ｔ３、ｔ５よりも、余裕を持った直前の時刻（時刻ｔ１,ｔ３,ｔ５の直前）である。そのため、スタンドバイ状態から、転送トランジスタＮ５、Ｎ６の電流駆動能力Itr（Ｎ５）、Itr（Ｎ６）を低減させた状態で、データＤ１〜Ｄ３を書き込むことができる。

さらに、電圧発生回路１１は、ライトイネーブル信号ＷＲおよび入力データＤの立下がりの直後に、基板電圧Ｖsubを接地電圧ＧＮＤである０Ｖに戻す。このように、基板バイアス発生回路５５を接地電圧に戻すタイミングは、ライトイネーブル信号ＷＲおよび入力データＤ１〜Ｄ３が立ち下がった時刻ｔ２、ｔ４等の際よりも、余裕を持った直後の時刻（時刻ｔ２,ｔ４,…の直後等）である。そのため、書き込み動作終了の後には、転送トランジスタＮ５、Ｎ６のしきい値電圧Ｖｔを低減させ、電流駆動能力Itr（Ｎ５）、Itr（Ｎ６）を増大させている。

そのため、読み出し時における転送トランジスタＮ５、Ｎ６の電流特性を改善し、読み出し速度を向上することができる。

このように基板電圧Ｖsubがパルス駆動型である場合には、上記のように、所定のタイミングにより行うことが望ましい。

＜正の電圧および負の電圧に変動させる一例＞
次に、基板電圧Ｖssがパルス駆動型である場合に、図１８に示すようにすることも可能である。図示するように、本例は、基板電圧Ｖsubを接地電圧（ground level）である０Ｖと負の電圧の間で変動させるのではなく、書き込み動作の際に、基板電圧Ｖsubを接地レベル（０Ｖ）を挟んで正の電圧および負の電圧に変動させている点で図１７と相違している。

この場合には、読み出し時における転送トランジスタＮ５、Ｎ６の読み出し速度をより向上することができる点で有効である。

図示するように、書き込み動作終了の後には、基板バイアス発生回路５５は、正の基板電圧Ｖsubを印加することにより、転送トランジスタＮ５、Ｎ６のしきい値電圧Ｖｔをより低減させることができる。そのため、読み出し時における転送トランジスタＮ５、Ｎ６の電流特性をより改善でき、電流駆動能力Itr（Ｎ５）、Itr（Ｎ６）を増大させることができるからである。

さらに、転送トランジスタＮ５、Ｎ６が、フィントランジスタで構成されている場合には、負の基板電圧Ｖsubを印加することにより、実質的にしきい値Ｖtを大きくしたのと同じ効果が得られる。この点で、転送トランジスタＮ５、Ｎ６をフィントランジスタで構成する場合に有効である。

［変形例３（平面レイアウトのその他の一例）］
次に、変形例３に係る半導体記憶装置について、図１９および図２０を用いて説明する。この変形例３は、上記第２の実施形態の平面レイアウトのその他の一例に関するものである。この説明において、上記第２の実施形態と重複する部分の詳細な説明を省略する。

図示するように、本変形例に係る半導体記憶装置は、駆動トランジスタＮ３、Ｎ４および負荷トランジスタＰ１、Ｐ２のピラー数が１つである（ＦＩＮ×１）点で、上記第２の実施形態と相違している。

そのため、本変形例に係るＳＲＡＭセル１０のベータ比β３は、形式的には、１．０以上の値を得ることが可能である。

ここで、一般的にβ比は、１．５〜２．５程度が最適とされている。そのため、必要に応じて、基板バイアス発生回路５５が印加する基板電圧Ｖsubの値を選択することにより、例えば、１．０〜２．５程度の最適なベータ比β３を選択できる点で有効である。

また、この変形例３の場合であっても、所定のタイミングに基板電圧Ｖsubを印加することにより、上記変形例２と同様の効果を得ることが可能である。

尚、上記第１、第２の実施形態、および変形例１乃至３において、ＳＲＡＭセル１０を構成するトランジスタは、フィントランジスタに限らず、例えば、ダブルゲート型プレーナトランジスタや、シングルゲート型プレーナトランジスタ等であっても、同様に適用でき、上記の（１）と同様の効果を得ることが可能である。

以上、実施形態および変形例を用いて本発明の説明を行ったが、この発明は上記各実施形態および変形例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態および各変形例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態および各変形例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

この発明の第１の実施形態に係る半導体記憶装置を示す回路図。図１中のＳＲＡＭセルを示す平面レイアウト図。図１中の駆動トランジスタを示す斜視図（bulk FinFETの場合）。図１中の駆動トランジスタを示す斜視図（SOI FinFETの場合）。ダブルゲート型トランジスタの静電ポテンシャルを説明するための図。図５中の断面で見たエネルギーバンド図。印加電圧を変化させた場合の閾値電圧とドレイン電流との関係（Ｉｄ−Ｖｇ特性）を示す図。バタフライカーブを示す図。変形例１に係る半導体記憶装置のタイミングチャート図。変形例１に係る半導体記憶装置のタイミングチャート図。この発明の第２の実施形態に係る半導体記憶装置を示す回路図。図１１中のＳＲＡＭセルを示す平面レイアウト図。フィン幅が小さい場合のＩｄ−Ｖｇ特性図。フィン幅が大きい場合のＩｄ−Ｖｇ特性図。フィン幅が大きい場合における、閾値電圧Ｖｔと基板電圧Ｖsubとの関係を示す図。第２の実施形態に係る半導体記憶装置を説明するための図。変形例２に係る半導体記憶装置のタイミングチャート図。変形例２に係る半導体記憶装置のタイミングチャート図。変形例３に係る半導体記憶装置の平面レイアウト図。変形例３に係る半導体記憶装置を説明するための図。

符号の説明

１０…ＳＲＡＭセル、１１…電圧発生回路、１２−１、１２−２…インバータ回路、ＶＤＤ…内部電源、Ｖss…印加電圧、ＷＬ…ワード線、ＢＬ、／ＢＬビット線…、ＮＤ、／ＮＤ…ノード、Ｐ１、Ｐ２…負荷トランジスタ、Ｎ３、Ｎ４…駆動トランジスタ、Ｎ５、Ｎ６…転送トランジスタ。

Claims

一対のインバータを構成する第１、第２駆動トランジスタを備えたＳＲＡＭセルと、
前記第１、第２駆動トランジスタの電流経路の一端に接地電圧よりも低いかまたは高い値の電圧を印加する回路とを具備すること
を特徴とする半導体記憶装置。
前記ＳＲＡＭセルを構成する各トランジスタはフィントランジスタであり、
前記フィントランジスタのゲート長およびフィン幅は、前記各トランジスタについて実質的に同一であること
を特徴とする請求項１に記載の半導体記憶装置。
一対のインバータと、前記一対のインバータに入出力データを転送する第１、第２転送トランジスタとを備えたＳＲＡＭセルと、
前記第１、第２転送トランジスタのウェル領域に接地電圧よりも低いかまたは高い値の電圧を印加する回路とを具備すること
を特徴とする半導体記憶装置。
前記ＳＲＡＭセルは、前記一対のインバータを構成する第１、第２駆動トランジスタを備え、
前記第１、第２転送トランジスタおよび前記第１、第２駆動トランジスタはフィントランジスタであって、
前記第１、第２転送トランジスタのゲート長は、前記第１、第２駆動トランジスタのゲート長よりも大きく、
前記第１、第２転送トランジスタのフィン幅は、前記第１、第２駆動トランジスタのフィン幅よりも大きく、
前記第１、第２駆動トランジスタのピラー数は２個であること
を特徴とする請求項３に記載の半導体記憶装置。
前記回路は、前記ＳＲＡＭセルへの入力データの書き込み開始の際に接地電圧よりも低い電圧を発生し、前記ＳＲＡＭセルへの前記入力データの書き込み終了の後に前記接地電圧または前記接地電圧よりも高い電圧を発生すること
を特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。