JP2008508715A - セルフバイアストランジスタ構造およびｓｒａｍセル - Google Patents

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Abstract

自己バイアス半導体スイッチを供給することで、個々のアクティブコンポーネント数を減らしたＳＲＡＭセル（４５０）を実現することができる。特定の実施形態では、自己バイアス半導体デバイスを、ダブルチャネル電界効果トランジスタ（４００）の形式で与えることができる。このトランジスタは、トランジスタ数が６つ未満の、また、好ましい実施形態では、わずか２つの個々のトランジスタ素子を備えたＳＲＡＭセル（４５０）の形成を可能にする。

Description

概して、本発明は集積回路の製造に関し、より詳細には、トランジスタデバイスの機能拡張を可能とし、その結果、レジスタ、スタティックＲＡＭセル等の回路素子のコンフィグレーションを単純化するポテンシャルを提供するトランジスタアーキテクチャに関する。
マイクロプロセッサ、記憶装置等の最新の集積回路では、制限されたチップ領域上に非常に多くの回路素子、特にトランジスタが提供されて動作される。回路素子の性能の向上と加工寸法の縮小については、この数十年間に非常な進化を遂げているが、電子デバイスの機能性を高めることが継続的に要求されていることから、半導体製造者達は回路素子の寸法を確実に縮小し、その動作速度を高めることを強いられている。しかし、加工寸法の継続的スケーリングは、プロセス技術を再設計し、新たな設計ルールに合わせるための新しい設計ストラテジーとツールとを構築する上で非常な努力を伴う。
概して、複雑なロジック部分を含む複合回路において、デバイス性能および／または電力消費の点から、現在はＭＯＳ技術が好ましい製造技術である。ＭＯＳ技術によって形成されたロジック部分を含む集積回路では、通常、スイッチモード(switched mode)で動作される多くの電界効果トランジスタ（ＦＥＴ）が与えられる。つまり、これらのデバイスは、高導電状態（オン状態）と高インピーダンス状態（オフ状態)とを示す。ゲート電極によって電界効果トランジスタの状態が制御される。この状態は、適切な制御電圧を印加後、ドレイン端子とソース端子との間に形成されたチャネル領域の導電率に影響を及ぼし得る。
図１ａは、最新のＭＯＳベースのロジック回路に利用することが可能な、通常の電界効果トランジスタ素子の断面図を概略的に示す。トランジスタ素子１００は、例えばシリコン基板などの基板１０１を含む。この基板１０１上あるいは中には結晶領域１０２が形成されており、その上および中にはトランジスタ素子１００のさらなる構成要素が形成されている。基板１０１は絶縁基板を表すこともでき、その上には、トランジスタ１００のさらなる構成要素に対応する指定された厚みからなる結晶性半導体層が形成されている。
結晶領域１０２は、所望のトランジスタ機能を得るために、様々な濃度における２つ以上の異なるドーパント材料を含む。このために、第１導電型、例えばＮ型を形成している高濃度ドープされたドレインおよびソース領域１０４が結晶領域１０２内に形成される。これらの領域は、特定の横方向および縦方向ドーパントプロファイルを有する。
他方で、ドレイン領域１０４とソース領域１０４との間の結晶領域１０２を逆の導電型を供給する材料、すなわち、図示している例では、Ｐ型を供給する材料でドープし、ドレインおよびソース領域１０４のそれぞれを備えたＰＮ接合を生成してもよい。
さらに、ドレイン領域１０４とソース領域１０４との間に、比較的薄いチャネル領域１０３を確立してもよい。この領域は、トランジスタ１００がＮチャネルエンハンスメントトランジスタを表す場合にＰ型材料でドープされてもよく、あるいは、トランジスタ１００がＮチャネル空乏トランジスタを表す場合に、Ｎ型材料でごくわずかにドープされてもよい。
チャネル領域１０３上にはゲート電極１０５が形成される。このゲート電極１０５は薄膜ゲート絶縁層１０６によって離間され、よって、チャネル領域１０３から電気的に絶縁される。
現在の一般的なトランジスタ素子においては、ゲート電極１０５において、サイドウォールスペーサ１０７を与えることもできる。このサイドウォールスペーサ１０７は、イオン注入によってドレインおよびソース領域１０４を形成する間に利用してもよく、および／あるいは、シリコンベーストランジスタ素子において、通常はドープされたポリシリコンから構成されるゲート電極１０５の導電率を高める後続のプロセスにおいて利用することもできる。簡素化のために、金属シリサイドおよびこれに類するものなどのさらなる構成要素は図１ａには示していない。
すでに述べたように、適切な製造プロセスは、複数の非常に複雑なプロセス技術を含む。このような技術は、トランジスタ素子１００の限界寸法と、それぞれのプロセスマージンとを規定する特定の設計ルールに従う。例えば、トランジスタ１００の重要な寸法の１つはチャネル長、すなわち、図１ａにおいては、チャネル領域１０３を横方向に拡張した長さである。このチャネル長は実質的にゲート電極１０５の寸法によって決定される。その理由は、このゲート電極１０５は、場合によってはスペーサ１０７などのいずれのサイドウォールスペーサとともに、ドレインおよびソース領域１０４を形成する間に注入マスクとして使用されるからである。現在、最新のトランジスタ素子の限界寸法は約５０ｎｍおよびそれ以下であるので、集積回路の性能を高めるうえでのどのような進歩も、確立されたプロセス技術を調整し、新たなプロセス技術とプロセスツールとを構築するうえで非常な努力を伴う。
トランジスタ素子１００の現実の寸法に関係なく、基本となるオペレーションスキームは以下の通りである。動作の間、ドレインおよびソース領域１０４は、接地および供給電圧ＶＤＤなどのそれぞれの電圧に接続される。チャネル領域１０３は今、Ｎチャネルエンハンスメントトランジスタの機能を与えるために、わずかにＰドープされているものとする。さらに、図１ａに示しているトランジスタアーキテクチャは、原理上は領域１０４に対して左右対称であるが、左領域１０４は接地に接続され、これにより、この領域１０４はソース領域と呼ばれることになる。従って、ＶＤＤに接続された右手側の領域１０４は、ドレイン領域と呼ばれることになる。
さらに、結晶領域１０２は特定の電位にも接続される。これは、接地電位であってもよい。また、以下の説明において参照されるどのような電圧も、結晶領域１０２およびソース領域１０４に供給される接地電位に対する電圧として考えられる。
チャネル領域１０３の導電率は、ゲート電極１０５に供給される電圧がない場合、あるいは、負電圧において非常に低く維持される。その理由は、少なくともチャネル領域１０３からドレイン領域１０４へのＰＮ接合は逆バイアスされており、また、チャネル領域１０３には極わずかの数の少数電荷キャリアが存在するに過ぎないからである。
ゲート電極１０５に供給される電圧を増加すると、ゲート電位がチャネル領域１０３に静電結合することで、チャネル領域１０３の少数電荷キャリアの数、つまり電子の数が増加する可能性があるが、ＰＮ接合は依然として十分に順方向バイアスされてはいないので、チャネル領域１０３のトータルの導電率が大きく増加することはない。
ゲート電圧をさらに増加すると、少数電荷キャリア数が増加し、ＰＮ接合における空間電荷領域が減り、その結果、電子がソース領域からドレイン領域に流れるようにＰＮ接合を順方向バイアスするので、チャネル導電率が急峻に増加する。チャネル領域１０３の急峻な導電率の変化が生じるゲート電圧は、しきい電圧ＶＴと呼ばれる。
図１ｂは、Ｎチャネルエンハンスメントトランジスタを表す場合におけるデバイス１００の動作を定性的に示す。横軸はゲート電圧ＶＧを示し、縦軸は、チャネル領域１０３を介してソース領域からドレイン領域へ流れる電流、つまり電子を表す。ドレイン電流は印加電圧ＶＤＤに、特にトランジスタ１００に依存していることを理解されたい。いずれの速度においても、ドレイン電流は、ゲート電圧ＶＧによる制御が可能なチャネル導電率の動作を表し得る。特に、高インピーダンス状態および高導電状態は、しきい電圧ＶＴによって定義される。
図１ｃは、トランジスタ素子１００がＮチャネル空乏トランジスタの形態で、つまり、チャネル領域１０３がわずかにＮドープされている場合のトランジスタ素子１００の動作を概略的に示す。この場合、主要な電荷キャリア（電子）がチャネル領域１０３に導電性を与えてゼロゲート電圧とする、あるいは、負のゲート電圧にすらなる。その結果、ネガティブゲート電圧が十分な少数電荷キャリアを生成して逆バイアスされたＰＮ接合を確立するまでに十分に高い場合を除き、チャネル導電率が急峻に低下される。しきい電圧ＶＴは、Ｎチャネルエンハンスメントトランジスタの動作と比べると、Ｎチャネル空乏トランジスタでは負ゲート電圧にシフトする。Ｐチャネルエンハンスメントトランジスタおよび空乏トランジスタに対しても同様の動きをするが、チャネル導電率は負ゲート電圧に対して高く、また、それぞれのしきい電圧において急峻に低下し、ゲート電圧がさらに増加することに留意されたい。
トランジスタ素子１００などの電界効果トランジスタに基づいて、さらに複雑な回路構成要素を生成することも可能である。例えば、レジスタ、スタティックＲＡＭ（ランダムアクセスメモリ）、および、ダイナミックＲＡＭの形態の記憶素子は、複合論理回路の重要な構成要素を表す。例えば、複合ＣＰＵコアの動作の間、大量のデータを一時的に記憶し、読み出す必要があり、動作速度および記憶素子の容量はＣＰＵの全体のパフォーマンスに大いに影響を及ぼす。
複合集積回路に使用されるメモリの階層に応じて、異なるタイプのメモリ素子が使用される。例えば、レジスタおよびスタティックＲＡＭセルは通常、アクセス時間に優れていることから、ＣＰＵコアにおいて使用される。一方で、ダイナミックＲＡＭ素子は、レジスタあるいはスタティックＲＡＭセルと比べると、ビット密度が増加していることから、作業メモリとして使用されることが好ましい。
通常、ダイナミックＲＡＭセルは、記憶容量およびシングルトランジスタを含む。しかし、複合メモリ管理システムは記憶容量に蓄積された電荷を定期的にリフレッシュする必要がある。リフレッシュしない場合、避けることのできないリーク電流によって電荷が失われるおそれがある。ＤＲＡＭデバイスのビット密度は非常に高いが、電荷を定期的なリフレッシュパルスとともに記憶容量から記憶容量へ移動させる必要があり、その結果、スタティックＲＡＭセルと比較すると、速度とパワーの点からこれらのデバイスの効率を悪くしてしまう。他方では、スタティックＲＡＭセルは、複数のトランジスタ素子を必要とし、これにより情報ビットの記憶が可能となる。
図１ｄは、最新の集積回路に通常使用され得るようなコンフィグレーションにおいて、スタティックＲＡＭセル１５０のスケッチを概略的に示す。セル１５０は、例えば２つの逆に結合されたインバータ１１１を含むビットセル１１０を含む。ビットセル１１０は、ビット線１１２および逆ビット線１１３（図１ｄには図示せず）に、それぞれの選択トランジスタ素子１１４および１１５によって接続されたもよい。ビットセル１１０、つまり、インバータ１１１は、選択トランジスタ素子１１４、１１５と同様に、図１ａに示すトランジスタ１００などのトランジスタ素子から形成されてもよい。
例えば、インバータ１１１はそれぞれ、トランジスタ１００の相補ペア、つまり、図１ｄに示すように接続された１つのＰチャネルエンハンスメントトランジスタと、１つのＮチャネルエンハンスメントトランジスタである。同様に、選択トランジスタ素子１１４および１１５は、Ｎチャネルエンハンスメントトランジスタ１００から構成されてもよい。
ＲＡＭセル１５０の動作の間、ビットセル１１０は、例えばロジックハイおよびロジックゼロでビット線１１２、１１３をそれぞれプレチャージするとともに、選択ライン１１６をアクティブ状態にすることで”プログラム”され、これにより、ビットセル１１０がビット線１１２および１１３に接続される。選択ライン１１６を非アクティブ状態にした後、供給電圧がセル１５０に接続されている間、あるいは、新たな書込みサイクルが実施されている間は、ビットセル１１０の状態が維持される。ビットセル１１０の状態は、例えば、ビット線１１２および１１３を高インピーダンス状態にし、選択ライン１１６をアクティブ状態にすることで読み出すことができる。
図１ｄから明らかなように、蓄積容量がないことから、セル１５０を使って高速動作速度を実現することができ、また、リフレッシュパルスとの同期化は必要ないので、ビットセル１１０の読出しおよび書込み管理が簡素化される。他方、情報ビットを記憶するために、少なくとも６つの個別のトランジスタ素子１００が必要であり、そのために、セル１５０のアーキテクチャの空間効率を悪くしてしまう。従って、速度およびパフォーマンス要件に関して、ビット密度に対するトレードオフを頻繁にする必要がある。上述した問題を考慮すると、より空間効率的方法で記憶素子を形成することができる改良されたデバイスアーキテクチャが求められている。
以下、本発明のいくつかの態様を基本的に理解するために、本発明の概要を説明する。この概要は、本発明の全体像を詳細に説明するものではない。本発明の主要な、または重要な要素を特定しようとするものでも、本発明の範囲を説明しようとするものでもない。ここでの目的は、本発明のいくつかのコンセプトを簡単な形で提供して、後続のより詳細な説明に対する前置きとすることである。
概して、本発明は、トランジスタ素子を含む回路構成素子を、具体的には、スタティックメモリデバイスにおいて回路構成要素をより空間効率的方法で形成することを可能にするとともに、自己バイアス導電状態を得ることが出来るようにトランジスタ素子の機能が拡張される技術を目的としている。
本発明の１つの実施形態によれば、半導体デバイスは実質的に結晶性半導体材料で形成され、第１導電型を与えるよう第１型ドーパント材料でドープされたドレイン領域を含む。このデバイスはさらに、実質的に結晶性半導体材料で形成されたソース領域を含む。この領域は第１導電型を与えるよう、第１型ドーパント材料でドープされている。ドレイン領域とソース領域との間には第１チャネル領域が設けられており、この領域は、第１導電型を与えるよう、第１型ドーパント材料でドープされている。さらに、第２チャネル領域がドレイン領域とソース領域との間および第１チャネル領域に近接して設けられており、この領域は第１導電型とは異なる第２導電型を与えるよう、第２型ドーパント材料でドープされている。最後に、第１チャネル領域および第２チャネル領域の制御を可能にするよう、ゲート電極が設けられる。
本発明の他の実施形態によれば、トランジスタ素子はドレイン領域、ソース領域、および、ドレイン領域とソース領域との間に形成されたチャネル領域を含む。この領域は、チャネル領域の少なくとも第１の急峻な導電率変化の第１しきい値および第２の急峻な導電率変化の第２のしきい値を定義するように構成される。トランジスタ素子はさらに、静電結合によってチャネル領域を制御することができるように設けられたゲート電極を含む。
本発明のさらに他の実施形態によれば、スタティックＲＡＭセルは、選択トランジスタと、この選択トランジスタに結合された情報記憶素子とを含む。情報記憶素子は、４つ未満のトランジスタ素子を含む。
本発明のまたさらに他の実施形態によれば、スタティックＲＡＭセルは、ゲート電極、ドレイン領域、ソース領域、および、ゲート電極に電気的に接続されたチャネル領域を含む。さらに、トランジスタ素子は、ゲート電極を自己バイアスし、チャネル領域を静的導電状態に維持するように構成されている。
本発明のさらに他の実施形態によれば、スタティックＲＡＭセルは２つ以下のトランジスタ素子を含む。
本発明は、添付の図面と併せて、以下の説明を参照することで理解され得る。図面において、同一の参照符号は同様の要素を特定する。
本発明は、様々な改良を行い、また、他の形態で実施することができるが、ここに説明されている特定の実施例は、例として示さたものであり、以下にその詳細を記載する。しかし当然のことながら、ここに示した特定の実施例は、本発明を開示されている特定の形態に限定するものではなく、むしろ本発明は添付の請求項によって規定されている発明の範疇に属する全ての改良、等価物、及び変形例をカバーするものである。
本発明の実施形態を以下に記載する。簡素化のために、現実の実装品における全ての特徴を本明細書に記載することはしていない。当然のことながら、そのような現実の実施形態の開発においては、開発者における特定の目標を達成するため、システム的制限やビジネス的制限との摺り合せなど、多くの特定の実装品の決定がなされる。それらは各実施形態によって様々に変化するものである。更に、そのような開発努力は複雑で時間を消費するものであるのは当然のことであるが、それでもなお、この開示の恩恵を有する当業者にとっては通常作業の範疇に入るものである。
以下に、本発明を添付の図面を参照しながら説明する。図面において、説明だけを目的として、また、当業者にとっては周知の詳細を伴う本発明を曖昧にしないよう、様々な構造、システムおよび装置が概略的に示されている。しかし、本発明の実施例を記載・説明するために、添付の図面が含まれる。本明細書で使用される用語や言い回しは関連技術において当業者たちによって理解される単語や言い回しと一貫した意味を持つものと理解、解釈される。本明細書において用語あるいは言い回しを一貫して使用していても、これらの用語や言い回しのいかなる特定の定義、すなわち、当業者により理解される通常の意味及び慣習的な意味からは異なる定義を意味するものではない。用語や言い回しを、特定の意味を有する範囲において用いる場合、つまり当業者により理解されているのとは異なる意味で用いる場合、本明細書においては、直接かつ明確にそのような言葉や言い回しの特定の定義を行う。
概して、本発明は、半導体スイッチ素子の１つ以上の特徴を変更して拡張機能を得ることができるという点から、複数の論理回路部分、特に、レジスタ、スタティックメモリセル、およびこれらに類するものなどの回路アーキテクチャを非常に簡素化することが可能であるというコンセプトに基づく。特に、発明者たちは、本発明の特定の実施形態において、修正されたチャネル領域を備えた電界効果トランジスタ設計に基づく自己バイアス半導体スイッチを供給すべく、検討した。この自己バイアス半導体スイッチにおいては、一度導電状態が始まると、その導電状態は、外部からの導電性の変化が行われない限り、供給電圧が印加される間は維持される。
このように、特に、スタティックＲＡＭセルにおける個々のスイッチ素子数を、従来のＲＡＭセル設計と比べて大幅に減らすことができ、また、その数を６未満とすることも可能である。これにより、ダイナミックＲＡＭデバイスのビット密度と同じくらいのビット密度を有する高速記憶デバイスを製造することができる。
図２ａは、情報ビットを記憶するためのビットセル２１０を備えた、基本のスタティックＲＡＭセル２５０の回路ダイアグラムを概略的に示す。ビットセル２１０は、選択トランジスタ２１４に結合され、次に、この選択トランジスタ２１４はビット線２１２および選択ライン２１６に接合される。ビットセル２１０は、制御可能導電率を供給するように構成されたチャネル領域２０３を含む半導体素子から構成される。このビットセル２１０において、静電結合を介してチャネル領域２０３の制御を可能にするゲート電極２０５が供給される。
さらに、例えば、特定の抵抗率などを有する導電領域の形態でフィードバックセクション２０８が供給され、出力端子２０４ｓを介してチャネル領域２０３をゲート電極２０５に接続する。さらに、チャネル領域２０３は、それぞれの出力端子２０４ｄによって、ソース電圧ＶＤＤを供給するソースなどの特定の電圧ソースに接続されてもよい。ビットセル２１０は、ゲート電極２０５に特定の制御電圧を印加すると、チャネル領域２０３の導電率が適度に高インピーダンス状態から適度に高導電率の状態に変化するように構成される。この状態は、初期制御電圧が中断された後であってもフィードバックセクション２０８を介して維持することが可能である。このために、半導体デバイス２１０は、デバイス２１０が導電状態になると、印加制御電圧ＶＧに関連して、チャネル領域２０３の導電率に対して特定の動作を示す。これについての詳細は図２ｂに関して以下に記載する。
図２ｂは、上述の構成によって得られるビット２１０の動作を定性的に示す。図２ｂにおいて、チャネル領域２０３の導電率を任意の単位で縦軸に沿って示し、ゲート電極に印加された制御電圧ＶＧを横軸上に示す。チャネル領域２０３の導電率が指定されたしきい電圧（以下に図３ａ、図３ｂ、図５、および図６に関してさらに詳しく記載しているように、構造的手段によって設定することが可能な電圧）において、明白で急峻な変化を示すよう、あるいは、特定の実施形態においては、ゲート電極２０５において制御電圧ＶＧがさらに増加すると導電率が実質的に低下することで極大を示すように、半導体デバイス２１０が構成される。以下の記載では、電圧ＶＤＤはしきい電圧ＶＴよりも大きいとする。よって、しきい電圧ＶＴを越える初期制御電圧を印加した後、供給電圧ＶＤＤもまた多少なりとも出力２０４ｓにおいて存在するように、また、フィードバックセクション２０８を介して、ゲート電極２０５においても存在するように、チャネル領域２０３は高導電状態にある。
従って、初期制御電圧を中断した後でも、導電チャネル領域２０３を介して対応の電圧がフィードバックセクション２０８からゲート電極２０５へ供給され、自己安定状態が確立される。その理由は、ゲート電極２０５における電圧が、例えば、電荷キャリアの漏れなどにより、初期に供給された制御電圧パルスを中断する間に低下する傾向にあるため、チャネル導電率が増加するからである。従って、ゲート電極２０５における電圧がＶＴにおいて低下して導電率が急激に増加するので、チャネル領域２０３にわたっての電圧降下は減少し、また、チャネル領域２０３の導電率を維持するためにゲート電極２０５において必要とされる電荷がだんだんと置き換えられ、これにより、制御電圧ＶＧをしきい電圧ＶＴより上に、あるいはしきい電圧ＶＴに維持する。その結果、チャネル領域２０３の静的導電状態が実現される。供給電圧ＶＤＤが供給される間は、この状態を維持することが可能である。この状態は、以下において、ビットセル２１０の自己バイアス状態とも呼ばれる。
再度、図２ａを参照すると、スタティックＲＡＭセル２５０の動作の間、ビットセル２１０は、しきい電圧ＶＴを越える電圧で、あるいはしきい電圧ＶＴ、例えばＶＤＤで、予め荷電されたビット線２１２によって、および、選択ライン２１６をアクティブにすることによって書き込みされてもよく、これにより、選択トランジスタ２１４をオフ状態からオン状態へと切替える。選択トランジスタ２１４がオン状態にある場合、ビット線２１２における電圧がフィードバックセクション２０８を介してゲート電極２０５に供給される。これに対応して、この電圧は、図２ｂに定性的に示しているように、しきい電圧ＶＴにおいて、あるいはしきい電圧ＶＴを越えて、チャネル領域２０３の導電性を生成するように荷電される。
その後、選択トランジスタ２１４をディセーブルにし、ビット線２１２を高インピーダンス状態にすることができ、それによって、読出しオペレーションの準備がされる。ビットセル２１０の自己バイアスメカニズムにより、選択トランジスタ２１４を介しての初期制御電圧が中断されても、チャネル領域２０３の導電率は適度に高い値に維持される。すでに説明したように、この、ビットセル２１０の低インピーダンス状態は保たれたままであり、また、供給電圧ＶＤＤが存在する限り、あるいは、新たな書込みサイクルが発生する限りはそのままである。ビットセル２１０の読出しの間、ビット線２１２は高インピーダンス状態にあってもよく、また、選択ライン２１６をアクティブにすることで、選択トランジスタ２１４をオン状態に切替えてもよい。
ビットセル２１０が自己バイアスされた高導電状態であることから、電荷を供給電圧ソースＶＤＤからビット線２１２へ供給することが可能であり、ビット線２１２において電圧ＶＤＤを確立する。この電圧は、対応のセンス増幅器(図示せず）によって感知され得る。従って、ビットセル２１０の自己バイアス状態に対応する論理状態を識別し、読み出すことが可能となる。同様に例えば、ビット線２１２を接地電位でプレチャージし、選択ライン２１６をアクティブにすることで、高インピーダンス状態をビットセル２１０に書込むこともできる。この場合、接地電位はフィードバックセクション２０８を介してゲート電極２０５に与えられる。ビット線２１２の本来の抵抗率は、高導電状態において、チャネル領域２０３の抵抗率よりも非常に低いとみなされる。従って、チャネル領域２０３は、高インピーダンス状態にされ、この状態は、選択ライン２１６を非アクティブにすることで、出力２０４ｓからビット線２１２が離されても維持される。その結果、半導体ビットセル２１０により、非常に簡素化されたスタティックＲＡＭセルのアーキテクチャが得られる。このアーキテクチャにおいて、特に、個々の半導体素子の数を、図１ｄに関して説明した従来のＲＡＭセルよりも少なくしてもよい。
図３ａは、図２ａの自己バイアスビットセル２１０などの自己バイアス半導体デバイスの形成に利用することが可能なトランジスタ素子３００の断面図を概略的に示す。トランジスタ素子３００は基板３０１を含む。これは、バルク半導体基板、結晶性半導体層が上に形成された絶縁基板、およびこれらに類するものなどの、いずれの適切な基板であってよい。特定の実施形態では、基板３０１はバルクシリコン基板あるいはシリコン−オン−インシュレータ（ＳＯＩ）基板を表してもよい。その理由は、現在において、また、近い将来、複合集積回路の大部分がシリコンをベースにして製造され、また、製造されることになるからである。しかし、本発明の原理をガリウム砒素、ゲルマニウム、およびこれらに類するものなどの、その他の材料をベースにして実現してもよいことを理解されたい。基板３０１上には、実質的な結晶性半導体領域３０２が形成される。この領域は、特定のドーパント材料を含むことができ、領域３０２に対して特定の導電型を与える。
図３ａに示す実施形態では、半導体領域３０２はＰ型の導電性を与えるようにドープされる。領域３０２に近接して、ドレインおよびソース領域３０４が形成される。この領域３０４は、半導体領域３０２に反対の導電型を与えるドーパント材料を含む。この場合、ドレインおよびソース領域３０４は、対応のＰＮ接合がドレインおよびソース領域３０４と半導体領域３０２との間のインターフェースに沿って形成されるよう、高濃度にドープされる。さらに、チャネル領域３０３はドレイン領域３０４とソース領域３０４との間に形成される。図１ａに関して説明しているように、従来のトランジスタ設計に反して、チャネル領域３０３は、急峻な導電率の変化が発生する特定のしきい電圧を定義するように修正され、それでも特定のしきい電圧の両サイドにおいて適度な高導電率を与える。
１つの特定の実施形態では、チャネル領域３０３はドレインおよびソース領域３０４に対して逆ドープされた第１チャネルサブ領域３０３ａを含み得る。従って、第１チャネルサブ領域３０３ａは、例えば、図１ａのトランジスタ１００などの、従来のエンハンスメントトランジスタの”従来の”チャネル領域として考えることもできる。さらに、この特定の実施形態では、チャネル領域３０３はさらに、第１チャネルサブ領域３０３ａに対して逆にドープされた第２チャネルサブ領域３０３ｂを含み得る。よって、このチャネル領域３０３は”空乏”チャネルとして考えることもできる。図３のトランジスタデバイス３００はＮ型トランジスタを表すので、第１チャネルサブ領域３０３ａはＰドープされ、第２チャネルサブ領域３０３ｂはＮドープされている。トランジスタ素子３００はさらに、第１チャネルサブ領域３０３ａおよび第２チャネルサブ領域３０３ｂを静電結合によって制御可能にするように設けられたゲート電極３０５を含む。
図示した実施形態では、ゲート電極３０５は二酸化シリコン、および／または窒化物シリコン、および／または酸窒化シリコン、および／またはｈｉｇｈ−ｋ誘電材料、およびこれらに類するものから構成されるゲート絶縁層３０６によってチャネル領域３０３から離間されている。
さらに、トランジスタ素子３００は、ゲート電極３０５のサイドウォールに形成されたサイドウォールスペーサ３０７を含み得る。ゲート電極３０５およびドレイン領域３０４とソース領域３０４とが実質的にシリコンから構成される場合、金属シリサイドなどのさらなる構成要素は図示されていないが、設計要件に従って供給され得ることを理解されたい。さらに、例えば、隆起したドレインおよびソース領域、およびこれらに類するものを含むその他のトランジスタコンフィグレーションもまた、本発明に用いることができることに留意されたい。さらに、ドレインおよびソース領域３０４とゲート電極３０５とに通常電気的接続を与えているどのようなコンタクト部分も図示されていない。特定の実施形態では、フィードバックセクション２０８の形態で図２ａに概略的に図示しているように、ある接続が与えられてもよい。この接続というのは、ドレインおよびソース領域３０４の１つをゲート電極３０５に接続するというものである。局所的相互接続（ローカルインターコネクト）とよばれる形式で、対応の接続を確立することも可能である。
図３ｂは、Ｐ型トランジスタとして構成された場合のトランジスタ素子３００を概略的に示す。よって、図３ｂのトランジスタ素子３００は、ドレインおよびソース領域３０４、チャネルサブ領域３０３ａと３０３ｂ、および半導体領域３０２が図３ａのデバイスと比べて逆ドープされている点を除けば、図３ａに関してすでに説明した構成要素と同じ構成要素を含む。図３ａあるいは図３ｂに示しているように、半導体デバイス３００を形成するための通常のプロセスフローは以下のプロセスを含み得る。トランジスタ３００の全体の寸法を定めるとともに、近隣の回路素子を電気的に絶縁するために、何らかの絶縁構造(図示せず）を形成した後、十分に確立されたイオン注入サイクルによって、半導体領域３０２の縦方向のドーパントプロファイルを生成することが可能である。
このイオン注入シーケンスの間、チャネル領域３０３の縦方向のドーパントプロファイルも同様に形成することができる。例えば、イオン注入によって、および／あるいは、予めドープされた基板を提供することにより、あるいは、ドーパントを含む蒸着雰囲気においてエピタキシャル成長させた半導体層を形成することにより、Ｐ型材料で半導体領域３０２をドープした後、第２チャネルサブ領域３０３ｂ（図３ａ）に対応するＮドープ領域を形成することが可能である。
このために、半導体領域３０２の表面部分を予め非晶質化し、Ｎ型ドーパント材料をイオン注入する間のチャネル効果を減らし、第２チャネルサブ領域３０３ｂを画定してもよい。その後、更なるイオン注入シーケンスを実行してＰドープされた第１チャネルサブ領域３０３ａを生成してもよく、両方の注入サイクルにおいて、投与量と注入エネルギーとが適切に選択され、半導体領域３０２内に所望の濃度と特定の深度とを実現することができる。シミュレーション計算および／あるいはテストランを行うことで、対応のプロセスパラメータを簡単に取得することができる。
その他の実施形態では、１つあるいは２つの半導体層を、所要のドーパント型を含む蒸着雰囲気においてエピタキシャル成長させてもよい。例えば、Ｎ型半導体層を半導体領域３０２上で成長させてもよく、その後、所望の厚みを有するＰ型半導体層がエピタキシャル成長される。同様に、半導体領域３０２が注入されて第２チャネルサブ領域３０３ｂが生成され、続いて、第１チャネルサブ領域３０３ａに対する層が、ドーパント含有雰囲気においてエピタキシャル成長により形成されてもよい。さらに、チャネル領域３０３を形成した後、更なるしきい電圧注入が行われてもよく、これに対応して、ゲート電極３０５により、チャネル領域３０３の制御性に対して最終的に得られるしきい値が調整される。その後、従来の確立されたプロセスに従ってゲート絶縁層３０６およびゲート電極３０５を形成することが可能であり、その後、最新の注入サイクルを行ってドレインおよびソース領域３０４を形成する。
その後、十分に確立されたプロセス技術に従って、ドーパントを活性化するアニールサイクル、および、ドレインおよびソース領域３０４、半導体領域３０２、およびチャネル領域３０３において、非晶質化された、あるいは損傷を受けた結晶部分を再結晶化するプロセスを含む更なるプロセス、続いて、シリサイデーションなどのその他のプロセスが行われてよい。
以下に、トランジスタ素子３００の基本動作を図３のＮ型トランジスタを参照して説明する。逆電圧に対応する説明も同様に、図３ｂのデバイス３００に適用することができる。図３ａの左手側の領域３０４はソース領域を表すとものとされ、この領域は接地電位に接続されている。同様に、半導体領域３０２は接地電位に接続され、一方で、右手側の領域３０４は供給電圧ＶＤＤに接続されてドレイン領域として作用する。ゲート電極３０５は電圧ソースに接続される。これは、制御電圧ＶＧを供給することができる。
印加電圧に対するいずれの値も接地電位に対して与えられる。図示している例において、接地電位には、半導体領域３０２とソース領域とが接続される。ゼロの電圧ＶＧを印加することで、チャネル領域３０３の導電率を相対的に低くすることができる。すなわち、これは、トランジスタ３００の実質的に高インピーダンス状態を表し得る。その理由は、第１チャネルサブ領域３０３ａはそのしきい電圧以下で動作し、少数電荷キャリアを十分に与えて導電チャネルを確立することができるからである。これに関しては、図１ｂのエンハンスメントトランジスタに関して既に説明している。他方では、オーバーレイ領域３０３ａとともにＰＮ接合を形成している第２チャネルサブ領域３０３ｂは、その大部分の電荷キャリアのうちの一部を領域３０３ａに与える。
次に、領域３０３ａは、対応の空間電荷領域が確立されるまで、その大部分の電荷キャリアのうちの一部を領域３０３ｂに与える。従って、第２チャネルサブ領域３０３ｂもまた、近隣のドレイン領域３０４に対して空間電荷領域を形成することが可能である。この領域は、ＶＤＤおよび接地電位によって逆バイアスされており、第２チャネルサブ領域３０３ｂの導電率を実質的に下げる。このため、チャネル領域３０３の全体の導電率は適度に低くなる。制御電圧ＶＧを増加させると、電子は次第に第２チャネル領域３０３ｂに再分配され、その結果、全体の導電率が増加する一方で、第１チャネルサブ領域３０３は依然としてそのしきい電圧以下である。制御電圧ＶＧが、ＶＴ１と称される第１チャネルサブ領域３０３ａのしきい電圧に到達すると、その導電率は急に増加し、これにより、チャネル領域３０３の全体の導電率も急峻に増加する。さらに、第２チャネルサブ領域３０３ｂは、以下でＶＴ２と称される、第２チャネルしきい値を有するものとする。
このしきい値において、チャネルは完全に空乏化され、対応のしきい電圧は、第１のしきい電圧ＶＴ１よりも実質的に高くなるように調整され、第１チャネルサブ領域３０３ａの動作を決定する。従って、電圧ＶＧをさらに増加させると、両方のチャネルは導電性になり、その結果、相対的に高い導電率をチャネル領域３０３全体に与える。第２しきい電圧ＶＴ２に到達し、その結果、第２チャネルサブ領域３０３ｂが空乏状態になると、現在の電流が第１チャネルサブ領域３０３ａに制限されるので、全体の導電率は急峻に低下する。制御電圧ＶＧをさらに増加させると、第１チャンネル領域３０３あの導電率が増加し続けるので、全体の導電率が再度増加する。一方で、第２チャネルサブ領域３０３ｂは依然として高インピーダンス状態のままである。
図３ｃは、図３ａあるいは図３ｂに図示したトランジスタ素子３００の簡素化した電気モデルを概略的に示す。よって、第１チャネルサブ領域３０３ａは第１抵抗Ｒ１によって表され、第２チャネルサブ領域３０３ｂは抵抗Ｒ２によって表されるものとする。抵抗Ｒ１およびＲ２は、１０００オームの大きさのオーダーで抵抗値を有してもよい。さらに、この簡素化されたモデルにおいて、Ｒ１の抵抗値は第１しきい電圧ＶＴ１以下の、高い値を有してもよく、この値はトランジスタ３００の構造的特徴によって決定される。同様に、このモデルにおいて、および、上述しているように、レジスタＲ２は、デバイス３００が第２しきい電圧ＶＴ２で、あるいは第２しきい電圧ＶＴ２を越えてゲート電圧とともに動作される場合は高インピーダンス状態であるものとされる。その理由は、第２チャネルサブ領域３０３ｂは実質的に完全に空乏化されるからである。
図３ｄは、定性的な方法において上述の動作を示しており、縦軸はレジスタＲ１およびＲ２の抵抗値を表し、横軸は印加されたゲート電圧ＶＧを示す。簡素化したモデルで示したように、第２チャネルサブ領域３０３ｂは、第２しきい電圧ＶＴ２以下のゲート電圧において、約１２００オームの、実質的に一定のオーム抵抗を示す。これは、本例において、約０．４５ボルトである。同様に、第１チャネルサブ領域３０３ａは、第１しきい電圧ＶＴ１以下で、ゲート電圧に対して高抵抗値を示す。この電圧は、約０．１５ボルトになるように選択され、第１しきい電圧ＶＴ１を越えるゲート電圧に対して、約８００オームに急峻に変化する。低インピーダンス状態における実際のチャネル導電率は、ゲート電圧とともに変化するが、この変化は、それぞれのしきい電圧ＶＴ１およびＶＴ２における急峻な変化と比べると極わずかなものであるので、図３ｄには図示していない。
図３は、チャネル領域３０３を流れる電流を表したグラフを概略的に示しており、このグラフはまた、チャネル領域３０３の導電率を、変化するゲート電圧とともに表していると考えることもできる。負のゲート電圧に対して、レジスタＲ１はその高インピーダンス状態であり、一方で、レジスタＲ２はその低抵抗状態である。この状態において、通常ドレイン電流はゲート電圧に依存することから、導電率のわずかな減少が見られる。即ち、自由な電荷キャリア数はゲート電位によって決定され、したがって、典型的なチャネル導電率の変化をもたらしてチャネル抵抗が変化する。このことは、図３ｄに示すモデルでは考慮されていない。何故なら、オン状態における抵抗の変化は、高インピーダンス状態および高導電状態間の差と比べると非常に少ないからである。
既に説明したように、トータルの導電率は、ゲート電圧が０において最小になり、しきい電圧ＶＴ１が到達されるまで正のゲート電圧を増加し、これにより、導電率の急峻な変化が生じる。その後、抵抗Ｒ１およびＲ２は両方とも低オーム状態になり、ドレイン電流、および導電率は、主に第１チャネル抵抗の変化により増加するゲート電圧とともに増加する。第２しきい電圧ＶＴ２において、第２チャネルは空乏化され、これにより、トータルのドレイン電流と、チャネル領域３０３のトータルの導電率は急峻に低下するとともに、第１チャネル領域３０３の導電率が継続して増加しているために、増加するゲート電圧とともに低レベルから増加を始める。その結果、トランジスタ素子３００は図２に関して説明したようなチャネル導電率の動作を示し、その結果、例えばチャネル領域３０３に関して説明しているように、チャネル領域を変更して、従来のトランジスタ技術に基づいて、図２ａのビットセル２１０などの半導体デバイスの形成を可能にする。
図４ａは、情報を記憶するために修正されたチャネル領域を有するトランジスタ素子を含むＳＲＡＭセル４５０の回路ダイアグラムを概略的に示す。セル４５０は、例えば図３ａおよび３ｂに示しているように、第１チャネル領域と第２チャネル領域とを含み得る変更されたチャネル領域を有するトランジスタ素子４００を含む。さらに、トランジスタ素子４００はゲート電極４０５およびドレイン端子４０４ｄおよびソース端子４０４ｓを含む。図４ａはまた、上述の特徴を与える変更されたチャネルコンフィグレーションを有する電界効果トランジスタの回路シンボルを示し、また、特定の実施形態では、ダブルチャネルコンフィグレーションを与え得る。
さらに、ゲート電極４０５およびソース端子４０４ｓは電気的に接続されており、また、双方は選択トランジスタ４１４に接続されており、そのゲート４１４ｇは選択ライン４１６に接続され、ソース／ドレイン端子４１４はビット線４１２に接続されている。１つの特定の実施形態では、ＳＲＡＭセル４５０は、専用(only)トランジスタ素子としてトランジスタ素子４１４および４００だけを含み、さらなるアクティブコンポーネントは必要としない。その他の実施形態では、以下に記載しているように、セル４５０の機能性および／あるいは信頼性を高めるために、さらなるトランジスタを与えることも可能である。しかし、図１ｄに示した従来の設計のように、トランジスタ素子の合計数を６個よりも少なくしてもよいことに留意されたい。図３ａおよび３ｂに関してすでに説明しているように、プロセスフローに従ってトランジスタ素子４００および４１４を容易に形成することができ、変更したチャネル領域４０３を形成するために、例えば、イオン注入などのいずれのどのようなプロセスステップを実行してもよく、一方で、トランジスタ４１４は、セル４５０を形成するために、高度な互換性が全体のプロセスフローに対して維持されたままになるよう、マスキングされる。
セル４５０の動作は、図２ａおよび２ｂに関して既に説明したものと実質的に同じである。つまり、ロジック１状態をセル４５０に、つまりトランジスタ素子４００に書き込む場合に、ビット線４１２を予め荷電することが可能であり、また、選択トランジスタ４１４は、選択ライン４１６をアクティブにすることで作動させることが可能である。よって、ゲート４０５はビット線４１２の電位に設定され、これは、特定のしきい電圧よりも高いＶＤＤであると仮定されこの電圧において、チャネル領域４０３の導電率は極大である。便宜上、図３ｅおよび３ｄに図示しているように、この特定のしきい電圧をＶＴ２と呼んでもよい。ゲート電極４０５においてＶＤＤを印加した結果、チャネル導電率はその低インピーダンス状態にあるが、しきい電圧ＶＴ２（図３ｅ）の右側に位置づけられる。
選択ライン４１６を非アクティブにすることで、予め荷電されたビット線４１２からトランジスタ素子４００を切断した後、高導電状態は維持される。その理由は、現在のところトランジスタ素子４００は自己バイアスされた静止した状態であり、この状態によって、ゲート電圧が降下するときには常に導電率の増加をもたらすからである。
その結果、ソース端子４０４ｓがしきい電圧ＶＴ２において、あるいはしきい電圧ＶＴ２を越えて維持され、ロジックハイ状態を示す。図２ａに関して説明した方法と同じ方法でこの状態を読み出すことが可能である。同様に、これに対応して、ビット線４１２をプレチャージし、選択ライン４１６をアクティブにすることで、高インピーダンス状態をセル４５０に書き込むことも可能である。この場合、チャネル領域４０３の導電率は低く、新たな状態がセル４５０に書込まれるまでは低いままに維持される。
図４ｂは、２つ以上６つ未満のトランジスタ素子を含むＳＲＡＭセル４５０を説明した回路図を概略的に示す。この実施形態では、第１ダブルチャネルトランスタ素子４００ａおよび第２ダブルチャネルトランジスタ素子４００ｂが与えられる。これらは、異なるしきい電圧、ＶＴ２ａおよびＶＴ２ｂによって互いに異なり得る。２つの異なる供給電圧ＶＤＤとともにセル４５０を動作するうえで、対応の配列が有利であり得る。そのような配列において、第１動作モードは、供給電圧が減らされ、場合によっては動作速度が遅くされた低電流モードと考えられ、一方で、高電流モードでは、増加した供給電圧での動作が可能であり、これにより、場合によっては全体の動作速度を向上させ、および／あるいは、セル４５０に情報を蓄積するための信号対雑音比を高める。トランジスタ素子４００ａはトランジスタ素子４００ｂのしきい電圧ＶＴ２ｂよりも小さなしきい電圧ＶＴ２ａを有してもよい。
例えば、第１の注入シーケンスを実行してデバイス４００ａのチャネル領域を形成する一方でデバイス４００ｂのマスキングを行い、デバイス４００ａがマスキングされ、デバイス４００ｂがさらされた状態で第２の注入シーケンスを行われることから、セル４５０を製造する間に相異なるしきい電圧ＶＴ２を容易に生成することができる。異なるしきい電圧を生成するその他のアプローチ法を、以下に、図６を参照しなが説明する。
すでに説明したように、セル４５０の動作の間、書込みおよび読出しサイクルを実行してもよく、この動作において、セル４５０をより高いＶＤＤで動作する場合は、トランジスタ素子４００ｂは自己バイアスモードで動作される。これにより、トランジスタ４００ｂは、高導電状態のままである場合、高しきい電圧ＶＴ２ｂにおいてそのゲート電圧およびトランジスタ素子４００ａのゲート電圧を維持する。同様に、デバイス４００ａがトランジスタ４００ｂとトランジスタ４００ａのしきい値ＶＴ２ｂとＶＴ２ａの間で変動し得る低いＶＤＤで動作される場合、デバイス４００ａは高導電状態のままであり、これにより、デバイス４００ａおよび４００ｂのゲート電圧を低しきい電圧ＶＴ２ａに維持する。
しきい電圧ＶＴ２の異なる２つ以上のデバイスをセル４５０に与えることが可能であり、その結果、機能性を高めるポテンシャルが提供されることもまた理解されたい。例えば、デバイス４５０は３つの異なる状態を記憶するために利用してもよい。そのような３つの状態の１つは、高インピーダンス状態を表す状態、１つは、より低いしきい電圧ＶＴ２ａにおけるゲート電圧を有する高導電状態を表す状態、１つは、デバイス４００ｂのより高いしきい電圧ＶＴ２ｂにおいて高導電状態を表す状態、である。対応の状態をセル４５０に書込む場合、ビット線をそれぞれの電圧にプレチャージする必要がある。同様に、異なるしきい電圧ＶＴ２を有する２つ以上のトランジスタ素子が与えられる場合、対応の数の異なる状態をセル４５０に記憶することが可能である。複数の異なる状態が記憶されたセル４５０をアドレス指定するには、単一の選択ライン４１６および単一のビット線４１２で十分である。その他の応用では、より低いしきいＶＴ２ａをスタンバイしきい値として考えることもでき、スリープモードにより供給電圧ＶＤＤが通常の動作電圧以下に低下し、その間に、供給電圧がストレージキャパシタあるいはこれに類するものなどによって分配され得る場合に、データの安全性を保証する。
図５は、ＳＯＩデバイスとして構成されたＮ型トランジスタの形式において、ダブルチャネルトランジスタ素子５００の断面図を概略的に示す。よって、トランジスタ５００は、絶縁層５２０上に設けられた半導体層５０２に形成されたドレインおよびソース領域５０４を含む。絶縁層５２０は、通常はシリコン基板などのバルク半導体基板である、いずれの適切な基板５０１に形成された薄膜誘電層を表し得る。さらに、デバイス５００は第１チャネル領域５０３ａおよび第２チャネル領域５０３ｂとを含む。これらの領域は既に説明したような、必要とされるチャネル特徴を与えるよう、逆にドープされている。チャネル領域５０３ａおよび５０３ｂ上にはゲート電極５０５が形成されており、このゲート電極５０５はゲート絶縁層によってチャネル領域から離間されている。
トランジスタ素子５００は、従来のプロセス技術に従って製造してもよく、チャネル領域５０３ａおよび５０３ｂは、図３ａおよび３ｂを参照して既に説明しているように、イオン注入技術および／あるいはエピタキシャル成長技術によって形成してもよい。ＳＯＩデバイス５００は、ＳＯＩデバイスとしてますます製造されている複合マイクロプロセッサに組み込むことができる点が有利である。
図６は、結晶性半導体領域６０２が上あるいは中に形成された基板６０１を含むダブルチャネルトランジスタ素子６００を概略的に示す。第１の導電型を有するドレインおよびソース領域６０４は、領域６０２内に形成され、ＰＮ接合を形成する。半導体領域６０２の残りの部分は、第２の導電型を示すよう、ドープされる。ドレインおよびソース領域６０４の間には、第１チャネル領域６０３ａがゲート電極６０５により近接して設けられるように、第１チャネル領域６０３ａおよび第２チャネル領域６０３ｂが形成される。ゲート電極６０５はゲート絶縁層６０６によってチャネル領域６０３ａから離間されている。第１チャネル領域６０３ａが第２導電型を示すようにドープされてもよく、一方で、第２チャネル領域が第１導電型を示してもよい。図示されている例では、Ｎ型のダブルチャネルトランジスタが検討されている。いずれのしきい電圧ＶＴ１およびＶＴ２（図３ｄおよび３ｅ）に関して、既に説明した基準と同じ基準を適用する。
さらに、第１チャネル領域６０３ａおよび第２チャネル領域６０３ｂは、材料の構成要素および内部歪みの少なくと１つにおいて互いに異なる。すなわち、それぞれのチャネル領域の特徴は、単にドーパント濃度によって決定されるのではなく、材料の構成要素、内部歪み、およびこれらに類するものなどのその他のパラメータによっても決定される。例えば、第２チャネル領域６０３ｂをシリコン／ゲルマニウム組成物から構成してもよく、エピタキシャル成長によって形成してもよい。次に、第１チャネル領域６０３ａにシリコン層が成長される。層６０３ｂはプロセス要件に応じて特定の内部歪みを有するよう、あるいは、特定の応力を層６０３ａに与えるよう、緩和されてもされなくてもよい。
同様に、チャネル領域６０３ａは、歪みシリコン／ゲルマニウム層として与えられてもよい。また、チャネル領域６０３ａおよび６０３ｂの１つあるいは両方において、シリコン／炭素などのその他の材料を適切な組成物とともに利用することもできる。これにより、特定の材料組成物および／あるいは特定の内部歪みを対応して選択することによって、チャネル領域６０３ａおよび６０３ｂのさまざまなしきい値ＶＴ１およびＶＴ２を実効的に調整することが可能である。歪み技術は最新のＭＯＳデバイスにますます重要になっているので、対応のプロセススキームもまた、ダブルチャネルトランジスタ特徴の設計に有利に用いることができる。例えば、歪みを局所的に変更することで、同じトランジスタコンフィグレーションの異なるダイ領域に異なるしきい電圧を生成することが可能である。
その他の実施形態では、チャネル領域６０３ａ及び／あるいは６０３ｂの特定の内部歪みは、例えば、特に、トランジスタ素子６００を囲む応力を含むキャッピング層によって外部応力を印加することで生成することが可能である。その他の実施形態では、第１チャネル領域６０３ａおよび第２チャネル領域６０３ｂに、あるいはこれらの領域の近くに、水素、ヘリウム、酸素およびこれらに類するものなどの指定されたイオン種を対応して注入することで応力を付加的にあるいは代替的に生成することができ、その結果、特に、それぞれのしきい電圧を調整することができる。異なるダイ位置で、あるいは異なる基板位置で、複数の異なるしきい電圧を生成する必要がある場合に、イオン注入によって生成された応力によってしきい電圧を調整することは利点である。その理由は、デバイス要件に従って、異なるマスクスキームでそれぞれの注入を容易に実行することができるからである。
その結果、本発明は、ＲＡＭなどのスタティックストレージセルとともに有利に利用され得るセルフバイアス半導体デバイスを提供し、必要とされるトランジスタ素子の数を大幅に減らす。すでに十分に確立されたプロセス技術を、例えばダブルチャネルトランジスタの形式で対応のセルフバイアストランジスタの形成に利用してもよいので、所与の技術ノードに対して、ビット密度および／あるいはパフォーマンスの実質的な向上を実現することができる。さらに、現在、ＳＲＡＭはダイナミックＲＡＭデバイスに相当するビット密度を備えて非常に実効的な方法で製造することが可能であるので、通常はＣＰＵの外部動作メモリとして用いられるダイナミックデバイスは容易に置き換えられ、その結果、費用と性能の点で非常な利点を与える。さらに、簡素化した本発明のＳＲＡＭ設計は、低コストの電力供給とともに、現在は磁気記憶装置あるいはＥＥＰＲＯＭを使用することができる様々なアプリケーションにおいて、ＳＲＡＭデバイスを費用効果的に利用することを可能にする。
本発明による利益を享受し得る当業者であれば、本発明に関して等価の範囲内で種々の変形及び実施が可能であることは明らかであることから、上述の個々の実施形態は、例示的なものに過ぎない。例えば、上述した方法における各ステップは、その実行順序を変えることもできる。更に上述した構成あるいは設計の詳細は、なんら本発明を限定することを意図するものではなく、請求の範囲の記載にのみ限定されるものである。従って、上述した特定の実施形態は、変形及び修正が可能であることは明らかであり、このようなバリエーションは、本発明の趣旨及び範囲内のものである。従って、本発明の保護は、請求の範囲によってのみ限定されるものである。
典型的な従来の電界効果トランジスタの概略的断面図。 ＮチャネルエンハンスメントトランジスタとＮチャネル空乏トランジスタに対するドレイン電流つまりチャネル導電率対印加ゲート電圧の進行を示した概略図。 ＮチャネルエンハンスメントトランジスタとＮチャネル空乏トランジスタに対するドレイン電流つまりチャネル導電率対印加ゲート電圧の進行を示した概略図。 少なくとも６つの個別のトランジスタ素子を含む典型的な従来のスタティックＲＡＭセルの概略的回路図。 本発明の実施形態による自己バイアス半導体デバイスを含む記憶素子の概略的回路図。 本発明の実施形態に従い、自己バイアスされた静的導電状態を得るための、導電率対印加制御電圧の進行を定性的に示した概略図。 本発明の特定の実施形態によるトランジスタ素子の断面概略図であり、各々はＮ型ダブルチャネルトランジスタとＰ型ダブルチャネルトランジスタの、２つの逆にドープされたチャネル領域をそれぞれ有する。 本発明の特定の実施形態によるトランジスタ素子の断面概略図であり、各々はＮ型ダブルチャネルトランジスタとＰ型ダブルチャネルトランジスタの、２つの逆にドープされたチャネル領域をそれぞれ有する。 本発明の実施形態によるダブルチャネル電界効果トランジスタを簡素化したモデルの概略的回路図。 簡素化した形式によるダブルチャネルトランジスタの２つのチャネルの各々のチャネル導電率の概略図。 実施形態に従うゲート電圧の変化に対するドレイン電流、つまり、ダブルチャネルトランジスタのチャネル導電率を定性的に示した概略図。 本発明の特定の実施形態によるダブルチャネルトランジスタを含むスタティックＲＡＭセルの概略的回路図であり、ＲＡＭセルは２つのトランジスタ素子だけを含む。 更なる実施形態に従う、６つ未満のトランジスタ素子を含むＲＡＭセルの回路図の概略図。 １つの実施形態に従う、２つの逆にドープされたチャネル領域を有するＳＯＩトランジスタ素子の概略的断面図。 逆にドープされたチャネル領域を有し、材料の構成要素および内部歪みの少なくとも一方が異なるトランジスタ素子の概略的断面図。

Claims (10)

  1. 実質的に結晶性半導体材料（３０２）において形成され、第１型ドーパント材料でドープされたドレイン領域（３０４）、
    前記実質的に結晶性半導体材料（３０２）において形成され、前記第１型ドーパント材料でドープされたソース領域（３０４）、
    前記ドレイン領域（３０４）と前記ソース領域（３０４）との間に設けられ、前記第１型ドーパント材料でドープされた第１チャネル領域（３３０ｂ）、
    前記ドレイン領域（３０４）と前記ソース領域（３０４）との間でかつ、前記第１チャネル領域（３０３ｂ）に近接して設けられ、前記第１型ドーパント材料とは異なる第２型ドーパント材料でドープされた第２チャネル領域（３０３ａ）、および、
    前記第１および第２チャネル領域の制御を可能にするように設けられたゲート電極（３０５）、を含む半導体デバイス（３００）。
  2. 前記ゲート電極（３０５）および前記第２チャネル領域（３０３ａ）に接するゲート絶縁層（３０６）をさらに含む、請求項１に記載の半導体デバイス。
  3. 前記第１及び第２チャネル領域（３０３ａｂ）は共に、前記第１および第２チャネル領域のトータルの導電率の急峻な導電率変化に対して、前記トータルの導電率が低インピーダンス状態にある場合に第１のしきい電圧を定める、請求項２に記載の半導体デバイス。
  4. 前記ドレイン領域（３０４）および前記ソース領域（３０４）の１つを前記ゲート電極（３０５）に接続している導電領域をさらに含む、請求項１に記載の半導体デバイス。
  5. ドレイン端子（４１４ｓ）、ソース端子（４１４ｓ）、およびゲート端子（４１４ｇ）を有する選択トランジスタ（４１４）をさらに有し、前記ドレイン端子およびソース端子の一方は前記導電領域に接続されている、請求項１に記載の半導体デバイス。
  6. 前記ドレイン及びソース端子（４１４ｓ）の残りの一方は読出し／書込みライン（４１２）に接続され、前記ゲート電極（４０５）は選択ライン（４１６）に接続される、請求項５に記載の半導体デバイス。
  7. 第２の実質的に結晶性の半導体材料（３０２）において形成され、第１型ドーパント材料でドープされた第２ドレイン領域（３０４）、
    前記第２の実質的に結晶性の半導体材料（３０２）において形成され、第１型ドーパント材料でドープされた第２ソース領域（３０４）、
    前記第２ドレイン領域（３０４）と前記第２ソース領域（３０４）との間に設けられ、前記第１型ドーパント材料でドープされた第３チャネル領域（３０３ｂ）、
    前記第２ドレイン領域（３０４）と前記第２ソース領域（３０４）との間、かつ、前記第３チャネル領域（３０３ｂ）に近接して設けられ、前記第１型とは異なる第２型ドーパント材料でドープされた第４チャネル領域（３０３ａ）、および、
    前記第３および第４チャネル領域の制御を可能にするように設けられた前記第２ゲート電極（３０５）をさらに含み、前記第３および第４チャネル領域は共に、前記第３および第４チャネル領域のトータルの導電率の第２の急峻な導電率変化に対して、低インピーダンス状態で動作されている場合に、第２のしきい電圧を定める、請求項１に記載の半導体デバイス。
  8. 選択トランジスタ（４１４）、および、
    前記選択トランジスタ（４１４）に結合された情報記憶素子、を含み、
    前記情報記憶素子は、４つ未満のトランジスタ素子を含む、スタティックＲＡＭセル（４５０）。
  9. 前記情報記憶素子は、少なくとも１つの静的導電状態を有するとともに、前記チャネル領域（４０３）の導電率を制御するように構成されたゲート電極（４０５）とチャネル領域（４０３）とを有する、制御可能半導体デバイス（４００）を含むものであって、前記チャネル領域（４０３）は前記ゲート電極（４０５）に接続され、前記半導体デバイス（４００）が前記少なくとも１つの静的導電状態である場合に、前記ゲート電極（４０５）を自己バイアスするように構成されており、前記半導体デバイスは、
    ドレイン領域（４０４Ｄ）、および、
    ソース領域（４０４Ｓ）をさらに含み、
    前記チャネル領域（４０３）は前記ドレイン領域（４０４Ｄ）と前記ソース領域（４０４Ｓ）との間に形成されるとともに、前記ゲート電極（４０５）に印加された電圧の絶対量に対する少なくとも第１のしきい値を定めるように構成されており、前記第１のしきい値は、少なくとも１つの静的導電状態において、ゲート電圧が前記自己バイアス状態に移るための下限値である、請求項１９記載のスタティックＲＡＭセル（４５０）。
  10. ゲート電極（４０５）、ドレイン領域（４０４Ｄ）、ソース領域（４０４Ｓ）、前記ゲート電極（４０５）に電気的に接続され、前記ゲート電極（４０５）による制御が可能なチャネル領域（４０３）を有するトランジスタ素子（４００）であって、前記トランジスタ素子（４００）は、前記チャネル領域を静的導電状態に維持するために、前記ゲート電極（４０５）を自己バイアスするように構成される、スタティックＲＡＭセル（４５０）。
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