KR102506202B1 - 전하 차단 영역을 포함한 전계 효과 트랜지스터 및 이를 이용한 메모리 소자 - Google Patents
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Abstract
본 발명은 전계 효과 트랜지스터 내 전하 차단 영역의 영향으로 움직임이 억제된 전하에 의해 채널의 전위가 변경되어 ‘0’과 ‘1’의 메모리 상태를 구현하는 구조에 관한 것으로서, 상기 전계 효과 트랜지스터는 기판, 상기 기판 내에 형성되는 소스 및 드레인, 상기 기판 내에 형성되며, 상기 소스 및 드레인을 연결하도록 형성된 채널, 상기 채널의 상부에 형성되는 게이트 절연막, 상기 게이트 절연막 상에 형성된 게이트 및 상기 기판의 하부에 형성되며, 상기 기판 내에 바디의 도핑 극성과 상반되는 도핑 극성으로 전하를 차단하는 상기 전하 차단 영역을 포함하는 것을 특징으로 한다.
Description
본 발명은 전하 차단 영역을 포함한 전계 효과 트랜지스터 및 이를 이용한 메모리 소자에 관한 것으로서, 보다 상세하게는 전계 효과 트랜지스터 내 전하 차단 영역의 영향으로 움직임이 억제된 전하에 의해 채널의 전위가 변경되어 ‘0’과 ‘1’의 메모리 상태를 구현하는 구조에 관한 것이다.
대표적인 휘발성 메모리 소자로 활용되고 있는 DRAM(dynamic random access memory)은 각 칩의 생산 단가를 줄이고 동작 속도를 높이기 위해 소형화가 지속되어오고 있다. 이때, 소형화 과정에 따라 심해지는 누설 전류에 대항하여, 센싱 마진(sensing margin)을 높일 필요가 있으며 그 방법 중의 하나가 셀 커패시터의 커패시턴스(CS) 값을 증가시키는 것이다. 유전 상수(k)가 큰 유전 물질로 셀 커패시터 박막을 제작하거나, 셀 커패시터 유전막의 물리적인 두께(T)를 감소시키거나, 유효 표면적을 넓힐 수 있는 3차원 구조의 커패시터 개발로, 셀 커패시턴스를 증가시킬 수 있다. 하지만, 공정 기술과 장비의 발전에도 불구하고 소형화로 인해 셀 커패시터를 제작하는 공정의 난이도가 이전에 비해 훨씬 더 어려워졌다. 이렇듯 전통적인 DRAM에 있어서, 셀 커패시터로부터 야기되는 문제점을 해결하고자 독립적인 커패시터가 존재하지 않는 capacitor-less 1 transistor-DRAM(1T-DRAM)의 개념이 새롭게 제안되었다.
N-채널 기반 1T-DRAM은, 충돌 이온화(impact ionization) 혹은 밴드 간 터널링(band-to-band tunneling)에 의해 발생한 전자-정공 쌍(electron-hole pair) 중에서 부유 정공(floating hole)을 트랜지스터의 기판 내에 일정 시간 동안 저장시키는 것으로 메모리 특성을 구현한다. 정공이 트랜지스터의 기판 내에 쌓이게 되면 소스와 채널 사이의 전위 장벽이 낮아지게 되고 소스로부터 주입되는 전자가 늘어난다. 이때, 늘어나는 전자 주입에 의해 전자-정공 쌍의 발생이 더욱 활발해져서 정귀환(positive feedback) 과정이 유발되며, 결과적으로 트랜지스터의 동작 전류가 특정한 동작 전압에서 확연히 증가한다. 따라서 동일한 읽기 전압(Vread)에서도 부유 정공의 유무에 따라 두 가지 전류 상태를 가질 수 있으며, 여기서 전류가 증가한 상태를 메모리 상태 ‘1’, 원래 전류 값인 상태를 메모리 상태 ‘0’으로 구분 지어 이진 메모리 특성을 구현할 수 있게 된다. 즉, 전통적인 DRAM에서 셀 커패시터에 전하를 저장했다면, 1T-DRAM에서는 외부 셀 커패시터를 대신해 트랜지스터의 바디(채널) 내에 자연스럽게 존재하는 내부 커패시터에 전하를 일정 시간 동안 저장하게 되는 것이다. 하지만 이러한 1T-DRAM은, 그 동작 특성 상 정공을 바디 내에 저장시키기 위해서는 벌크(bulk) 실리콘(Si) 기판이 아닌 물리적 부유 바디 (floating body) 상에 전계 효과 트랜지스터가 제작되어야 한다. 왜냐하면 벌크 실리콘 기판에서는 발생한 정공이 바디 내에 쌓이지 않고 기판 단자를 통해 모두 빠져나가기 때문에 메모리 특성을 구현할 수 없기 때문이다.
대표적인 물리적 부유 바디 구조는 SOI(silicon-on-insulator) 구조로서, 매몰 산화막(buried oxide) 위에 실리콘 박막이 위치한 형태이다. 그러나, SOI 웨이퍼는 일반 벌크 실리콘에 비해 생산 단가가 수 배에서 수십 배 이상 비싸기 때문에 대량 양산을 목적으로 하는 반도체 양산에는 적합하지 않다. 그리고 SOI 웨이퍼를 활용해서 부유 바디 트랜지스터를 제작하게 되면, 기판 단자의 부재로 인해 소자 동작 중에 부유 바디 효과(floating body effect)가 나타나기 때문에 기본적인 전류-전압(I-V) 특성의 왜곡을 비롯한 반도체 소자의 동작 특성이 불안정해지고 초기 특성에 비해 악화될 수 있다.
부유 바디 효과는 트랜지스터의 문턱 전압(threshold voltage, VT), 누설 전류(IOFF), 동작 전류(ION)를 소자 디자인 시에 설정한 목표 값으로부터 벗어나게 하며 이는 회로 동작에 있어서 치명적인 오류를 발생시킬 수 있기 때문이다. 나아가, SOI 기반 소자의 자가 발열(self-heating) 효과 또한 특성 열화를 유발하며, 이를 제어해야 하는 많은 문제점이 있다. 그렇기 때문에, 전통적인 1T-DRAM은 셀 커패시터의 도움 없이도 단일 트랜지스터만으로 이진 메모리 특성을 구현할 수 있다는 훌륭한 장점에도 불구하고, 물리적 부유 바디 사용으로부터 야기되는 생산 단가 상승과 동작 특성의 왜곡 때문에 실제 메모리 소자로서의 실용성이 떨어진다고 평가받고 있다.
본 발명의 목적은 금속 산화막 전계 효과 트랜지스터 소자의 기판 내에 서로 상반되는 도핑 영역을 별도로 형성하여, SOI(Silicon On Insulator) 소자의 매몰 산화막처럼 부유 정공의 유출을 차단함으로써, 채널의 전위를 두 가지 상태로 구분하여 ‘0’과 ‘1’의 이진 메모리 특성을 구현하는 구조를 제공하고자 한다.
다만, 본 발명이 해결하고자 하는 기술적 과제들은 상기 과제로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
본 발명의 실시예에 따른 전계 효과 트랜지스터는 기판, 상기 기판 내에 형성되는 소스 및 드레인, 상기 기판 내에 형성되며, 상기 소스 및 드레인을 연결하도록 형성된 채널, 상기 채널의 상부에 형성되는 게이트 절연막, 상기 게이트 절연막 상에 형성된 게이트 및 상기 기판의 하부에 형성되며, 상기 기판 내에 바디의 도핑 극성과 상반되는 도핑 극성으로 전하를 차단하는 전하 차단 영역을 포함한다.
본 발명의 실시예에 따른 전계 효과 트랜지스터 내 전하 차단 영역으로 인해 전기적 방식의 부유 바디(floating body)를 유도하여 이진 메모리 상태를 구현하는 메모리 소자에 있어서, 상기 전계 효과 트랜지스터는 기판, 상기 기판 내에 형성되는 소스 및 드레인, 상기 기판 내에 형성되며, 상기 소스 및 드레인을 연결하도록 형성된 채널, 상기 채널의 상부에 형성되는 게이트 절연막, 상기 게이트 절연막 상에 형성된 게이트 및 상기 기판의 하부에 형성되며, 상기 기판 내에 바디의 도핑 극성과 상반되는 도핑 극성으로 전하를 차단하는 상기 전하 차단 영역을 포함하는 것을 특징으로 한다.
본 발명의 실시예에 따라 전계 효과 트랜지스터의 기판 내에 기판의 도핑 극성과 상반되는 도핑 극성을 가지는 전하 차단 영역을 형성함으로써, SOI 기판을 포함하는 부유 기판이 아닌 실리콘 벌크 기판 내에 전하를 일정 시간 동안 저장하는 것이 가능하다. 이에 따라서, 고가의 웨이퍼 대신 통상적인 반도체 양산에 사용되는 실리콘 벌크 웨이퍼 만으로 제작이 가능하기 때문에 칩 생산 단가를 절감할 수 있고, 고가의 공정 장비를 사용할 필요 없이 일반적인 트랜지스터 제작 과정에서 사용되는 도핑 공정 만을 추가함으로써, ‘0’과 ‘1’의 이진 메모리 상태를 구현하는 소자를 제작할 수 있다. 나아가, 기존의 1T-DRAM 소자에서 나타나던 문제인 부유 기판 효과에서 자유로울 수 있으므로, 회로 내에서 소자의 안정적인 동작을 유지하고, 보다 더 높은 신뢰성을 보장하여 메모리 소자로서의 실용성을 높일 수 있다.
또한, 본 발명의 실시예에 따르면, 이진 메모리 특성을 구현하기 위해 일반적인 DRAM 셀에 포함되는 셀 커패시터를 제거할 수 있으므로, 셀 커패시터의 영역만큼 레이아웃 면적을 줄여 레이아웃 효율(layout efficiency)을 높일 수 있다.
또한, 본 발명의 실시예에 따르면, 부유 기판 소자에서 문제가 되는 부유 기판 효과를 억제할 수 있기 때문에 소자 간의 동작 특성 차이를 줄이고, 회로 내에서 소자의 안정적인 동작을 보장할 수 있다.
도 1a 및 도 1b는 본 발명의 실시예에 따른 전계 효과 트랜지스터의 단면도를 도시한 것이다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 N-채널 트랜지스터의 작동 예 및 전압-전류 그래프를 도시한 것이다.
도 3은 본 발명의 실시예에 따른 전하 차단 영역을 통해 전하의 움직임이 차단되는 과정을 플랫밴드(flat-band) 상태에서의 에너지 밴드 다이어그램으로 도시한 것이다.
도 4는 본 발명의 실시예에 따른 N-채널 전계 효과 트랜지스터로부터 측정된 전류-전압(current-voltage) 특성을 그래프로 도시한 것이다.
도 5a 내지 도 5c는 본 발명의 실시예에 따른 전계 효과 트랜지스터에서 메모리 특성을 구현하는 경우에 N-well, P-well 또는 소스에 특정한 전압을 인가하여 소자의 동작 전압 및 누설 전류를 조절할 수 있는 모습을 보여주는 전류-전압 특성을 그래프로 도시한 것이다.
도 6은 본 발명의 실시예에 따른 전하 차단 영역을 포함한 구조와 일반적인 1T-DRAM 구조 각각의 전류-전압 곡선 그래프를 도시한 것이다.
도 7은 본 발명의 실시예에 따른 전하 차단 영역을 형성한 전계 효과 트랜지스터에 추가적인 전압 신호를 인가하여 동작 특성을 제어하는 예를 설명하기 위해 도시한 것이다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 N-채널 트랜지스터의 작동 예 및 전압-전류 그래프를 도시한 것이다.
도 3은 본 발명의 실시예에 따른 전하 차단 영역을 통해 전하의 움직임이 차단되는 과정을 플랫밴드(flat-band) 상태에서의 에너지 밴드 다이어그램으로 도시한 것이다.
도 4는 본 발명의 실시예에 따른 N-채널 전계 효과 트랜지스터로부터 측정된 전류-전압(current-voltage) 특성을 그래프로 도시한 것이다.
도 5a 내지 도 5c는 본 발명의 실시예에 따른 전계 효과 트랜지스터에서 메모리 특성을 구현하는 경우에 N-well, P-well 또는 소스에 특정한 전압을 인가하여 소자의 동작 전압 및 누설 전류를 조절할 수 있는 모습을 보여주는 전류-전압 특성을 그래프로 도시한 것이다.
도 6은 본 발명의 실시예에 따른 전하 차단 영역을 포함한 구조와 일반적인 1T-DRAM 구조 각각의 전류-전압 곡선 그래프를 도시한 것이다.
도 7은 본 발명의 실시예에 따른 전하 차단 영역을 형성한 전계 효과 트랜지스터에 추가적인 전압 신호를 인가하여 동작 특성을 제어하는 예를 설명하기 위해 도시한 것이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며, 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또한, 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
본 발명의 실시예들은, 전계 효과 트랜지스터의 기판 내에 전하 차단 영역을 포함하여 전하의 움직임을 억제함으로써, 메모리 소자 구조를 제공하는 것을 그 요지로 한다.
일반적인 DRAM이 갖는 한계를 극복하고자, 셀 커패시터 대신에 셀 트랜지스터의 기판 내에 일정 기간 동안 전하를 저장하는 방법이 검증된 바가 있다. 이는 1T-DRAM이라 불려오고 있으며, 단일 트랜지스터만으로 이진 메모리 특성을 구현할 수 있다는 장점을 지닌다.
그러나, 1T-DRAM 소자에서 트랜지스터의 부유 바디가 셀 커패시터의 역할을 대체하기 위해서는 벌크 기판이 아닌 물리적인 부유 바디 구조를 가지는 SOI 기판 위에 3단자 기반의 소자가 제작되어야 한다. 이 SOI 기판은 벌크 기판에 비해 웨이퍼 자체만의 가격이 수 배에서 수십 배까지 비싸며, SOI 기판에 제작된 소자는 벌크 기판에 제작된 소자와 비교하여 몇가지 전기적 특성이 달라질 수 있다. 첫 번째는, 트랜지스터 동작 시에 기판 내에 머무르는 전하 때문에 기판의 전위가 변경되기 때문에 소자의 문턱 전압(threshold voltage)을 비롯한 전반적인 특성이 기본 값에서 벗어난다. 두 번째는, SOI 웨이퍼의 매몰 산화막은 실리콘에 비해 열 전도율(thermal conductivity)이 낮기 때문에 소자 동작 시에 발생하는 열 배출이 어려워진다. 따라서, SOI 웨이퍼 상에 제작된 소자는 벌크 웨이퍼 상에 제작된 소자에 비해 자가 발열 효과(self-heating effect)에 취약할 수 밖에 없으며 이로 인해 소자의 동작 수명이 짧아지거나 회로의 오동작을 일으킬 수 있는 가능성이 높아진다.
상기 과제를 해결하기 위해, 본 발명의 실시예에 따라 전계 효과 트랜지스터의 기판 내에, 바디와 극성이 상반되는 도핑 영역(또는 전하 차단 영역)을 바디 하부에 형성하고, 이로부터 만들어진 P-N 접합(P-N junction)의 내부 확산 전위(built-in potential)의 차이로 인한 양자 우물을 형성함으로써, 국부적으로 부유 정공을 축적시켜 채널의 전위를 조절할 수 있다. 기판 내 부유 정공의 유무에 따라 채널의 전위는, 전류가 높게 흐르는 상태와 전류가 낮게 흐르는 두 가지 상태로 구분되기 때문에 ‘0’과 ‘1’의 이진 메모리 특성을 구현할 수 있다.
구체적으로는, 트랜지스터의 각 단자에 특정 전압을 인가할 경우 충돌 이온화 혹은 에너지 밴드 간 터널링이 유발되어 전자-정공 쌍이 발생하게 된다. 이때, N-채널 전계 효과 트랜지스터(N-channel field-effect transistor)를 예로 들어 설명하자면, 발생한 전자-정공 쌍 중에서 전자는 드레인 단자로 빠져나가게 되며 정공은 기판 쪽으로 이동한다. 여기서, SOI 기판에 제작된 1T-DRAM 소자는, 부유 바디 내에 정공이 쌓이면서 일정 시간 동안 채널의 전위를 조절할 수 있다. 하지만 벌크 실리콘 기판에 제작된 소자는 기판 단자를 통해 정공이 빠져나가 버리기 때문에 발생한 정공을 활용하여 메모리 특성을 구현하는 것이 불가능하다. 그러므로, 발생한 정공의 확산을 억제하고 기판 속에 가두어 두기 위해서는 본 발명에서 제안하는 바와 같이, 바디의 도핑 극성과 서로 상반되는 도핑 영역을 구비한 차단 층(또는, 전하 차단 영역)을 바디 아래에 형성하고, 바디와 차단 층 사이에 인위적으로 형성된 양자 우물에 정공을 가둘 수 있다.
P-well 위에 제작된 N-채널 전계 효과 트랜지스터를 예로 들면, 본 발명의 실시예에 따라 P-well을 둘러쌀 수 있도록 하부에 N-타입(N-type)의 도핑 영역(N-well)을 생성하는 것이다. 그러면 정공의 입장에서는 바디 내의 P-well과 N-well의 접합부에서 내부 확산 전위(built-in potential)에 해당하는 에너지 장벽(energy barrier)이 생긴다. 따라서 발생한 정공들은 상기 에너지 장벽을 넘지 못해 바디 내에 머물게 된다. 그 결과, 일정 시간 동안 채널의 전위가 상승하게 되어, 소스와 채널 사이에 수평 방향을 따라 존재하는 전위 장벽이 낮아져 소스로부터 주입되는 전자의 양이 더욱 많아지므로 전자-정공 쌍의 발생이 더욱 활발해진다. 기판 내에 쌓이는 정공의 수가 급격히 증가하게 되면서 소스로부터의 전자 주입이 더욱 가속화되고 정귀환(positive feedback) 과정에 의해 특정한 드레인 전압(VD)에서 드레인 전류(ID)가 급상승하게 되므로 전류의 레벨이 큰 승수 차이(> 105)를 갖는 두 가지 상태로 분리된다. 이는 단일 트랜지스터에서의 래치-업(single transistor latch-up, STL) 현상으로도 잘 알려져 있다. 또한 STL 현상뿐만이 아니라, 충돌 이온화 현상을 활용한 열 전하 주입(hot-carrier injection) 혹은 에너지 밴드 간 터널링에 의한 GIDL(gate-induced drain leakage) 전류에 의해서도 드레인 전류의 상승이 유발될 수 있다.
따라서 결과적으로 채널 전위의 변화로 인한 두 가지 전류 상태에 대해 드레인 전류가 적을 때를 메모리 상태 ‘0’, 드레인 전류가 증가한 상태를 메모리 상태 ‘1’로 구분 지어 이진 메모리 특성이 구현된다. 나아가, N-채널 전계 효과 트랜지스터를 예로 들어 전술하였으나, P-채널 전계 효과 트랜지스터(P-channel field-effect transistor)도 마찬가지로 도핑 극성과 인가하는 각 단자의 전압 극성을 반전시켜 본 발명에 적용할 수 있다. 예를 들면, N-타입 기판 혹은 N-타입 도핑 영역 위에 제작된 P-채널 트랜지스터의 경우, P-타입 도핑 영역(P-타입의 전하 차단 영역)을 N-타입 영역 아래에 형성시킨다. 그 결과, 전자에 대한 양자 우물이 형성되고, 발생한 전자-정공 쌍 중에서 부유 전자를 기판 내에 저장시킬 수 있다. 이로써 채널의 전위를 두 가지 상태로 구분할 수 있으며 결과적으로 이진 메모리 특성을 구현할 수 있다.
본 발명은 전계 효과 트랜지스터의 기판 내에 바디의 도핑과 서로 상반되는 영역을 구분하여 전하 차단 영역을 포함하고, 이를 이용하여 전기적 장벽으로 전하의 움직임을 억제시켜 이진 메모리 소자를 구현함으로써, 벌크 기판 상에 전기적 부유 바디로 제작되어도 물리적 부유 바디에 제작된 소자와 동일하게 이진 메모리 특성을 구현할 수 있다. 그러므로, 칩 생산 단가를 줄일 수 있으며, 바디 전위를 일정하게 유지할 수 있다는 점 덕분에 부유 바디 효과로부터 자유롭고, 자가 발열 효과에도 높은 내성을 지니기 때문에 기존의 DRAM 또는 1T-DRAM에 비해 회로 내에서 보다 더 안정적인 동작을 유지할 수 있다.
이하에서는 도 1 내지 도 7을 참조하여 전술한 본 발명의 실시예들에 따른 전계 효과 트랜지스터 및 이를 이용한 메모리 소자에 대해 상세히 설명한다.
도 1a 및 도 1b는 본 발명의 실시예에 따른 전계 효과 트랜지스터의 단면도를 도시한 것이다.
도 1a 및 도 1b는 일반적인 4단자 소자에서 충돌 이온화에 의해 정공이 발생한 경우에, 본 발명의 실시예를 적용함에 따라 기판 내에 기판의 도핑 극성과 상반되는 도핑 극성을 가지는 전하 차단 영역을 생성함으로써, 충돌 이온화에 의해 발생한 정공이 기판 전극을 통해 확산되지 못하고 기판 내에 머무를 수 있음을 보여주는 전계 효과 트랜지스터의 단면도를 도시한 것이다.
도 1a를 참조하면, 벌크 웨이퍼 상에서 제작된 N-채널 전계 효과 트랜지스터(100)는 기판(110), 소스(120) 및 드레인(130), 게이트 절연막(140) 및 게이트(150)를 포함한다. 이때, 게이트(150)와 드레인(130)에 적절한 전압을 인가하여 충돌 이온화를 유발하는 경우, 드레인(130) 근처에서 도 1a에 도시된 바와 같이 전자-정공 쌍이 발생한다. 그리고, 전자는 드레인(130)으로 빠져나가며 정공은 기판(110)으로 사라진다. 즉, 트랜지스터가 동작할 때, 전자-정공 쌍이 발생하더라도 바디(또는 기판) 내에 정공이 머무르지 못하고 기판 단자를 통해 확산되는 모습을 나타낸다.
도 1b를 참조하면, 벌크 웨이퍼 상에서 제작된 N-채널 전계 효과 트랜지스터(100)는 기판(110) 내에 기판의 도핑 특성과 상반되는 도핑 특성을 가지는 전하 차단 영역(160)을 포함하며, 전하 차단 영역(160)을 이용하여 정공이 기판(100) 내에 일정 기간 동안 머무를 수 있음을 보여준다. 도 1a 및 도 1b에 도시된 본 발명의 실시예에 따른 N-채널 전계 효과 트랜지스터는 통상적으로 P형 기판 상에 제작되기 때문에, 본 발명을 실시하기 위해서 P형 영역 하부에 N형 차단 영역을 형성할 수 있다. 이때, N형의 전하 차단 영역(160)은 이온 주입(ion implantation) 공정 혹은 에피 택시 성장(epitaxial growth) 공정을 통해 형성될 수 있다.
전하 차단 영역(160)은 생성된 정공 관점에서는 에너지 장벽(energy barrier)으로써의 역할을 하기 때문에 정공이 기판 내에서의 확산을 통해 사라지는 것을 막아준다. 따라서, 본 발명의 실시예를 적용함으로써, SOI 구조와 같은 물리적인 차단막 형성 없이 추가적인 도핑만으로, 발생한 정공을 기판 내에 가둬둠으로써 이진 메모리 특성을 구현할 수 있는 것이다. 만약, P-채널 전계 효과 트랜지스터를 통해서 본 발명의 실시예를 적용하기 위해서는 N형 영역 하부에 P형의 전하 차단 영역(160)을 형성하여 전자의 움직임을 저지함으로써 이진 메모리 특성을 구현할 수 있다.
기판(110)은 싱글 웰(single well), 더블 웰(double well), 트리플 웰(triple well) 또는 deep N-well 구조로 형성될 수 있다.
기판(110), 소스(120) 및 드레인(130)은 NiSi, CoSi2, MoSi2, TaSi2, TiSi2, ErSi2-x, PtSi 및 WSi2 중 적어도 하나의 금속 실리사이드 물질을 포함할 수 있으며, N-P-N 접합 구조 또는 P-N-P 접합 구조를 나타낼 수 있다.
게이트 절연막(140)은 실리콘 산화(silicon dioxide, SiO2)막, 실리콘 산질화(silicon oxynitride, SiON)막, 산화 알루미늄(aluminum oxide, Al2O3)막, 산화 하프늄(hafnium oxide, HfO2)막, 산질화 하프늄(hafnium oxynitride, HfSiON)막, 하프늄 지르코늄 옥사이드(hafnium zirconium oxide, HfxZr1-xO2)막, 산화 아연(zinc oxide, ZnO)막, 란타늄 옥사이드(lanthanum oxide, La2O3)막, 및 하프늄 실리케이트(hafnium silicon oxide, HfSiOx)막 중 적어도 하나로 형성될 수 있다. 또한, 게이트 절연막(140)은 불소, 중수소, 수소, 및 질소 중 적어도 어느 하나가 화학적으로 첨가될 수 있다.
게이트(150)는 다결정실리콘(poly-crystalline silicon), 고농도의 N 타입으로 도핑된 다결정실리콘, 고농도의 P 타입으로 도핑된 다결정실리콘, 텅스텐(W) 티타늄 질화물(TiN), 탄탈륨 나이트라이드(TaN), 텅스텐 질화막(WN), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 백금(Pt), 및 타이타늄(Ti) 중 적어도 하나로 형성될 수 있다.
전계 효과 트랜지스터(100)는 도 1a 및 도 1b에 도시된 바와 같은 평면형 트랜지스터를 포함하며, 적층형 트랜지스터, 링게이트(Ring-gate) 트랜지스터, 스플릿 게이트(Split-gate) 트랜지스터, 더블 게이트(Double-gate) 트랜지스터, 트라이 게이트(Tri-gate) 트랜지스터 및 오메가 게이트(Omega-gate) 또는 매몰형 게이트(buried-gate, recessed gate 또는 grooved gate) 트랜지스터 중 적어도 하나의 구조로 형성될 수 있다. 여기서, 매몰형 게이트란, 트랜지스터의 유효 채널 길이(effective channel length)를 늘이기 위해서 트랜지스터의 게이트(150)와 게이트 절연막(140)이 기판(110) 안쪽으로 매몰되어 있는 형태를 총칭한다. 이러한 매몰형 게이트 소자는 buried-gate transistor, recessed gate transistor 또는 groove gate transistor라고도 불린다.
또한, 전계 효과 트랜지스터(100)는 기판(110)과 소스(120) 사이, 및 기판(110)과 드레인(130) 사이에 PN 접합 구조를 미포함하는 무접합 트랜지스터(junctionless transistor)일 수 있다.
본 발명의 실시예에 따른 전계 효과 트랜지스터(100)의 기판 내에 전하 차단 영역(160)을 형성한 메모리 소자는 전하 차단 영역으로 인해 전기적 방식의 부유 바디(floating body)를 유도하여 이진 메모리 상태를 구현한다.
메모리 소자는 전계 효과 트랜지스터 내 소스에 인가되는 전압에 의한 수평 전계의 세기 조절로 인해, 동작 전압, 동작 전류, 그리고 누설 전류를 조절할 수 있다.
또한, 메모리 소자는 전계 효과 트랜지스터 내 기판 또는 전하 차단 영역에 전압을 인가하여 ‘0’과 ‘1’의 메모리 상태를 구현할 수 있다. 일 예로, N-채널 트랜지스터의 경우, P-well 기판 영역에 정부하로서의 양의 전압, N-well 전하 차단 영역에 정부하로서의 음의 전압, P-채널 트랜지스터의 경우, N-well 기판 영역에 정부하로서의 음의 전압, P-well 전하 차단 영역에 정부하로서의 양의 전압을 인가하여 소자가 동작할 때의 동작 전압을 조절하거나 누설 전류를 제어하는 것과 같은 소자 특성을 제어할 수 있다. 다른 예로, N-채널 트랜지스터의 경우, P-well 기판 영역에 역부하로서의 음의 전압, N-well 전하 차단 영역에 역부하로서의 양의 전압, P-채널 트랜지스터의 경우, N-well 기판 영역에 역부하로서의 양의 전압, P-well 전하 차단 영역에 역부하로서의 음의 전압을 인가하여 소자가 동작할 때의 동작 전압을 조절하거나 누설 전류를 제어하는 것과 같은 소자 특성을 제어할 수 있다.
또한, 메모리 소자는 단일 트랜지스터 래치-업 현상, 충돌 이온화, GIDL 전류에 의해 발생하는 부유 전자 또는 부유 정공을 기판 내에 저장되는 전하로 사용할 수 있다.
또한, 메모리 소자는 단일 트랜지스터 래치-업, 에너지 밴드 간 터널링, 핫 캐리어 주입 방식을 이용하여 전자-정공 쌍을 발생시켜, 기판 내에 바디의 도핑 극성과 상반되는 도핑 극성을 가지는 전하 차단 영역을 통해 전하의 움직임을 억제하여 ‘0’과 ‘1’의 이진 메모리 상태를 구현할 수 있다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 N-채널 트랜지스터의 작동 예 및 전압-전류 그래프를 도시한 것이다.
도 2a 내지 도 2c에 도시된 N-채널 단일 트랜지스터의 동작에 있어서, 정공이 발생될 수 있는 작동 원리와 작동 원리에 해당하는 전압-전류 곡선을 나타낸다. 해당 방식들을 통해서 생성된 전자-정공 쌍 중에서, 전자는 드레인 영역을 통해서 빠져나가며, 정공은 전하 차단 영역의 도움을 받아 기판 영역에 저장될 수 있다. 기판 내에 저장되는 정공은 단일 트랜지스터 래치-업, 핫 캐리어 주입, 또는 에너지 밴드 간 터널링 각각에 의해서 발생하거나 혹은 각 작동 원리의 복합적인 기여에 의해서 발생될 수 있다.
도 2a를 참조하면, 트랜지스터의 게이트 영역과 드레인 영역에 특정 전압을 인가하여 강한 수평 전계를 형성하는 경우에, 드레인 영역과 기판의 접합 공핍 영역(depletion region)에서 충돌 이온화 현상이 일어나며 이로 인해 전자-정공 쌍이 발생된다. 이렇게 발생된 전자-정공 쌍 중에서, 전자는 드레인 영역을 통해 빠져나가며, 정공은 전하 차단 영역의 영향으로 전기적 부유 바디(또는 기판) 내에 저장된다. 기판 영역에 저장된 정공은 바디 영역의 전위를 높여, 수평 방향을 따라 소스-채널 사이의 전위 장벽을 낮아지게 함으로써 소스 영역으로부터 더 많은 전자가 주입될 수 있도록 한다. 따라서, 기판 영역에 머무르는 정공 덕분에 충돌 이온화 현상은 이전 상태에 비해 더욱 증가하며 해당 과정들이 선순환 구조를 이루게 된다. 이때, 게이트 전압은 발생한 정공을 바디 내에 충분히 가두어 놓을 수 있도록 문턱 전압보다 낮은 값을 지니며, 드레인 전압은 강한 수평 전계를 형성할 수 있도록 충분히 높은 값으로 정해진다. 그 결과, 도 2a에 도시된 드레인 영역, 전류-드레인 영역, 전압(ID-VD)과 같이, 특정한 드레인 전압 값에서 드레인 전류의 값이 급격히 증가하며, 이는 단일 트랜지스터에서의 래치-업 현상으로 잘 알려져 있다.
도 2b를 참조하면, 에너지 밴드 간 터널링에 의해서 기판 영역에 정공이 공급될 수 있는 과정을 나타낸다. 강한 수직 전계를 유발할 수 있는 전압 차가 드레인 영역과 게이트 영역에 가해지는 경우에, 게이트 절연막과 접해있는 드레인 영역의 공핍 영역에서 에너지 밴드 간 터널링이 발생하며, 이로 인해 전자-정공 쌍이 생겨난다. 이때, 발생한 전자는 드레인 영역으로 빠져나가며, 정공은 전하 차단 영역의 도움으로 바디 내에 저장될 수 있다. 에너지 밴드 간 터널링에 의한 전자-정공 쌍을 생성시킬 때, 게이트 전압은 트랜지스터가 대기 전력 상태에 머물도록 문턱 전압 이하로 설정되며, 동시에 드레인 전압은 게이트 전압과의 차이를 통해 게이트 절연막과 드레인 영역의 중첩(overlap) 영역에서 밴드 간 터널링이 발생할 수 있도록 충분히 높게 설정된다. 도 2b에서 그래프는 에너지 밴드 간 터널링이 발생할 때의 드레인 전류-게이트 전압(ID-VG) 곡선을 나타낸다. 도 2b의 그래프를 살펴보면, 일정한 드레인 영역 전압에서, 게이트 영역 전압이 낮아짐에 따라서 수직 전계가 상승하게 되고, 발생한 정공이 바디 내에 저장되면서 바디의 전위가 높아져 소스와 채널 사이의 전위 장벽이 낮아지게 된다. 결과적으로, 소스에서 주입되는 전자의 양이 늘어나게 되고 드레인 전류 값이 증가한다.
도 2c를 참조하면, 핫 캐리어 주입에 의해서 기판 영역이 정공이 공급될 수 있는 과정을 나타낸다. 이 과정은, 도 2a의 단일 트랜지스터 래치-업 현상과 마찬가지로 충돌 이온화 원리에 의해 발생한 정공이 바디 내에 저장되는 원리이다. 여기서, 단일 트랜지스터 래치-업 현상과 핫 캐리어 주입 과정을 비교하자면, 정공을 발생시키기 위한 과정에서, 단일 트랜지스터 래치-업은 상대적으로 더 낮은 게이트 영역에 전압(VG)을 인가해주어 게이트 전압의 도움을 받아, 발생된 정공이 기판 영역에 머무르는 보존 특성을 개선시키는 방안이다. 따라서, 메모리 소자의 동작 관점에서 보았을 때 보존 시간(retention time)이 길어질 수 있는 장점이 있다. 게이트 전압은 채널을 형성하기 위해 문턱 전압 이상의 값으로 정해지며, 드레인 전압은 채널의 전자가 수평 전계(lateral electric field)에 의해 충분한 에너지를 가지고 전자-정공 쌍을 만들 수 있도록 정해진다. 도 2c에 도시된 드레인 영역, 전류-드레인 영역, 전압(ID-VD)을 살펴보면, 핫 캐리어 주입은 드레인 영역의 전압이 높아질 때 상대적으로 드레인 전류 값의 증가 폭이 단일 트랜지스터 래치-업 현상에 비해 적은 것을 알 수 있다. 예를 들면, 핫 캐리어 주입으로 인한 드레인 전류는 비례 상수가 약간 바뀌는 정도이지만, 단일 트랜지스터 래치-업으로 인한 드레인 전류는 승수가 크게 바뀌게 된다.
도 3은 본 발명의 실시예에 따른 전하 차단 영역을 통해 전하의 움직임이 차단되는 과정을 플랫밴드(flat-band) 상태에서의 에너지 밴드 다이어그램으로 도시한 것이다.
도 3은 벌크 기판에 소자가 제작된 경우에 대해서, 본 발명의 실시예를 적용함에 따라 바디와 상반되는 도핑 극성의 전하 차단 영역을 형성함으로써, 전기적으로 전하의 움직임이 차단되는 모습을 묘사하는 에너지 밴드 다이어그램을 도시한 것이다. 에너지 밴드 다이어그램은 도 1에서 a-a’단면을 따라 도시된 것이며, 편의상 플랫 밴드(flat band) 상태일 때를 상정하여 나타내었다.
도 3(a)를 참조하면, 벌크 기판에 제작된 N-채널 전계 효과 트랜지스터에서 소자 동작에 의해 정공들이 발생하였을 때 확산 원리에 의해 정공이 바디(또는 기판)를 통해 빠져나갈 수 있다. 그러나, 도 3(b)를 참조하면, 바디의 도핑 극성과 상반되는 도핑 극성을 가지는 전하 차단 영역을 형성함으로써, 정공에 대한 에너지 장벽을 만들어주어, 정공의 움직임이 억제된다.
도 4는 본 발명의 실시예에 따른 N-채널 전계 효과 트랜지스터로부터 측정된 전류-전압(current-voltage) 특성을 그래프로 도시한 것이다.
도 4를 참조하면, 드레인 영역의 전압을 낮은 전압에서 높은 전압으로 단계적으로 높여갈 때, 특정 드레인 전압에서 이진 메모리 특성의 기반이 되는 래치-업 현상이 관찰되는 것을 알 수 있다. 그리고 높아진 드레인 전압을 다시 점차 낮추면서 래치-다운 현상이 나타나는 것을 관찰할 수 있다. 그 결과, 동일한 읽기 전압(Vread)에서 ‘0’과 ‘1’의 두 레벨의 전류 값을 가지며 이로부터 이진 메모리 특성을 구현할 수 있다.
도 5a 내지 도 5c는 본 발명의 실시예에 따른 전계 효과 트랜지스터에서 메모리 특성을 구현하는 경우에 N-well, P-well 또는 소스에 특정한 전압을 인가하여 소자의 동작 전압 및 누설 전류를 조절할 수 있는 모습을 보여주는 전류-전압 특성을 그래프로 도시한 것이다.
도 5a 내지 도 5c는 도 4의 기본적인 전류-전압 특성에서 더 나아가, 트랜지스터의 기판, 전하 차단 영역, 소스 영역 각각에 특정한 전압 값을 인가함으로써, 본 발명에서 제안하는 메모리 소자의 동작 전압을 비롯한 소자의 전반적인 특성이 변경될 수 있음을 보여주기 위해 실제 제작된 소자로부터 측정된 전류-전압 데이터를 나타낸다.
도 5a를 참고하면, 도 4의 기본적인 전류-전압 특성을 기반으로 한 상태에서, N-well에 전압을 인가하지 않고 부유 상태로 둔 채로 P-well로 이루어진 소자의 기판 영역에 -300 mV, 접지(GROUND 또는 GND), 또는 300 mV의 전압을 인가 했을 때 전류-전압 곡선의 변화 양상을 나타낸다. 도 3(b)에 도시된 에너지 밴드 다이어그램을 참조하여 설명하자면, 바디 P-well에 접지 전압이 아닌 음의 전압을 인가하는 경우, 바디 P-well과 전하 차단 영역 N-well 사이에 정공이 느끼는 에너지 장벽이 낮아지는 것과 같기 때문에, 정공의 움직임에 대한 전하 차단 영역의 영향력이 떨어진다. 따라서 바디에 머무르는 정공의 양이 적어져 래치-업 전압이 증가하게 된다. 반대로, 바디 P-well에 양의 전압을 인가하는 경우, 정공이 느끼는 에너지 장벽이 높아지므로, 바디에 머무르는 정공의 양이 접지 상태에 비해 상대적으로 많아지므로 래치-업 전압이 감소한다.
도 5b를 참조하면, P-well에 전압을 인가하지 않고 부유 상태로 둔 채로 소자의 바디 P-well을 감싸고 있는 전하 차단 영역 N-well에 전압을 인가한 경우를 나타내고 있다. 전하 차단 영역 N-well에 음을 전압을 가하는 경우에는, 정공에 대한 에너지 장벽이 낮아지기 때문에 래치-업 전압이 높아지는 것을 확인할 수 있다. 한편, 전하 차단 영역 N-well에 양의 전압을 인가하는 경우에는, 래치-업 전압이 래치-다운 전압에 가깝게 감소하여, 래치-업 전압과 래치-다운 전압 간의 차이가 존재하지 않는 것을 볼 수 있다. 이는, 전하 차단 영역 N-well에 양의 전압을 인가하는 것은, 정공을 차단하는 역할을 하는 차단막에 직접적으로 전압을 인가하는 과정이기 때문에, 바디인 P-well에 양의 전압을 인가하는 것보다 에너지 장벽을 높이는 효과가 더 크다. 그 결과, 래치-업 전압의 감소가 더 많이 유도됨으로써 발생하는 결과라는 것을 알 수 있다.
도 5c를 참조하면, 소스 영역에 특정한 전압 값을 인가함으로써 본 발명에서 제안하는 메모리 소자의 동작 전압을 비롯한 메모리 특성이 변경될 수 있음을 보여준다. 다시 말해, 소스 영역의 전압이 접지(GND)일 때에 비해, 소스 영역에 양(+)의 전압을 인가하는 경우, 동일한 드레인 전압 하에서 수평 전계가 약해지며 이로 인해 래치-업 및 래치-다운 전압이 함께 높아진다. 반대로, 소스 영역에 음(-)의 전압을 인가하는 경우, 동일한 드레인 전압 하에서 수평 전계가 강해지며 래치-업 및 래치-다운 전압이 함께 감소한다. 소스 영역의 전압 인가 방식에 따라, 메모리 동작 시의 동작 전압과 동작 전류, 그리고 누설 전류가 변함으로써 가변적인 메모리 특성의 구현이 가능하다는 것을 실험적으로 증명하고 있다.
도 6은 본 발명의 실시예에 따른 전하 차단 영역을 포함한 구조와 일반적인 1T-DRAM 구조 각각의 전류-전압 곡선 그래프를 도시한 것이다.
도 6은 본 발명의 실시예에 따른 바디의 도핑 극성과 상반되는 도핑 극성을 가지는 전하 차단 영역을 생성한 구조와, 매몰 산화막을 기판 아래에 형성하여 이진 메모리 특성을 구현하는 전통적인 1T-DRAM 구조에서의 컴퓨터 시뮬레이션 전류-전압 곡선을 나타낸다. 이를 통해, 전기적 부유 바디는 물리적 부유 바디와 유사하게 메모리 특성을 나타나게 하는 것을 알 수 있다.
도 6을 참조하면, 바디 내의 전하 차단 영역과 매몰 산화막 구조를 제외하고 소스/드레인 도핑 농도, 바디의 도핑 농도, 절연막, 게이트 단자와 같은 여타 물질의 상태는 동일하게 설정되었다. 이러한 조건 하에서 시뮬레이션을 통해 얻은 전류-전압 곡선을 보면, 전하 차단 영역을 생성한 전기적 부유 바디 구조에서 '0’ 상태와 '1’상태의 전류 값의 승수 차이가 더 크게 벌어지는 것을 알 수 있다. 전하 차단 영역을 생성한 전기적 부유 바디 소자에서의 전류 값의 승수 차이는 약 106 이상이며 매몰 산화막 구조인 물리적 부유 바디 소자에서의 전류 값의 승수 차이는 약 105 수준으로, 약 10배 정도 차이가 난다. 여기서, ‘0’과 '1’ 상태에서의 전류 값 차이는 메모리 소자에서의 전하 보존 시간과 직결되며 전류 값의 차이가 클수록 전하 보존 시간이 길어진다. 따라서, 전하 차단 영역을 활용한 소자의 경우 전통적인 매몰 산화막 소자에 비해 더 적은 전력을 소모하면서 단위 셀을 효율적으로 메모리 소자로써 동작 시킬 수 있다.
도 7은 본 발명의 실시예에 따른 전하 차단 영역을 형성한 전계 효과 트랜지스터에 추가적인 전압 신호를 인가하여 동작 특성을 제어하는 예를 설명하기 위해 도시한 것이다.
도 7(a)를 참조하면, 바디의 도핑 극성이 P-type이고 전하 차단 영역의 도핑 극성이 N-type인 N-채널 트랜지스터에서, 바디에 정부하로서의 양의 전압을 인가하고, 전하 차단 영역에 정부하로서의 음의 전압을 인가하여 동작 전압을 조절하거나 누설 전류를 제어할 수 있다.
도 7(b)를 참조하면, 바디의 도핑 극성이 N-type이고 전하 차단 영역의 도핑 극성이 P-type인 P-채널 트랜지스터에서, 바디에 정부하로서의 음의 전압을 인가하고 전하 차단 영역에 정부하로서의 양의 전압을 인가하여 동작 전압을 조절하거나 누설 전류를 제어할 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
100: 전계 효과 트랜지스터
110: 기판
120: 소스
130: 드레인
140: 게이트 절연막
150: 게이트
160: 전하 차단 영역
110: 기판
120: 소스
130: 드레인
140: 게이트 절연막
150: 게이트
160: 전하 차단 영역
Claims (15)
- 전계 효과 트랜지스터에 있어서,
기판;
상기 기판 내에 형성되는 소스 및 드레인;
상기 기판 내에 형성되며, 상기 소스 및 드레인을 연결하도록 형성된 채널;
상기 채널의 상부에 형성되는 게이트 절연막;
상기 게이트 절연막 상에 형성된 게이트; 및
상기 기판 내 하부에 형성되며, 상기 기판 내 바디의 도핑 극성과 상반되는 도핑 극성으로 상기 바디 내 저장되는 전하의 확산을 차단 및 억제하여 전기적 방식의 부유 바디(floating body)를 유도하는 전하 차단 영역
을 포함하고,
상기 전계 효과 트랜지스터는,
전압이 상기 바디에 인가되고 상기 바디에 인가되는 전압에 대해 반대 극성인 전압이 상기 전하 차단 영역에 인가됨에 응답하여, 동작 전압 및 누설 전류를 조절하는 것을 특징으로 하는 전계 효과 트랜지스터. - 삭제
- 제1항에 있어서,
상기 전계 효과 트랜지스터는
평면형 트랜지스터, 적층형 트랜지스터, 링게이트(Ring-gate) 트랜지스터, 스플릿 게이트(Split-gate) 트랜지스터, 더블 게이트(Double-gate) 트랜지스터, 트라이 게이트(Tri-gate) 트랜지스터 및 오메가 게이트(Omega-gate) 또는 매몰형 게이트(buried-gate, recessed gate 또는 grooved gate) 트랜지스터 중 적어도 하나의 구조로 형성되는, 전계 효과 트랜지스터. - 제1항에 있어서,
상기 전계 효과 트랜지스터는
상기 기판과 상기 소스 사이, 및 상기 기판과 상기 드레인 사이에 PN 접합 구조를 미포함하는 무접합 트랜지스터(junctionless transistor)인 것을 특징으로 하는, 전계 효과 트랜지스터. - 제1항에 있어서,
상기 게이트 절연막은
산화 실리콘(silicon dioxide)막, 질화막, 산화 알루미늄(aluminum oxide)막, 산화 하프늄(hafnium oxide)막, 산질화 하프늄(hafnium oxynitride)막, 산화 지르코늄 옥사이드 (hafnium zirconium oxide), 산화 아연(zinc oxide)막, 란타늄 산화(lanthanum oxide)막, 및 하프늄 실리콘 산화(hafnium silicon oxide)막 중 적어도 하나로 형성되는, 전계 효과 트랜지스터. - 제5항에 있어서,
상기 게이트 절연막은
불소, 중수소, 수소, 및 질소 중 적어도 어느 하나로 형성되는, 전계 효과 트랜지스터. - 제1항에 있어서,
상기 게이트는
다결정실리콘(poly-crystalline silicon), 고농도의 N 타입으로 도핑된 다결정실리콘, 고농도의 P 타입으로 도핑된 다결정실리콘, 텅스텐(W) 티타늄 질화물(TiN), 탄탈륨 나이트라이드(TaN), 텅스텐 질화막(WN), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 백금(Pt), 및 타이타늄(Ti) 중 적어도 하나로 형성되는, 전계 효과 트랜지스터. - 제1항에 있어서,
상기 기판, 상기 소스 및 상기 드레인은 NiSi, CoSi2, MoSi2, TaSi2, TiSi2, ErSi2-x, PtSi 및 WSi2 중 적어도 하나의 금속 실리사이드 물질을 포함하는, 전계 효과 트랜지스터. - 제1항에 있어서,
상기 기판, 상기 소스 및 상기 드레인은
N-P-N 접합 구조 또는 P-N-P 접합 구조를 나타내는, 전계 효과 트랜지스터. - 제1항에 있어서,
상기 기판은
싱글 웰(single well), 더블 웰(double well), 트리플 웰(triple well) 또는 deep N-well 구조로 형성되는, 전계 효과 트랜지스터. - 전계 효과 트랜지스터 내 전하 차단 영역으로 인해 전기적 방식의 부유 바디(floating body)를 유도하여 이진 메모리 상태를 구현하는 메모리 소자에 있어서,
상기 전계 효과 트랜지스터는
기판;
상기 기판 내에 형성되는 소스 및 드레인;
상기 기판 내에 형성되며, 상기 소스 및 드레인을 연결하도록 형성된 채널;
상기 채널의 상부에 형성되는 게이트 절연막;
상기 게이트 절연막 상에 형성된 게이트; 및
상기 기판 내 하부에 형성되며, 상기 기판 내 바디의 도핑 극성과 상반되는 도핑 극성으로 상기 바디 내 저장되는 전하의 확산을 차단 및 억제하여 상기 전기적 방식의 부유 바디를 유도하는 상기 전하 차단 영역을 포함하고,
상기 전계 효과 트랜지스터는,
전압이 상기 바디에 인가되고 상기 바디에 인가되는 전압에 대해 반대 극성인 전압이 상기 전하 차단 영역에 인가됨에 응답하여, 동작 전압 및 누설 전류를 조절하는 것을 특징으로 하는 것을 특징으로 하는, 메모리 소자. - 제11항에 있어서,
상기 메모리 소자는
상기 전계 효과 트랜지스터 내 상기 소스에 인가되는 전압에 의한 수평 전계의 세기 조절로 인해, 동작 전압, 동작 전류, 그리고 누설 전류를 조절하는, 메모리 소자. - 제11항에 있어서,
상기 메모리 소자는
상기 전계 효과 트랜지스터 내 상기 바디 및 상기 전하 차단 영역에 전압을 인가하여 메모리 상태를 구현하는, 메모리 소자. - 제11항에 있어서,
상기 메모리 소자는
단일 트랜지스터 래치-업 현상, 충돌 이온화, GIDL 전류에 의해 발생하는 부유 전자 또는 부유 정공을 상기 기판 내에 저장되는 전하로 사용하는, 메모리 소자. - 제14항에 있어서,
상기 메모리 소자는
단일 트랜지스터 래치-업, 에너지 밴드 간 터널링, 핫 캐리어 주입 방식을 이용하여 전자-정공 쌍을 발생시켜, 상기 기판 내에 바디의 도핑 극성과 상반되는 도핑 극성을 가지는 상기 전하 차단 영역을 통해 전하의 움직임을 억제하여 ‘0’과 ‘1’의 이진 메모리 상태를 구현하는 것을 특징으로 하는, 메모리 소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210058271A KR102506202B1 (ko) | 2021-05-06 | 2021-05-06 | 전하 차단 영역을 포함한 전계 효과 트랜지스터 및 이를 이용한 메모리 소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020210058271A KR102506202B1 (ko) | 2021-05-06 | 2021-05-06 | 전하 차단 영역을 포함한 전계 효과 트랜지스터 및 이를 이용한 메모리 소자 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20220151261A KR20220151261A (ko) | 2022-11-15 |
| KR102506202B1 true KR102506202B1 (ko) | 2023-03-07 |
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ID=84042037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1020210058271A KR102506202B1 (ko) | 2021-05-06 | 2021-05-06 | 전하 차단 영역을 포함한 전계 효과 트랜지스터 및 이를 이용한 메모리 소자 |
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|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101566404B1 (ko) * | 2008-11-25 | 2015-11-05 | 삼성전자주식회사 | 반도체 소자의 동작 방법 |
| KR102353437B1 (ko) * | 2019-10-01 | 2022-01-20 | 한국과학기술원 | 뉴런 소자 및 시냅스 소자로 사용이 가능한 단일 트랜지스터 및 이를 이용한 뉴로모픽 시스템 |
-
2021
- 2021-05-06 KR KR1020210058271A patent/KR102506202B1/ko active IP Right Grant
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| Publication number | Publication date |
|---|---|
| KR20220151261A (ko) | 2022-11-15 |
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