KR101566404B1 - 반도체 소자의 동작 방법 - Google Patents

반도체 소자의 동작 방법 Download PDF

Info

Publication number
KR101566404B1
KR101566404B1 KR1020080117475A KR20080117475A KR101566404B1 KR 101566404 B1 KR101566404 B1 KR 101566404B1 KR 1020080117475 A KR1020080117475 A KR 1020080117475A KR 20080117475 A KR20080117475 A KR 20080117475A KR 101566404 B1 KR101566404 B1 KR 101566404B1
Authority
KR
South Korea
Prior art keywords
voltage pulse
region
gate
drain
body region
Prior art date
Application number
KR1020080117475A
Other languages
English (en)
Other versions
KR20100058893A (ko
Inventor
최상무
김원주
이태희
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020080117475A priority Critical patent/KR101566404B1/ko
Priority to US12/591,202 priority patent/US7961539B2/en
Publication of KR20100058893A publication Critical patent/KR20100058893A/ko
Application granted granted Critical
Publication of KR101566404B1 publication Critical patent/KR101566404B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명의 실시예에 따른 반도체 소자의 동작 방법은, 게이트 전압 레벨 또는 드레인 전압 레벨을 조절함으로써, 바디 영역에 캐리어를 추가하거나 또는 바디 영역으로부터 캐리어를 제거할 수 있다. 그에 따라, 복수개의 데이터 상태를 구현할 수 있다.

Description

반도체 소자의 동작 방법{Operation method of semiconductor device}
본 발명의 실시예는 반도체 소자의 동작 방법에 관한 것으로써, 예를 들어, 바디 영역에 캐리어를 추가하거나 바디 영역으로부터 캐리어를 제거함으로써, 복수개의 데이터 상태를 구현하는 반도체 소자의 동작 방법에 관한 것이다.
최근에는, Cap을 포함하지 않고 하나의 트랜지스터만으로 구현되는 1-T DRAM이 이용되고 있다. 1-T DRAM은 단순한 제조 공정에 의하여 제작될 수 있을 뿐만 아니라, 향상된 센싱 마진을 가진다.
본 발명이 이루고자 하는 기술적 과제는, 바디 영역에 캐리어를 추가하거나 바디 영역으로부터 캐리어를 제거함으로써, 복수개의 데이터 상태를 구현하는 반도체 소자의 동작 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 동작 방법은, 게이트 영역에 인가되는 제1게이트 전압 펄스, 상기 드레인 영역에 인가되는 제1드레인 전압 펄스, 및 상기 소스 영역에 인가되는 제1소스 전압 펄스를 이용하여, 상기 플로팅 바디 영역에 전하를 생성하여 저장하는, 제1단계; 및 상기 플로팅 바디 영역으로부터 제거하고자 하는 캐리어의 양에 대응되는 인에이블 전압 레벨을 가지는 제2게이트 전압 펄스를 상기 게이트 영역에 인가하는, 제2단계를 구비한다. 상기 반도체 소자는, 상기 플로팅 바디 영역에 남은 캐리어의 양에 따라, n(n은 3이상의 자연수)개 이상의 데이터 상태 중에서 하나의 데이터 상태를 가진다.
상기 제2단계는, 상기 제2게이트 전압 펄스의 인에이블 전압 레벨을 조절함으로써, 상기 플로팅 바디 영역으로부터 제거되는 캐리어의 양을 조절할 수 있다.
상기 제2게이트 전압 펄스의 인에이블 전압 레벨은 음의 값이고, 상기 제2게이트 전압 펄스의 스탠바이 전압 레벨은 상기 제2게이트 전압 펄스의 인에이블 전압 레벨보다 낮을 수 있다. 상기 제2게이트 전압 펄스의 인에이블 전압 레벨이 낮 아질수록, 상기 플로팅 바디 영역으로부터 제거되는 홀의 양이 줄어들 수 있다.
본 발명의 실시예에 따른 반도체 소자의 동작 방법은, 상기 제2단계 이후에, 상기 플로팅 바디 영역에 저장된 캐리어의 양을 늘리기 위하여, 상기 게이트 영역에 인가되는 제3게이트 전압 펄스의 인에이블 전압 레벨과 상기 드레인 영역에 인가되는 제3드레인 전압 펄스의 인에이블 전압 레벨을 함께 조절하는, 제3단계를 더 구비할 수 있다.
본 발명의 실시예에 따른 반도체 소자의 동작 방법은, 게이트 전압 레벨 또는 드레인 전압 레벨을 조절함으로써, 바디 영역에 캐리어를 추가하거나 또는 바디 영역으로부터 캐리어를 제거할 수 있다. 그에 따라, 전압 레벨을 조절하여, 복수개의 데이터 상태를 구현할 수 있는 장점이 있다.
본 발명의 실시예와 본 발명의 실시예의 동작상의 이점 및 본 발명의 실시예에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 동작 방법이 적용될 수 있는 1T-DRAM의 제1예이다.
도 1의 1T-DRAM은 반도체 기판(110), 바디 영역(170), 게이트 패턴(130), 소스 전극(162), 드레인 전극(164), 소스 영역(140), 및 드레인 영역(150)을 구비한다. 소스 영역(140)과 드레인 영역(150)은 소정의 불순물로 도핑된 영역이다. 소스 영역(140)과 드레인 영역(150)은 서로 뒤바뀔 수 있고, 그에 따라 소스 전극(162)과 드레인 전극(164)도 서로 뒤바뀔 수 있다.
게이트 패턴(130), 드레인 전극(162)과 소스 전극(164)에 각각 인가되는 게이트 전압, 드레인 전압과 소스 전압의 전압 레벨을 조절함으로써, 도 1의 1T-DRAM에 데이터를 기입 또는 소거 하거나, 1T-DRAM의 데이터를 독출할 수 있다.
도 2는 도 1의 1T-DRAM의 회로도이다.
도 2를 참조하면, 소스 영역(140)은 소스 라인(SL)에 연결되고, 드레인 영역(150)은 비트 라인(BL)에 연결될 수 있다. 소스 영역(140)은 소스 라인(SL)을 통하여 소스 전압을 공급받을 수 있고, 드레인 영역(150)은 비트 라인(BL)을 통하여 드레인 전압을 공급받을 수 있다. 또한, 게이트 패턴(130)은 워드 라인(WL)에 연결되고, 워드 라인(WL)을 통하여 게이트 전압을 공급받을 수 있다.
도 3은 도 1의 기입 모드에서 캐리어들이 생성되는 모습을 나타낸다.
도 4는 도 3의 기입 모드 이후에 캐리어들이 저장되어 있는 모습을 나타낸다.
도 5는 캐리어들이 저장되어 있지 않은 모습을 나타낸다.
기입 모드에서, 임팩트 이온화(impact ionization)에 의하여 바디 영역(170)과 드레인 영역(150)이 접하는 부분에서 캐리어들(예를 들어, 홀)이 생성되도록 할 수 있다(도 3 참조). 도 3에 도시된 임팩트 이온화에 의하여 생성된 캐리어들은 바디 영역(170)에 저장된다(홀드 모드 ; 도 4 참조). 반대로, 기입 모드에서 캐리어들을 생성하지 않은 경우, 도 5에 도시된 것처럼 바디 영역(170)에는 캐리어들이 저장되지 않는다.
바디 영역(170)에 캐리어들이 저장되어 있으면, 1T-DRAM에 데이터 "1"이 기입된 것으로 볼 수 있다. 반대로, 바디 영역(170)에 캐리어들이 저장되어 있지 않으면, 1T-DRAM에는 데이터 "0"이 기입된 것으로 볼 수 있다.
한편, 바디 영역(170)에 저장되어 있던 캐리어들을 제거할 수도 있다(소거 모드). 소거 모드 이후의 바디 영역(170)은 도 5와 같은 모습을 가진다.
독출 모드에서는, 소스 영역(140)에서 드레인 영역(150)으로 흐르는 전류량을 측정하여, 1T-DRAM의 데이터를 독출할 수 있다. 바디 영역(170)에 저장되어 있는 캐리어들의 개수가 많으면 소스 영역(140)에서 드레인 영역(150)으로 흐르는 전류량이 크고, 바디 영역(170)에 저장되어 있는 캐리어들의 개수가 적으면 소스 영역(140)에서 드레인 영역(150)으로 흐르는 전류량이 작다.
도 6은 도 1의 1T-DRAM의 센싱 마진을 설명하기 위한 그래프이다.
도 6을 참조하면, 반도체 소자의 데이터가 "1"이면, 즉, 바디 영역(170)에 캐리어들이 저장되어 있으면, 게이트 패턴(130)에 인가되는 게이트 전압에 따른 센싱 전류는 DATA1 그래프로 나타난다. 반도체 소자의 데이터가 "0"이면, 즉, 바디 영역(170)에 캐리어들이 저장되어 있지 않으면, 게이트 패턴(130)에 인가되는 게이트 전압에 따른 센싱 전류는 DATA0 그래프로 나타난다. 제1게이트 전압(Vg1)과 제2 게이트 전압(Vg2) 사이의 전압을 게이트 패턴(130)에 인가하면, 반도체 소자의 데이터가 "1"이면 큰 전류(I1)가 흐르고 반도체 소자의 데이터가 "0"이면 작은 전류(I2)가 흐른다. 그에 따라, 반도체 소자의 데이터가 "1"인지 "0"인지 판별할 수 있다. 제1게이트 전압(Vg1)과 제2게이트 전압(Vg2)의 차이를 센싱 마진이라고 부르고, 센싱 마진은 도 6에 ΔVth로 표현되었다.
이상에서는 반도체 소자가 2개의 데이터 상태를 가지도록 한다. 이에 대해, 본 발명의 실시예에 따른 반도체 소자의 동작 방법은 반도체 소자가 3개 이상의 데이터 상태를 가지도록 할 수 있다. 3개 이상의 데이터 상태는, 반도체 소자의 바디 영역에 저장되어 있는 캐리어의 양에 따라 구별될 수 있다. 반도체 소자가 3개 이상의 데이터 상태를 가지도록 하기 위하여, 캐리어를 생성하여 바디 영역에 캐리어를 저장한 다음에(기입 모드), 바디 영역으로부터 소정의 캐리어를 제거하면서 바디 영역에 저장되어 있는 캐리어의 양을 줄인다(소거 모드). 예를 들어, 반도체 소자가 4개의 데이터 상태를 가진다고 가정하면, 바디 영역에 캐리어가 저장되어 있는 초기 상태를 데이터 "11"이라고 할 수 있고, 바디 영역으로부터 소정의 캐리어가 제거된 상태를 데이터 "10"이라고 할 수 있고, 바디 영역으로부터 캐리어가 더 많이(데이터 "10" 상태보다 더 많이) 제거된 상태를 데이터 "01"이라고 할 수 있고, 바디 영역으로부터 캐리어가 더 많이(데이터 "01" 상태보다 더 많이) 제거된 상태를 데이터 "00"이라고 할 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 소자의 동작 방법에서 전압 펄스들을 나타내는 도면이다.
도 7을 참조하면, 본 발명의 실시예에 따른 반도체 소자의 동작 방법은, 제1단계(기입 모드 ; WM)로 동작한 다음에 제2단계(소거 모드 ; EM)로 동작한다. 기입 모드(WM)에서는 캐리어가 생성되고, 소거 모드(EM)에서는 캐리어가 제거된다.
도 1과 도 7을 참조하면, 드레인 영역(150)과 소스 영역(140)에는 드레인 전압 펄스(DP)와 소스 전압 펄스(SP)가 각각 인가되고, 게이트 영역(130)에는 게이트 전압 펄스들(GP1, GP2, GP3) 중의 하나가 인가된다.
기입 모드(WM)에서 인가되는 드레인과 소스간의 전압차보다, 소거 모드(EM)에서 인가되는 드레인과 소스간의 전압차가 작을 수 있다. 소거 모드(EM)에서 인가되는 드레인 전압과 소스 전압의 극성은 음의 극성 또는 양의 극성을 가질 수 있다. 이 경우, 드레인, 소스 전압은 스탠바이 상태의 게이트 전압보다 클 수 있다.
소거 모드(EM)에서 게이트 전압 펄스(GP1, GP2, 또는 GP3)의 전압 레벨은 조절 가능하다. 소거 모드(EM)에서 게이트 전압 펄스(GP1)의 전압 레벨이 가장 낮고, 게이트 전압 펄스(GP3)의 전압 레벨이 가장 높다. 이처럼, 소거 모드(EM)에서 게이트 전압 펄스(GP1, GP2, 또는 GP3)의 전압 레벨을 조절함으로써 소거 모드(EM)에서 바디 영역(170)으로부터 제거되는 캐리어(예를 들어, 홀)의 양을 조절할 수 있다. 캐리어를 홀이라고 가정하면, 소거 모드(EM)에서의 전압 레벨이 가장 낮은 게이트 전압 펄스(GP1)가 인가되는 경우 소거 모드(EM)에서 제거되는 홀의 양이 적고, 소거 모드(EM)에서의 전압 레벨이 가장 높은 게이트 전압 펄스(GP3)가 인가되는 경우 소거 모드(EM)에서 제거되는 홀의 양이 많다.
본 발명의 실시예에 따른 반도체 소자는, 바디 영역(170)에 남은 캐리어의 양에 따라, 3개 이상의 데이터 상태 중에서 하나의 데이터 상태를 가진다. 즉, 소거 모드(EM)에서 게이트 전압 펄스(GP1, GP2, 또는 GP3)의 전압 레벨을 변화시켜서 바디 영역(170)으로부터 제거되는 캐리어(예를 들어, 홀)의 양을 변화시키고, 바디 영역(170)에 남은 캐리어의 양에 따라 서로 다른 데이터 상태를 표현한다.
예를 들어, 반도체 소자가 4개의 데이터 상태를 가진다고 가정하면, 바디 영역(170)에 캐리어가 저장되어 있는 초기 상태를 데이터 "11"이라고 할 수 있다. 게이트 전압 펄스(GP1)가 인가되어, 바디 영역으로부터 소정의 캐리어가 제거된 상태를 데이터 "10"이라고 할 수 있다. 게이트 전압 펄스(GP2)가 인가되어, 바디 영역으로부터 캐리어가 더 많이(게이트 전압 펄스(GP1)가 인가되는 경우보다 더 많이) 제거된 상태를 데이터 "01"이라고 할 수 있다. 바디 영역으로부터 캐리어가 더 많이(게이트 전압 펄스(GP2)가 인가되는 경우보다 더 많이) 제거된 상태를 데이터 "00"이라고 할 수 있다.
바디 영역(170)에 캐리어가 저장되어 있는 초기 상태에서 게이트 전압 펄스(GP3)를 인가함으로써, 데이터 "11" 상태로부터 데이터 "00" 상태로 천이되도록 할 수도 있다. 또는, 데이터 "10" 상태의 반도체 소자에, 게이트 전압 펄스(GP2)를 인가함으로써, 데이터 "10" 상태로부터 데이터 "01" 상태로 천이되도록 할 수도 있다.
도 7을 참조하면, 기입 모드(WM)에서는, 게이트 전압 펄스(GP1, GP2, GP3)가 인에이블 상태에서 스탠 바이 상태로 천이된 이후에 드레인 전압 펄스(DP)가 인에이블 상태에서 스탠 바이 상태로 천이된다. 또는, 기입 모드(WM)에서, 게이트 전압 펄스(GP1, GP2, GP3)가 인에이블 상태에서 스탠 바이 상태로 천이되는 타이밍과 드레인 전압 펄스(DP)가 인에이블 상태에서 스탠 바이 상태로 천이되는 타이밍은 동일할 수도 있다.
소거 모드(EM)에서는, 드레인 전압 펄스(DP)가 인에이블 상태에서 스탠 바이 상태로 천이된 이후에 게이트 전압 펄스(GP1, GP2, GP3)가 인에이블 상태에서 스탠 바이 상태로 천이된다.
기입 모드(WM)에서 소스 영역에 인가되는 소스 전압(SP)은 펄스 형태일 수 있고, 소거 모드(EM)에서 소스 전압(SP)은 일정한 전압 레벨을 가질 수 있다.
도 7에는, 기입 모드(WM) 다음의 독출 모드(RM)와 소거 모드(EM) 다음의 독출 모드(RM)에서 인가되는 전압 펄스들도 도시된다. 독출 모드(RM)에서는 기입 모드(WM)와 소거 모드(EM)가 수행된 이후에 게이트 전압과 드레인/소스 사이에 흐르는 전류를 측정한다. 그럼으로써, 바디 영역(170)에 남아있는 캐리어의 개수에 기초한 반도체 소자의 데이터 상태를 알 수 있다.
도 7에는 기입 모드(WM), 독출 모드(RM1), 소거 모드(EM)와 독출 모드(RM2)가 순차적으로 도시되었으나, 이는 단순한 예시일 뿐이고 순서가 변경될 수 있다. 또한, 특정 모드가 수행되지 않을 수도 있다. 예를 들어, 독출 모드(RM)는 수행되지 않고, 기입 모드(WM)와 소거 모드(EM)만이 수행될 수도 있다.
도 8 내지 도 10은 도 7의 소거 모드에 따른 캐리어의 농도 분포를 나타내는 도면이다.
도 8은 도 7의 게이트 전압 펄스(GP1)가 인가되는 경우를 나타내고, 도 9는 도 7의 게이트 전압 펄스(GP2)가 인가되는 경우를 나타내고, 도 10은 도 7의 게이트 전압 펄스(GP3)가 인가되는 경우를 나타낸다. 도 8 내지 도 10에서 도면부호 1에서 도면부호 4로 갈수록 캐리어의 농도가 낮아지는 것을 의미한다.
도 8과 도 9에서 캐리어의 농도가 가장 높은 부분(도면 부호 1)의 넓이를 서로 비교하면, 도 8에서 도면부호 1의 넓이는 도 9에서 도면부호 1의 넓이보다 넓다. 즉, 게이트 전압 펄스(GP2)가 인가되는 경우(도 9)보다 게이트 전압 펄스(GP1)가 인가되는 경우(도 8)에, 바디 영역(170)에 남아 있는 캐리어의 양이 많다는 것을 의미한다. 게이트 전압 펄스(GP2)가 인가되는 경우(도 9)보다 게이트 전압 펄스(GP1)가 인가되는 경우(도 8)에, 바디 영역(170)으로부터 제거되는 캐리어의 양이 적기 때문이다.
또한, 도 9와 도 10에서 캐리어의 농도가 가장 높은 부분(도면 부호 1)의 넓이를 서로 비교하면, 도 9에서 도면부호 1의 넓이는 도 10에서 도면부호 1의 넓이보다 넓다. 즉, 게이트 전압 펄스(GP3)가 인가되는 경우(도 10)보다 게이트 전압 펄스(GP2)가 인가되는 경우(도 9)에, 저장되는 캐리어의 양이 많다는 것을 의미한다. 게이트 전압 펄스(GP3)가 인가되는 경우(도 10)보다 게이트 전압 펄스(GP2)가 인가되는 경우(도 9)에, 바디 영역(170)으로부터 제거되는 캐리어의 양이 적기 때문이다.
이와 같이, 본 발명의 실시예에 따른 반도체 소자의 동작 방법은, 소거 모드에서 게이트에 인가되는 전압 레벨을 조절하여 바디 영역으로부터 제거되는 캐리어(예를 들어, 홀)의 양을 변화시키고, 바디 영역에 남은 캐리어의 양에 따라 3개 이상의 데이터 상태를 표현할 수 있다.
도 11은 게이트 전압과 드레인/소스 사이에 흐르는 전류 사이의 관계를 나타내는 그래프이다.
도 11에서, 그래프 D1은 기입 모드에서 캐리어가 생성된 경우에, 게이트 전압과 드레인/소스 사이에 흐르는 전류(이하 센싱 전류라고 함) 사이의 관계를 나타낸다. 그래프 D0_GP1, D0_GP2, 및 D0_GP3는 도 7의 게이트 전압 펄스들(GP1, GP2, GP3)이 인가되어 캐리어가 제거된 경우에, 게이트 전압과 센싱 전류 사이의 관계를 나타낸다.
도 11을 참조하면, 게이트 전압 펄스(GP2)가 인가된 경우의 그래프(D0_GP2)는, 게이트 전압 펄스(GP1)가 인가된 경우의 그래프(D0_GP1)보다 오른쪽에 위치한다. 게이트 전압 펄스(GP2)가 인가된 경우에, 게이트 전압 펄스(GP1)가 인가된 경우보다, 캐리어가 더 많이 제거되었기 때문이다. 또한, 게이트 전압 펄스(GP3)가 인가된 경우의 그래프(D0_GP3)는, 게이트 전압 펄스(GP2)가 인가된 경우의 그래프(D0_GP2)보다 오른쪽에 위치한다. 게이트 전압 펄스(GP3)가 인가된 경우에, 게이트 전압 펄스(GP2)가 인가된 경우보다, 캐리어가 더 많이 제거되었기 때문이다.
예를 들어, 그래프 D1, D0_GP1, D0_GP2, 및 D0_GP3은 반도체 소자의 데이터 상태 "11", "10", "01", "00"에 각각 대응될 수 있다. 데이터 상태에 대해서는 도 7을 참조하여 설명된 바 있다. 반도체 소자의 데이터가 "11"이면, 즉, 바디 영역(170)에 캐리어들이 저장되어 있으면, 게이트 패턴(130)에 인가되는 게이트 전압에 따른 센싱 전류는 D1 그래프로 나타난다. 바디 영역(170)으로부터 캐리어들이 점점 제거되면, 게이트 패턴(130)에 인가되는 게이트 전압에 따른 센싱 전류는 D0_GP1, D0_GP2, 및 D0_GP3 그래프로 각각 나타난다.
D1 그래프와 D0_GP1 그래프 사이의 전압을 게이트 패턴(130)에 인가하는 경우, 반도체 소자의 데이터가 "11"이면 큰 전류가 흐르고 반도체 소자의 데이터가 "10"이면 작은 전류가 흐른다. 그에 따라, 반도체 소자의 데이터가 "11"인지 "10"인지 판별할 수 있다. 마찬가지로, D0_GP1 그래프와 D0_GP2 그래프 사이의 전압을 게이트 패턴(130)에 인가함으로써 반도체 소자의 데이터가 "10"인지 "01"인지 판별할 수 있고, D0_GP2 그래프와 D0_GP3 그래프 사이의 전압을 게이트 패턴(130)에 인가함으로써 반도체 소자의 데이터가 "01"인지 "00"인지 판별할 수 있다.
도 12는 본 발명의 다른 실시예에 따른 반도체 소자의 동작 방법에서 전압 펄스들을 나타내는 도면이다.
본 발명의 실시예에 따른 반도체 소자의 동작 방법(도 7과 관련 설명 참조)은, 바디 영역으로부터 소정의 캐리어를 제거하면서 바디 영역에 저장되어 있는 캐리어의 양을 줄이는 과정(소거 모드)을 수행함으로써, 반도체 소자의 데이터 상태를 결정하였다. 이에 대해, 도 12에 도시된 본 발명의 다른 실시예에 따른 반도체 소자의 동작 방법은, 바디 영역에 소정의 캐리어를 저장하면서 바디 영역에 저장되어 있는 캐리어의 양을 늘리는 과정을 수행함으로써, 반도체 소자의 데이터 상태를 결정한다.
도 12를 참조하면, 본 발명의 다른 실시예에 따른 반도체 소자의 동작 방법 은, 제3단계(기입 모드 ; WM)로 동작하여 바디 영역에 저장된 캐리어의 양을 늘릴 수 있다.
도 1과 도 12를 참조하면, 기입 모드(WM)에서 드레인 영역(150)과 소스 영역(140)에는 드레인 전압 펄스들(DP1~DP7) 중의 하나와 소스 전압 펄스(SP)가 각각 인가되고, 게이트 영역(130)에는 게이트 전압 펄스들(GP1~GP7) 중의 하나가 인가된다. 기입 모드(WM)에서 드레인 전압 펄스들(DP1~DP7)과 게이트 전압 펄스들(GP1~GP7)의 전압 레벨을 함께 조절함으로써, 바디 영역(170)에 추가되는 캐리어의 양을 조절할 수 있다.
기입 모드(WM)에서 게이트 전압 펄스(GP1)의 전압 레벨이 가장 높고, 게이트 전압 펄스(GP7)의 전압 레벨이 가장 낮다. 또한, 드레인 전압 펄스(DP1)의 전압 레벨이 가장 높고, 드레인 전압 펄스(DP7)의 전압 레벨이 가장 낮다. 이처럼, 소거 모드(EM)에서 게이트 전압 펄스(GP1, GP2, 또는 GP3)의 전압 레벨을 조절함으로써 기입 모드(WM)에서 바디 영역(170)에 추가되는 캐리어(예를 들어, 홀)의 양을 조절할 수 있다.
본 발명의 실시예에 따른 반도체 소자는, 바디 영역(170)에 남은 캐리어의 양에 따라, 3개 이상의 데이터 상태 중에서 하나의 데이터 상태를 가진다. 기입 모드(WM)에서 게이트 전압 펄스(GP1~GP7)의 전압 레벨과 드레인 전압 펄스(DP1~DP7)의 전압 레벨을 변화시켜서 바디 영역(170)에 추가되는 캐리어(예를 들어, 홀)의 양을 변화시키고, 바디 영역(170)에 존재하는 캐리어의 양에 따라 서로 다른 데이터 상태를 표현한다.
예를 들어, 반도체 소자가 4개의 데이터 상태를 가진다고 가정하면, 바디 영역(170)에 캐리어가 저장되어 있지 않는 초기 상태를 데이터 "00"이라고 할 수 있다. 바디 영역에 소정의 캐리어가 추가된 상태를 데이터 "01"이라고 할 수 있다. 바디 영역에 캐리어가 더 많이(데이터 "01"인 경우보다 더 많이) 추가된 상태를 데이터 "10"이라고 할 수 있다. 바디 영역으로부터 캐리어가 더 많이(데이터 "10"인 경우보다 더 많이) 추가된 상태를 데이터 "11"이라고 할 수 있다.
도 12의 기입 모드(WM)는 도 12에 도시된 소거 모드(EM) 이후에 수행될 수 있다. 즉, 소거 모드(EM)에서 바디 영역으로부터 캐리어를 모두 제거한 이후에, 기입 모드(WM)에서 바디 영역(170)에 추가되는 캐리어의 양을 변화시킬 수 있다.
도 12의 기입 모드(WM)는 도 7의 소거 모드(EM)와 함께 수행될 수도 있다. 바디 영역(170)에 존재하는 캐리어의 양을 늘려야 하는 경우 도 12의 기입 모드(WM)를 이용하고, 바디 영역(170)에 존재하는 캐리어의 양을 줄여야 하는 경우 도 7의 소거 모드(EM)를 이용할 수 있다. 예를 들어, 도 7의 소거 모드(EM)를 이용하여 반도체 소자의 데이터를 "10"에서 "01"로 변경시키고, "01"로 변경된 반도체 소자의 데이터를 도 12의 기입 모드(WM)를 이용하여 "11"로 변경할 수 있다.
도 13은 본 발명의 실시예에 따른 반도체 소자의 동작 방법이 적용될 수 있는 1T-DRAM의 제2예이다.
도 13의 1T-DRAM(1300)은 반도체 기판(1310), 바디 영역(1370), 게이트 패턴들(1330a, 1330b), 제1불순물 도핑 영역(1340), 및 제2불순물 도핑 영역(1350)을 구비한다.
바디 영역(1370)은 반도체 기판(1310) 상에 위치한다. 게이트 패턴들(1330a, 1330b)은 반도체 기판(1310) 상에 위치하며, 바디 영역(1370)의 양쪽 측면에 배치된다. 제1 및 제2불순물 도핑 영역(1340, 1350)은 바디 영역(1370)의 위쪽에 위치한다. 제1불순물 도핑 영역(1340) 및 제2불순물 도핑 영역(1350)은 드레인 영역(소스 영역) 및 소스 영역(드레인 영역)일 수 있다.
게이트 패턴들(1330a, 1330b)을 제1 및 제2불순물 도핑 영역(1340, 1350)과 수직 방향으로 소정 거리 이상 떨어져서 배치할 수 있다. 그에 따라, 게이트 패턴들(1330a, 1330b)과 제1 및 제2불순물 도핑 영역(1340, 1350)이 서로 오버랩되지 않도록 할 수 있다.
게이트 패턴들(1330a, 1330b)은 바디 영역(1370)의 넓은 면에 수직 방향으로 신장될 수 있다. 예를 들어, 도 13에서 게이트 패턴들(1330a, 1330b)은 바디 영역(1370)의 넓은 면을 뚫고 들어가는 방향으로 신장될 수 있다.
제1불순물 도핑 영역(1340)과 제2불순물 도핑 영역(1350)은, 바디 영역(1370)의 위쪽으로 돌출되고 소정의 간격만큼 떨어져서 배치될 수 있다. 제1불순물 도핑 영역(1340)과 제2불순물 도핑 영역(1350) 사이에는 차단 옥사이드 영역(1380)이 배치될 수 있다.
차단 옥사이드 영역(1380)은 옥사이드를 포함하는 물질로 이루어지는 영역이다. 그러나, 차단 옥사이드 영역(1380)은 다른 절연 물질로 이루어지는 절연 영역으로 대체될 수 있다. 또한, 본 명세서에서 언급되는 옥사이드 영역들도, 다른 절연 물질로 이루어지는 절연 영역들로 대체될 수 있다.
본 발명의 실시예에 따른 반도체 소자는 게이트 절연 영역들(1320a, 1320b)을 더 구비할 수 있다. 각각의 게이트 절연 영역(1320a, 1320b)은 각각의 게이트 패턴(1330a, 1330b)과 바디 영역(1370) 사이에 위치한다. 각각의 게이트 절연 영역(1320a, 1320b)은 각각의 게이트 패턴(1330a, 1330b)을 바디 영역(1370)으로부터 절연시킨다.
본 발명의 실시예에 따른 반도체 소자는, 기판 영역(1310) 상에 형성되는 박스(BOX ; buried oxide) 영역(미도시)을 더 구비할 수 있다. 벌크 기판으로부터 형성되는 기판 영역(1310) 상에 옥사이드 영역을 형성시킴으로써 박스 영역을 형성시킬 수도 있고, 또는 SOI(Silicon-On-Insulator) 기판의 절연 영역을 박스 영역으로 이용할 수도 있다.
도 14은 본 발명의 실시예에 따른 반도체 소자의 동작 방법이 적용될 수 있는 1T-DRAM의 제3예이다.
도 14의 1T-DRAM(1400)은 반도체 기판(1410), 게이트 패턴(1430), 바디 영역(1470), 제1불순물 도핑 영역(1440), 및 제2불순물 도핑 영역(1450)을 구비한다.
게이트 패턴(1430)은 반도체 기판(1410) 상에 위치한다. 바디 영역(1470)은 게이트 패턴(1430) 상에 위치한다. 제1 및 제2불순물 도핑 영역(1440, 1450)은 바디 영역(1470)의 위쪽에 위치한다. 즉, 게이트 패턴(1430)은 바디 영역(1470)과 제1 및 제2불순물 도핑 영역(1440, 1450)의 아래쪽에 배치된다.
바디 영역(1470)은 기판 영역(1410)으로부터 분리되는 플로팅 바디 영역일 수 있다. 바디 영역(1470)과 기판 영역(1410)은 동일한 특성을 가지는 재질로 이루 어질 수 있다.
도 14의 1T-DRAM(1400)은 기판 영역(1410) 상에 형성되는 박스(BOX ; buried oxide) 영역(1415)을 더 구비할 수 있다. 도 14의 1T-DRAM(1400)은 제1절연 영역들(1420a, 1420b)을 더 구비할 수 있다. 각각의 제1절연 영역(1420a, 1420b)은 게이트 패턴(1430)과 바디 영역(1470)의 양쪽 옆에 배치된다. 각각의 제1절연 절연 영역(1420a, 1420b)은 게이트 패턴(1430)과 바디 영역(1470)을 주위로부터 절연시킨다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명의 실시예를 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 실시예의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 실시예의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 동작 방법이 적용될 수 있는 1T-DRAM의 제1예이다.
도 2는 도 1의 1T-DRAM의 회로도이다.
도 3은 도 1의 기입 모드에서 캐리어들이 생성되는 모습을 나타낸다.
도 4는 도 3의 기입 모드 이후에 캐리어들이 저장되어 있는 모습을 나타낸다.
도 5는 캐리어들이 저장되어 있지 않은 모습을 나타낸다.
도 6은 도 1의 1T-DRAM의 센싱 마진을 설명하기 위한 그래프이다.
도 7은 본 발명의 실시예에 따른 반도체 소자의 동작 방법에서 전압 펄스들을 나타내는 도면이다.
도 8 내지 도 10은 도 7의 소거 모드에 따른 캐리어의 농도 분포를 나타내는 도면이다.
도 11은 게이트 전압과 드레인/소스 사이에 흐르는 전류 사이의 관계를 나타내는 그래프이다.
도 12는 본 발명의 다른 실시예에 따른 반도체 소자의 동작 방법에서 전압 펄스들을 나타내는 도면이다.
도 13은 본 발명의 실시예에 따른 반도체 소자의 동작 방법이 적용될 수 있 는 1T-DRAM의 제2예이다.
도 14은 본 발명의 실시예에 따른 반도체 소자의 동작 방법이 적용될 수 있는 1T-DRAM의 제3예이다.

Claims (16)

  1. 드레인 영역, 소스 영역, 플로팅 바디 영역, 및 게이트 영역을 각각 포함하는 하나 이상의 반도체 소자의 동작 방법에 있어서,
    상기 게이트 영역에 인가되는 제1게이트 전압 펄스, 상기 드레인 영역에 인가되는 제1드레인 전압 펄스, 및 상기 소스 영역에 인가되는 제1소스 전압 펄스를 이용하여, 상기 플로팅 바디 영역에 전하를 생성하여 저장하는, 제1단계; 및
    상기 플로팅 바디 영역으로부터 제거하고자 하는 캐리어의 양에 대응되는 인에이블 전압 레벨을 가지는 제2게이트 전압 펄스를 상기 게이트 영역에 인가하는, 제2단계를 구비하고,
    상기 반도체 소자는, 상기 플로팅 바디 영역에 남은 캐리어의 양에 따라, n(n은 3이상의 자연수)개 이상의 데이터 상태 중에서 하나의 데이터 상태를 가지며,
    상기 제2단계는, 상기 제2게이트 전압 펄스의 인에이블 전압 레벨을 조절함으로써, 상기 플로팅 바디 영역으로부터 제거되는 캐리어의 양을 조절하는 것을 특징으로 하는 반도체 소자의 동작 방법.
  2. 삭제
  3. 제1항에 있어서, 상기 제2단계에서,
    상기 제2게이트 전압 펄스의 인에이블 전압 레벨이 낮을수록, 상기 플로팅 바디 영역으로부터 제거되는 캐리어의 양이 작아지는 것을 특징으로 하는 반도체 소자의 동작 방법.
  4. 제1항에 있어서, 상기 제2단계에서,
    상기 제2게이트 전압 펄스의 인에이블 전압 레벨은 음의 값이고, 상기 제2게이트 전압 펄스의 스탠바이 전압 레벨은 상기 제2게이트 전압 펄스의 인에이블 전압 레벨보다 낮고,
    상기 제2게이트 전압 펄스의 인에이블 전압 레벨이 낮아질수록, 상기 플로팅 바디 영역으로부터 제거되는 홀의 양이 줄어드는 것을 특징으로 하는 반도체 소자의 동작 방법.
  5. 제4항에 있어서, 상기 제2단계에서,
    제2드레인 전압 펄스를 상기 드레인 영역에 인가하되,
    상기 제2드레인 전압 펄스의 인에이블 전압 레벨은 양의 값이고, 상기 제2드레인 전압 펄스의 스탠바이 전압 레벨은 상기 제2드레인 전압 펄스의 인에이블 전압 레벨보다 높은 것을 특징으로 하는 반도체 소자의 동작 방법.
  6. 제1항에 있어서, 상기 제1단계에서,
    상기 제1드레인 전압 펄스의 스탠바이 전압 레벨은 양의 값이고, 상기 제1드레인 전압 펄스의 인에이블 전압 레벨은 상기 제1드레인 전압 펄스의 스탠바이 전압 레벨보다 높고,
    상기 제1게이트 전압 펄스의 인에이블 전압 레벨은 음의 값이고, 상기 제1게이트 전압 펄스의 스탠바이 전압 레벨은 상기 제1게이트 전압 펄스의 인에이블 전압 레벨보다 낮은 것을 특징으로 하는 반도체 소자의 동작 방법.
  7. 제1항에 있어서,
    상기 제1단계에서, 상기 제1게이트 전압 펄스가 인에이블 상태에서 스탠바이 상태로 천이된 이후에 상기 제1드레인 전압 펄스가 인에이블 상태에서 스탠바이 상태로 천이되고,
    상기 제2단계에서, 제2드레인 전압 펄스를 상기 드레인 영역에 인가하고, 상기 제2드레인 전압 펄스가 인에이블 상태에서 스탠바이 상태로 천이된 이후에 상기 제2게이트 전압 펄스가 인에이블 상태에서 스탠바이 상태로 천이되는 것을 특징으로 하는 반도체 소자의 동작 방법.
  8. 제1항에 있어서,
    상기 제2단계 이후에,
    상기 플로팅 바디 영역에 저장된 캐리어의 양을 늘리기 위하여, 상기 게이트 영역에 인가되는 제3게이트 전압 펄스의 인에이블 전압 레벨과 상기 드레인 영역에 인가되는 제3드레인 전압 펄스의 인에이블 전압 레벨을 함께 조절하는, 제3단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 동작 방법.
  9. 제8항에 있어서, 상기 제3단계는,
    상기 플로팅 바디 영역에 남은 캐리어의 양을 늘리기 위하여, 상기 제3게이트 전압 펄스의 인에이블 전압 레벨과 상기 제3드레인 전압 펄스의 인에이블 전압 레벨을 함께 조절하거나,
    또는, 상기 플로팅 바디 영역에 남은 캐리어의 양을 줄이기 위하여, 상기 제3게이트 전압 펄스의 인에이블 전압 레벨을 조절하는 것을 특징으로 하는 반도체 소자의 동작 방법.
  10. 제8항에 있어서, 상기 제3단계에서,
    상기 제3드레인 전압 펄스가 인에이블 상태에서 스탠바이 상태로 천이된 이후에 상기 제3게이트 전압 펄스가 인에이블 상태에서 스탠바이 상태로 천이되는 것을 특징으로 하는 반도체 소자의 동작 방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
KR1020080117475A 2008-11-25 2008-11-25 반도체 소자의 동작 방법 KR101566404B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080117475A KR101566404B1 (ko) 2008-11-25 2008-11-25 반도체 소자의 동작 방법
US12/591,202 US7961539B2 (en) 2008-11-25 2009-11-12 Method of operating semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080117475A KR101566404B1 (ko) 2008-11-25 2008-11-25 반도체 소자의 동작 방법

Publications (2)

Publication Number Publication Date
KR20100058893A KR20100058893A (ko) 2010-06-04
KR101566404B1 true KR101566404B1 (ko) 2015-11-05

Family

ID=42195663

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080117475A KR101566404B1 (ko) 2008-11-25 2008-11-25 반도체 소자의 동작 방법

Country Status (2)

Country Link
US (1) US7961539B2 (ko)
KR (1) KR101566404B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102506202B1 (ko) * 2021-05-06 2023-03-07 한국과학기술원 전하 차단 영역을 포함한 전계 효과 트랜지스터 및 이를 이용한 메모리 소자

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100800156B1 (ko) 2006-08-09 2008-02-01 주식회사 하이닉스반도체 1-트랜지스터형 디램 셀의 멀티레벨 구동회로 및 그의 구동방법
KR100861190B1 (ko) 2007-07-04 2008-09-30 주식회사 하이닉스반도체 1-트랜지스터형 디램

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5956272A (en) * 1997-12-01 1999-09-21 Micron Technology, Inc. Programming pulse with varying amplitude
US7035147B2 (en) * 2003-06-17 2006-04-25 Macronix International Co., Ltd. Overerase protection of memory cells for nonvolatile memory
JP4443886B2 (ja) * 2003-09-30 2010-03-31 株式会社東芝 半導体記憶装置
US7512008B2 (en) * 2005-11-30 2009-03-31 Atmel Corporation Circuit to control voltage ramp rate
US7542345B2 (en) * 2006-02-16 2009-06-02 Innovative Silicon Isi Sa Multi-bit memory cell having electrically floating body transistor, and method of programming and reading same
US7733700B2 (en) * 2007-07-18 2010-06-08 Flashsilicon, Inc. Method and structures for highly efficient hot carrier injection programming for non-volatile memories

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100800156B1 (ko) 2006-08-09 2008-02-01 주식회사 하이닉스반도체 1-트랜지스터형 디램 셀의 멀티레벨 구동회로 및 그의 구동방법
KR100861190B1 (ko) 2007-07-04 2008-09-30 주식회사 하이닉스반도체 1-트랜지스터형 디램

Also Published As

Publication number Publication date
KR20100058893A (ko) 2010-06-04
US20100127759A1 (en) 2010-05-27
US7961539B2 (en) 2011-06-14

Similar Documents

Publication Publication Date Title
CN101395551B (zh) 具有可编程字长的存储器阵列及其操作方法
US20050013163A1 (en) Semiconductor memory cell, array, architecture and device, and method of operating same
TWI545697B (zh) 用於先進奈米快閃記憶體裝置之高速感測技術
US10453538B2 (en) Apparatus and methods including establishing a negative body potential in a memory cell
US7710759B2 (en) Nonvolatile ferroelectric memory device
JP2008257833A (ja) センス増幅回路およびセンス増幅方法
US9324430B2 (en) Method for defining a default state of a charge trap based memory cell
TW201503140A (zh) 用於反及閘快閃記憶體裝置之友善光刻局部讀取電路及其製造方法
US8547750B2 (en) Methods and devices for memory reads with precharged data lines
KR100745902B1 (ko) 비휘발성 강유전체 메모리 장치
KR20090009724A (ko) 메모리 셀 구조들, 메모리 셀 어레이들, 메모리 장치들,메모리 제어기들, 메모리 시스템들, 및 이들을 동작하는방법
KR101566404B1 (ko) 반도체 소자의 동작 방법
US20070242526A1 (en) Semiconductor memory and read method of the same
KR101566403B1 (ko) 반도체 소자의 동작 방법
TWI619232B (zh) Non-volatile semiconductor memory device
JP2006164447A (ja) 半導体記憶装置
US7990794B2 (en) Semiconductor apparatuses and methods of operating the same
KR100720231B1 (ko) 실리콘 기판을 이용한 불휘발성 강유전체 메모리 장치, 그형성 방법 및 그 리프레쉬 방법
KR20080011025A (ko) 불휘발성 강유전체 메모리 장치 및 그 리프레쉬 방법
KR20100062215A (ko) 반도체 소자의 동작 방법
US8624665B2 (en) Method of operating semiconductor device
KR100800155B1 (ko) 더블게이트형 디램의 핫캐리어 구동방법
KR20060117790A (ko) 불휘발성 강유전체 메모리 장치
JP2007052844A (ja) 強誘電体メモリ装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
FPAY Annual fee payment

Payment date: 20180927

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190930

Year of fee payment: 5