TWI619232B - Non-volatile semiconductor memory device - Google Patents

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Kosuke Okuyama
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Abstract

提案可以獲得較習知更小型化電路構成的非揮發性半導體記憶裝置。
於非揮發性半導體記憶裝置1，在資料寫入時，只需於高電阻區域CH2產生電壓降即可，相較於習知者，可以減低施加於閘極電極G1的電壓值，基於此而可以將閘極絕緣膜8a之膜厚，進而將控制記憶體電晶體2a、2b、2c、2d的周邊電晶體11之閘極絕緣膜8a之膜厚設為較薄，如此則，可以獲得較習知更小型化的電路構成。

Description

非揮發性半導體記憶裝置
本發明關於非揮發性半導體記憶裝置，例如較適用於包括記憶體電晶體的非揮發性半導體記憶裝置，該記憶體電晶體，係藉由對形成於閘極電極側部之側壁內的載子儲存區域植入載子，而可以寫入資料者。
近年來盛行研究藉由標準CMOS(Complementary Metal Oxide Semiconductor)製程而可以容易製造的非揮發性半導體記憶裝置。此種非揮發性半導體記憶裝置，習知者有可以多次寫入資料的MTP(Multiple Time PROM)，及僅能1次寫入資料的OTP(One Time PROM)。
例如MTP之非揮發性半導體記憶裝置，習知者有專利文獻1所示非揮發性半導體記憶裝置。於專利文獻1，係於側壁內包括載子儲存區域，藉由對該載子儲存區域植入載子可以進行資料之寫入，由該載子儲存區域放出載子可以進行資料之抹除。
【先行技術文獻】 【專利文獻】
【專利文獻1】特開2007-142398號公報
但是，於專利文獻1，雖有揭示重複進行資料寫入或抹除，但是一旦被植入側壁內之載子儲存區域的載子實際上係難以被放出，現實上僅能作為1次資料寫入之OTP使用。
另外，於專利文獻1之非揮發性半導體記憶裝置，為於側壁內之載子儲存區域植入載子而需要對閘極電極等施加5~7[V]之電壓，基於該電壓，閘極絕緣膜之膜厚需要形成較厚，而有晶胞尺寸(cell size)變大之問題。另外，於專利文獻1之非揮發性半導體記憶裝置，此種高電壓需以位元線單位進行控制，控制該等記憶體電晶體的周邊電晶體亦需要能耐5~7[V]之高電壓，不得不以閘極絕緣膜之膜厚設為較厚的高耐壓元件來製作，和可以僅由核心MOS(例如1.5[V]-MOS)構成的OTP之非揮發性半導體記憶裝置比較，會有電路構成全體變大之問題。
本發明考慮以上之點，目的在於提案電路構成可以較習知更小型化的非揮發性半導體記憶裝置。
解決該課題的本發明之非揮發性半導體記憶裝置，係包括1或複數記憶體電晶體，該記憶體電晶體，係在基板上隔著閘極絕緣膜設有閘極電極的單層閘極構造者；其特徵在於：上述記憶體電晶體包括：形成於上述基板表面的源極區域及汲極區域；及載子儲存區域，係設於上述基板上，配置於上述閘極電極與上述汲極區域間；於上述基板表面，在和上述汲極區域相接、而且和上述載子儲存區域對向的區域形成有高 電阻區域，該高電阻區域具有較上述閘極電極下部之通道區域與上述源極區域之間之電阻值更高的電阻值。
依據本發明，資料寫入時，僅於高電阻區域產生電壓降，利用產生於高電阻區域的強電場，藉由源極側植入(Source-Side Injection)可使汲極區域內之載子，經由高電阻區域植入載子儲存區域。因此，本發明之非揮發性半導體記憶裝置中，資料寫入時，僅於高電阻區域產生電壓降即可，相較於習知可以減低施加於位元線或閘極電極的電壓值，由於該減低之電壓值，可使閘極絕緣膜之膜厚，或控制該記憶體電晶體的周邊電晶體之閘極絕緣膜之膜厚變薄，如此則，可以獲得較習知更小型化的電路構成。
1‧‧‧非揮發性半導體記憶裝置
2a、2b、2c、2d‧‧‧記憶體電晶體
6‧‧‧基板
CH2‧‧‧高電阻區域
D1‧‧‧汲極區域
ET1、ET2、ET3‧‧‧延展區域
ET4‧‧‧低濃度雜質延展區域(高電阻區域)
G1、G2‧‧‧閘極電極
S1‧‧‧源極區域
【圖1】本發明之非揮發性半導體記憶裝置之電路構成，及表示資料寫入時各部位之電壓值的電路圖。
【圖2】表示記憶體電晶體及周邊電晶體之剖面構造的側剖面圖。
【圖3】源極電壓設為1.5[V]時之資料寫入時各部位之電壓值之表示用電路圖。
【圖4】資料讀出時各部位之電壓值之表示用電路圖。
【圖5】另一實施形態的記憶體電晶體之剖面構造之表示用側剖面圖。
以下依據圖面詳述本發明之實施形態。
(1)非揮發性半導體記憶裝置之電路構成
於圖1，1表示非揮發性半導體記憶裝置，例如係由N型MOS(Metal Oxide Semiconductor)構造之4個記憶體電晶體2a、2b、2c、2d配置成為2行2列而成，於該等記憶體電晶體2a、2b、2c、2d之中，例如可以針對任意選擇的記憶體電晶體2a，藉由源極側植入進行資料之寫入。於此，該非揮發性半導體記憶裝置1為OTP，係對各記憶體電晶體2a、2b、2c、2d僅可寫入1次資料，例如構成為一旦寫入記憶體電晶體2a的資料無法被抹除。
此情況下，非揮發性半導體記憶裝置1，係設有2條位元線BL1、BL2之同時，設置2條字元線WL1、WL2，在位元線BL1、BL2與字元線WL1、WL2交叉之位置配置有記憶體電晶體2a、2b、2c、2d。另外，於非揮發性半導體記憶裝置1，1條源極線SL連接於記憶體電晶體2a、2b、2c、2d，藉由該源極線SL可對各記憶體電晶體2a、2b、2c、2d均等地施加特定之電壓。
於該實施形態之情況下，該等記憶體電晶體2a、2b、2c、2d全部具有同一構成，因此為避免說明之重複，以下僅針對1個記憶體電晶體2a加以說明。於記憶體電晶體2a，並列於一方向的其他記憶體電晶體2b所連接的字元線WL1，係被連接於閘極電極之同時，並列於另一方向的其他記憶體電晶體2c所連接的位元線BL1係連接於一端，源極線SL係連接於另一端。
另外，該記憶體電晶體2a之構成，係包括可對連接於字元線WL1的閘極電極，與連接於位元線BL1的一端之間植入電荷(電子)的載子儲存區域5，藉由調整施加於字元線WL1、位元線BL1及源極線SL之電壓，藉由源極側植入對載子儲存區域5植入電荷而可以進行寫入資料。
於非揮發性半導體記憶裝置1，係於以行列狀配置的記憶體電晶體2a、2b、2c、2d，連接有N型MOS構造之周邊電晶體(未圖示)，藉由該周邊電晶體可對該等記憶體電晶體2a、2b、2c、2d進行控制。
圖2係表示圖1所示記憶體電晶體2a及周邊電晶體11之側剖面構成之剖面圖。於記憶體電晶體2a，係於矽構成的基板6之表面隔開間隔形成源極區域S1及汲極區域D1，在位於一端的汲極區域D1連接有位元線BL1之同時，在位於另一端的源極區域S1連接有源極線SL。
在源極區域S1與汲極區域D1間之基板6之表面，以相接於源極區域S1之側面的方式形成延展區域ET1，於該延展區域ET1與汲極區域D1間形成通道區域CH1及高電阻區域CH2。
記憶體電晶體2a，係由在源極區域S1與汲極區域D1間隔著閘極絕緣膜8a而形成有閘極電極G1的單層閘極構造形成，具有於該閘極電極G1連接著字元線WL1之構成。另外，於記憶體電晶體2a，係於閘極電極G1之兩側部形成側壁7，以和一方之側壁7呈對向的方式在基板6之表面配置高電阻區域CH2，以和另一方之側壁7呈對向的方式在基板6之表 面配置延展區域ET1。
實際上，側壁7係由以下構成：由矽氧化物形成的絕緣層8b；可儲存氮化膜等之電荷的載子儲存區域5；及於矽氧化物被摻雜有雜質的雜質絕緣層9；係在沿著閘極電極G1及基板6之表面形成的絕緣層8b上，依序配置載子儲存區域5及雜質絕緣層9而獲得。於該側壁7，在資料寫入時，係藉由源極側植入而可以使汲極區域D1內之電荷經由高電阻區域CH2植入載子儲存區域5。
實際上，該實施形態之情況下，高電阻區域CH2，係於基板6之表面，自汲極區域D1起通過載子儲存區域5之下部區域而至閘極電極G1之下部區域之一部分為止被形成。本發明之特徵點為，記憶體電晶體2a，係選定高電阻區域CH2之雜質濃度較延展區域ET1為低濃度，高電阻區域CH2之電阻值較延展區域ET1之電阻值為高者。例如，於該實施形態之情況下，較好是高電阻區域CH2之雜質摻雜量為1E18/cm3以下。
具有該構成的記憶體電晶體2a，如後述說明進行資料寫入時，在源極線SL與位元線BL1間產生大的電位差時，係於電阻值變高的高電阻區域CH2產生最大的電位降，於高電阻區域CH2產生高電場，藉由源極側植入使汲極區域D1內之電荷，經由高電阻區域CH2植入載子儲存區域5。
接著，說明控制該等記憶體電晶體2a、2b、2c、2d的周邊電晶體11之構成。周邊電晶體11，係包含電連接於記憶體電晶體2a、2b、2c、2d的N型MOS構造，係於矽構成 的基板6隔著間隔形成有源極區域S2及汲極區域D2。於源極區域S2與汲極區域D2間之基板6表面，係以相接於該等源極區域S2及汲極區域D2之各側面的方式分別形成有延展區域ET2、ET3，在延展區域ET2、ET3間之通道區域CH3上隔著閘極絕緣膜8a形成有閘極電極G2。
另外，於該等延展區域ET2、ET3之上面，係覆蓋閘極電極G2之兩側部而形成側壁12。又，側壁12係由：由矽氧化物形成的絕緣層8b，氮化膜層13，及於矽氧化物摻雜有雜質的雜質絕緣層9構成，係於沿著閘極電極G2及基板6之表面而形成的絕緣層8b上依序配置氮化膜層13及雜質絕緣層9而獲得。
該實施形態之情況下，周邊電晶體11係選定閘極絕緣膜8a之膜厚在8[nm]以下，非揮發性記憶體通常使用的閘極絕緣膜係具有薄的核心MOS構造。本發明之非揮發性半導體記憶裝置1，在資料寫入時及資料讀出時(如後述說明)，可以減低施加於記憶體電晶體2a、2b、2c、2d之電壓值，因此電連接於該等記憶體電晶體2a、2b、2c、2d之周邊電晶體11，例如無需設為厚度12[nm]之高耐壓元件，周邊電晶體11之閘極絕緣膜8a亦可以形成較薄，無需使用高耐壓元件，基於此可達成全體電路構成之小型化。
又，控制記憶體電晶體2a、2b、2c、2d的周邊電晶體11具有複數，周邊電晶體11之閘極絕緣膜8a之膜厚不同時，該等記憶體電晶體2a、2b、2c、2d，亦可以將閘極絕緣膜8a之膜厚，選定為和周邊電晶體11之閘極絕緣膜8a之中 最薄閘極絕緣膜8a之膜厚同一者。
因此，該等記憶體電晶體2a、2b、2c、2d及周邊電晶體11，可以藉由一般的CMOS之製程、即成膜工程，或阻劑工程、曝光顯影工程、蝕刻工程、雜質植入工程、阻劑剝離工程等各工程來製作，關於該製造方法被省略。
(2)資料之寫入動作
(2-1)藉由基本電壓設定進行資料之寫入動作
接著，說明本發明之非揮發性半導體記憶裝置1之資料寫入動作。圖1表示複數個記憶體電晶體2a、2b、2c、2d之中，僅對第1行1列之記憶體電晶體2a進行資料寫入時各部位之電壓值。又，稱呼進行資料寫入的記憶體電晶體2a為選擇記憶體3a，稱呼未進行資料寫入的記憶體電晶體2b、2c、2d為非選擇記憶體3b。
此情況下，如圖1所示，非揮發性半導體記憶裝置1，係透過源極線SL可對記憶體電晶體2a、2b、2c、2d之源極區域S1施加1.5V~4V左右(圖1之一例為4[V])之寫入源極電壓。另外，在連接於選擇記憶體3a的字元線WL1，係被施加源極線SL之寫入源極電壓以上之電壓、亦即1.5~4.5[V]左右(圖1之一例為4.5[V])之寫入閘極電壓(源極線SL之寫入源極電壓設為SLV，字元線WL1之寫入閘極電壓設為WL1V時，SLV≦WL1V)，於該選擇記憶體3a所連接的位元線BL1則被施加0[V]之寫入電壓。又，藉由電流來控制施加於選擇記憶體3a之汲極區域D1的電壓時，在連接於選擇記憶體3a的位元線BL1可被供給例如5[μA]之定電流。
該選擇記憶體3a，如圖2所示，係經由源極線SL將4[V]之寫入源極電壓施加於源極區域S1之同時，經由字元線WL1將4.5[V]之寫入閘極電壓施加於閘極電極G1而成為ON(導通)狀態，成為電流流入通道區域CH1及高電阻區域CH2之狀態。於選擇記憶體3a，係經由位元線BL1被施加0[V]之寫入電壓，或者當被供給5[uA]之定電流時，在位於通道區域CH1與汲極區域D1之間的高電阻區域CH2產生高的電壓差而產生強電場。
如此則，於選擇記憶體3a，藉由高電阻區域CH2產生的強電場而使汲極區域D1內之電荷(載子)於高電阻區域CH2內被加速，可將該電荷及其引發的2次電荷之一部分植入側壁7內之載子儲存區域5。結果，於選擇記憶體3a，電荷被儲存於載子儲存區域5中，可得資料被寫入的狀態。
如上述說明，於選擇記憶體3a，在資料寫入時，係於高電阻區域CH2產生強電場，藉由該強電場可將電荷植入載子儲存區域5，可以藉由單層閘極構造實現藉由源極側植入之資料寫入。
另外，高電阻區域CH2，係將雜質濃度設為低濃度而具有高的電阻值，在資料寫入時會產生大的電壓降者，但寫入閘極電壓可以選定為1.5~4.5[V]之低電壓，因此控制選擇記憶體3a的周邊電晶體11無需設為高耐壓元件。如此則，周邊電晶體11，其閘極絕緣膜8a之膜厚例如可以形成為8[nm]以下，無需使用記憶體晶胞(memory cell)之控制専用之高耐壓元件，記憶體以外之動作所使用的一般元件、例如輸出入電 壓為3.3[V]時，可以直接使用對其進行控制之由7[nm]~8[nm]左右之閘極絕緣膜所構成之輸出入MOS。
此時，如圖1所示，於非揮發性半導體記憶裝置1，在連接於非選擇記憶體3b(記憶體電晶體2b)的位元線BL2，該非選擇記憶體3b係經由字元線WL1被施加例如4.5[V]之寫入閘極電壓者，係被施加源極線SL之電壓之一半至和源極線SL之電壓同一程度(圖1之一例為4[V])之寫入禁止電壓(寫入禁止電壓設為BL2V時，SLV/2≦BL2V≦SLV)。
如此則在和選擇記憶體3a共用字元線WL1的非選擇記憶體3b即記憶體電晶體2b，產生於高電阻區域CH2的電場係成為施加於選擇記憶體3a的電場之一半以下，電荷(載子)之產生量大寬度減低，電荷未被植入載子儲存區域5。
另一方面，在僅連接有非選擇記憶體3b的字元線WL2，被施加0[V]至源極線SL之電壓之一半左右之2[V](圖1之例為0[V])之寫入禁止閘極電壓(字元線WL2之寫入禁止閘極電壓設為WL2V時，0≦WL2V≦SLV/2)。如此則，該字元線WL2所連接的的非選擇記憶體3b、即記憶體電晶體2c、2d，其閘極電極G1被施加0[V]，通道成為OFF(非導通)狀態，施加於源極區域S1的4[V]之寫入源極電壓僅止於源極區域S1及延展區域ET1，電流未流入通道區域CH1及高電阻區域CH2，電荷未被植入載子儲存區域5。
另外，對字元線WL2施加源極線SL之電壓之一半左右之寫入禁止閘極電壓時，通道雖成為ON狀態，但傳遞至通道區域CH1及高電阻區域CH2的電壓，係成為由施加於 字元線WL2的電壓減去臨限值之電壓，因此產生於高電阻區域CH2的電場係成為施加於選擇記憶體3a的電場之一半以下，電荷(載子)之產生量大寬度減低，電荷未被植入載子儲存區域5。
如此則，於該非揮發性半導體記憶裝置1，藉由減低產生於各非選擇記憶體3b之高電阻區域CH2的電場，在電荷不植入載子儲存區域5之情況下，僅於所要之選擇記憶體3a藉由源極側植入，使汲極區域D1內之電荷經由高電阻區域CH2植入載子儲存區域5，進行資料之寫入。
(2-2)源極電壓設為1.5[V]時之資料之寫入動作
藉由上述「(2-1)基本的電壓設定進行資料之寫入動作」中，雖說明對源極線SL施加4[V]之源極電壓之例，但作為其他之例，亦可以藉由縮短記憶體電晶體2a、2b、2c、2d之側壁7之寬度，伴隨著縮短側壁7下之高電阻區域CH2之長度，依此來減低可以產生源極側植入之源極電壓。
例如電晶體2a之側壁長設為30[nm]左右時，如將和圖1對應部分附加同一符號而表示之圖3所示，施加於源極線SL的源極電壓設為1.5[V]左右時亦可以產生源極側植入。此情況下，於字元線WL1只要施加1.5[V]~2[V](圖3之一例為1.5[V])之電壓即可。另外，在連接於非選擇記憶體3b(記憶體電晶體2b)的位元線BL2只要施加0.7[V]~1.5[V](圖3之一例為1.5[V])之電壓即可，如此則，在連接有選擇記憶體3a的位元線BL1，及在僅連接有非選擇記憶體3b的位元線BL2 被施加的電位差可以減低至1.5[V]以下。
另外，對僅連接有非選擇記憶體3b的字元線WL2施加0[V]~0.8[V](圖3之一例為0[V])之電壓即可，如此則，在連接有選擇記憶體3a的字元線WL1，與僅連接有非選擇記憶體3b的字元線WL2被施加的電位差可以減低至1.5[V]以下。因此，此情況下，在控制位元線BL1、BL2及字元線WL1、WL2的周邊電路中，必要之電壓全部可由1.5[V]以下構成，可以使用同一半導體集積電路之元件內所使用閘極絕緣膜之中、由最薄絕緣膜(例如3[nm])構成的元件，亦即核心MOS來構成周邊電路，電路構成可以更進一步小型化。另外，此情況下，施加於記憶體電晶體2a、2b、2c、2d之閘極電極G1與基板6間的電壓亦可以減低至1.5[V]，構成記憶體電晶體2a、2b、2c、2d的閘極絕緣膜8a可以設為和核心MOS之閘極絕緣膜同一膜厚，如此則記憶體電晶體2a、2b、2c、2d可以和核心MOS藉由同一製造工程來形成。
(3)資料之讀出動作
接著，說明於非揮發性半導體記憶裝置1，讀出資料時之電壓施加。和圖1對應部分附加同一符號而表示的圖4，係表示讀出記憶體電晶體2a、2b、2c、2d之中，第1行記憶體電晶體2a、2b之資料時之各部位之電壓值。又，將進行資料之讀出的記憶體電晶體2a、2b稱為讀出記憶體3c，將不進行資料之讀出的記憶體電晶體2c、2d稱為非讀出記憶體3d。另外，此情況下，記憶體電晶體2a、2b、2c、2d之中僅記憶體電晶體2b被寫入資料，其他記憶體電晶體2a、2c、2d則未被寫入 資料。另外，將載子儲存區域5儲存有電荷的狀態(資料被寫入時)設為例如「0」，將載子儲存區域5未儲存有電荷之狀態(資料未被寫入時)設為「1」。
此情況下，非揮發性半導體記憶裝置1，在連接有讀出記憶體3c的位元線BL1、BL2，係被施加例如1.5[V]之讀出電壓而設為預充電之同時，在連接有讀出記憶體3c的字元線WL1係被施加1.5[V]，依據該等位元線BL1、BL2之讀出電壓之變化可以判斷資料之寫入有無。
例如，在載子儲存區域5儲存有電荷的(資料被寫入的)讀出記憶體3c、即記憶體電晶體2b，因為載子儲存區域5所儲存的電荷而使高電阻區域CH2之電流被切斷使高電阻區域CH2成為更高電阻狀態。結果，在寫入有資料的讀出記憶體3c、即記憶體電晶體2b，或者成為即使MOS處於ON狀態下電流亦未流入通道區域CH1之OFF動作，或者成為流入通道區域CH1之電流被減低，而維持位元線BL2之讀出電壓為1.5[V]之狀態。另一方面，在載子儲存區域5未儲存有電荷的(資料未被寫入的)另一方之讀出記憶體3c、即記憶體電晶體2a，係進行ON動作，如此而使位元線BL1之讀出電壓變化而成為較1.5[V]低的電壓值(例如0[V])。於非揮發性半導體記憶裝置1，可以檢測位元線BL1、BL2之讀出電壓之變化，將讀出電壓無變化的1.5[V]之位元線BL2設為「0」，將讀出電壓變化的另一方之位元線BL1設為「1」，而確定讀出情報。
於此，將記憶體電晶體2a、2b、2c、2d考慮為由MOS所形成的開關區域及高電阻區域CH2之2個區域構成 時，該等記憶體電晶體2a、2b、2c、2d，可以稱為開關區域之臨限值無變化，變化高電阻區域CH2之電阻而作為記憶元件使用的電阻變化記憶元件。
又，於僅連接有非讀出記憶體3d的字元線WL2係被施加0[V]。如此則，於非揮發性半導體記憶裝置1，非讀出記憶體3d、即記憶體電晶體2c、2d係成為OFF狀態，施加於位元線BL1、BL2之讀出電壓不因非讀出記憶體3d而變化，而僅可以將讀出記憶體3c之資料予以讀出。
(4)動作及效果
於以上構成中，記憶體電晶體2a，係由在基板6上隔著隔著閘極絕緣膜8a設有閘極電極G1的單層閘極構造構成，在閘極電極G1與汲極區域D1間之基板6上隔著絕緣層8b形成有載子儲存區域5，在和載子儲存區域5呈對向的基板6之表面，設置具有較延展區域ET1之電阻值更高電阻值的高電阻區域CH2。
如此則，在資料被寫入的選擇記憶體3a，於資料之寫入時，係由源極線SL對源極區域S1施加例如4[V]之寫入源極電壓，而且由字元線WL1對閘極電極G1施加寫入閘極電壓，而成為電流流入通道區域CH1及高電阻區域CH2之狀態。該狀態下，選擇記憶體3a，或是由位元線BL1可對汲極區域D1施加例如0[V]之寫入電壓，或者藉由被供給5[μA]之定電流，而於高電阻區域CH2產生電壓降產生強電場，藉由該強電場可將電荷植入載子儲存區域5的所謂藉由源極側植入進行資料之寫入。
如上述說明，於選擇記憶體3a，在資料寫入時，只要於高電阻區域CH2產生電壓降即可，施加於閘極電極G1的電壓值可以抑制較習知更低，而且可將汲極區域D1內之電荷經由高電阻區域CH2植入載子儲存區域5。
另一方面，在透過字元線WL1被施加寫入閘極電壓的非選擇記憶體3b、即記憶體電晶體2b，係由位元線BL2對汲極區域D1施加例如4〔V〕之寫入禁止電壓，如此而可以將通道設為OFF，抑制通道區域CH1中電流之流通，於高電阻區域CH2不會發生源極側植入可以防止資料之寫入。
另外，於其他字元線WL2所連接的非選擇記憶體3b、即記憶體電晶體2c、2d，係由字元線WL2對閘極電極G1施加0[V]之寫入禁止閘極電壓，通道成為OFF狀態，源極線SL之寫入源極電壓僅止於源極區域S1，未產生源極側植入而可以防止對載子儲存區域5之資料寫入。
如上述說明，於非揮發性半導體記憶裝置1，於寫入資料的選擇記憶體3a，或於未寫入資料的非選擇記憶體3b，可以減低施加於各閘極電極G1或汲極區域D1的電壓值，基於減低的電壓值而可以將各記憶體電晶體2a、2b、2c、2d之閘極絕緣膜8a之膜厚形成為較薄。
特別是，於非揮發性半導體記憶裝置1，在資料寫入時，施加於記憶體電晶體2a、2b、2c、2d之電壓，係將高電壓施加於共通之源極線SL，可於源極線SL之電壓以下進行位元線BL1、BL2之控制，因此可以減低控制位元線BL1、BL2的周邊電晶體11之電壓，基於電壓之減低可將周邊電晶體11 之閘極絕緣膜之膜厚形成較薄。
另外，於該非揮發性半導體記憶裝置1，於資料之寫入時，個別施加於位元線BL1、BL2及字元線WL1、WL2的電壓差可以抑制在4.5[V]以下(圖3為1.5[V]以下)，因此控制該等位元線BL1、BL2及字元線WL1、WL2的周邊電晶體11，可由輸出入MOS或核心MOS來設計，該周邊電晶體11之閘極絕緣膜8a亦可以變薄，因此可以達成高速動作，而且電路面積亦可縮小，可達成電路全體之小型化。
如上述說明，於非揮發性半導體記憶裝置1，記憶體電晶體2a、2b、2c、2d或周邊電晶體11之各閘極絕緣膜8a可以構成較薄，可以直接使用輸出入MOS或核心MOS等一般MOS之構成，藉由標準CMOS製程可以容易製造。
另外，於非揮發性半導體記憶裝置1，資料寫入時，雖需要對源極線SL施加4[V]之寫入源極電壓，但可以區塊(mat)統合對記憶體電晶體2a、2b、2c、2d施加寫入源極電壓，於區塊內無需分割形成源極線SL，可以設為和通常之NOR型之遮罩ROM同一電路構成。
依據以上之構成，於記憶體電晶體2a，在資料寫入時，係將通道設為ON狀態，藉由位於通道區域CH1與汲極區域D1間之高電阻區域CH2之產生電壓降來產生強電場，利用該強電場藉由源極側植入，可使汲極區域D1內之電荷經由高電阻區域CH植入側壁7內之載子儲存區域5。如此則於非揮發性半導體記憶裝置1，於資料寫入時，只需於高電阻區域CH2產生電壓降，施加於閘極電極G1的電壓值可以較習知減 低，基於該電壓值之減低，可以將閘極絕緣膜8a之膜厚，甚而控制記憶體電晶體2a、2b、2c、2d的周邊電晶體11之閘極絕緣膜8a之膜厚形成為較薄，如此則，電路構成比起習知可以更小型化。
(5)其他實施形態
又，於上述實施形態，雖說明僅於源極區域S1側設置延展區域ET1，在通道區域CH1與汲極區域D1之間設置延伸至閘極電極G1之下部區域的高電阻區域CH2，但本發明不限定於此，亦可如和圖2對應部分附加同一符號之圖5所示，於汲極區域D1側以和汲極區域D1之側面相接的方式設置低濃度雜質延展區域ET4來作為高電阻區域。
此情況下，於記憶體電晶體2a，在一方之側壁7之下部區域(通道區域CH1與汲極區域D1之間之區域)被形成的低濃度雜質延展區域ET4，相較於位在另一方之側壁7之下部區域(通道區域CH1與源極區域S1之間之區域)的延展區域ET1，其雜質濃度被選定為低濃度，低濃度雜質延展區域ET4係較源極線SL側之延展區域ET1之電阻值具有更高的電阻值。又，該實施形態之情況下，作為高電阻區域CH2之低濃度雜質延展區域ET4，其雜質摻雜量較好是1E18/cm3以下。
於具有該構成的記憶體電晶體2a，在資料寫入時，係和上述實施形態同樣，藉由在源極線SL與位元線BL1間產生的電位差，使得在增高電阻值的低濃度雜質延展區域ET4產生最大的電位降，於低濃度雜質延展區域ET4藉由強電場可將電荷植入載子儲存區域5，亦即藉由源極側植入可進行 資料之寫入。
又，於圖1~圖5雖分別明確記載在資料寫入時或資料讀出時之各電壓值，但本發明不限定於此，亦可適用各種之電壓值。例如於上述圖1所示實施形態，雖說明對字元線WL1及僅連接有非選擇記憶體3b的位元線BL2分別施加4.5[V]及4[V]之電壓，而於非選擇記憶體3b防止資料之寫入，但是如上述，於字元線WL1及僅連接有非選擇記憶體3b的位元線BL2分別施加2[V]之電壓，而於非選擇記憶體3b防止資料之寫入亦可。此情況下，非選擇記憶體雖成為ON狀態，電流流入通道，但施加於高電阻區域CH2的電場為選擇記憶體3a之約一半，不會引起源極側植入。
另外，雖說明對字元線WL2施加0[V]時，但如上述對字元線WL2施加源極線SL之一半之電壓、亦即2[V]，來防止對非選擇之字元線WL2上之非選擇記憶體3b之寫入亦可。此情況下，該非選擇記憶體3b亦成為ON狀態，電流流入通道，但施加於高電阻區域CH2的電場為選擇記憶體3a之約一半，不會產生源極側植入。
如上述說明，在資料寫入時，即使對字元線WL2或位元線BL2施加源極線SL之電壓4[V]之一半左右之2[V]之電壓時，相較於習知亦可減低施加於閘極電極G1的電壓值。於該情況下，連接有選擇記憶體3a的位元線BL1，與僅連接有非選擇記憶體3b的位元線BL2之電位差成為2[V]，另外，連接有選擇記憶體3a的字元線WL1，與僅連接有非選擇記憶體3b的字元線WL2之電位差亦成為2[V]，彼等任一電位 差均可以被抑低。
因此，基於該電位差之減低，閘極絕緣膜8a之膜厚，或控制記憶體電晶體2a、2b、2c、2d的周邊電晶體11之閘極絕緣膜8a之膜厚可以更進一步變薄，例如設計可由8[nm]變為3[nm]，周邊電晶體11可由輸出入MOS變更為核心MOS，如此則，電路構成比起習知更為小型化。
具體為，當源極電壓設為4[V]，與周邊電路使用的MOS間之電位差設為4~4.5[V]時，周邊電路使用的MOS可以使用輸出入MOS。另外，當源極電壓設為1.5[V]，與周邊電路使用的MOS間之電位差設為1.5[V]時，周邊電路所使用的MOS可以使用核心MOS。另外，當源極電壓設為4[V]，與周邊電路使用的MOS間之電位差設為2[V]時，周邊電晶體11可以使用核心MOS。
另外，於上述實施形態，雖說明在資料寫入時，使汲極區域D1內之電荷，經由高電阻區域CH2植入側壁7內之載子儲存區域5，但本發明不限定於此，只要側壁全體以矽氧化物形成，以該側壁本身作為載子儲存區域之功能，於資料寫入時，使汲極區域D1內之電荷經由高電阻區域CH2植入側壁內亦可。
又，記憶體電晶體2a、2b、2c、2d與周邊電晶體11無需為同一側壁構造，例如可以是周邊電晶體11之側壁12不具有氮化膜層13，側壁12全體由矽氧化膜形成的單層氧化膜構造。另外，記憶體電晶體2a、2b、2c、2d，無需於閘極電極G1之側部另形成側壁7，可以配置於閘極電極G1與汲極區 域D1間之基板6上的，非作為側壁被形成的矽氧化物層或氮化物層，作為載子儲存區域之功能。
又，於上述實施形態說明的非揮發性半導體記憶裝置1，記憶體電晶體2a、2b、2c、2d係配置為2行2列，但本發明不限定於此，亦可為3個或5個、6個等其他複數個記憶體電晶體配置為行列狀的非揮發性半導體記憶裝置，或1個記憶體電晶體配置而成的非揮發性半導體記憶裝置。
另外，雖說明記憶體電晶體2a、2b、2c、2d及周邊電晶體11設為N型MOS構造，但本發明不限定於此，記憶體電晶體2a、2b、2c、2d及周邊電晶體11可以設為P型MOS構造，此情況下，於資料寫入時，亦可於高電阻區域CH2產生電壓降，藉由源極側植入，使汲極區域D1內之電荷(電洞)經由高電阻區域CH2植入載子儲存區域5。
2a‧‧‧記憶體電晶體
6‧‧‧基板
CH2‧‧‧高電阻區域
D1‧‧‧汲極區域
ET1、ET2、ET3‧‧‧延展區域
G1、G2‧‧‧閘極電極
S1‧‧‧源極區域
B11‧‧‧位元線
SL‧‧‧源極線
CH1、CH3‧‧‧通道區域
8a‧‧‧閘極絕緣膜
7、12‧‧‧側壁
8b‧‧‧絕緣層
5‧‧‧載子儲存區域
9‧‧‧雜質絕緣層
11‧‧‧周邊電晶體
3a‧‧‧選擇記憶體
S2‧‧‧源極區域
D2‧‧‧汲極區域
13‧‧‧氮化膜層
WL1‧‧‧字元線

Claims (5)

  1. 一種非揮發性半導體記憶裝置，包括：1或複數記憶體電晶體，該記憶體電晶體，係在基板上隔著閘極絕緣膜設有閘極電極的單層閘極構造者；其特徵在於：上述記憶體電晶體包括：形成於上述基板表面的源極區域及汲極區域；及載子儲存區域，係設於上述基板上，配置於上述閘極電極與上述汲極區域間；於上述基板表面，在和上述汲極區域相接、而且和上述載子儲存區域呈對向的區域形成有高電阻區域，該高電阻區域具有較上述閘極電極下部之通道區域與上述源極區域之間之電阻值更高的電阻值，其中對上述源極區域施加源極電壓，對上述閘極電極施加電壓將通道設為ON(導通)，使電流流入上述通道區域及上述高電阻區域，依此在上述高電阻區域產生強電場，使上述汲極區域內之載子透過上述強電場加速而植入上述載子儲存區域。
  2. 如申請專利範圍第1項之非揮發性半導體記憶裝置，其中於上述基板，係相接於上述源極區域而形成有延展區域；上述高電阻區域，其雜質濃度形成較該延展區域為低。
  3. 如申請專利範圍第1或2項之非揮發性半導體記憶裝置，其中上述高電阻區域，係由上述汲極區域至涵蓋上述通道區域之一部分被形成。
  4. 如申請專利範圍第1項之非揮發性半導體記憶裝置，其中對連接於上述汲極區域的位元線施加讀出電壓，由上述閘極電極被施加電壓形成通道時上述讀出電壓之變化，來判斷載子是否被植入上述載子儲存區域。
  5. 如申請專利範圍第1項之非揮發性半導體記憶裝置，其中上述記憶體電晶體，其閘極絕緣膜之膜厚，係選定為和控制上述記憶體電晶體的周邊電晶體之中最薄閘極絕緣膜之膜厚同一。
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