JP2004104009A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】ゲート電極16aと、ゲート電極16a側の接合端がゲート電極16a直下の領域から離間して形成されたソース/ドレイン領域28aと、ゲート電極16aの側部に形成された誘電体材料よりなる電荷蓄積部18とを有するメモリセルトランジスタと、ゲート電極16bと、ゲート電極16b側の接合端がゲート電極16b下に形成されたソース/ドレイン領域28bとを有する演算用トランジスタとを有し、ゲート電極16aの延在する方向とゲート電極16bの延在する方向とが垂直である。
【選択図】 図2
Description
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特に、絶縁層よりなる電荷蓄積層に電荷を蓄積することにより情報を記憶する不揮発性半導体記憶素子を有する半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
書き換え可能な不揮発性半導体記憶装置は、コンピュータ、携帯電話、カメラ、音響機器などの電子機器においてデータの記憶媒体として広く用いられるようになっている。特に、画像や動画の記憶には大容量化が必須となっており、微細化や多値化技術が開発されている。一方、小容量の用途としても、ICカードなどの普及が広まりつつある。このような市場に対して、データ格納型の多機能チップが必要になると予想される。
【0003】
従来の不揮発性半導体記憶装置としては、フローティングゲートに電荷を蓄積することにより情報を記憶する、EEPROMやフラッシュEEPROMなどが一般に知られている。これら不揮発性半導体記憶装置では、ワード線として機能するコントロールゲートの他に、情報を記憶するフローティングゲートを必要とするため、メモリセルトランジスタを構成するためには2層の導電層が必要とされる。一方、より簡単な構造で且つ高集積化が容易な構造として、誘電体膜を電荷蓄積層に用いて単層ゲートによりメモリセルトランジスタを構成する不揮発性半導体記憶装置が提案されている。誘電体膜を電荷蓄積層に用いた不揮発性半導体記憶装置は、例えば、特許文献1、特許文献2及び特許文献3等に記載されている。
【0004】
単層ゲートの不揮発性半導体記憶装置としては、電荷蓄積層として例えばSiO2/SiN/SiO2構造を用い、SiN中の欠陥に電荷を保持する不揮発性半導体記憶装置が開発されている。また、更なる高集積化と低コスト化を狙い、ソース端及びドレイン端にそれぞれ局所的に電荷保持が可能な2ビット動作の不揮発性半導体記憶装置が開発されている。
【0005】
2ビット動作の不揮発性半導体記憶装置では、同じセル数であれば格納メモリ数が単純に2倍になるという利点、或いは格納メモリ数が同じであればチップ面積を単純に半分にできるという利点とがあり、高集積化と低コスト化の要求を同時に満たしうる極めて有望なデバイスである。
【0006】
【特許文献1】米国特許第5768192号明細書
【特許文献2】特開2001−077219号公報
【特許文献3】特開2001−118943号公報
【0007】
【発明が解決しようとする課題】
しかしながら、誘電体膜を電荷蓄積層に用いた上記従来の不揮発性半導体記憶装置は、基本となるトランジスタ構造が、通常の演算用トランジスタと大きく異なっているため、同一基板上に混載することは容易ではなかった。このため、演算用トランジスタとのプロセス整合性が高いメモリ構造及びこれを混載した半導体装置の開発が望まれている。
【0008】
本発明の目的は、演算用トランジスタとのプロセス整合性に優れた構造の不揮発性半導体記憶素子を有する半導体装置及びその製造方法を提供することにある。
【0009】
【課題を解決するための手段】
上記目的は、半導体基板上に第1のゲート絶縁膜を介して形成された第1のゲート電極と、前記第1のゲート電極の両側の前記半導体基板中に形成され、前記第1のゲート電極側の接合端が前記第1のゲート電極直下の前記半導体基板の領域から離間して形成された第1のソース/ドレイン領域と、前記第1のゲート電極の側部に形成された誘電体材料よりなる電荷蓄積部とを有するメモリセルトランジスタと、前記半導体基板上に第2のゲート絶縁膜を介して形成された第2のゲート電極と、前記第2のゲート電極の両側の前記半導体基板中に形成され、前記第2のゲート電極側の接合端が前記第2のゲート電極下に形成された第2のソース/ドレイン領域とを有する演算用トランジスタとを有することを特徴とする半導体装置によって達成される。
【0010】
また、上記目的は、半導体基板上に、周期的に形成された複数のゲート電極と、複数の前記ゲート電極の側面を取り囲むようにそれぞれ形成された、電荷蓄積部を含む複数の側壁絶縁膜と、第1の方向に並ぶ複数の前記ゲート電極間の領域の前記半導体基板中に、前記第1の方向と交差する第2の方向に延在して形成され、前記ゲート電極側の接合端が前記ゲート電極直下の前記半導体基板の領域から離間して形成された複数のビット線拡散層とを有し、前記第1の方向に並ぶ複数の前記ゲート電極間の領域では、前記側壁絶縁膜は互いに接触しておらず、前記第2の方向に並ぶ複数の前記ゲート電極間の領域は、前記側壁絶縁膜により埋め込まれていることを特徴とする半導体装置によっても達成される。
【0011】
また、上記目的は、半導体基板の第1の領域に第1の方向に延在する第1のゲート電極を形成し、前記半導体基板の第2の領域に前記第1の方向と交差する第2の方向に延在する第2のゲート電極を形成する工程と、前記第1のゲート電極の側部に形成された電荷蓄積部を兼ねる第1の側壁絶縁膜と、前記第2のゲート電極の側部に形成された第2の側壁絶縁膜とを形成する工程と、前記第1の領域及び前記第2の領域に、同時に同量の不純物イオンを添加して活性化し、前記第1のゲート電極の両側の前記半導体基板に、前記第1のゲート電極側の接合端が前記第1のゲート電極直下の前記半導体基板の領域から離間して形成された第1のソース/ドレイン領域を形成し、前記第2のゲート電極の両側の前記半導体基板に、前記第2のゲート電極側の接合端が前記第2のゲート電極下に形成された第2のソース/ドレイン領域を形成する工程とを有することを特徴とする半導体装置の製造方法によっても達成される。
【0012】
【発明の実施の形態】
[第1実施形態]
本発明の第1実施形態による半導体記憶装置及びその製造方法について図1乃至図4を用いて説明する。
【0013】
図1は本実施形態による半導体装置の構造を示す平面図、図2は本実施形態による半導体装置の構造を示す概略断面図、図3及び図4は本実施形態による半導体装置の製造方法を示す工程断面図である。
【0014】
はじめに、本実施形態による不揮発性半導体記憶装置の構造について図1及び図2を用いて説明する。図2(a)は図1のA−A′線断面に沿ったメモリセルトランジスタの概略断面図であり、図2(b)は図1のB−B′線断面に沿った演算用トランジスタの概略断面図である。
【0015】
シリコン基板10には、活性領域を画定する素子分離膜12が形成されている。メモリセルトランジスタ形成領域の活性領域上には、ゲート絶縁膜14を介してゲート電極16aが形成されている。ゲート電極16aの側壁部分には、シリコン窒化膜よりなる側壁電荷蓄積層18と、シリコン酸化膜よりなる側壁絶縁膜22aとが形成されている。ゲート電極16aの両側のシリコン基板10内には、チャネル側接合端がゲート電極16aよりも外側に位置するソース/ドレイン領域28aが形成されている。こうして、メモリセルトランジスタ形成領域に、ゲート電極16a、ソース/ドレイン領域28a、側壁電荷蓄積層18等を有するメモリセルトランジスタが形成されている。
【0016】
演算用トランジスタ形成領域の活性領域上には、ゲート絶縁膜14を介してゲート電極16bが形成されている。ゲート電極16bは、ゲート電極16aの延在方向とほぼ垂直方向に延在している。ゲート電極16bの側壁部分には、シリコン窒化膜よりなる側壁絶縁膜20と、シリコン酸化膜よりなる側壁絶縁膜22bとが形成されている。ゲート電極16bの両側のシリコン基板10内には、チャネル側接合端がゲート電極16bの下部領域に位置するソース/ドレイン領域28bが形成されている。こうして、演算用トランジスタ形成領域に、ゲート電極16b、ソース/ドレイン領域28b等を有する演算用トランジスタが形成されている。
【0017】
本実施形態による半導体装置のメモリセルトランジスタは、ゲート電極16aの側壁部分に側壁電荷蓄積層18を有する。このような構造のメモリセルトランジスタでは、ソース領域側に蓄積する電荷と、ドレイン領域側に蓄積する電荷とを、ゲート電極16aを介して離間して設けられた別々の側壁電荷蓄積層18に蓄積することができるので、ソース領域側に蓄積する電荷とドレイン領域側に蓄積する電荷とを容易に分離することができる。したがって、ゲート長が極めて短い場合でも、2ビット動作を保証することが可能である。なお、このような構造のメモリセルトランジスタについては、例えば同一出願人による特願2002−158891号明細書に詳述されている。
【0018】
特願2002−158891号明細書に記載されているように、上記構造のメモリセルトランジスタでは、書き込み特性の向上のために、チャネル側接合端がゲート電極16a直下領域よりも外側に、より具体的には、チャネル側接合端が側壁電荷蓄積層の下に位置するようにソース/ドレイン領域28aが形成されていることが望ましい。一方、演算用トランジスタでは、電流駆動能力の観点から、チャネル側接合端がゲート電極16bの下部領域に位置するソース/ドレイン領域28bが形成されていることが望ましい。
【0019】
メモリセルトランジスタと演算用トランジスタとの異なる要請を同時に満足するためには、ソース/ドレイン領域28a,28bをそれぞれ別々に形成することが考えられる。しかしながら、別々に形成するためには工程数及び製造コストの増大をもたらすフォトリソグラフィーを追加する必要がある。
【0020】
本実施形態による半導体装置では、メモリセルトランジスタと演算用トランジスタとの異なる要請を、工程数や製造コストを増大することなく同時に満足するために、メモリセルトランジスタのゲート電極16aの延在する方向と、N型演算用トランジスタのゲート電極16bの延在する方向とが、互いにほぼ垂直の方向となるように、これらトランジスタをレイアウトしている。P型演算用トランジスタのゲート電極(図示せず)の延在する方向は、何れの方向であっても差し支えない。なお、ゲート電極の延在する方向とは、トランジスタからみれば、チャネル幅方向或いはチャネル長方向に垂直の方向である。
【0021】
このレイアウトと斜めイオン注入の技術を用いることにより、工程数や製造コストを増大することなく、メモセルトランジスタと演算用トランジスタとを同時に形成することができる。
【0022】
次に、本実施形態による半導体装置の製造方法について図3及び図4を用いて説明する。なお、図3は図1のA−A′線断面に沿ったメモリセルトランジスタの工程断面図であり、図4は図1のB−B′線断面に沿った演算用トランジスタの工程断面図である。
【0023】
まず、例えばシャロートレンチ法により、P型のシリコン基板10或いはシリコン基板10のPウェル(図示せず)が形成された領域に、素子領域を画定する素子分離膜12を形成する。
【0024】
次いで、例えば熱酸化法により、シリコン基板10の表面を酸化し、活性領域上に、例えば膜厚5nmのシリコン酸化膜よりなるゲート絶縁膜14を形成する(図3(a)、図4(a))。なお、ゲート絶縁膜14は、シリコン窒化酸化膜、シリコン窒化膜、酸化アルミ膜等の他の絶縁膜を用いてもよい。
【0025】
次いで、ゲート絶縁膜14上に、例えば膜厚180nmのn+型多結晶シリコン膜を形成する。多結晶シリコン膜は、CVD法によりn+型の多結晶シリコン膜を堆積することにより形成してもよいし、CVD法によりノンドープの多結晶シリコン膜を堆積後にn型の不純物を導入することにより形成してもよい。
【0026】
次いで、リソグラフィー及びドライエッチングにより、この多結晶シリコン膜をパターニングし、メモリセルトランジスタの形成領域に多結晶シリコン膜よりなるメモリセルトランジスタのゲート電極16aを形成し(図3(b))、N型演算用トランジスタの形成領域に多結晶シリコン膜よりなる演算用トランジスタのゲート電極16bを形成する(図4(b))。
【0027】
この際、メモリセルトランジスタのゲート電極16aとN型演算用トランジスタのゲート電極16bとは、図1に示すように、延在する方向が互いにほぼ垂直となるように配置する。P型演算用トランジスタのゲート電極(図示せず)は、いずれの方向であっても差し支えない。
【0028】
なお、ゲート電極16a,16bには、多結晶シリコンからなる単層構造のみならず、ポリサイド構造、ポリメタル構造或いはメタルゲート構造等の他の構造を適用しても差し支えない。また、ゲート電極16a、16bを構成する導電膜上にシリコン酸化膜やシリコン窒化膜などのキャップ膜を形成した後、キャップ膜とともに或いはキャップ膜をマスクとしてこの導電膜をパターニングし、上面がキャップ膜で覆われたゲート電極16a,16bを形成するようにしてもよい。
【0029】
次いで、例えば熱酸化法により、ゲート電極16a,16bの表面にシリコン酸化膜(図示せず)を形成する。
【0030】
次いで、シリコン基板10及びゲート電極16a,16b上に、例えばCVD法により、例えば膜厚20nmのシリコン窒化膜を堆積する。
【0031】
次いで、例えば反応性イオンエッチングによりシリコン窒化膜をエッチバックし、ゲート電極16aの側壁部分にシリコン窒化膜よりなる側壁電荷蓄積層18を形成し、ゲート電極16bの側壁部分にシリコン窒化膜よりなる側壁絶縁膜20を形成する。なお、側壁電荷蓄積層18と側壁絶縁膜20とは、その使用目的が異なるために名称を変えているが、実質的に異なるものではない。
【0032】
側壁電荷蓄積層18には、シリコン窒化膜のほか、シリコン酸化膜、酸化アルミ膜、シリコン膜等の電荷蓄積が可能な膜を、単層で或いは積層して用いるようにしてもよい。
【0033】
次いで、全面に、例えばCVD法により、例えば膜厚50nmのシリコン酸化膜を堆積する。
【0034】
次いで、例えば反応性イオンエッチングによりゲート電極36の上面が露出するまでシリコン酸化膜をエッチバックし、側壁電荷蓄積層18が形成されたゲート電極16aの側壁部分にシリコン酸化膜よりなる側壁絶縁膜22aを形成し(図3(c))、側壁絶縁膜20が形成されたゲート電極16bの側壁部分にシリコン酸化膜よりなる側壁絶縁膜22bを形成する(図4(c))。
【0035】
なお、側壁絶縁膜22には、シリコン酸化膜のほか、シリコン窒化膜や酸化アルミ膜などの絶縁膜を用いてもよい。側壁絶縁膜22としては、欠陥密度が少なく絶縁性の高い材料が望ましい。
【0036】
次いで、ゲート電極16a,16b、側壁電荷蓄積層18及び側壁絶縁膜20,22をマスクとして、例えば砒素イオンを、加速エネルギーを30keV、ドーズ量を2×1015cm−2としてイオン注入し、ゲート電極16a,16bの両側のシリコン基板10中に、高濃度不純物拡散領域24を形成する(図3(d)、図4(d))。
【0037】
なお、高濃度不純物拡散領域24を形成するためのイオン注入は、シリコン基板10に対してほぼ垂直の方向から行う。これにより、側壁電荷蓄積層18及び側壁絶縁膜20がマスクとなり、ソース/ドレイン領域24のチャネル側接合端はゲート電極16a,16bよりも外側に位置することとなる。
【0038】
次いで、ゲート電極16a,16b、側壁電荷蓄積層18及び側壁絶縁膜20,22をマスクとして、例えば砒素イオンをイオン注入する。このイオン注入工程では、ゲート電極16aの延在する方向に所定の角度傾けた方向からの斜めイオン注入を行う。例えば、砒素イオンを、基板の法線方向に対する傾斜角度を7度、加速エネルギーを30keV、ドーズ量を1×1014cm−2としてイオン注入を行う。この際、イオン注入を2度に分け、ゲート電極16bの両側面側からそれぞれ斜めイオン注入を行うことにより、注入イオンはゲート電極16bの下部領域まで達する。こうして、ゲート電極16bの両側のシリコン基板10中に、低濃度不純物拡散領域26を形成する(図4(e))。なお、低濃度不純物拡散領域26は、N型演算用トランジスタではLDD領域となる。
【0039】
一方、メモリセルトランジスタのゲート電極16aは、ゲート電極16bに対して垂直の方向に延在するように形成されている。したがって、上記斜めイオン注入は、メモリセルトランジスタのゲート電極16aに対しては、実質的に垂直方向からのイオン注入を行った場合と同等であり、注入イオンはゲート電極16aの下部領域には達しない。これにより、メモリセルトランジスタの形成領域では、不純物拡散領域24とほぼ等しい領域に、低濃度不純物拡散領域26が形成される(図3(d))。
【0040】
次いで、所定の熱処理を行い、高濃度不純物拡散領域24及び低濃度不純物拡散領域26の不純物を活性化し、ゲート電極16aの両側のシリコン基板10内に、チャネル側接合端がゲート電極16aよりも外側に位置するソース/ドレイン領域28aを形成し、ゲート電極16bの両側のシリコン基板10内に、チャネル側接合端がゲート電極16bの下部領域に位置するソース/ドレイン領域28bを形成する。
【0041】
このようにしてメモリセルトランジスタ及び演算用トランジスタとを形成することにより、ソース/ドレイン領域28a,28bの不純物プロファイルを互いに変えることができるため、フォトリソグラフィー工程を経てソース/ドレイン領域28a,28bを形成するためのイオン注入を打ち分ける必要はない。したがって、製造工程を簡略にするとともに、製造コストを削減することができる。
【0042】
このように、本実施形態によれば、メモリセルトランジスタのゲート電極の延在方向とN型演算用トランジスタのゲート電極の延在方向とが互いにほぼ垂直方向を向くように、メモリセルトランジスタ及びN型演算用トランジスタを配置するので、工程数や製造コストを増大することなくメモセルトランジスタと演算用トランジスタとを同時に形成することができる。
【0043】
[第2実施形態]
本発明の第2実施形態による半導体装置の製造方法について図5及び図6を用いて説明する。
【0044】
図5及び図6は本実施形態による半導体装置の製造方法を示す工程断面図である。なお、図1乃至図4に示す第1実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【0045】
本実施形態では、図1及び図2に示す半導体装置の他の製造方法について説明する。以下、図5及び図6を用い、本実施形態による半導体装置の製造方法を示す。なお、図5は図1のA−A′線断面に沿ったメモリセルトランジスタの工程断面図であり、図6は図1のB−B′線断面に沿った演算用トランジスタの工程断面図である。
【0046】
まず、例えば図3(a)及び図3(b)並びに図4(a)及び図4(b)に示す第1実施形態による半導体装置の製造方法と同様にして、シリコン基板10に、素子分離膜12、ゲート絶縁膜14、ゲート電極16a,16bを形成する。
【0047】
次いで、ゲート電極16a,16bをマスクとして、例えば砒素イオンを、加速エネルギーを30keV、ドーズ量を1×1014cm−2としてイオン注入し、ゲート電極16a,16bの両側のシリコン基板10中に、低濃度不純物拡散領域26を形成する(図5(a)、図6(a))。低濃度不純物拡散領域26は、N型演算用トランジスタではLDD領域となる。
【0048】
なお、低濃度不純物拡散領域26は、側壁絶縁膜のない状態でゲート電極16a,16bをマスクとしてイオン注入することにより形成するので、チャネル側接合端はゲート電極16a,16bの下部領域に位置することとなる。
【0049】
次いで、例えば図3(c)及び図4(c)に示す第1実施形態による半導体装置の製造方法と同様にして、ゲート電極16aの側壁部分に側壁電荷蓄積層18及び側壁絶縁膜22aを形成し(図5(a))、ゲート電極16bの側壁部分に側壁絶縁膜20,22bを形成する(図5(b))。
【0050】
次いで、ゲート電極16a,16b、側壁電荷蓄積層18及び側壁絶縁膜20をマスクとして、例えばボロンイオンをイオン注入する。このイオン注入工程では、ゲート電極16bの延在する方向に所定の角度傾けた方向からの斜めイオン注入を行う。例えば、ボロンイオンを、法線方向に対する傾斜角度を7度、加速エネルギーを30keV、ドーズ量を1×1014cm−2としてイオン注入を行う。この際、イオン注入を2度に分け、ゲート電極16aの両側面側からそれぞれ斜めイオン注入を行うことにより、注入イオンはゲート電極16aの下部領域まで達する。こうして、ゲート電極16aの両側のシリコン基板10中に、カウンタードープ層30を形成する(図5(c))。
【0051】
ここで、カウンタードープ層30は低濃度不純物拡散領域26のキャリアを補償するためのものであり、カウンタードープ層30を形成することにより、少なくともゲート電極16a下の領域がP型に戻るようにイオン注入条件を設定する。
【0052】
一方、演算用トランジスタのゲート電極16bは、ゲート電極16aに対して垂直の方向に延在するように形成されている。したがって、上記斜めイオン注入は、演算用トランジスタのゲート電極16bに対しては、実質的に垂直方向からのイオン注入を行った場合と同等であり、低濃度不純物拡散領域26とほぼ等しい領域に、カウンタードープ層30が形成される(図6(c))。これにより、注入イオンはゲート電極16bの下部領域には達しない。
【0053】
次いで、ゲート電極16a,16b、側壁電荷蓄積層18及び側壁絶縁膜20,22をマスクとして、例えば砒素イオンを、加速エネルギーを30keV、ドーズ量を2×1015cm−2としてイオン注入し、ゲート電極16a,16bの両側のシリコン基板10中に、高濃度不純物拡散領域24を形成する(図5(d)、図6(d))。
【0054】
なお、高濃度不純物拡散領域24を形成するためのイオン注入は、シリコン基板10に対してほぼ垂直の方向から行う。これにより、側壁電荷蓄積層18及び側壁絶縁膜20がマスクとなり、ソース/ドレイン領域24のチャネル側接合端はゲート電極16a,16bよりも外側に位置することとなる。
【0055】
次いで、所定の熱処理を行い、高濃度不純物拡散領域24及び低濃度不純物拡散領域26の不純物を活性化し、ゲート電極16aの両側のシリコン基板10内に、チャネル側接合端がゲート電極16aよりも外側に位置するソース/ドレイン領域28aを形成し、ゲート電極16bの両側のシリコン基板10内に、チャネル側接合端がゲート電極16bの下部領域に位置するソース/ドレイン領域28bを形成する。
【0056】
このようにしてメモリセルトランジスタ及び演算用トランジスタとを形成することにより、メモリセルトランジスタとN型の演算用トランジスタとは、フォトリソグラフィー工程を経てソース/ドレイン領域28a,28bを形成するためのイオン注入を打ち分ける必要はない。したがって、製造工程を簡略にするとともに、製造コストを削減することができる。
【0057】
このように、本実施形態によれば、メモリセルトランジスタのゲート電極の延在方向とN型演算用トランジスタのゲート電極の延在方向とが互いにほぼ垂直方向を向くように、メモリセルトランジスタ及びN型演算用トランジスタを配置するので、工程数や製造コストを増大することなくメモセルトランジスタと演算用トランジスタとを同時に形成することができる。
【0058】
[第3実施形態]
本発明の第3実施形態による半導体装置及びその製造方法について図7乃至図13を用いて説明する。
【0059】
図7は本実施形態による半導体装置の構造を示す平面図及び概略断面図、図8乃至図13は本実施形態による半導体装置の製造方法を示す平面図及び工程断面図である。なお、図1乃至図6に示す第1及び第2実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【0060】
はじめに、本実施形態による半導体装置の構造について図7を用いて説明する。なお、図7(a)は本実施形態による半導体装置の構造を示す平面図、図7(b)は本実施形態による半導体装置の構造を示す概略断面図である。
【0061】
シリコン基板10のメモリセルトランジスタ形成領域上には、ゲート絶縁膜14を介してゲート電極16aが形成されている。ゲート電極16aは、例えば64nm×80nmの矩形パターンを有しており、活性領域上に周期的に形成されている。ゲート電極16aの側壁部分には、ゲート電極16aを取り囲むように、シリコン窒化膜よりなる側壁電荷蓄積層18と、シリコン酸化膜よりなる側壁絶縁膜22aとが形成されている。図面において縦方向に並ぶゲート電極16a間の領域は、側壁電荷蓄積層18及び側壁絶縁膜22aにより完全に埋め込まれている。図面において横方向に並ぶゲート電極16a間のシリコン基板10中には、ソース/ドレイン領域28aが形成されている。ソース/ドレイン領域28aのチャネル側接合端がゲート電極16aよりも外側に位置している。なお、ソース/ドレイン領域28aは、図面において縦方向に延在するビット線拡散層を兼ねている。
【0062】
ゲート電極16a間の領域には、ゲート電極16aとほぼ等しい高さを有する層間絶縁膜32が埋め込まれている。層間絶縁膜32上には、図面において横方向に並ぶゲート電極16aを共通接続するワード線34が形成されている。ワード線34が形成された層間絶縁膜上には、層間絶縁膜38が形成されている。層間絶縁膜38,32には、ソース/ドレイン領域28aに達するコンタクトホール40aが形成されている。コンタクトホール40a内には、コンタクトプラグ42aが埋め込まれている。
【0063】
このように、本実施形態による半導体装置は、メモリセルトランジスタのレイアウトに主たる特徴がある。側壁電荷蓄積層18を用いる場合、トランジスタのチャネル長を短くできるので、ユニットセルのワード線34延在方向のサイズを大幅に縮小することができる。したがって、このようにしてメモリセルトランジスタをレイアウトすることにより、メモリセルトランジスタを高密度に集積することができる。
【0064】
次に、本実施形態による半導体装置の製造方法について図8乃至図13を用いて説明する。なお、各図において、(a)図はメモリセルアレイ領域における平面図、(b)図は(a)図のA−A′線断面に沿った断面図、(c)図は演算用トランジスタ形成領域における平面図、(d)図は(c)図のB−B′線断面に沿った断面図である。
【0065】
まず、例えばシャロートレンチ法により、シリコン基板10に、素子領域を画定する素子分離膜12を形成する。なお、図8(a)図に示すように、メモリセルアレイ領域には、セル間を分離する素子分離膜12は形成しない。
【0066】
次いで、例えば熱酸化法により、シリコン基板10の表面を酸化し、例えば膜厚8nmのシリコン酸化膜よりなるゲート絶縁膜14を形成する(図8(a)〜(d))。
【0067】
次いで、例えば図3(b)及び図4(b)に示す第1実施形態による半導体装置の製造方法と同様にして、ゲート絶縁膜14上に、ゲート電極16a,16bを形成する(図9(a)〜(d))。ここで、ゲート電極16aは、例えば64nm×80nmの矩形パターンとし、メモリセルアレイ領域上に周期的に形成する(図9(a)参照)。また、ゲート電極16bは、通常のトランジスタと同様に、端部が素子分離膜12上に乗り上げるように形成する(図9(c))。
【0068】
次いで、例えば図3(c)及び図4(c)に示す第1実施形態による半導体装置の製造方法と同様にして、ゲート電極16aの側壁部分に、側壁電荷蓄積層18及び側壁絶縁膜22aを形成し、ゲート電極16bの側壁部分に、側壁絶縁膜20,22bを形成する。
【0069】
この際、メモリセルアレイ領域では、ビット線の延在方向(図において縦方向)に隣接するゲート電極16aの側壁部分に形成された側壁絶縁膜22aが互いに接触するように、すなわちゲート電極16a間が側壁電荷蓄積層18及び側壁絶縁膜22aにより埋め込まれるように、ゲート電極16aの間隔、側壁電荷蓄積層18及び側壁絶縁膜22aの厚さを制御する。ワード線の延在方向(図において横方向)に隣接するゲート電極16a間は、側壁電荷蓄積層18及び側壁絶縁膜22aにより埋め込まれないようにする(図10(a)参照)。
【0070】
次いで、例えば図3(d)及び図4(d)に示す第1実施形態による半導体装置の製造方法と同様にして、ゲート電極16a,16bの両側のシリコン基板10中に、ゲート電極16a,16bに自己整合で高濃度不純物拡散領域24を形成する(図10(a)〜(d))。
【0071】
次いで、例えば図3(d)及び図4(e)に示す第1実施形態による半導体装置の製造方法と同様にして、ゲート電極16a,16bの両側のシリコン基板10中に、ゲート電極16a,16bに自己整合で低濃度不純物拡散領域26を形成する(図11(a)〜(d))。
【0072】
なお、図11(c),(d)に示す工程において、演算用トランジスタに低濃度不純物拡散領域26を形成しなければ、このトランジスタを単体のメモリセルトランジスタとして用いることもできる。
【0073】
次いで、所定の熱処理を行って不純物イオンを活性化し、メモリセルアレイ領域に、チャネル側接合端がゲート電極16aよりも外側に位置するソース/ドレイン領域28aを形成し、ゲート電極16bの両側のシリコン基板10内に、チャネル側接合端がゲート電極16bの下部領域に位置するソース/ドレイン領域28bを形成する。
【0074】
次いで、全面に、例えばCVD法によりシリコン酸化膜を堆積した後、ゲート電極16a,16bの表面が露出するまでCMP法によりこのシリコン酸化膜を平坦に除去し、ゲート電極16a,16bとほぼ等しい高さを有する層間絶縁膜32を形成する。
【0075】
次いで、例えばCVD法により、多結晶シリコン膜、タングステン膜、アルミ膜、窒化チタン膜、チタン膜等の導電膜を堆積後、この導電膜をパターニングし、ソース/ドレイン領域28a(ビット線拡散層)と直交する方向に並ぶゲート電極16aを共通接続するワード線34と、ゲート電極16bに接続された配線層36とを形成する。
【0076】
次いで、全面に、例えばCVD法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜38を形成する(図12(a)〜(d))。
【0077】
次いで、フォトリソグラフィー及びドライエッチングにより、層間絶縁膜38、32を貫いてソース/ドレイン領域28aに達するコンタクトホール40aと、層間絶縁膜38、32を貫いてソース/ドレイン領域28bに達するコンタクトホール40bとを形成する。この際、コンタクトホール40a,40bは、ゲート電極16a,16bに対して自己整合で形成することができる。
【0078】
次いで、例えばCVD法により、多結晶シリコン膜、タングステン膜、アルミ膜、窒化チタン膜、チタン膜等の導電膜を堆積後、層間絶縁膜38の表面が露出するまでこの導電膜をCMP法により平坦に除去し、コンタクトホール40a,40bに埋め込まれたコンタクトプラグ42a、42bを形成する。
【0079】
こうして、図7に示す半導体装置を製造することができる。
【0080】
このように、本実施形態によれば、島状のゲート電極を周期的に配置し、各ゲート電極を取り囲むように電荷蓄積層を設けるので、メモリセルトランジスタを高密度に集積することができる。また、メモリセルトランジスタのゲート電極の延在方向とN型演算用トランジスタのゲート電極の延在方向とが互いにほぼ垂直方向を向くように、メモリセルトランジスタ及びN型演算用トランジスタを配置するので、工程数や製造コストを増大することなくメモセルトランジスタと演算用トランジスタとを同時に形成することができる。
【0081】
なお、上記実施形態では、ビット線をシリコン基板10内に形成された不純物拡散層(ソース/ドレイン領域28a)により構成しているため、配線抵抗の増大が懸念される。このような場合には、ソース/ドレイン領域28aに沿って、シリコン基板10上にコンタクトプラグを形成すればよい。この場合、層間絶縁膜32を形成した後、層間絶縁膜32にソース/ドレイン領域28a上を露出する溝状のコンタクトホールを開口し、この開口部内にコンタクトプラグを埋め込むようにすればよい。ワード線34は、コンタクトプラグが埋め込まれた層間絶縁膜32上に形成された層間絶縁膜を挿入し、この層間絶縁膜を介してゲート電極16aに接続するようにすればよい。
【0082】
また、上記実施形態では、ゲート電極16aの側壁部分に電荷蓄積層を有するメモリセルトランジスタのレイアウトを示したが、本実施形態に示したレイアウトは、例えば図14に示すように、ゲート電極16a下に例えばONO構造の電荷蓄積層44を有するメモリセルトランジスタにおいても適用することができる。
【0083】
また、上記実施形態では、メモリセルトランジスタの製造方法として第1実施形態による半導体装置の製造方法を用いたが、第2実施形態による半導体装置の製造方法を用いてもよい。
【0084】
以上詳述した通り、本発明の特徴をまとめると以下の通りとなる。
【0085】
(付記1) 半導体基板上に第1のゲート絶縁膜を介して形成された第1のゲート電極と、前記第1のゲート電極の両側の前記半導体基板中に形成され、前記第1のゲート電極側の接合端が前記第1のゲート電極直下の前記半導体基板の領域から離間して形成された第1のソース/ドレイン領域と、前記第1のゲート電極の側部に形成された誘電体材料よりなる電荷蓄積部とを有するメモリセルトランジスタと、前記半導体基板上に第2のゲート絶縁膜を介して形成された第2のゲート電極と、前記第2のゲート電極の両側の前記半導体基板中に形成され、前記第2のゲート電極側の接合端が前記第2のゲート電極下に形成された第2のソース/ドレイン領域とを有する演算用トランジスタとを有することを特徴とする半導体装置。
【0086】
(付記2) 付記1記載の半導体装置において、前記第1のゲート電極の延在する方向と、前記第2のゲート電極の延在する方向とが垂直であることを特徴とする半導体装置。
【0087】
(付記3) 付記1又は2記載の半導体装置において、前記第1のソース/ドレイン領域と前記第2のソース/ドレイン領域とには、同量の不純物イオンが添加されていることを特徴とする半導体装置。
【0088】
(付記4) 付記1乃至3のいずれか1項に記載の半導体装置において、前記第2のゲート電極の側部に、前記電荷蓄積部と同一の構造体を含む側壁絶縁膜が形成されていることを特徴とする半導体装置。
【0089】
(付記5) 付記1乃至4のいずれか1項に記載の半導体装置において、前記電荷蓄積部は、前記第1のゲート電極の側壁部分に形成されていることを特徴とする半導体装置。
【0090】
(付記6) 付記1乃至4のいずれか1項に記載の半導体装置において、前記電荷蓄積部は、前記第1のソース/ドレイン領域上に延在する前記第1のゲート絶縁膜の一部に形成されていることを特徴とする半導体装置。
【0091】
(付記7) 半導体基板上に、周期的に形成された複数のゲート電極と、複数の前記ゲート電極の側面を取り囲むようにそれぞれ形成された、電荷蓄積部を含む複数の側壁絶縁膜と、第1の方向に並ぶ複数の前記ゲート電極間の領域の前記半導体基板中に、前記第1の方向と交差する第2の方向に延在して形成され、前記ゲート電極側の接合端が前記ゲート電極直下の前記半導体基板の領域から離間して形成された複数のビット線拡散層とを有し、前記第1の方向に並ぶ複数の前記ゲート電極間の領域では、前記側壁絶縁膜は互いに接触しておらず、前記第2の方向に並ぶ複数の前記ゲート電極間の領域は、前記側壁絶縁膜により埋め込まれていることを特徴とする半導体装置。
【0092】
(付記8) 付記7記載の半導体装置において、前記電荷蓄積部は、前記ゲート電極の側壁部分に形成されていることを特徴とする半導体装置。
【0093】
(付記9) 付記7記載の半導体装置において、前記電荷蓄積部は、前記第1のソース/ドレイン領域上に延在するゲート絶縁膜の一部に形成されていることを特徴とする半導体装置。
【0094】
(付記10) 半導体基板の第1の領域に第1の方向に延在する第1のゲート電極を形成し、前記半導体基板の第2の領域に前記第1の方向と交差する第2の方向に延在する第2のゲート電極を形成する工程と、前記第1のゲート電極の側部に形成された電荷蓄積部を兼ねる第1の側壁絶縁膜と、前記第2のゲート電極の側部に形成された第2の側壁絶縁膜とを形成する工程と、前記第1の領域及び前記第2の領域に、同時に同量の不純物イオンを添加して活性化し、前記第1のゲート電極の両側の前記半導体基板に、前記第1のゲート電極側の接合端が前記第1のゲート電極直下の前記半導体基板の領域から離間して形成された第1のソース/ドレイン領域を形成し、前記第2のゲート電極の両側の前記半導体基板に、前記第2のゲート電極側の接合端が前記第2のゲート電極下に形成された第2のソース/ドレイン領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【0095】
(付記11) 付記10記載の半導体装置の製造方法において、前記第1の側壁絶縁膜及び前記第2の側壁絶縁膜の側壁絶縁膜を形成する工程の後に、前記第1のゲート電極、前記第2のゲート電極、前記第1の側壁絶縁膜及び前記第2の側壁絶縁膜をマスクとして、前記半導体基板の法線方向から第1導電型の第1の不純物イオンを導入する工程と、前記第1のゲート電極、前記第2のゲート電極、前記第1の側壁絶縁膜及び前記第2の側壁絶縁膜をマスクとして、前記半導体基板の法線方向に対して前記第1の方向側に傾斜した方向から前記第1導電型の第2の不純物イオンを導入する工程とを有することを特徴とする半導体装置の製造方法。
【0096】
(付記12) 付記10記載の半導体装置の製造方法において、前記第1のゲート電極及び前記第2のゲート電極を形成する工程の後に、前記第1のゲート電極及び前記第2のゲート電極をマスクとして、前記半導体基板の法線方向から第1導電型の第1の不純物イオンを導入する工程を有し、前記第1の側壁絶縁膜及び前記第2の側壁絶縁膜の側壁絶縁膜を形成する工程の後に、前記第1のゲート電極、前記第2のゲート電極、前記第1の側壁絶縁膜及び前記第2の側壁絶縁膜をマスクとして、前記半導体基板の法線方向に対して前記第2の方向側に傾斜した方向から前記第1導電型と逆導電型である第2導電型の第2の不純物イオンを導入する工程と、前記第1のゲート電極、前記第2のゲート電極、前記第1の側壁絶縁膜及び前記第2の側壁絶縁膜をマスクとして、前記半導体基板の法線方向から前記第1導電型の第3の不純物イオンを導入する工程とを有することを特徴とする半導体装置の製造方法。
【0097】
【発明の効果】
以上の通り、本発明によれば、メモリセルトランジスタのゲート電極の延在方向とN型演算用トランジスタのゲート電極の延在方向とが互いにほぼ垂直方向を向くように、メモリセルトランジスタ及びN型演算用トランジスタを配置するので、工程数や製造コストを増大することなくメモセルトランジスタと演算用トランジスタとを同時に形成することができる。
【図面の簡単な説明】
【図1】本発明の第1実施形態による半導体装置の構造を示す平面図である。
【図2】本発明の第1実施形態による半導体装置の構造を示す概略断面図である。
【図3】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その1)である。
【図4】本発明の第1実施形態による半導体装置の製造方法を示す工程断面図(その2)である。
【図5】本発明の第2実施形態による半導体装置の製造方法を示す工程断面図(その1)である。
【図6】本発明の第2実施形態による半導体装置の製造方法を示す工程断面図(その2)である。
【図7】本発明の第3実施形態による半導体装置の構造を示す平面図及び概略断面図である。
【図8】本発明の第3実施形態による半導体装置の製造方法を示す平面図及び工程断面図(その1)である。
【図9】本発明の第3実施形態による半導体装置の製造方法を示す平面図及び工程断面図(その2)である。
【図10】本発明の第3実施形態による半導体装置の製造方法を示す平面図及び工程断面図(その3)である。
【図11】本発明の第3実施形態による半導体装置の製造方法を示す平面図及び工程断面図(その4)である。
【図12】本発明の第3実施形態による半導体装置の製造方法を示す平面図及び工程断面図(その5)である。
【図13】本発明の第3実施形態による半導体装置の製造方法を示す平面図及び工程断面図(その6)である。
【図14】本発明の第3実施形態の変形例による半導体装置の構造を示す平面図及び概略断面図である。
【符号の説明】
10…シリコン基板
12…素子分離膜
14…ゲート絶縁膜
16…ゲート電極
18…側壁電荷蓄積層
20,22…側壁絶縁膜
24…高濃度不純物拡散領域
26…低濃度不純物拡散領域
28…ソース/ドレイン領域
30…カウンタードープ層
32,38…層間絶縁膜
34…ワード線
36…配線層
40…コンタクトホール
42…コンタクトプラグ
44…電荷蓄積層
Claims (5)
- 半導体基板上に第1のゲート絶縁膜を介して形成された第1のゲート電極と、前記第1のゲート電極の両側の前記半導体基板中に形成され、前記第1のゲート電極側の接合端が前記第1のゲート電極直下の前記半導体基板の領域から離間して形成された第1のソース/ドレイン領域と、前記第1のゲート電極の側部に形成された誘電体材料よりなる電荷蓄積部とを有するメモリセルトランジスタと、
前記半導体基板上に第2のゲート絶縁膜を介して形成された第2のゲート電極と、前記第2のゲート電極の両側の前記半導体基板中に形成され、前記第2のゲート電極側の接合端が前記第2のゲート電極下に形成された第2のソース/ドレイン領域とを有する演算用トランジスタと
を有することを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1のゲート電極の延在する方向と、前記第2のゲート電極の延在する方向とが垂直である
ことを特徴とする半導体装置。 - 請求項1又は2記載の半導体装置において、
前記第1のソース/ドレイン領域と前記第2のソース/ドレイン領域とには、同量の不純物イオンが添加されている
ことを特徴とする半導体装置。 - 半導体基板上に、周期的に形成された複数のゲート電極と、
複数の前記ゲート電極の側面を取り囲むようにそれぞれ形成された、電荷蓄積部を含む複数の側壁絶縁膜と、
第1の方向に並ぶ複数の前記ゲート電極間の領域の前記半導体基板中に、前記第1の方向と交差する第2の方向に延在して形成され、前記ゲート電極側の接合端が前記ゲート電極直下の前記半導体基板の領域から離間して形成された複数のビット線拡散層とを有し、
前記第1の方向に並ぶ複数の前記ゲート電極間の領域では、前記側壁絶縁膜は互いに接触しておらず、前記第2の方向に並ぶ複数の前記ゲート電極間の領域は、前記側壁絶縁膜により埋め込まれている
ことを特徴とする半導体装置。 - 半導体基板の第1の領域に第1の方向に延在する第1のゲート電極を形成し、前記半導体基板の第2の領域に前記第1の方向と交差する第2の方向に延在する第2のゲート電極を形成する工程と、
前記第1のゲート電極の側部に形成された電荷蓄積部を兼ねる第1の側壁絶縁膜と、前記第2のゲート電極の側部に形成された第2の側壁絶縁膜とを形成する工程と、
前記第1の領域及び前記第2の領域に、同時に同量の不純物イオンを添加して活性化し、前記第1のゲート電極の両側の前記半導体基板に、前記第1のゲート電極側の接合端が前記第1のゲート電極直下の前記半導体基板の領域から離間して形成された第1のソース/ドレイン領域を形成し、前記第2のゲート電極の両側の前記半導体基板に、前記第2のゲート電極側の接合端が前記第2のゲート電極下に形成された第2のソース/ドレイン領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。
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