JP2008153374A - 不揮発性半導体メモリ - Google Patents

不揮発性半導体メモリ Download PDF

Info

Publication number
JP2008153374A
JP2008153374A JP2006338728A JP2006338728A JP2008153374A JP 2008153374 A JP2008153374 A JP 2008153374A JP 2006338728 A JP2006338728 A JP 2006338728A JP 2006338728 A JP2006338728 A JP 2006338728A JP 2008153374 A JP2008153374 A JP 2008153374A
Authority
JP
Japan
Prior art keywords
concentration impurity
charge storage
impurity regions
semiconductor memory
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006338728A
Other languages
English (en)
Inventor
Takanao Hayashi
孝尚 林
Takashi Yuda
崇 湯田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP2006338728A priority Critical patent/JP2008153374A/ja
Priority to US11/987,169 priority patent/US20080142877A1/en
Publication of JP2008153374A publication Critical patent/JP2008153374A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7923—Programmable transistors with more than two possible different levels of programmation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42348—Gate electrodes for transistors with charge trapping gate insulator with trapping site formed by at least two separated sites, e.g. multi-particles trapping site
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】ドレイン側電荷蓄積層の記憶値がドレイン電流に与える影響が小さい不揮発性半導体メモリを提供する。
【解決手段】半導体基板１０１のチャネル形成領域上に絶縁膜１０２を介してゲート電極１０４を形成し、チャネル形成領域を挟んで高濃度不純物領域１０５，１０６を形成し、チャネル形成領域と高濃度不純物領域１０５，１０６との境界領域にそれぞれ低濃度不純物領域１０７，１０８を形成し、高濃度不純物領域１０６，１０５から供給された電荷を低濃度不純物領域１０７，１０８を介して蓄積する電荷蓄積層１０９，１１０を形成した不揮発性半導体メモリ１００において、電荷蓄積層１０９，１１０を、絶縁膜１０３を介してゲート電極１０４と接し且つ高濃度不純物領域１０５，１０６に達しないように形成する。
【選択図】図１

Description

この発明は、例えばＭＯＮＯＳ(Metal Oxide Nitride Oxide Semiconductor)型フラッシュメモリ等の、書き換え可能な不揮発性半導体メモリに関する。
従来より、書き換え可能な不揮発性メモリとして、ＭＯＮＯＳ構造のものが知られている。ＭＯＮＯＳ構造の不揮発性メモリを開示する文献としては、例えば下記特許文献１〜３が知られている。
図４は、従来のＭＯＮＯＳ型フラッシュメモリを概略的に示す断面図である。図４に示したように、従来のＭＯＮＯＳ型フラッシュメモリ４００において、ｐ型シリコン基板４０１のチャネル形成領域４０２上には絶縁膜４０３を介してゲート電極４０４が形成される。また、ｐ型シリコン基板４０１の表面には、チャネル形成領域４０２を挟むようにｎ型高濃度拡散領域４０５，４０６が形成され、さらに、チャネル形成領域４０２とｎ型高濃度拡散領域４０５，４０６との境界領域にｎ型低濃度拡散領域４０７，４０８が形成される。一方、ゲート電極４０４の側面（ｎ型低濃度拡散領域４０７，４０８側）には、絶縁膜４０９が形成される。そして、絶縁膜４０３，４０９と接するように、Ｌ字状の電荷蓄積層４１０，４１１が形成される。図４に示したように、従来は、電荷蓄積層４１０，４１１が、ｎ型低濃度拡散領域４０７，４０８の表面全体を覆うように、形成されていた。
図５は、不揮発性半導体メモリ４００の書き込み原理を説明するための概念的断面図である。図５に示したように、右側の電荷蓄積層４１０に対して書き込みを行う場合、右側のｎ型高濃度拡散領域４０５がドレインになり、且つ、左側のｎ型高濃度拡散領域４０６がソースになる。この書き込み動作では、左側ｎ型高濃度拡散領域４０６（ソース）の電位を例えば０Ｖに設定した状態で、ゲート電極４０４および右側ｎ型高濃度拡散領域４０５（ドレイン）に高電圧を印加する。図５の例では、ゲート電位が１０Ｖ、ドレイン電位が５Ｖである。これにより、ホットキャリアが発生して、電子が電荷蓄積層４１０に注入される。
一方、左側の電荷蓄積層４１１にデータを書き込む場合には、右側ｎ型高濃度拡散領域４０５（ソース）の電位を０Ｖに設定した状態で、ゲート電極４０４および左側ｎ型高濃度拡散領域４０６（ドレイン）に高電圧を印加すればよい。
図６は、不揮発性半導体メモリ４００の読み出し原理を説明するための概念図であり、（Ａ）は断面図、（Ｂ）は特性グラフ（横軸はゲート電圧、縦軸はドレイン電流）である。図６（Ａ）に示したように、右側の電荷蓄積層４１０の記憶値を読み出す場合、右側のｎ型高濃度拡散領域４０５がソースになり、且つ、左側のｎ型高濃度拡散領域４０６がドレインになる。
この読み出し動作では、右側ｎ型高濃度拡散領域４０５（ソース）の電位を例えば０Ｖに設定した状態で、ゲート電極４０４にゲート電圧（図６の例では３Ｖ）を印加し且つ左側ｎ型高濃度拡散領域４０６（ドレイン）にドレイン電圧（図６の例では２Ｖ）を印加する。これにより、ゲート電極４０４の下にチャネル（すなわち反転電荷層６０１）が形成されて、ソースから染み出した電子がドレインに移動し、ドレイン電流が発生する。
ここで、右側電荷蓄積層４１０（ソース側電荷蓄積層）に電荷が蓄積されている場合は、該電荷が形成する電界がソースからの電子の染み出しを抑制する。したがって、ソース側電荷蓄積層４１０に電荷が蓄積されている場合、該電荷が蓄積されていない場合よりも、ドレイン電流値が小さくなる（図６（Ｂ）参照）。
一方、左側電荷蓄積層４１１（ドレイン側電荷蓄積層）の直下ではドレイン電圧によって空乏層６０２が発生し、このため、反転電荷層６０１はドレイン側電荷蓄積層４１１近傍でピンチオフする。したがって、ドレイン側電荷蓄積層４１１の電荷蓄積／非蓄積がドレイン電流値に与える影響は、ソース側電荷蓄積層４１０の場合と比較して、小さい。
このような理由から、ドレイン電流値を所定の閾値と比較することによって、右側電荷蓄積層４１０への電荷蓄積／非蓄積（すなわち記憶データの値）を判別することができる。
なお、左側の電荷蓄積層４１１からデータを読み出す場合には、左側ｎ型高濃度拡散領域４０６（ソース）の電位を０Ｖに設定した状態で、ゲート電極４０４および右側ｎ型高濃度拡散領域４０５（ドレイン）に高電圧を印加すればよい。
特開２００６−１９３７３号公報 特開２００６−１９６８０号公報 特開２００６−２４６８０号公報
上述のように、ドレイン側電荷蓄積層の電荷蓄積／非蓄積がドレイン電流値に与える影響は、ソース側電荷蓄積層がドレイン電流値に与える影響と比較して、小さい。しかしながら、ドレイン側電荷蓄積層の記憶値がドレイン電流に与える影響は完全に無視できるものではなく、一定の割合でドレイン電流を変動させる。
図７は、ドレイン側電荷蓄積層の記憶値とドレイン電流値との関係を概念的に示す特性グラフである。図７において、横軸は不揮発性半導体メモリ４００のゲート電圧、縦軸はドレイン電流である。
図７から解るように、ドレイン側電荷蓄積層に電荷が蓄積されている場合、非蓄積の場合と比較して、グラフの傾きが小さくなる。したがって、ドレイン側電荷蓄積層に電荷が蓄積されている場合は、ソース側電荷蓄積層の電荷蓄積／非蓄積によるドレイン電流値の変化量が小さくなり、記憶値の読み取りマージンが減少することになる。
この発明の課題は、ドレイン側電荷蓄積層の記憶値がドレイン電流に与える影響が小さい不揮発性半導体メモリ、すなわち読み取りマージンが大きい不揮発性半導体メモリを提供することにある。
この発明は、半導体基板のチャネル形成領域上に第１絶縁膜を介して形成された制御電極と、チャネル形成領域を挟んで半導体基板表面に形成された第１、第２高濃度不純物領域と、チャネル形成領域と第１、第２高濃度不純物領域との境界領域にそれぞれ形成された第１、第２低濃度不純物領域と、第２、第１高濃度不純物領域から供給された電荷を第１、第２低濃度不純物領域を介して蓄積する第１、第２電荷蓄積層とを有する不揮発性半導体メモリに関する。
そして、第１、第２電荷蓄積層が、第２絶縁膜を介して制御電極の側面と接し且つ第１、第２高濃度不純物領域に達しないように形成されたことを特徴とする。
この発明に係る不揮発性半導体メモリでは、第１、第２電荷蓄積層を、第２絶縁膜を介して制御電極の側面と接し且つ第１、第２高濃度不純物領域に達しないように形成した。第１、第２高濃度不純物領域に達しないように第１、第２電荷蓄積層を形成することにより、ドレイン側電荷蓄積層がドレイン電流に与える影響を低減できる。また、第２絶縁膜を介して制御電極の側面と接するように第１、第２電荷蓄積層を形成することにより、ソース側電荷蓄積層に蓄積された電荷のドレイン電流抑制効果を損なうことはない。
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
図１は、この実施形態に係る不揮発性半導体メモリの構造を示す概念的断面図である。
図１に示したように、この実施形態の不揮発性半導体メモリ１００は、ｐ型半導体基板１０１と、第１、第２絶縁膜１０２，１０３と、ゲート電極１０４と、第１、第２ｎ型高濃度不純物領域１０５，１０６と、第１、第２ｎ型低濃度不純物領域１０７，１０８と、第１、第２電荷蓄積層１０９，１１０とを含む。
ｐ型半導体基板１０１は、例えば通常のｐ型シリコン基板や、ｐウェル領域を有する半導体基板等である。
第１絶縁膜１０２は、ｐ型半導体基板１０１の表面に形成され、ゲート絶縁膜として使用されるとともに、第１、第２ｎ型低濃度不純物領域１０７，１０８と第１、第２電荷蓄積層１０９，１１０とを絶縁するための膜として使用される。
第２絶縁膜１０３は、ゲート電極１０４の側面に形成され、かかるゲート電極１０４と第１、第２電荷蓄積層１０９，１１０とを絶縁するための膜として使用される。第２絶縁膜１０３の膜厚は、４ｎｍ以上１０ｎｍ以下とすることが望ましい。４ｎｍ未満とするとゲート電極１０４と電荷蓄積層１０９，１１０との間にトンネル電流が流れて該電荷蓄積層１０９，１１０の蓄積電荷が失われるおそれがあり、また、１０ｎｍより厚くすると製造コスト等の問題が生じるからである。
ゲート電極１０４は、ｐ型半導体基板１０１のチャネル形成領域１１１上に、第１絶縁膜１０２を介して、形成される。
第１、第２高濃度不純物領域１０５，１０６は、チャネル形成領域１１１を挟んで、ｐ型半導体基板１０１の表面に形成される。
第１低濃度不純物領域１０７は、チャネル形成領域１１１と第１高濃度不純物領域１０５との境界領域に形成される。第１低濃度不純物領域１０７の幅（チャネル方向の長さ）は、例えば３０ｎｍである。
第２低濃度不純物領域１０８は、チャネル形成領域１１１と第２高濃度不純物領域１０６との境界領域に形成される。第２低濃度不純物領域１０８の幅（チャネル方向の長さ）は、例えば３０ｎｍである。
第１電荷蓄積層１０９は、第２高濃度不純物領域１０６から供給された電子を第１低濃度不純物領域１０７を介して蓄積する。この第１電荷蓄積層１０９は、第２絶縁膜１０３を介してゲート電極１０４の側面と接するとともに、第１高濃度不純物領域１０５に達しないように、形成される。この実施形態では、第１電荷蓄積層１０９の形状をＩ字状とした。
第２電荷蓄積層１１０は、第１高濃度不純物領域１０５から供給された電子を第２低濃度不純物領域１０８を介して蓄積する。この第２電荷蓄積層１１０は、第２絶縁膜１０３を介してゲート電極１０４の側面と接するとともに、第２高濃度不純物領域１０６に達しないように、形成される。この実施形態では、第２電荷蓄積層１１０の形状をＩ字状とした。
ここで、電荷蓄積層１０９，１１０の膜厚（チャネル方向の膜厚）は４ｎｍ以上１５ｎｍ以下とすることが望ましい。４ｎｍ未満とするとソース側電荷蓄積層として用いられるときのドレイン電流制御効果が不十分になり、また、１５ｎｍ（すなわち低濃度不純物領域１０７，１０８の幅の半分）よりも厚くするとドレイン側電荷蓄積層として用いられるときのドレイン電流への影響が無視できなくなるからである（後述）。但し、１５ｎｍ以上であっても、高濃度不純物領域１０５，１０６に達しないように電荷蓄積層１０９，１１０を形成すれば、従来のメモリよりもドレイン側電荷蓄積層の蓄積電荷がドレイン電流に与える影響を低減できる。
この実施形態では、電荷蓄積層１０９，１１０がＩ字状に形成されているが、高濃度不純物領域１０５，１０６に達しないように形成すれば、電荷蓄積層１０９，１１０をＬ字状に形成しても、この発明の効果を得ることができる。但し、十分な効果を得るためには、Ｌ字状の電荷蓄積層１０９，１１０は、チャネル方向に最も厚い膜厚（すなわち低濃度不純物領域１０７，１０８と接する部分の長さ）を、最も薄い膜厚（ゲート電極１０４と接する部分の膜厚）の二倍以下になるように形成することが望ましい。
以下、この実施形態に係る不揮発性半導体メモリ１００の読み出し原理について、図２および図３を用いて説明する。
図２は、不揮発性半導体メモリ１００の読み出し原理を説明するための図であり、（Ａ）は概念的な断面図、（Ｂ）は（Ａ）の部分拡大図である。図２において、図１と同じ符号を付した構成要素は、図１の場合と同じものを示している。また、図３は、不揮発性半導体メモリ１００の書き込み原理を説明するためのグラフであり、縦軸はドレイン電流、横軸はゲート電圧である。
図２（Ａ）に示したように、右側の電荷蓄積層１０９の記憶値を読み出す場合、右側のｎ型高濃度不純物領域１０５がソースになり、且つ、左側のｎ型高濃度不純物領域１０６がドレインになる。
この読み出し動作では、右側ｎ型高濃度不純物領域１０５（ソース）の電位を例えば０Ｖに設定した状態で、ゲート電極１０４にゲート電圧（図２の例では３Ｖ）を印加し且つ左側ｎ型高濃度不純物領域１０６（ドレイン）にドレイン電圧（図２の例では２Ｖ）を印加する。これにより、ゲート電極１０４の下にチャネル（すなわち反転電荷層２０１）が形成されて、ソース１０５から電子が流出する。
図２（Ｂ）に示したように、ソース１０５から流出した電子は、ゲート電極１０４が生成する電界に引き寄せられて、該ゲート電極１０４のソース側端部付近に集まってくる。したがって、ソース側電荷蓄積層１０９の電界のうち、ドレイン電流値の制御に寄与するのは、ゲート電極１０４の近傍付近の蓄積電荷が生成する電界成分である。このため、ソース側電荷蓄積層１０９をＩ字状等に形成しても、該電荷蓄積層１０９の電荷蓄積／非蓄積がドレイン電流値に与える影響は低下せず、従来の不揮発性半導体メモリ（図６参照）と同程度とすることができる。
一方、ドレイン側では、反転電荷層２０１がピンチオフして空乏層２０２が形成されているので、ソース１０５から流出した電子は拡散電流として移動する。この拡散電流は、ドレイン側電荷蓄積層１１０全域の電界成分に影響される。このため、ドレイン側電荷蓄積層１１０の長さ（チャネル方向の膜厚）が小さいほど、該電荷蓄積層１１０の電荷蓄積／非蓄積がドレイン電流値に与える影響も小さくなる。図３に示したように、この実施形態に係る不揮発性半導体メモリ１００はドレイン側電荷蓄積層１１０の長さが従来のメモリよりも短いので、ドレイン側電荷蓄積層１１０への電荷蓄積／非蓄積がドレイン電流値に与える影響は非常に小さい。
なお、この実施形態に係る不揮発性半導体メモリ１００の書き込み原理については、従来の不揮発性半導体メモリと同様であるため、説明を省略する。
以上説明したように、この実施形態に係る不揮発性半導体メモリ１００は、電荷蓄積層１０９，１１０が、第２絶縁膜１０３を介してゲート電極１０４の側面と接し且つ第１、第２高濃度不純物領域１０５，１０６に達しないように形成されているので、ドレイン側電荷蓄積層の記憶値がドレイン電流に与える影響が小さい。したがって、この実施形態によれば、読み取りマージンが大きい不揮発性半導体メモリを提供することができる。
この実施形態では、ｎチャネル型の不揮発性半導体メモリを例に採って説明したが、ｐチャネル型の不揮発性半導体メモリにも、この発明を適用することが可能である。
実施形態に係る不揮発性半導体メモリの構造を示す概念的断面図である。 実施形態に係る不揮発性半導体メモリの書き込み原理を説明するための図であり、（Ａ）は概念的な断面図、（Ｂ）は（Ａ）の部分拡大図である。 この実施形態に係る不揮発性半導体メモリの書き込み原理を説明するためのグラフである。 従来の不揮発性半導体メモリの構造を概略的に示す断面図である。 従来の不揮発性半導体メモリの書き込み原理を説明するための概念的な断面図である。 従来の不揮発性半導体メモリの読み出し原理を説明するための概念図であり、（Ａ）は断面図、（Ｂ）は特性グラフである。 ドレイン側電荷蓄積層の記憶値とドレイン電流値との関係を概念的に示す特性グラフである。
符号の説明
１００ 不揮発性半導体メモリ
１０１ ｐ型半導体基板
１０２ 第１絶縁膜
１０３ 第２絶縁膜
１０４ ゲート電極
１０５ 第１ｎ型高濃度不純物領域
１０６ 第２ｎ型高濃度不純物領域
１０７ 第１ｎ型低濃度不純物領域
１０８ 第２ｎ型低濃度不純物領域
１０９ 第１電荷蓄積層
１１０ 第２電荷蓄積層
１１１ チャネル形成領域

Claims (3)

  1. 半導体基板のチャネル形成領域上に第１絶縁膜を介して形成された制御電極と、
    前記チャネル形成領域を挟んで前記半導体基板表面に形成された第１、第２高濃度不純物領域と、
    前記チャネル形成領域と前記第１、第２高濃度不純物領域との境界領域にそれぞれ形成された第１、第２低濃度不純物領域と、
    前記第２、第１高濃度不純物領域から供給された電荷を前記第１、第２低濃度不純物領域を介して蓄積する第１、第２電荷蓄積層と、
    を有する不揮発性半導体メモリであって、
    前記第１、第２電荷蓄積層が、第２絶縁膜を介して前記制御電極の側面と接し且つ前記第１、第２高濃度不純物領域に達しないように形成されたことを特徴とする不揮発性半導体メモリ。
  2. 前記第１、第２電荷蓄積層がＩ字状に形成されたことを特徴とする請求項１に記載の不揮発性半導体メモリ。
  3. 前記第１、第２電荷蓄積層が、Ｌ字状に形成され、且つ、チャネル方向に最も厚い部分の膜厚が最も薄い部分の膜厚の２倍以下であることを特徴とする請求項１に記載の不揮発性半導体メモリ。
JP2006338728A 2006-12-15 2006-12-15 不揮発性半導体メモリ Pending JP2008153374A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2006338728A JP2008153374A (ja) 2006-12-15 2006-12-15 不揮発性半導体メモリ
US11/987,169 US20080142877A1 (en) 2006-12-15 2007-11-28 Nonvolatile semiconductor memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006338728A JP2008153374A (ja) 2006-12-15 2006-12-15 不揮発性半導体メモリ

Publications (1)

Publication Number Publication Date
JP2008153374A true JP2008153374A (ja) 2008-07-03

Family

ID=39526090

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006338728A Pending JP2008153374A (ja) 2006-12-15 2006-12-15 不揮発性半導体メモリ

Country Status (2)

Country Link
US (1) US20080142877A1 (ja)
JP (1) JP2008153374A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009194156A (ja) * 2008-02-14 2009-08-27 Oki Semiconductor Co Ltd 不揮発性メモリデバイス及びその製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001156188A (ja) * 1999-03-08 2001-06-08 Toshiba Corp 半導体記憶装置およびその製造方法
JP2004104009A (ja) * 2002-09-12 2004-04-02 Fujitsu Ltd 半導体装置及びその製造方法
JP2006024868A (ja) * 2004-07-09 2006-01-26 Oki Electric Ind Co Ltd 半導体不揮発性メモリセルアレイとその製造方法
JP2007103764A (ja) * 2005-10-06 2007-04-19 Sharp Corp 半導体記憶装置およびその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100206985B1 (ko) * 1997-03-14 1999-07-01 구본준 플래시 메모리 소자 및 그 제조방법
US6133098A (en) * 1999-05-17 2000-10-17 Halo Lsi Design & Device Technology, Inc. Process for making and programming and operating a dual-bit multi-level ballistic flash memory
JP2003163292A (ja) * 2001-08-13 2003-06-06 Halo Lsi Inc ツインｎａｎｄ素子構造、そのアレイ動作およびその製造方法
US20070164352A1 (en) * 2005-12-12 2007-07-19 The Regents Of The University Of California Multi-bit-per-cell nvm structures and architecture

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001156188A (ja) * 1999-03-08 2001-06-08 Toshiba Corp 半導体記憶装置およびその製造方法
JP2004104009A (ja) * 2002-09-12 2004-04-02 Fujitsu Ltd 半導体装置及びその製造方法
JP2006024868A (ja) * 2004-07-09 2006-01-26 Oki Electric Ind Co Ltd 半導体不揮発性メモリセルアレイとその製造方法
JP2007103764A (ja) * 2005-10-06 2007-04-19 Sharp Corp 半導体記憶装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009194156A (ja) * 2008-02-14 2009-08-27 Oki Semiconductor Co Ltd 不揮発性メモリデバイス及びその製造方法

Also Published As

Publication number Publication date
US20080142877A1 (en) 2008-06-19

Similar Documents

Publication Publication Date Title
JP2010278314A (ja) 半導体装置およびその製造方法
JP2011114057A (ja) 半導体記憶装置
US20050184332A1 (en) Nonvolatile semiconductor memory device, method for driving the same, and method for fabricating the same
JP2011103332A (ja) 半導体装置およびその製造方法
JP2007324188A (ja) 半導体装置
TWI473253B (zh) 具有連續電荷儲存介電堆疊的非揮發記憶陣列
JP2007250854A (ja) 半導体記憶装置およびその製造方法
US11877456B2 (en) Memory cell of non-volatile memory
JP2007157874A (ja) 不揮発性半導体記憶装置及びその製造方法
JP2008047726A (ja) スプリットゲート型不揮発性メモリとその製造方法
JP2010108976A (ja) 半導体装置およびその製造方法
JP2008118040A (ja) 不揮発性半導体記憶装置及びその製造方法とこれを用いた情報の書き込み方法
JP2005191593A (ja) 不揮発性記憶装置
JP2008153374A (ja) 不揮発性半導体メモリ
JP2009076566A (ja) 不揮発性半導体記憶装置
JP6506095B2 (ja) 半導体メモリ装置
JP2009010110A (ja) 不揮発性メモリ及びその製造方法
JP2011096772A (ja) 半導体装置およびその製造方法
JP2008270364A (ja) 不揮発性半導体記憶素子
KR101477529B1 (ko) 터널링 소자를 이용한 메모리에서 전하공핍을 이용한 비선택 셀의 프로그램 억제 방법 및 터널링 트랜지스터를 이용한 메모리
JP2005116582A (ja) 半導体装置およびその製造方法
JP2011216134A (ja) 不揮発性半導体メモリ、及び不揮発性半導体メモリへの書込み方法
JP2012109390A (ja) 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法
JP2006024680A (ja) 半導体不揮発性メモリへの情報の記録方法
JP2006319082A (ja) 不揮発性半導体メモリデバイス

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080811

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20081218

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090212

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20090223

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090303

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090424

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090811

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100330