KR101477529B1 - 터널링 소자를 이용한 메모리에서 전하공핍을 이용한 비선택 셀의 프로그램 억제 방법 및 터널링 트랜지스터를 이용한 메모리 - Google Patents
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Abstract
본 발명은 터널링 소자를 이용한 메모리에서 전하공핍을 이용한 비선택 셀의 프로그램 억제 방법 및 터널링 트랜지스터를 이용한 메모리에 관한 것으로, 기판(1) 상부에 반도체(SiGe) 칩(2)을 부착하는 (a) 단계; 반도체 칩(2) 좌/우측에 소스/드레인(3)을 형성하는 (b) 단계; 반도체 칩(2) 상부에 터널 산화막(Tunneling Oxide)(4)과 방벽 산화물(Barrier Oxide)(6)을 형성하는 (c) 단계; 터널 산화막(4)과 방벽 산화물(6) 사이에 질화물(Nitride)(5)을 주입하는 (d) 단계; 및 방벽 산화물(6) 상부에 폴리 실리콘(Poly-Si)(7)을 형성하는 (e) 단계;를 포함한다.
상기와 같은 본 발명에 따르면, 소스와 드레인 영역의 서로 다른 도핑 특성으로 생성할 수 있는 채널 부분의 전하 공핍영역을 형성함으로써, 프로그램 억제현상이 종래의 전압 변경 방식에 비해서 월등하게 우수한 효과가 있다.
상기와 같은 본 발명에 따르면, 소스와 드레인 영역의 서로 다른 도핑 특성으로 생성할 수 있는 채널 부분의 전하 공핍영역을 형성함으로써, 프로그램 억제현상이 종래의 전압 변경 방식에 비해서 월등하게 우수한 효과가 있다.
Description
본 발명은 터널링 소자를 이용한 메모리에서 전하공핍을 이용한 비선택 셀의 프로그램 억제 방법 및 터널링 트랜지스터를 이용한 메모리에 관한 것으로 더욱 상세하게는, 저장매체의 기본소자로 사용되는 메모리의 성능을 향상시키는 기술에 관한 것이다.
최근에 저전력 소모를 중요시하는 부분에 응용되기 위해서 개발되고 있는 메모리 중에 터널링 트랜지스터를 선택소자로 이용한 메모리들이 발표되고 있다.
터널링 트랜지스터는 기존의 트랜지스터와는 달리 밴드간 터널링 전류를 발생시키는 메커니즘으로 사용하여 문턱전압 아래에서 소모되는 전력소모가 기존의 소자에 비해서 적게 소모되는 장점을 가지고 있다.
터널링 트랜지스터를 사용한 메모리의 경우, 기존의 메모리와 마찬가지로 플로팅 게이트나 절연막의 트랩에 전하를 저장하여 문턱전압을 변경하는 방식으로 정보를 저장한다.
한편, 대한민국 공개특허 제2010-0131769호(스태거 터널 배리어를 가지는 비휘발성 메모리 소자)에는, 실리콘 질화막(Si3N4)을 사용하며 4nm 이하 두께의 제 1 터널링 절연막; 제 1 터널링 절연막 상에 하프늄 산화막(HfO2)을 5nm 이하 두께로 제 2 터널링 절연막을 적층시킨 스태거 터널 배리어(staggered tunnel barrier) 절연막; 스태거 터널 배리어 절연막 상에 형성된 전하 축적층; 전하 축적층 상에 형성되는 블로킹 절연막; 및 블로킹 절연막 상에 형성되면서 금속 재료를 이용한 게이트 전극층에 대한 구성이 개시된바 있다.
종래의 메모리에서는 플로팅나 트랩에 전장된 전하가 선택 소자인 모스펫의 소스와 채널 사이의 장벽을 조절하여 특정한 읽기 전압에서 전류 흐름을 다르게 함으로 데이터를 저장한다.
또한, 터널링 트랜지스터를 사용하는 메모리의 경우에도 기본적으로 모스펫을 사용하는 메모리와 마찬가지로 플로팅 게이트 등에 저장된 전하가 채널 부분의 장벽을 조절하여 전류의 흐름을 제어하는 동작원리를 갖게 된다.
데이터가 되는 전하를 저장하는 것을 프로그램이라 하게 되는데, 일반적으로 프로그램 동작은 게이트에 높은 전압을 인가하여 채널 부분에서 전자를 플로팅 게이트 등으로 터널링 시키는 방법을 사용하게 된다.
이때, 프로그램이 되어야 할 소자 이외의 소자들에는 프로그램 동작이 일어나서는 안되는데, 메모리의 구조상 인접한 메모리들에 프로그램에 필요한 전압의 일부가 인가되고 인접한 메모리들에도 약한 프로그램 효과가 발생하게 된다.
즉, 이와 같은 현상을 간섭현상이라고 하는데, 기존의 메모리들은 이와 같은 간섭효과를 줄이기 위하여 선택되지 않는 메모리에도 일부의 전압을 가하여 터널링을 일으키는 실질적인 전압을 줄이는 방법을 사용하게 된다.
하지만, 이와 같이 전압을 이용하여 터널링을 일으키는 전압을 상쇄시키는 방법의 경우, 터널링 현상이 억제되기는 하지만 터널링 현상의 특성상 일부 전자들이 주입되어 인접된 셀의 문턱 전압에 영향을 주는 문제점이 있다.
따라서, 간섭현상으로 인해 소자의 신뢰성을 답보하기 어렵고 및 동작 특성 향상을 기대할 수 없는 실정이다.
본 발명의 목적은, 터널링 트랜지스터가 갖고 있는 소스와 드레인 영역의 서로 다른 도핑 특성으로 생성할 수 있는 채널 부분의 전하 공핍 현상을 이용하여 기존의 실질적인 전압을 감소하는 방식으로 이루어졌던 프로그램 간섭 억제를 구현하는데 그 목적이 있다.
구체적으로, 본 발명의 목적은, 선택되지 않는 메모리의 소스와 드레인 영역에 채널 부분의 전하를 공핍시킬 수 있는 형태의 전압을 인가함으로써, 선택되지 않은 메모리의 소스 부분에 인가되는 전압은 증가하게 되지만, 실질적으로 프로그램 효과를 낼 수 있는 전하의 농도가 상당 수준 이하로 감소하기 때문에 실질적으로 프로그램 억제효과가 강하게 나타도록 하는데 그 목적이 있다.
이러한 기술적 과제를 달성하기 위한 본 발명에 따른 터널링 트랜지스터를 이용한 메모리는, 기판(1); 기판(1) 상부에 부착되는 반도체(SiGe) 칩(2); 반도체 칩(2) 좌/우측에 형성되는 소스/드레인(3); 및 반도체 칩(2) 상부에 형성되는 터널 산화막(Tunneling Oxide)(4)과 방벽 산화물(Barrier Oxide)(6);을 포함하되, 터널 산화막(4)과 방벽 산화물(6) 사이에 주입되는 질화물(Nitride)(5); 및 방벽 산화물(6) 상부에 형성되는 폴리 실리콘(Poly-Si)(7);을 포함한다.
그리고, 전술한 메모리 구조를 기반으로 하는 본 발명의 따른 터널링 소자를 이용한 메모리에서 전하공핍을 이용한 비선택 셀의 프로그램 억제 방법은, 기판(1) 상부에 반도체(SiGe) 칩(2)을 부착하는 (a) 단계; 반도체 칩(2) 좌/우측에 소스/드레인(3)을 형성하는 (b) 단계; 반도체 칩(2) 상부에 터널 산화막(Tunneling Oxide)(4)과 방벽 산화물(Barrier Oxide)(6)을 형성하는 (c) 단계; 터널 산화막(4)과 방벽 산화물(6) 사이에 질화물(Nitride)(5)을 주입하는 (d) 단계; 및 방벽 산화물(6) 상부에 폴리 실리콘(Poly-Si)(7)을 형성하는 (e) 단계;를 포함한다.
상기 본 발명에 따르면, 소스와 드레인 영역의 서로 다른 도핑 특성으로 생성할 수 있는 채널 부분의 전하 공핍영역을 형성함으로써, 프로그램 억제현상이 종래의 전압 변경 방식에 비해서 월등하게 우수한 효과가 있다.
도 1은 터널링 트랜지스터를 이용한 메모리를 도시한 구성도.
도 2(a)는 종래 방식을 이용한 프로그램 억제 동작에서의 전하분포를 도시한 도면.
도 2(b)는 본 발명에 따른 터널링 소자를 이용한 메모리에서 전하공핍을 이용한 비선택 셀의 프로그램 억제 방법에 의한 프로그램 억제 동작에서의 전하분포를 도시한 도면.
도 3은 본 발명에 따른 터널링 소자를 이용한 메모리에서 전하공핍을 이용한 비선택 셀의 프로그램 억제 방법을 도시한 순서도.
도 2(a)는 종래 방식을 이용한 프로그램 억제 동작에서의 전하분포를 도시한 도면.
도 2(b)는 본 발명에 따른 터널링 소자를 이용한 메모리에서 전하공핍을 이용한 비선택 셀의 프로그램 억제 방법에 의한 프로그램 억제 동작에서의 전하분포를 도시한 도면.
도 3은 본 발명에 따른 터널링 소자를 이용한 메모리에서 전하공핍을 이용한 비선택 셀의 프로그램 억제 방법을 도시한 순서도.
본 발명의 구체적인 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야 할 것이다. 또한, 본 발명에 관련된 공지 기능 및 그 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는, 그 구체적인 설명을 생략하였음에 유의해야 할 것이다.
도 1을 참조하여 본 발명에 따른 터널링 소자를 이용한 메모리에서 전하공핍을 이용한 비선택 셀의 프로그램 억제 방법에 의한 터널링 트랜지스터를 이용한 메모리 구조를 살피면 아래와 같다.
도 1에 도시된 바와 같이, 본 발명에 따른 터널링 트랜지스터를 이용한 메모리(10)는, 기판(1) 상부에 반도체(SiGe) 칩(2)을 부착하고, 반도체 칩(2) 좌/우측에 소스/드레인(3)을 형성하며, 반도체 칩(2) 상부에 터널 산화막(Tunneling Oxide)(4)과 방벽 산화물(Barrier Oxide)(6)을 형성하되, 터널 산화막(4)과 방벽 산화물(6) 사이에 질화물(Nitride)(5)을 주입하고, 방벽 산화물(6) 상부에 폴리 실리콘(Poly-Si)(7)을 형성하여 구성된다.
이때, 소스/드레인(3)에 공핍이 일어날 수 있도록 다이오드의 역방향 전압을 인가하는 경우, 역방향 전압에 의해 채널영역에 전하 공핍층이 형성되며, 주입이 가능한 전자의 수가 급격하게 감소하여 프로그램 억제가 일어나게 된다.
즉, 역방향 전압을 인가하게 될 경우, 게이트와 소스/드레인(3) 사이에 많은 전압이 인가 될 수 있으나, 일반적인 모스펫과는 달리 소스/드레인(3)이 서로 다른 도핑 타입을 갖고 있으므로, 다이오드 역방향 전압을 가해주게 되면 채널 부분에 전하 공핍영역이 발생하게 된다.
한편, 도 2(a)는 종래 방식을 이용한 프로그램 억제 동작에서의 전하분포를 도시한 도면이고, 도 2(b)는 본 발명에 따른 터널링 소자를 이용한 메모리에서 전하공핍을 이용한 비선택 셀의 프로그램 억제 방법에 의한 프로그램 억제 동작에서의 전하분포를 도시한 도면이다.
도 2(a) 및 도 2(b)는 30 나노미터의 채널 길이를 갖는 터널링 트랜지스터 메모리의 프로그램 억제 특정에 대한 시뮬레이션 결과이다. 본 실시예에서는 소스 부분에 음의 전압을 가하고 드레인 부분에 양의 전압을 가하여 채널에 전하 공핍영역을 만들고 프로그램을 억제한 결과이다.
도 2(a) 및 도 2(b)에 도시된 바와 같이, 본 발명에 따른 터널링 소자를 이용한 메모리에서 전하공핍을 이용한 비선택 셀의 프로그램 억제 방법에 의하면, 프로그램 시간이 증가해도 문턱전압이 증가하지 않는 결과를 확인할 수 있다.
이하, 도 3을 참조하여 본 발명에 따른 터널링 소자를 이용한 메모리에서 전하공핍을 이용한 비선택 셀의 프로그램 억제 방법에 대해 살피면 아래와 같다.
먼저, 기판(1) 상부에 반도체(SiGe) 칩(2)을 부착한다(S10).
이어서, 반도체 칩(2) 좌/우측에 소스/드레인(3)을 형성한다(S20).
뒤이어, 반도체 칩(2) 상부에 터널 산화막(Tunneling Oxide)(4)과 방벽 산화물(Barrier Oxide)(6)을 형성한다(S30).
이어서, 터널 산화막(4)과 방벽 산화물(6) 사이에 질화물(Nitride)(5)을 주입한다(S40).
뒤이어, 방벽 산화물(6) 상부에 폴리 실리콘(Poly-Si)(7)을 형성한다(S50).
그리고, 소스/드레인(3)에 역방향 전압을 인가한다(S60).
전술한 바와 같이, 프로그램시 선택되지 않은 메모리를 프로그램 억제하기 위해서 소스 부분과 드레인 부분에 공핍이 일어날 수 있도록 다이오드의 역방향 전압을 인가하는 경우, 역방향 전압을 통하여 채널영역에 전하 공핍층이 형성되며, 주입이 가능한 전자의 수가 급격하게 감소하여 프로그램 억제가 일어나게 된다.
따라서, 역방향 전압을 인가하게 될 경우, 게이트와 소스나 드레인 사이에 많은 전압이 인가 될 수 있으나, 전하 공핍에 의해서 프로그램 억제현상이 발생하게 된다.
이상으로 본 발명의 기술적 사상을 예시하기 위한 바람직한 실시예와 관련하여 설명하고 도시하였지만, 본 발명은 이와 같이 도시되고 설명된 그대로의 구성 및 작용에만 국한되는 것이 아니며, 기술적 사상의 범주를 일탈함이 없이 본 발명에 대해 다수의 변경 및 수정이 가능함을 당업자들은 잘 이해할 수 있을 것이다. 따라서 그러한 모든 적절한 변경 및 수정과 균등 물들도 본 발명의 범위에 속하는 것으로 간주되어야 할 것이다.
10: 터널링 트랜지스터를 이용한 메모리
1: 기판 2: 반도체 칩
3: 소스/드레인 4: 터널 산화막
5: 질화물 6: 방벽 산화물
7: 폴리 실리콘
1: 기판 2: 반도체 칩
3: 소스/드레인 4: 터널 산화막
5: 질화물 6: 방벽 산화물
7: 폴리 실리콘
Claims (4)
- 터널링 트랜지스터를 이용한 메모리에 있어서,
기판(1);
상기 기판(1) 상부에 부착되는 반도체(SiGe) 칩(2);
상기 반도체 칩(2) 좌/우측에 형성되는 소스/드레인(3);
상기 반도체 칩(2) 상부에 형성되는 터널 산화막(Tunneling Oxide)(4)과 방벽 산화물(Barrier Oxide)(6);
상기 터널 산화막(4)과 방벽 산화물(6) 사이에 주입되는 질화물(Nitride)(5); 및
상기 방벽 산화물(6) 상부에 형성되는 폴리 실리콘(Poly-Si)(7);을 포함하되,
상기 소스/드레인(3)은 서로 다른 도핑 타입을 갖도록 구성되며,
상기 소스/드레인(3)에 공핍이 일어날 수 있도록 다이오드의 역방향 전압을 인가하는 경우, 역방향 전압에 의해 채널영역에 전하 공핍층이 형성되어 주입이 가능한 전자의 수가 급격하게 감소하는 것을 특징으로 하는 터널링 트랜지스터를 이용한 메모리. - 삭제
- 터널링 소자를 이용한 메모리에서 전하공핍을 이용한 비선택 셀의 프로그램 억제 방법에 있어서,
(a) 기판(1) 상부에 반도체(SiGe) 칩(2)을 부착하는 단계;
(b) 반도체 칩(2) 좌/우측에 소스/드레인(3)을 형성하는 단계;
(c) 반도체 칩(2) 상부에 터널 산화막(Tunneling Oxide)(4)과 방벽 산화물(Barrier Oxide)(6)을 형성하는 단계;
(d) 터널 산화막(4)과 방벽 산화물(6) 사이에 질화물(Nitride)(5)을 주입하는 단계;
(e) 방벽 산화물(6) 상부에 폴리 실리콘(Poly-Si)(7)을 형성하는 단계; 및
(f) 소스/드레인(3)에 역방향 전압을 인가하는 단계;를 더 포함하는 것을 특징으로 하는 터널링 소자를 이용한 메모리에서 전하공핍을 이용한 비선택 셀의 프로그램 억제 방법. - 삭제
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| KR20050047099A (ko) * | 2002-08-12 | 2005-05-19 | 아콘 테크놀로지스 인코포레이티드 | 채널에 대한 패시베이팅 쇼트키 배리어들을 가진 절연 게이트 전계 효과 트랜지스터 |
| KR20070093898A (ko) * | 2006-03-15 | 2007-09-19 | 가부시끼가이샤 도시바 | 비휘발성 반도체 메모리 장치 |
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