JP6506095B2 - 半導体メモリ装置 - Google Patents

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Description

本発明は、半導体メモリ装置に関する。
ＥＥＰＲＯＭを例に取り、従来の半導体メモリ装置を説明する。図５は従来のＥＥＰＲＯＭの概念図を示す断面図であり、特許文献１に掲載されている一般的な構造である。
ＥＥＰＲＯＭを構成する単位セルはメモリ本体部００２とメモリ本体部００２を選択するセレクトゲートトランジスタ部００１から成る。メモリ本体部００２にはフローティングゲート０１３と呼ばれる電荷を溜める電極が存在し、このフローティングゲート０１３に電子を溜めるとメモリ本体部００２がしきい値の高い状態であるエンハンスとなり"１"状態、正孔を溜めるとしきい値が低い状態であるデプレッションになり"０"状態となる。
"１"状態への書き込みは、セレクトゲート００３とコントロールゲート０１５にプラス電圧を印加、ｎ型セレクトトランジスタドレイン領域００５とｎ型メモリセルソース０１１とｐ型半導体基板００６の電位をＧＮＤにし、トンネル絶縁膜０１０を介して電子をｎ型トンネルドレイン領域００９からフローティングゲート０１３に注入する。これをバンド図で以下に説明する。
図６に”１”状態書込み時の図５の線分Ａ−Ａ’に沿ったバンド図を示す。ｐ型半導体基板００６は省略した。図中のEF、EC、EVはそれぞれフェルミレベル、導電帯の上方、価電子帯の上方を示している。ここでフローティングゲート０１３とコントロールゲート０１５はｎ型のポリシリコンを想定している。
図６（ａ）に示す熱平衡状態のメモリセルトランジスタにおいて、上記で示す"１"状態書込み時の電圧状態、すなわちｎ型トンネルドレイン領域００９の電位をＧＮＤに、コントロールゲート０１５の電位をプラス電圧にすると、図６（ｂ）に示すバンド図になり、図６（ｂ）の矢印で示すようにトンネル絶縁膜０１０を介して電子０１８がｎ型トンネルドレイン領域００９からＦＮ(Fowler-Nordheim)電流機構でフローティングゲート０１３に注入される。電子０１８が注入されたフローティングゲート０１３の電位は図６（ｃ）の白抜き矢印に示すように降下し（図では上昇し）、トンネル絶縁膜０１０に印加されていた電位が弱まりＦＮ電流がストップすると"１"状態の書込み動作が完了する。
ＥＥＰＲＯＭは電源を切っても情報を保持できる不揮発性メモリであるため、図６（ｄ）に示すようにｎ型トンネルドレイン領域００９とコントロールゲート０１５の電位をＧＮＤにした状態で"１"状態を一般的に数十年間保持できる能力を有していなければならない。しかしながら図６（ｃ）の白抜き矢印で示したようにフローティングゲート０１３に注入された電子０１８によってフローティングゲート０１３の電位が降下しているため、データ保持状態である図６（ｄ）においてフローティングゲート０１３に注入された電子０１８がトンネル絶縁膜０１０を介してｎ型トンネルドレイン領域００９に抜けていく方向の電界がトンネル絶縁膜０１０に印加された状態になる。この状態でトンネル絶縁膜０１０が薄い場合や劣化している場合に図６（ｄ）に示すように意図しない電子リーク０２０が発生しデータ保持不良を起こすことがある。
次に"０"状態について考える。"０"状態への書き込みは、セレクトゲート００３とドレインｎ型セレクトトランジスタドレイン領域００５にプラス電圧を印加、コントロールゲート０１５とｐ型半導体基板００６をＧＮＤに接続、ｎ型メモリセルトランジスタソース領域０１１をフローティングにし、電子０１８をトンネル絶縁膜０１０を介してフローティングゲート０１３からｎ型トンネルドレイン領域００９に排出する。これをバンド図で以下に説明する。
図７に”０”状態書込み時の図５の線分Ａ−Ａ’に沿ったバンド図を示す。図６同様に、ｐ型半導体基板００６は省略してあり、EF、EC、EVはそれぞれフェルミレベル、導電帯の上方、価電子帯の上方を示している。またフローティングゲート０１３とコントロールゲート０１５はｎ型のポリシリコンを想定している。
図７（ａ）に示す熱平衡状態のメモリセルトランジスタにおいて、上記で示す"０"状態書込み電圧状態、すなわちコントロールゲート０１５の電位をＧＮＤに、ｎ型トンネルドレイン領域００９の電位をプラス電圧にすると、図７（ｂ）の様なバンド図になり、図７（ｂ）の矢印で示すように電子０１８がトンネル絶縁膜０１０を介してフローティングゲート０１３からＦＮ(Fowler-Nordheim)電流機構でｎ型トンネルドレイン領域００９に排出される。電子０１８が減少したフローティングゲート０１３の電位は図７（ｃ）の白抜き矢印に示すように上昇し、トンネル絶縁膜０１０に印加されていた電位が弱まりＦＮ電流がストップすると"０"状態の書込み動作が完了する。
ＥＥＰＲＯＭは電源を切っても情報を保持できる不揮発性メモリであるため、図７（ｄ）に示すようにｎ型トンネルドレイン領域００９とコントロールゲート０１５の電位をＧＮＤにした状態で"０" 状態を一般的に数十年間保持できる能力を有していなければならない。しかしながら図７（ｃ）の白抜き矢印で示したようにフローティングゲート０１３の電子０１８の減少によってフローティングゲート０１３の電位が上昇しているため、データ保持状態である図７（ｄ）においてｎ型トンネルドレイン領域００９の電子０１８がトンネル絶縁膜０１０を介してフローティングゲート０１３に注入される方向の電界がトンネル絶縁膜０１０に印加された状態になる。この状態でトンネル絶縁膜０１０が薄い場合や劣化している場合に図７（ｄ）に示すように意図しない電子リーク０２０が発生しデータ保持不良を起こすことがある。
このように、不揮発性メモリにはデータ保持不良（リテンション不良）問題が付きまとう。
特許文献１は上記リテンション不良を抑制する手法の発明である。この発明はトンネル絶縁膜付近のフローティングゲート内不純物濃度を低くすることで、トンネル絶縁膜中のトラップサイトを抑制するもので、トラップサイトが原因で生じるリテンション不良を抑制する。
特開平１１−０６７９４０号公報
しかしながら、特許文献１の手法を用いたとしても、フローティングゲート０１３内に存在する電荷の保持を阻害する方向の電界がトンネル絶縁膜０１０に印加されることには変わりはなく、図６および図７を用いて説明したリテンション不良の根本改善にはなっていない。また、リテンション不良を抑制する別の手法として単純にトンネル絶縁膜０１０を厚くする手法があげられるが、これも図６および図７により説明したリテンション不良の根本改善にはなっていない。トンネル絶縁膜０１０の膜厚を厚くした分、高い書込み電圧が必要となるため、結果としてチップサイズが大きくなる問題が発生する。
つまりこれらの改善手法は、データ保持の支障となる意図しない電子リーク０２０が流れるほどトンネル絶縁膜０１０を薄膜化できないと言い換えることができ、これは書込み電圧低電圧化とチップサイズシュリンクの障害となって不揮発性メモリのブレイクスルーの妨げになっていると言える。
上記課題解決のために以下の手段を用いた。
半導体から成るフローティングゲートが、第１フローティングゲートと第２フローティングゲートから構成され、前記第１フローティングゲートと前記第２フローティングゲートの導電体の極性が異なる半導体メモリ装置とした。
また、第１導電型の半導体基板の表層に形成されたメモリセルトランジスタソース領域と、
前記メモリセルトランジスタソース領域と離間して形成されたメモリセルトランジスタドレイン領域と、
前記メモリセルソース領域と前記メモリセルトランジスタドレイン領域の間に前記メモリセルトランジスタドレイン領域と接触して設けられたトンネルドレイン領域と
前記トンネルドレイン領域の一部の前記半導体基板上に設けられたトンネル絶縁膜と
前記トンネルドレイン領域の一部と前記メモリセルトランジスタソース領域の一部と前記トンネルドレイン領域と前記メモリセルトランジスタソース領域の間の前記半導体基板上に設けられたゲート絶縁膜と、
前記半導体基板上に前記トンネル絶縁膜を含む前記ゲート絶縁膜を介して形成された第１フローティングゲートと、
前記第１フローティングゲートと接触して設けられた第２フローティングゲートと、
前記第２フローティングゲート上に絶縁膜を介して形成されたコントロールゲートと、
を有する半導体メモリ装置とした。
データ保持状態でのリーク電流を抑制するため、リテンション特性向上の効果が得られる。さらに、トンネル絶縁膜厚の薄膜化も可能になるため、データ書込みの低電圧化が可能となりチップサイズのシュリンクに繋がる。
本発明のＥＥＰＲＯＭを示す断面図である。 本発明のＥＥＰＲＯＭを示す図１の線分Ａ−Ａ’のバンド図であり"１"状態書込みを説明する図である。 （ａ）は熱平衡状態、（ｂ）は"１"状態書込み初期、（ｃ）は"１"状態書込み終了、（ｄ）は"１"状態保持のバンド図である。 本発明のＥＥＰＲＯＭを示す図１の線分Ａ−Ａ’のバンド図であり"０"状態書込みを説明する図である。 （ａ）は熱平衡状態、（ｂ）は"１"状態書込み初期、（ｃ）は"０"状態書込み終了、（ｄ）は"０"状態保持のバンド図である。 本発明のＥＥＰＲＯＭを示す断面図である。 従来のＥＥＰＲＯＭを示す断面図である。 従来のＥＥＰＲＯＭを示す図５の線分Ａ−Ａ’のバンド図であり"１"状態書込みを説明する図である。 （ａ）は熱平衡状態、（ｂ）は"１"状態書込み初期、（ｃ）は"１"状態書込み終了、（ｄ）は"１"状態保持のバンド図である。 従来のＥＥＰＲＯＭを示す図５の線分Ａ−Ａ’のバンド図であり"０"状態書込みを説明する図である。 （ａ）は熱平衡状態、（ｂ）は"０"状態書込み初期、（ｃ）は"０"状態書込み終了、（ｄ）は"０"状態保持のバンド図である。
以下、本発明の実施形態について、図面を参照して説明する。
図１は本発明のＥＥＰＲＯＭを示す断面図である。本発明のＥＥＰＲＯＭは図５に示す従来のＥＥＰＲＯＭと同様にメモリ本体部００２とメモリ本体部００２を選択するセレクトゲートトランジスタ部００１から成る。動作原理も、前記した従来のＥＥＰＲＯＭと同じであるが、異なる点は、本発明のフローティングゲートが第１フローティングゲート０１６と第２フローティングゲート０１７から成ることである。これらのフローティングゲートはポリシリコンの様な半導体から成ること想定しており、第１フローティングゲート０１６と第２フローティングゲート０１７の違いは半導体の極性が異なることである。その結果、フローティングゲート内において、第１フローティングゲート０１６と第２フローティングゲート０１７とはＰＮ接合を形成している。
例えば、第１フローティングゲート０１６をｎ型半導体、第２フローティングゲート０１７をｐ型半導体としたときの、”１”状態書込み時の図１の線分Ａ−Ａ’に沿ったバンド図を図２に示す。ｐ型半導体基板００６は省略した。図中のEF、EC、E Vはそれぞれフェルミレベル、導電帯の上方、価電子帯の上方を示している。ここでコントロールゲート０１５はｎ型の半導体を想定している。
図２（ａ）に示す熱平衡状態のメモリセルトランジスタにおいて、上記で示す"１"状態書込み電圧状態、すなわちｎ型トンネルドレイン領域００９の電位をＧＮＤに、コントロールゲート０１５の電位をプラス電圧にすると、図２（ｂ）の様なバンド図になり、図２（ｂ）の矢印で示すようにトンネル絶縁膜０１０を介して電子０１８がｎ型トンネルドレイン領域００９からＦＮ電流機構で第１フローティングゲート０１６に注入される。電子０１８が注入されたフローティングゲート０１３の電位は図２（ｃ）の白抜き矢印に示すように降下し（図では上昇し）、トンネル絶縁膜０１０に印加されていた電位が弱まりＦＮ電流がストップすると同時に、第１フローティングゲート０１６と第２フローティングゲート０１７間のビルトインポテンシャルが減少し、図２（ｄ）に示すように第１フローティングゲート０１６の伝導帯の電子０１８が第２フローティングゲート０１７の伝導帯へと流れる。第２フローティングゲート０１７の伝導帯へ流入した電子０１８は第２フローティングゲート０１７の価電子帯へ落ちる（正孔と再結合する）。その電子０１８は第２フローティングゲート０１７の電位を図２（ｄ）の白抜き矢印が示すように降下させ（図では上昇させ）、減少した第１フローティングゲート０１６と第２フローティングゲート０１７間のビルトインポテンシャルが元に戻り、第１フローティングゲート０１６の伝導帯から第２フローティングゲート０１７の伝導帯への電子０１８の流入が停止し、安定状態になり”１”状態書込み動作が完了する。
つまり、フローティングゲート０１７に蓄積された”１”状態の情報は、第２フローティングゲート０１７の価電子帯の正孔減少現象（電子増加現象）によって保存されたことになる。これをデータ保持状態、すなわち図２（ｅ）に示すようにｎ型トンネルドレイン領域００９とコントロールゲート０１５の電位をＧＮＤにした状態で考える。従来技術と同様に第１フローティングゲート０１６からｎ型トンネルドレイン領域００９へ電子０１８がトンネル絶縁膜０１０を介してリークする方向に電位が印加されているため、第１フローティングゲート０１６の伝導帯の電子０１８が意図しない電子リーク０２０としてｎ型トンネルドレイン領域００９へ逃げていく可能性があるが、ほとんどの”１”状態の情報は第２フローティングゲート０１７の価電子帯に保管されているため、トンネル絶縁膜０１０が薄い場合でも”１”状態を保つことが可能となり、リテンション不良とならない。
次に”０”状態に書込み時について考える。図３（ａ）に示す熱平衡状態のメモリセルトランジスタにおいて、"０"状態書込み電圧状態、すなわちコントロールゲート０１５の電位をＧＮＤに、ｎ型トンネルドレイン領域００９の電位をプラス電圧にすると、図３（ｂ）に示すバンド図になり、図３（ｂ）の矢印で示すようにトンネル絶縁膜０１０を介して電子０１８が第１フローティングゲート０１６からＦＮ電流機構でｎ型トンネルドレイン領域００９に排出される。電子０１８が排出されたフローティングゲート０１３の電位は図３（ｃ）の白抜き矢印に示すように上昇し（図では下降し）、トンネル絶縁膜０１０に印加されていた電位が弱まりＦＮ電流がストップすると同時に、第１フローティングゲート０１６と第２フローティングゲート０１７間のビルトインポテンシャルが増大し、図２（ｃ）に示すように第２フローティングゲート０１７の価電子帯の電子０１８が第１フローティングゲート０１６の伝導帯へとツェナー機構もしくはアバランシェ機構によって流れる（図２（ｃ）の矢印はツェナー機構をイメージしている）。その電子０１８の移動によって、図３（ｄ）の白抜き矢印が示すように、第１フローティングゲート０１６の電位は降下、第２フローティングゲート０１７の電位は上昇し、第１フローティングゲート０１６と第２フローティングゲート０１７間のビルトインポテンシャルが元に戻り、ツェナー機構もしくはアバランシェ機構による第２フローティングゲート０１７の価電子帯から第１フローティングゲート０１６の伝導帯への電子０１８の流入が停止し、安定状態になり”０”状態書込み動作が完了する。
つまり、フローティングゲート０１７に蓄積された”０”状態の情報は、第２フローティングゲート０１７の価電子帯の正孔増加現象によって保存されたことになる。これをデータ保持状態、すなわち図３（ｅ）に示すようにｎ型トンネルドレイン領域００９とコントロールゲート０１５の電位をＧＮＤにした状態で考える。従来技術と同様にｎ型トンネルドレイン領域００９から第１フローティングゲート０１６へ電子０１８がトンネル絶縁膜０１０を介してリークする方向に電位が印加されているため、ｎ型トンネルドレイン領域００９の伝導帯の電子０１８が意図しない電子リーク０２０として第１フローティングゲート０１６へ流入する可能性があるが、ほとんどの”０”状態の情報は第２フローティングゲート０１７の価電子帯に保管されているため、トンネル絶縁膜０１０が薄い場合でも”０”状態を保つことが可能となり、リテンション不良とならない。
上記に示すとおり、本発明によってメモリの情報はトンネル絶縁膜０１０に直接接触していない第２フローティングゲート０１７に保存されるため、トンネル絶縁膜０１０の薄膜化によって意図しない電子リーク０２０が増大してもリテンション不良が発生しにくい。そのためトンネル絶縁膜０１０の薄膜化による書込み電圧の低電圧化が可能となり、チップサイズを小さくすることが可能となる。
他の実施形態について説明する。上記の効果を得るには、トンネル絶縁膜０１０に接触しているフローティングゲートは第１フローティングゲート０１６のみで、かつ、第１フローティングゲート０１６は第２フローティングゲート０１７と接触していれば良いので、図４に示すように、第２フローティングゲート０１７がＬ字を描いており、第１フローティングゲート０１６の上面と側面の一部と接触して覆う構造に成っていても良い。
また、上記例では第１フローティングゲート０１６をｎ型半導体、第２フローティングゲート０１７をｐ型半導体としたが、第１フローティングゲート０１６をｐ型半導体、第２フローティングゲート０１７をｎ型半導体としても同様の効果が得られる。
００１ セレクトトランジスタ
００２ メモリセルトランジスタ
００３ セレクトゲート
００４ セレクトゲート絶縁膜
００５ ｎ型セレクトトランジスタドレイン領域
００６ ｐ型半導体基板
００７ ｎ型領域
００８ ｎ型セレクトトランジスタソース領域 （ｎ型メモリセルトランジスタドレイン領域）
００９ ｎ型トンネルドレイン領域
０１０ トンネル絶縁膜
０１１ ｎ型メモリセルトランジスタソース領域
０１２ メモリセルゲート絶縁膜
０１３ フローティングゲート
０１４ フローティング・コントロールゲート間絶縁膜
０１５ コントロールゲート
０１６ 第１フローティングゲート
０１７ 第２フローティングゲート
０１８ 電子
０１９ 正孔
０２０ 意図しない電子リーク

Claims (2)

  1. 第１導電型の半導体基板の表層に形成されたメモリセルトランジスタソース領域と、
    前記メモリセルトランジスタソース領域と離間して形成されたメモリセルトランジスタドレイン領域と、
    前記メモリセルトランジスタソース領域と前記メモリセルトランジスタドレイン領域の間に前記メモリセルトランジスタドレイン領域と接触して設けられたトンネルドレイン領域と、
    前記トンネルドレイン領域の一部の前記半導体基板上に設けられたトンネル絶縁膜と、
    前記トンネルドレイン領域の一部と前記メモリセルトランジスタソース領域の一部と前記トンネルドレイン領域と前記メモリセルトランジスタソース領域の間の前記半導体基板上に設けられたゲート絶縁膜と、
    前記半導体基板上に前記トンネル絶縁膜を含む前記ゲート絶縁膜を介して形成された第１フローティングゲートと、
    前記第１フローティングゲートの上面および側面の一部と接触して設けられた第２フローティングゲートと、
    前記第２フローティングゲート上に絶縁膜を介して形成されたコントロールゲートと、を有し、
    前記トンネル絶縁膜を介して前記第１フローティングゲートに電子が注入されたことを前記第２フローティングゲートの価電子帯の正孔の減少により記憶し、
    前記トンネル絶縁膜を介して前記第１フローティングゲートから電子が排出されたことを前記第２フローティングゲートの価電子帯の正孔の増加により記憶する半導体メモリ装置。
  2. 前記第１フローティングゲートはＮ型の半導体であり、前記第２フローティングゲートはＰ型の半導体であり、前記第１フローティングゲートと前記第２フローティングゲートとがＰＮ接合を形成している請求項１記載の半導体メモリ装置。
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