KR20130121737A - 비휘발성 메모리 및 비휘발성 메모리의 제조 방법 - Google Patents

비휘발성 메모리 및 비휘발성 메모리의 제조 방법 Download PDF

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Abstract

비휘발성 메모리 및 비휘발성 메모리의 제조 방법이 개시된다. 일실시예에 따른 비휘발성 메모리는, 기판에 형성된 딥 웰(Deep Well); 상기 딥 웰 영역 내에 형성된 제1 웰; 상기 딥 웰 영역 내에 상기 제1 웰과 이격되어 형성된 제2 웰; 상기 제1 웰 상에 형성된 제1 MOSFET; 및 상기 제2 웰 상에 형성된 제2 MOSFET을 포함할 수 있다. 일실시예에 따른 비휘발성 메모리의 제조 방법은, 컨트롤 MOSFET의 웰 영역을 인접한 메모리 셀의 컨트롤 MOSFET의 웰 영역과 공유시키거나, 터널링 MOSFET의 웰 영역을 인접한 메모리 셀의 터널링 MOSFET의 웰 영역과 공유시킴으로써, 메모리 셀의 면적을 줄일 수 있다. 또한, 일실시예에 따른 비휘발성 메모리는, 터널링 MOSFET에 있어서 공유된 웰 영역의 전압을 일정하게 유지하고, 소스/드레인의 전압을 인접한 셀과 다르게 함으로써 웰 영역을 공유하면서도 선택한 메모리 셀에만 데이터를 기록하거나 또는, 기록된 데이터를 지울 수 있다.

Description

비휘발성 메모리 및 비휘발성 메모리의 제조 방법{NON-VOLATILE MEMORY AND METHOD FOR MANUFACTURING NON-VOLATILE MEMORY}
아래의 설명은 비휘발성 메모리 및 비휘발성 메모리의 제조 방법에 관한 것으로, 특히, 낮은 전압에서 기록, 삭제, 및 읽기 동작을 수행하는 싱글 폴리형 EEPROM(Single Polysilicon EEPROM)의 구조, 제조 방법 및 동작 방법에 관한 것이다.
일반적으로, 실리콘 반도체 공정을 이용한 비휘발성 메모리(Non Volatile Memory) 소자로서, 두 층의 폴리실리콘(Polysilicon)을 적층하여 플로팅 게이트(Floating Gate)와 컨트롤 게이트(Control Gate)로 사용하는 듀얼 폴리실리콘(Dual Polysilicon) EEPROM 또는 플래쉬 메모리(Flash Memory)가 많이 사용된다. 이러한 적층 게이트 타입의 메모리 소자는 셀 크기가 작은 반면에, 회로와 제조 공정이 복잡하여 저밀도용 및 저가격의 메모리 소자로는 적합하지 못하다.
RFID Tag 칩 등을 이용하는 다양한 분야에서는 비교적 작은 메모리 용량을 가지고, 가격이 저렴한 메모리 소자를 필요로 한다. 이를 위해, CMOS 공정과 호환되는 싱글 폴리실리콘(Single Poilysilicon) EEPROM이 주로 사용되고 있다.
싱글 폴리실리콘 EEPROM 소자의 프로그램은 두 가지 방법에 의해 수행될 수 있다. 첫 번째 방법은, 채널 핫 전자 주입(Channel Hot Electron Injection)을 이용하는 것이다. 채널 핫 전자 주입을 이용한 프로그램 방법은 MOSFET (metal oxide semiconductor field effect transistor)의 소스 전극과 드레인 전극 사이의 채널 영역에 강한 전계를 형성하여, 강한 전계로 인해 높은 운동 에너지를 갖는 전자들 중 일부가 산화막의 전위 장벽을 통과하여 플로팅 게이트에 주입되는 것을 이용하는 방법이다. 플로팅 게이트에 주입된 전자는 절연막의 전위장벽에 의해 고립되고, 그 결과, MOS의 문턱 전압은 높아질 수 있다.
두 번째 방법은, F-N 터널링(Fowler-Nordheim Tunneling)을 이용하는 것이다. F-N 터널링을 이용한 프로그램 방법은 게이트와 소스/드레인/웰 전극 사이의 산화막에 높은 전계를 인가하는 경우에 터널링 전류가 전계에 대해 지수 함수적으로 증가하는 현상을 이용하는 방법이다. 높은 전계는 MOS에서 전자의 F-N 터널링 현상을 유발하여, 플로팅 게이트로 전자들이 주입될 수 있고, 이에 따라 MOS의 문턱 전압은 높아질 수 있다
별도의 추가 공정 없이 CMOS 공정을 통해 제작할 수 있는 비휘발성 메모리의 제조 방법을 제공한다.
두 개의 격리된 웰(well) 상에 형성된 컨트롤 MOS 커패시터와 터널링 MOS 커패시터를 이용하여 낮은 전압에서도 동작이 가능한 비휘발성 메모리를 제공한다.
컨트롤 MOS 커패시터의 웰 영역을 인접한 메모리 셀의 컨트롤 MOS 커패시터의 웰 영역과 공유시키거나, 또는 터널링 MOS 커패시터의 웰 영역을 인접한 메모리 셀의 터널링 MOS 커패시터의 웰 영역과 공유시킴으로써, 메모리 셀의 면적을 줄일 수 있는 비휘발성 메모리의 제조 방법 제공한다.
터널링 MOS 커패시터에 있어서, 공유된 웰 영역의 전압을 일정하게 유지하고 소스/드레인의 전압을 인접한 셀과 다르게 함으로써 선택한 메모리 셀에만 데이터를 쓰거나 지울 수 있는 비휘발성 메모리의 동작 방법을 제공한다.
읽기 동작에 필요한 MOS 트랜지스터를 터널링 MOS 커패시터의 웰 영역에 포함시키거나 또는 터널링 MOS 커패시터를 읽기 동작의 MOS 트랜지스터로 사용함으로써 메모리 셀의 면적을 줄일 수 있는 비휘발성 메모리의 제조 방법을 제공한다.
일실시예에 따른 비휘발성 메모리는, 기판에 형성된 딥 웰(Deep Well); 상기 딥 웰 영역 내에 형성된 제1 웰; 상기 딥 웰 영역 내에 상기 제1 웰과 이격되어 형성된 제2 웰; 상기 제1 웰 상에 형성된 제1 MOSFET; 및 상기 제2 웰 상에 형성된 제2 MOSFET을 포함할 수 있다.
일실시예에 따른 비휘발성 메모리는, 제 1 MOSFET (컨트롤 MOS)의 웰 영역을 인접한 메모리 셀의 제 1 MOSFET의 웰 영역과 공유시키거나, 제 2 MOSFET (터널링 MOS)의 웰 영역을 인접한 메모리 셀의 제 2 MOSFET의 웰 영역과 공유시킴으로써, 메모리 셀의 면적을 줄일 수 있다.
일실시예에 따른 비휘발성 메모리는, 제2 MOSFET에 있어서 공유된 웰 영역의 전압을 일정하게 유지하고, 소스/드레인의 전압을 인접한 셀과 다르게 함으로써 웰 영역을 공유하면서도 선택한 메모리 셀에만 데이터를 기록하거나 지울 수 있다.
일실시예에 따른 메모리 셀에 데이터를 기록하는 방법은, 공유된 웰 영역의 전압을 일정하게 유지하고 소스/드레인의 전압을 달리하여 F-N 터널링 방식으로 데이터를 사용할 수 있다. 또한, 공유된 웰과 소스의 전압을 일정하게 유지하고 드레인의 전압을 다르게 하여 채널 핫 전자 주입 방식으로 데이터를 기록할 수 있다.
일실시예에 따른 메모리 셀에 데이터를 지우는 방법은, 공유된 웰 영역의 전압을 일정하게 유지하고 소스/드레인의 전압을 달리하여 F-N 터널링 방식으로 데이터를 지울 수 있다. 또한, 공유된 웰과 소스의 전압을 일정하게 유지하고 드레인의 전압을 달리하여 밴드 간 터널링(Band-to-Band Tunneling) 방식으로 데이터를 지울 수 있다.
일실시예에 따른 비휘발성 메모리는, 상기 제2 웰 상에 형성된 셀렉트 트랜지스터(Select Transistor)를 더 포함할 수 있다.
일실시예에 따른 비휘발성 메모리의 제조 방법은, 기판에 딥 웰을 형성하는 단계; 상기 딥 웰 영역 내에 제1 웰 및 상기 제1 웰과 이격된 제2 웰을 형성하는 단계; 상기 제1 및 제2 웰 위에 게이트 절연층을 형성하고, 상기 게이트 절연층 위에 플로팅 게이트를 형성하는 단계 및 상기 딥 웰 영역, 상기 제1 웰 영역 및 상기 제2 웰 영역 내에 확산 영역을 형성하는 단계를 포함할 수 있다.
일실시예에 따른 비휘발성 메모리의 제조 방법은, 상기 딥 웰 영역 내에서 상기 제1 웰 영역 및 상기 제2 웰 영역 사이에 상기 딥 웰보다 얕은 제3 웰을 형성하는 단계를 더 포함할 수 있다.
다른 실시예에 따른 비휘발성 메모리는, 기판에 형성된 제1 딥 웰; 상기 제1 딥 웰 영역 내에 형성된 제1 웰; 상기 제1 웰 상에 형성된 제1 MOSFET; 상기 기판에 상기 제1 딥 웰과 이격되어 형성된 제2 딥 웰; 상기 제2 딥 웰 영역 내에 형성된 제2 웰; 및 상기 제2 웰 상에 형성된 제2 MOSFET을 포함할 수 있다.
다른 실시예에 따른 비휘발성 메모리는, 상기 제1 딥 웰과 상기 제2 딥 웰 사이에 형성되어 상기 제1 딥 웰과 상기 제2 딥 웰을 분리시키는 제 3웰을 더 포함할 수 있다.
다른 실시예에 따른 비휘발성 메모리의 제조 방법은, 기판에 제1 및 제2 딥 웰을 형성하는 단계; 상기 제1 딥 웰 영역 내에 제1 웰을 형성하고, 상기 제2 딥 웰 영역 내에 제2 웰을 형성하는 단계; 상기 제1 및 제2 웰 위에 게이트 절연층을 형성하고, 상기 게이트 절연층 위에 플로팅 게이트를 형성하는 단계 및 상기 제1 및 제2 딥 웰 영역, 상기 제1 및 제2 웰 영역 내에 확산 영역을 형성하는 단계를 포함할 수 있다.
다른 실시예에 따른 비휘발성 메모리의 제조 방법은, 상기 제1 딥 웰과 상기 제2 딥 웰 사이에 제3 웰을 형성하는 단계를 더 포함할 수 있다.
일실시예에 따른 비휘발성 메모리의 제조 방법은, 별도의 추가 공정 없이도 CMOS 공정을 통해 낮은 전압에서도 동작이 가능한 비휘발성 메모리를 제작할 수 있다.
일실시예에 따른 비휘발성 메모리는, 두 개의 격리된 웰 상에 형성된 컨트롤 MOS 커패시터와 터널링 MOS 커패시터를 통해 낮은 전압에서도 동작할 수 있다.
일실시예에 따른 비휘발성 메모리의 제조 방법은, 컨트롤 MOS 커패시터의 웰 영역을 인접한 메모리 셀의 컨트롤 MOS 커패시터의 웰 영역과 공유시키거나, 터널링 MOS 커패시터의 웰 영역을 인접한 메모리 셀의 터널링 MOS 커패시터의 웰 영역과 공유시킴으로써, 메모리 셀의 면적을 줄일 수 있다.
일실시예에 따른 비휘발성 메모리는, 터널링 MOSFET에 있어서 공유된 웰 영역의 전압을 일정하게 유지하고, 소스/드레인의 전압을 인접한 셀과 다르게 함으로써 웰 영역을 공유하면서도 선택한 메모리 셀에만 데이터를 기록하거나 지울 수 있다.
일실시예에 따른 비휘발성 메모리의 제조 방법은, 읽기 동작에 필요한 MOS 트랜지스터를 터널링 MOS 커패시터의 웰 영역에 포함시키거나 또는 터널링 MOS 커패시터를 읽기 동작의 MOS 트랜지스터로 사용함으로써, 메모리 셀의 면적을 줄일 수 있다.
도 1은 일실시예에 따른 비휘발성 메모리 구조를 도시한 상면도이다.
도 2는 일실시예에 따른 비휘발성 메모리 구조를 도시한 측면도이다.
도 3은 일실시예에 따른 복수의 메모리 셀들이 어레이 형태로 배치된 비휘발성 메모리의 구조를 도시한 상면도이다.
도 4 내지 도 7은 제1 MOSFET의 구조의 다양한 일례들을 도시한 도면이다.
도 8은 다른 실시예에 따른 비휘발성 메모리의 구조를 도시한 측면도이다.
도 9는 또 다른 실시예에 따른 메모리 셀 단위의 비휘발성 메모리 구조를 도시한 상면도이다.
도 10은 일실시예에 따른 비휘발성 메모리의 제조 방법을 설명하기 위한 흐름도이다.
도 11은 다른 실시예에 따른 비휘발성 메모리의 제조 방법을 설명하기 위한 흐름도이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 아래의 특정한 구조적 내지 기능적 설명들은 단지 발명의 실시예들을 설명하기 위한 목적으로 예시된 것으로, 발명의 범위가 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
아래의 설명에서 비휘발성 메모리는 싱글 게이트 구조의 싱글 폴리형 비휘발성 메모리(Single Polysilicon Non-Volatile Memory)일 수 있다.
도 1은 일실시예에 따른 메모리 셀(memory cell, 100) 단위의 비휘발성 메모리 구조를 도시한 상면도이다.
도 1에 따르면, 메모리 셀(100) 단위의 비휘발성 메모리는 기판(105), 도전형 딥 웰(Deep Well, 110), 도전형 제1 웰(120), 도전형 제2 웰(125), 플로팅 게이트(180), 제1 MOSFET(135) 및 제2 MOSFET(140)을 포함할 수 있다. 제1 MOSFET(135)은 도전형 제1 웰(120) 상에 존재하고, 제2 MOSFET(140)은 도전형 제2 웰(125) 상에 존재할 수 있다.
이하에서는, 설명의 편의를 위해 기판(105)은 P 타입 기판, 도전형 딥 웰(110)은 N 타입 딥 웰, 도전형 제1 웰(120) 및 도전형 제2 웰(125)은 각각 P 타입 웰, 제1 MOSFET(135) 및 제2 MOSFET(140)은 각각 N 타입 MOSFET(NMOS)인 것으로 가정한다. 다만, 위와 같은 가정은 설명의 편의를 위한 것으로, 위 가정에 의해 실시예들의 범위가 한정적으로 해석되어서는 안되며, 서로 반대되는 타입에서도 동일하게 수행될 수 있다. 예를 들어, 기판(105)은 N 타입 기판, 도전형 딥 웰(110)은 딥 P웰, 도전형 제1 웰(120) 및 도전형 제2 웰(125)은 각각 N 타입 웰, 제1 MOSFET(135) 및 제2 MOSFET(140)은 각각 P 타입 MOSFET(PMOS)일 수 있다.
딥 웰(110)은 기판(105)에 형성될 수 있고, 딥 웰(110) 영역 안에 제1 웰(120)과 제2 웰(125)이 형성될 수 있다. 딥 웰(110) 영역 내에서 제1 웰(120)과 제2 웰(125)에 해당되지 않은 영역으로서, 딥 웰(110)과 같은 타입이고, 딥 웰(110)보다 얕은 제3 웰(160)이 추가로 형성될 수 있다.
또한, 딥 웰(110)은 딥 웰(110) 타이(tie)를 위한 동일 타입의 확산 영역(145)을 포함할 수 있다. 예를 들어, 딥 웰(110)이 N 타입이라면, 확산 영역(145) 또한 N 타입일 수 있다. 제1 MOSFET(135)이 NMOS인 경우, 제1 MOSFET(135)은 N 타입 드레인(115), N 타입 소스(155), 및 P 타입 타이(150)를 포함할 수 있다. 이 때, 제1 MOSFET(135)의 드레인(115), 소스(155), 및 타이(150)에 각각 연결된 터미널들은 전기적 배선이 각각 분리되어 형성되거나, 또는 복수 개가 연결되어 형성될 수도 있다.
제2 MOSFET(140)이 NMOS인 경우, 제2 MOSFET(140)은 제1 MOSFET(135)과 마찬가지로 N 타입 드레인(130), N 타입 소스(175), 및 P 타입 타이(170)를 포함할 수 있다.
제1 MOSFET(135)을 통해 메모리 셀(100)의 동작을 제어할 수 있고, 제2 MOSFET(140)은 메모리 셀(100)에 데이터를 저장하거나 메모리 셀(100)에 저장된 데이터를 삭제할 수 있다.
제1 웰(120)은 제2 웰(125)과 서로 이격될 수 있고, 제1 웰(120) 상에 형성된 제1 MOSFET(135)과 제2 웰(125) 상에 형성된 제2 MOSFET(140)은 각각 컨트롤 MOS 커패시터와 터널링 MOS 커패시터로 동작할 수 있다.
제1 웰(120) 및 제2 웰(125) 중 적어도 하나는 비휘발성 메모리 내 인접한 메모리 셀들 사이에서 공유될 수 있다. 예를 들어, 제1 웰(120)은 이웃한 메모리 셀(미도시)의 제1 웰(120)과 서로 공유될 수 있고, 제2 웰(125) 또한, 이웃한 메모리 셀의 제2 웰(125)과 서로 공유될 수 있다. 이를 통해, 복수 개의 메모리 셀로 구성되는 비휘발성 메모리의 크기를 줄일 수 있다.
도 2는 일실시예에 따른 메모리 셀 단위의 비휘발성 메모리의 구조를 도시한 측면도이다. 구체적으로, 도 2는 도 1에 도시된 비휘발성 메모리를 표시선 A1-A2를 기준으로 바라본 측면도이다.
도 2에 따르면, 메모리 셀(200) 단위의 비휘발성 메모리는 기판(205), 도전형 딥 웰(210), 도전형 제1 웰(220), 도전형 제2 웰(225), 플로팅 게이트(255), 제1 MOSFET(230) 및 제2 MOSFET(235)을 포함할 수 있다. 제1 MOSFET(230)은 도전형 제1 웰(220) 상에 존재하고, 제2 MOSFET(235)은 도전형 제2 웰(225) 상에 존재할 수 있다.
또한, 딥 웰(210)은 딥 웰(210) 타이를 위한 동일 타입의 확산 영역(240)을 포함할 수 있다. 예를 들어, 딥 웰(210)이 N 타입이라면, 확산 영역(240) 또한 N 타입일 수 있다. 제1 MOSFET(230)이 NMOS인 경우, 제1 MOSFET(230)은 N 타입 드레인(260), N 타입 소스(250), 및 P 타입 타이(245)를 포함할 수 있다. 제2 MOSFET(235)이 NMOS인 경우, 제2 MOSFET(235)은 제1 MOSFET(230)과 마찬가지로 N 타입 드레인(265), N 타입 소스(270), 및 P 타입 타이(275)를 포함할 수 있다. 그리고, 딥 웰(210) 영역 내에서 제1 웰(220)과 제2 웰(225)에 해당되지 않은 영역으로서, 딥 웰(210)과 같은 타입이고, 딥 웰(210)보다 얕은 제3 웰(215)이 추가로 형성될 수 있다.
이하에서는, 도 2에 기초하여, 비휘발성 메모리에 포함된 메모리 셀(200)에 데이터를 기록하거나 또는 기록된 데이터를 삭제하는 동작 및, 메모리 셀(200)에 기록된 데이터를 판독(reading)하는 동작을 설명하도록 한다.
비휘발성 메모리에 포함된 메모리 셀(200)에 데이터를 기록(또는, 프로그램)하기 위해 F-N 터널링(Fowler-Nordheim Tunneling) 또는 채널 핫 전자 주입(Channel Hot Electro Injection)을 이용할 수 있다.
먼저, 일실시예에 따른 F-N 터널링을 이용하여 메모리 셀(200)에 데이터를 기록하는 동작을 설명하도록 한다.
딥 웰(210) 내의 확산 영역(240)에 연결된 터미널 DNW에 양의 전압을 인가하고, 제1 MOSFET(230)의 드레인(260)에 연결된 터미널 ND1과 소스(250)에 연결된 터미널 NS1, 및 타이(245)에 연결된 터미널 PW1 중 적어도 하나에 양의 프로그램 전압(데이터 기록에 대응하는 전압)을 인가한다. 그리고, 제2 MOSFET(235)의 타이(275)에 연결된 터미널 PW2에 0 V 또는 음의 프로그램 전압을 인가한다. 딥 웰(210) 타이를 위한 확산 영역(240)은 플로팅(floating)될 수도 있다.
또한, 프로그램으로 선택(데이터를 기록하기로 선택)한 메모리 셀(200)에서, 제2 MOSFET(235)의 드레인(265)에 연결된 터미널 ND2와 소스(270)에 연결된 터미널 NS2 중 적어도 하나에 음의 프로그램 전압을 인가한다. 그리고, 프로그램으로 선택되지 않은 다른 메모리 셀(미도시)에 포함된 제2 MOSFET(미도시)의 드레인에 연결된 터미널 및 소스에 연결된 터미널은 플로팅시키거나 그라운드 전압(0 V)을 인가한다.
위와 같이 설정된 경우, 프로그램으로 선택한 메모리 셀(200)에서 제1 MOSFET(230)과 제2 MOSFET(235)의 커플링 비율에 따라 제2 MOSFET(235)의 플로팅 게이트(255)에 양의 전압이 유도되고, 제2 MOSFET(235)의 드레인(265)과 소스(270) 사이에 형성된 채널 영역은 반전(inversion) 상태의 조건을 만족하게 된다. 음의 프로그램 전압이 인가된 제2 MOSFET(235)의 드레인(265) 또는 소스(270), 또는 드레인(265) 및 소스(270) 모두로부터 전자가 공급될 수 있으므로, 플로팅 게이트(255)로부터 제2 MOSFET(235)의 드레인(265), 소스(270), 드레인(265)과 소스(270) 사이에 형성된 채널 영역 방향으로 큰 전계가 형성될 수 있다. 제2 MOSFET(235)의 드레인(265), 소스(270) 및 채널 영역 방향으로 형성된 전계에 의해 F-N 터널링이 발생하여 플로팅 게이트(255)에 전자가 주입될 수 있다.
반면에, 프로그램으로 선택되지 않은 메모리 셀(200)의 경우, 제2 MOSFET(235)의 플로팅 게이트(255)에 양의 전압이 유도되지만, 제2 MOSFET(235)의 드레인(265) 및 소스(270)는 플로팅되거나 또는 그라운드에 연결되어 있으므로, 제2 MOSFET(235)의 드레인(260)과 소스(270) 사이의 채널 영역에 전자가 공급되지 않는다. 따라서, 프로그램으로 선택하지 않은 메모리 셀(200)에서, 제2 MOSFET(235)의 채널 영역은 딥 디플레션(Deep Depletion) 상태가 된다. 이 경우, 제2 MOSFET(235)의 플로팅 게이트(255)로부터 드레인(265), 소스(257), 채널 영역 방향으로 형성되는 전계의 크기는 F-N 터널링을 유발하기에 충분치 않으므로, 프로그램으로 선택되지 않은 메모리 셀(200)의 플로팅 게이트(255)에는 전자가 주입되지 않는다.
다음으로, 일실시예에 따른 채널 핫 전자 주입을 이용하여 메모리 셀(200)에 데이터를 기록하는 동작을 설명하도록 한다.
딥 웰(210) 내의 확산 영역(240)에 연결된 터미널 DNW에 양의 전압을 인가하고, 제1 MOSFET(230)의 드레인(260)에 연결된 터미널 ND1과 소스(250)에 연결된 터미널 NS1, 및 타이(245)에 연결된 터미널 PW1 중 적어도 하나에 양의 프로그램 전압(데이터 기록에 대응하는 전압)을 인가한다. 그리고, 제2 MOSFET(235)의 타이(275)에 연결된 터미널 PW2와 소스(270)에 연결된 터미널 NS2는 그라운드(0 V)에 연결한다. 딥 웰(210) 타이를 위한 확산 영역(240)은 플로팅될 수도 있다.
또한, 프로그램으로 선택한 메모리 셀(200)에서, 제2 MOSFET(235)의 드레인(265)에 연결된 터미널 ND2에는 양의 프로그램 전압을 인가하고, 프로그램으로 선택되지 않은 다른 메모리 셀(미도시)에 포함된 제2 MOSFET(미도시)의 드레인에 연결된 터미널은 플로팅시키거나 그라운드 전압(0 V)을 인가한다.
위와 같이 설정된 경우, 프로그램으로 선택한 메모리 셀(200)에서 제1 MOSFET(230)과 제2 MOSFET(235)의 커플링 비율에 따라 제2 MOSFET(235)의 플로팅 게이트(255)에 양의 전압이 유도되고, 제2 MOSFET(235)의 드레인(265)과 소스(270) 사이에 형성된 채널 영역은 반전 상태의 조건을 만족하게 된다. 따라서, 제2 MOSFET(235)은 턴온(turn on)되며, 제2 MOSFET(235)의 터미널 ND2에 인가된 프로그램 전압에 의해 제2 MOSFET(235)의 드레인(265)으로부터 소스(270)로 전류가 흐를 수 있다. 제2 MOSFET(235)의 드레인 접합 영역 또는 드레인(265)과 소스(270) 사이의 채널 영역에서 발생되는 채널 핫 전자(Channel Hot Electron, 채널 내에서 높은 운동 에너지를 갖는 전자)가 제2 MOSFET(235)의 게이트 절역막을 넘어 플로팅 게이트(255)에 주입될 수 있다. 채널 핫 전자가 플로팅 게이트(255)에 주입됨에 따라 제2 MOSFET(235)의 문턱 전압은 높아질 수 있다.
반면에, 프로그램으로 선택되지 않은 메모리 셀(200)의 경우, 제2 MOSFET(235)의 드레인(265)이 플로팅되거나 또는 그라운드에 연결되어 있으므로, 제2 MOSFET(235)의 드레인(265)으로부터 소스(270)로 전류가 흐르지 않는다. 따라서, 채널 핫 전자가 발생하지 않아 플로팅 게이트(255)로 전자가 주입되지 않는다.
다음으로, 도 2에 기초하여, 비휘발성 메모리에 포함된 메모리 셀(200)에 기록된 데이터를 삭제하는 동작을 설명하도록 한다. 비휘발성 메모리에 포함된 메모리 셀(200)에 기록된 데이터를 삭제(erase)하기 위해, F-N 터널링 또는 밴드 간 터널링(Band-to-Band Tunneling)을 이용할 수 있다.
먼저, 일실시예에 따른 F-N 터널링을 이용하여 메모리 셀(200)에 기록된 데이터를 삭제하는 동작을 설명하도록 한다.
딥 웰(210) 내의 확산 영역(240)에 연결된 터미널 DNW에 0V의 전압을 인가하거나 플로팅(Floating)시키고, 제1 MOSFET(230)의 드레인(260)에 연결된 터미널 ND1과 소스(250)에 연결된 터미널 NS1, 및 타이(245)에 연결된 터미널 PW1 중 적어도 하나에 음의 프로그램 전압(데이터 삭제에 대응하는 전압)을 인가한다. 그리고, 제2 MOSFET(235)의 타이(275)에 연결된 터미널 PW2는 0 V의 전압을 인가하거나 플로팅시킨다.
또한, 삭제하기로 선택한 메모리 셀(200)에서, 제2 MOSFET(235)의 드레인(265)에 연결된 터미널 ND2와 소스(270)에 연결된 터미널 NS2 중 적어도 하나에 양의 프로그램 전압을 인가한다. 그리고, 삭제하기로 선택하지 않은 다른 메모리 셀(미도시)에 포함된 제2 MOSFET(미도시)의 드레인에 연결된 터미널 및 소스에 연결된 터미널은 플로팅시키거나 그라운드 전압(0 V)을 인가한다.
위와 같이 설정된 경우, 삭제하기로 선택한 메모리 셀(200)에서 제1 MOSFET(230)과 제2 MOSFET(235)의 커플링 비율에 따라 제2 MOSFET(235)의 플로팅 게이트(255)에 음의 전압이 유도된다. 그리고, 양의 전압이 인가된 제2 MOSFET(235)의 드레인(265) 또는 소스(270)로부터 플로팅 게이트(255) 방향으로 큰 전계가 형성되어 F-N 터널링에 의해 플로팅 게이트(255)의 전자를 제거할 수 있다.
반면에, 삭제하는 것으로 선택되지 않은 메모리 셀(200)의 경우, 제2 MOSFET(235)의 플로팅 게이트(255)에 음의 전압이 유도된다. 하지만, 제2 MOSFET(235)의 드레인(265) 및 소스(270)는 플로팅되거나 또는 그라운드에 연결되어 있으므로, 제2 MOSFET(235)의 드레인(265) 또는 소스(270)로부터 플로팅 게이트(255) 방향으로 형성되는 전계의 크기는 F-N 터널링을 유발하기에 충분치 않다. 따라서, 삭제하는 것으로 선택되지 않은 메모리 셀(200)의 플로팅 게이트(255)에 존재하는 전자는 제거되지 않는다.
일실시예에 따른 밴드 간 터널링을 이용하여 메모리 셀(200)에 기록된 데이터를 삭제하는 동작을 설명하도록 한다.
딥 웰(210) 내의 확산 영역(240)에 연결된 터미널 DNW에 0V의 전압을 인가하거나 플로팅 시키고, 제1 MOSFET(230)의 드레인(260)에 연결된 터미널 ND1과 소스(250)에 연결된 터미널 NS1, 및 타이(245)에 연결된 터미널 PW1 중 적어도 하나에 음의 프로그램 전압(데이터 삭제에 대응하는 전압)을 인가한다. 그리고, 제2 MOSFET(235)의 타이(275)에 연결된 터미널 PW2는 플로팅시키거나 음의 프로그램 전압을 인가한다.
또한, 삭제하기로 선택한 메모리 셀(200)에서, 제2 MOSFET(235)의 드레인(265)에 연결된 터미널 ND2에는 양의 프로그램 전압을 인가하고, 소스(270)에 연결된 터미널 NS2에는 그라운드 전압을 인가한다. 그리고, 삭제하기로 선택하지 않은 다른 메모리 셀(미도시)에 포함된 제2 MOSFET(미도시)의 드레인에 연결된 터미널 및 소스에 연결된 터미널은 플로팅시키거나 그라운드 전압(0 V)을 인가한다.
위와 같이 설정된 경우, 삭제하기로 선택한 메모리 셀(200)에서 제1 MOSFET(230)과 제2 MOSFET(235)의 커플링 비율에 따라 제2 MOSFET(235)의 플로팅 게이트(255)에 음의 전압이 유도된다. 제2 MOSFET(235)의 플로팅 게이트(255)에 유도된 음의 전압에 의해 제2 MOSFET(235)의 채널 영역에는 홀(hole)이 축적되고, 양의 전압이 인가된 제2 MOSFET(235)의 드레인(265) 영역과의 P-N 접합(Junction) 영역에 역바이어스(reverse bias)가 걸리게 된다. 또한, 2 MOSFET의 플로팅 게이트(255)에 유도된 음의 전압에 의해 제2 MOSFET(235)의 드레인(265) 영역에서의 전계는 더욱 커지게 된다.
제2 MOSFET(235)의 드레인(265) 영역에서의 전계는 제2 MOSFET(235)의 드레인(265) 영역과 채널 영역 사이의 접합 영역에서 밴드 간 터널링에 의한 전자-홀 쌍을 생성시키고, 생성된 전자는 제2 MOSFET(235)의 드레인으로 이동한다. 그리고, 생성된 홀은 채널을 따라 이동하면서 충돌 이온화(Impact Ionization)에 의해 전자-홀 쌍을 생성시키며, 에너지를 얻은 홀이 제2 MOSFET(235)의 플로팅 게이트(255)에 주입됨으로써 데이터가 삭제될 수 있다. (즉, 전자가 홀에 의해 제거됨)
마지막으로, 일실시예에 따른 메모리 셀(200)에 기록된 데이터를 판독하는 동작을 설명하도록 한다.
딥 웰(210) 내의 확산 영역(240)에 연결된 터미널 DNW, 제1 MOSFET(230)의 드레인(260)에 연결된 터미널 ND1, 소스(250)에 연결된 터미널 NS1, 및 타이(245)에 연결된 터미널 PW1 각각을 플로팅시키거나 양의 전압을 인가한다. 그리고, 제2 MOSFET(235)의 소스(270)에 연결된 터미널 NS2 및 타이(275)에 연결된 터미널 PW2에는 그라운드 전압을 인가하고, 드레인(265)에 연결된 터미널 ND2에 양의 읽기 전압을 인가한다.
위와 같이 설정되었을 때, 메모리 셀(200)이 프로그램된 경우(즉, 플로팅 게이트(255)에 전자가 주입되어 있는 경우), 제2 MOSFET(235)은 턴오프(Turn Off)되어 있으므로 제2 MOSFET(235)의 드레인(265)과 소스(270) 사이에 전류가 흐르지 않는다. 또한, 메모리 셀(200)에 기록된 데이터가 삭제된 경우(즉, 플로팅 게이트(255)에서 전자가 제거된 경우)에는, 제2 MOSFET(235)은 턴온(Turn On)되어 있으므로, 제2 MOSFET(235)의 드레인(265)과 소스(270) 사이에서 전류가 흐르게 된다. 위와 같이, 플로팅 게이트(255)에 전자가 주입되어 있는지 여부에 따라 제2 MOSFET(235)의 소스(270)와 드레인(265) 사이에서의 전류 흐름이 결정되므로, 이에 기초하여 해당 메모리 셀(200)이 프로그램된 상태인지 또는 메모리 셀(200)에서 데이터가 삭제된 상태인지를 구별할 수 있다.
지금까지, 도 2에서는 비휘발성 메모리의 메모리 셀(200)에 데이터를 기록하거나, 기록된 데이터를 삭제 또는 판독하는 동작에 대해 설명하였다. 이를 정리하면 다음의 표 1과 같이 나타낼 수 있다.
구분 DNW PW1 NS1 ND1 PW2 NS2 ND2
1)F-N 터널링을 이용한 기록 동작 프로그램으로 선택된 제1 메모리 셀 + V11 or Floating 0V ~ + V1 + V1 + V1 - V2 ~ 0V - V2 - V2
프로그램으로 선택되지 않은 제2 메모리 셀 + V11 or Floating 0V ~ + V1 + V1 + V1 - V2 ~ 0V 0V or Floating 0V or Floating
2)채널 핫 전자 주입을 이용한 기록 동작 프로그램으로 선택된 제1 메모리 셀 + V11 or Floating 0V ~ + V3 + V3 + V3 0V 0V + V4
프로그램으로 선택되지 않은 제2 메모리 셀 + V11 or Floating 0V ~ + V3 + V3 + V3 0V 0V or Floating 0V or Floating
3)F-N 터널링을 이용한 삭제 동작 프로그램으로 선택된 제1 메모리 셀 0V or Floating - V5 - V5 - V5 0V or Floating + V6 + V6
프로그램으로 선택되지 않은 제2 메모리 셀 0V or Floating - V5 - V5 - V5 0V or Floating 0V or Floating 0V or Floating
4)밴드 간 터널링을 이용한 삭제 동작 프로그램으로 선택된 제1 메모리 셀 0V or Floating - V7 - V7 - V7 Floating or
- VDNW
(0V ~ - V7 ) 		0V + V8
프로그램으로 선택되지 않은 제2 메모리 셀 0V or Floating - V7 - V7 - V7 Floating or
- VDNW
(0V ~ - V7 ) 		0V or Floating 0V or Floating
5)판독 동작 프로그램으로 선택된 제1 메모리 셀 V9 or Floating + V9 or Floating + V9 or Floating + V9 or Floating 0V 0V + V10
위의 표 1에서, 전압 V1~V11은 기록/삭제/판독 동작에 따라 제1 MOSFET(230) 또는 제2 MOSFET(235)의 각 터미널에 인가되는 전압으로서, 미리 설정된 크기의 전압을 나타낸다.
메모리 셀(200)에 데이터를 기록하는 동작은 표 1의 1), 2)의 방법의 조합을 통해 수행될 수 있다. 예를 들어, 일정 시간 동안에는 F-N 터널링을 이용하여 메모리 셀(200)에 데이터를 기록하고, 다른 시간 동안에는 채널 핫 전자 주입을 이용하여 메모리 셀(200)에 데이터를 기록할 수 있다.
또한, 메모리 셀(200)에 기록된 데이터를 삭제하는 동작에 대해서도, 표 1의 3) 내지 5) 중 하나 이상의 방법을 조합하여 수행될 수 있다. 예를 들어, 일정 시간 동안에는 F-N 터널링을 이용하여 메모리 셀(200)에 기록된 데이터를 삭제하고, 다른 시간 동안에는 밴드 간 터널링을 이용하여 기록된 데이터를 삭제할 수 있다.
위에 설명된 비휘발성 메모리는 싱글 폴리콘으로 제작할 수 있으며, 낮은 전압에서 데이터의 기록/삭제/판독의 동작이 가능하다. 따라서, LDMOSFET (Laterally Diffused MOSFET) 등과 같이 높은 전압에 견딜 수 있는 별도의 소자가 필요가 없고, CMOS 공정에서 별도의 추가 공정 없이 비휘발성 메모리 소자를 제작할 수 있다.
또한, 비휘발성 메모리는 데이터의 기록/삭제 동작을 수행하는데 있어, F-N 터널링, F-N 터널링과 밴드 간 터널링, 또는 F-N 터널링과 채널 핫 전자 주입 등의 방법을 이용할 수 있기 때문에 전력소모가 적다.
그리고, 터널링 영역으로 작동하는 제2 MOSFET(235) 영역이 데이터를 판독하기 위한 트랜지스터 역할을 같이 하고, 터널링 영역의 제2 웰(225)과 소스(270)/드레인(265) 영역의 전원을 별도로 인가하기 때문에, 제2 웰(225)을 인접한 메모리 셀과 공유할 수 있어 비휘발성 메모리의 크기를 줄일 수 있다.
도 3은 일실시예에 따른 복수의 메모리 셀들이 어레이 형태로 배치된 비휘발성 메모리의 구조를 도시한 상면도이다.
도 3의 비휘발성 메모리(300)는, 도 1 내지 도 2에서 설명한 하나의 메모리 셀이 복수 개로 구성된 경우를 도시하고 있다. 구체적으로, 도 3에 도시된 비휘발성 메모리(300)는 4개의 메모리 셀들(310, 320, 330, 340)을 포함하고 있다.
복수의 메모리 셀들(310, 320, 330, 340)은 제2 웰을 서로 공유할 수 있다. 그리고, 위/아래로 인접한 복수의 메모리 셀들(310, 330) 또는 (320, 340)은 제1 웰을 서로 공유할 수 있다. 이를 통해, 복수의 메모리 셀을 포함하는 비휘발성 메모리의 크기는 감소될 수 있다. 인접한 메모리 셀들은 서로 대칭적인 구조를 가지거나 또는 동일한 구조를 가질 수 있다.
도 4 내지 도 7은 제1 MOSFET의 구조의 다양한 일례들을 도시한 도면이다.
도 4 내지 도 7에서, 제1 MOSFET은 설명의 편의를 위해 NMOS라 가정한다. 도 4내지 도 7에 따르면, 제1 MOSFET의 드레인, 소스 및 타이에 동일한 전압이 인가되는 경우, 제1 MOSFET은 MOS 커패시터 구조를 가질 수 있다. 또한, 제1 MOSFET은 하나 이상의 n+형 확산 영역 및 하나 이상의 p+형 확산 영역 중 적어도 하나를 포함할 수 있다.
예를 들어, 도 4를 참고하면, 제1 MOSFET(400)은 P+형 확산 영역(420) 및 n+형 확산 영역(430)을 포함할 수 있다. 이때, 플로팅 게이트(410)는 n+형 확산 영역(430)과 일부 영역이 겹치거나, p+형 확산 영역(430)과는 이격되어 형성될 수 있다. 그리고, 도 5를 참고하면, 제1 MOSFET(500)은 플로팅 게이트(510)와 하나의 p+형 확산 영역(520)으로 구성될 수 있다. 또한, 도 6과 같이 제1 MOSFET(600)은 플로팅 게이트(610)의 양쪽에 각각 플로팅 게이트와 겹쳐진 n+형 확산 영역(620) 및 p+형 확산 영역(630)을 포함하거나, 또는 도 7과 같이 제1 MOSFET(700)은 플로팅 게이트(710) 및 두 개의 n+형 확산 영역들(720, 730)로 구성될 수도 있다.
도 8은 다른 실시예에 따른 메모리 셀 단위의 비휘발성 메모리의 구조를 도시한 측면도이다.
도 8을 참고하면, 메모리 셀(800) 단위의 비휘발성 메모리는 제1 딥 웰(810), 제2 딥 웰(805)을 포함할 수 있고, 제1 딥 웰(810) 및 제2 딥 웰(805)은 각각 제1 웰(815) 및 제2 웰(820)을 포함할 수 있다. 또한, 메모리 셀(800)은 플로팅 게이트(875), 제1 MOSFET(830) 및 제2 MOSFET(835)을 포함할 수 있다. 제1 MOSFET(830)은 제1 웰(815) 상에 존재하고, 제2 MOSFET(535)은 도전형 제2 웰(820) 상에 존재할 수 있다.
또한, 제1 딥 웰(810)은 제1 딥 웰(810) 타이를 위한 동일 타입의 확산 영역(840)을 포함할 수 있다. 예를 들어, 제1 딥 웰(810)이 N 타입이라면, 확산 영역(840) 또한 N 타입일 수 있다. 그리고, 제2 딥 웰(805)도, 제2 딥 웰(805) 타이를 위한 동일 타입의 확산 영역(892)를 포함할 수 있다.
제1 MOSFET(830)이 NMOS인 경우, 제1 MOSFET(830)은 N 타입 드레인(860), N 타입 소스(850), 및 P 타입 타이(845)를 포함할 수 있다. 제2 MOSFET(835)이 NMOS인 경우, 제2 MOSFET(835)은 제1 MOSFET(830)과 마찬가지로 N 타입 드레인(885), N 타입 소스(890), 및 P 타입 타이(891)를 포함할 수 있다. 그리고, 제1 딥 웰(810) 영역 내에서 제1 웰(815) 해당되지 않은 영역으로서, 제1 딥 웰(810)과 같은 타입이고, 제1 딥 웰(810)보다 얕은 제4 웰(865)이 추가로 형성될 수 있다.
그리고, 비휘발성 메모리는 제1 딥 웰(810)과 제2 딥 웰(805) 사이에 제3 웰(825) 또는 확산 영역(870) 중 적어도 하나를 포함할 수 있다. 제1 딥 웰(810)과 제2 딥 웰(805) 사이에 형성된 제3 웰(825) 또는 확산 영역(870)은 제1 딥 웰(810)과 제2 딥 웰(805)을 보다 효과적으로 분리시키고, 기판의 포텐셜(pottential)을 안정적으로 제공하는 역할을 할 수 있다.
예를 들어, 제1 딥 웰(810) 및 제2 딥 웰(805)은 N 타입이고, 제1 웰(815), 제2 웰(820), 제3 웰(825) 및 제1 딥 웰(810)과 제2 딥 웰(805) 사이에 형성된 확산 영역(870)은 P 타입일 수 있다. 이 경우, 비휘발성 메모리에 포함된 메모리 셀(800)에 데이터를 기록, 삭제, 판독하는 동작에서 제1 딥 웰(810)에 연결된 터미널 DNW1과 제2 딥 웰(805)에 연결된 DNW2에는 각각 제1 딥 웰(810) 및 제2 딥 웰(805)과 순방향 다이오드 전압이 걸리지 않는 임의의 전압이 인가될 수 있다.
도 9는 또 다른 실시예에 따른 메모리 셀 단위의 비휘발성 메모리 구조를 도시한 상면도이다.
도 9에 따르면, 메모리 셀(900) 단위의 비휘발성 메모리는 기판(910), 도전형 딥 웰(920), 도전형 제1 웰(915), 도전형 제2 웰(925), 플로팅 게이트(980), 제1 MOSFET(945) 및 제2 MOSFET(950)을 포함할 수 있다. 또한, 메모리 셀(900)은 셀렉트 트랜지스터(Selector Transistor, 960)를 더 포함할 수 있다. 제1 MOSFET(945)은 도전형 제1 웰(905) 상에 존재하고, 제2 MOSFET(950)은 도전형 제2 웰(925) 상에 존재할 수 있다.
또한, 딥 웰(920)은 딥 웰(920) 타이를 위한 동일 타입의 확산 영역(965)을 포함할 수 있다. 제1 MOSFET(945)이 NMOS인 경우, 제1 MOSFET(945)은 N 타입 드레인(905), N 타입 소스(975), 및 P 타입 타이(970)를 포함할 수 있다. 제2 MOSFET(9500)이 NMOS인 경우, 제2 MOSFET(950)은 제1 MOSFET(945)과 마찬가지로 N 타입 드레인(930), N 타입 소스(940), 및 P 타입 타이(935)를 포함할 수 있다. 그리고, 딥 웰(920) 영역 내에서 제1 웰(915)과 제2 웰(925)에 해당되지 않은 영역으로서, 딥 웰(920)과 같은 타입이고, 딥 웰(920)보다 얕은 제3 웰(955)이 추가로 형성될 수 있다.
도 9의 비휘발성 메모리에 포함된 메모리 셀(900)은 도 1의 메모리 셀에 비해 셀렉트 트랜지스터(960)가 더 포함된 구조를 가진다. 도 9에서, 도 1의 내용과 중복되는 설명은 생략하기로 한다. 셀렉트 트랜지스터(960)는 데이터의 기록 및 삭제 동작 시 메모리 셀의 전원 인가 방법을 다양하게 함으로써, 구동 회로의 설계를 보다 용이하게 할 수 있다.
도 10은 일실시예에 따른 비휘발성 메모리의 제조 방법을 설명하기 위한 흐름도이다.
먼저, 단계(1010)에서, 도전형 딥 웰(Deep Well)이 기판 위에 형성될 수 있다. 예를 들어, P 타입 기판 위에 N 타입 딥 웰이 형성될 수 있다.
단계(1020)에서, 딥 웰 영역 내에 제1 웰 및 제2 웰이 서로 이격되어 형성될 수 있다. 또는, 딥 웰 영역 내에 제1 웰 영역과 제2 웰 영역에 중첩되지 않으면서, 딥 웰보다 얕은 제3 웰이 추가로 형성될 수 있다.
이때, 비휘발성 메모리가 복수의 메모리 셀들을 포함하는 경우, 제1 웰 및 제2 웰 중 적어도 하나는 복수의 메모리 셀들 간에 공유될 수 있다. 예를 들어, 비휘발성 메모리에 포함되고, 서로 인접한 메모리 셀들은 제1 웰, 제2 웰, 또는 제1 웰 및 제2웰을 공유할 수 있다. 마찬가지로, 제1 메모리 셀 및 제2 메모리 셀은, 제2 웰을 공유할 수 있다.
단계(1030)에서, 제1 웰 및 제2 웰 위에 게이트 절연층을 형성하고, 게이트 절연층 위에 플로팅 게이트를 형성할 수 있다. 제1 웰 상에 형성된 플로팅 게이트와 제2 웰 상에 형성된 플로팅 게이트는 서로 전기적으로 연결될 수 있다.
그리고, 단계(1040)에서, 딥 웰, 제1 웰, 및 제2 웰 내에 확산 영역이 형성될 수 있다. 딥 웰은 딥 웰 타이(tie)를 위한 동일 타입의 확산 영역을 포함할 수 있다. 예를 들어, 딥 웰이 N 타입이라면, 확산 영역 또한 N 타입일 수 있다.
제1 웰에 형성될 제1 MOSFET을 위해, 제1 웰에 n+형 확산 영역 및 하나 이상의 p+형 확산 영역 중 적어도 하나를 형성할 수 있다. 마찬가지로, 제2 웰에 형성될 제2 MOSFET을 위해, 제2 웰에 n+형 확산 영역 및 하나 이상의 p+형 확산 영역 중 적어도 하나를 형성할 수 있다. 또는, 제1 웰 및 제2 웰에 타이를 위한 확산 영역을 형성할 수도 있다.
각각의 확산 영역에는 전압이 인가되는 터미널이 연결될 수 있고, 각각의 터미널들은 전기적 배선이 분리되어 형성되거나, 또는 복수 개가 연결되어 형성될 수도 있다.
이때, 비휘발성 메모리에 대해 데이터를 기록하는 동작은, 제1 MOSFET 및 제2 MOSFET에 인가되는 전압에 기초하여 F-N 터널링, 채널 핫 전자 주입을 이용하여 플로팅 게이트에 전자를 주입함으로써 수행될 수 있다. 또한, 비휘발성 메모리에 기록된 데이터를 삭제하는 동작은, F-N 터널링, 밴드 간 터널링을 이용하여 플로팅 게이트에 주입된 전자를 제거함으로써 수행될 수 있다. 그리고, 비휘발성 메모리에 기록된 데이터를 판독하는 동작은, 플로팅 게이트에 주입된 전자의 존재 유무에 기초하여 제2 MOSFET이 턴 온 또는 턴 오프를 판단함으로써 수행될 수 있다.
예를 들어, 단계(1010) 내지 단계(1040)을 설명하면, 먼저 P 타입 기판에, N 타입 딥 웰이 형설될 수 있다. 그 후, 서로 격리된 P 타입 제1 웰 및 P 타입 제2 웰이 N 타입 딥 웰 영역 내에 형성될 수 있다. 그리고, 제1 웰 및 제2 웰에 해당하지 않은 영역으로서 딥 웰 영역 내에 딥 웰보다 얕은 N 타입의 제3 웰이 추가로 형성될 수도 있다. 그 다음으로, 제1 웰과 제2 웰 상에 게이트 절연층이 형성되고, 게이트 절연층 위에 플로팅 게이트가 형성될 수 있다. 그 다음으로, 딥 웰 영역 내에 n+형 확산 영역이 형성될 수 있고, 제1 웰 내에 p+형 타이 영역, n+형 소스 영역, n+형 드레인 영역이 형성될 수 있다. 또한, 제2 웰에도 동일하게, p+형 타이 영역, n+형 소스 영역, n+형 드레인 영역이 형성될 수 있다.
도 11은 다른 실시예에 따른 비휘발성 메모리의 제조 방법을 설명하기 위한 흐름도이다.
먼저, 단계(1110)에서, 기판 위에 제1 딥 웰 및 제2 딥 웰이 서로 이격되어 형성될 수 있다. 예를 들어, 기판 위에 N 타입의 제1 딥 웰 및 N 타입의 제1 딥 웰이 형성될 수 있다.
단계(1120)에서, 제1 딥 웰 영역 내에 제1 웰이, 제2 딥 웰 영역 내에 제2 웰이 형성될 수 있다. 또한, 제1 딥 웰과 제2 딥 웰의 사이 영역에 제3 웰이 형성될 수 있다. 제3 웰은 제1 웰 과 제2 웰 사이에 위치하고 각각의 웰과 전기적으로 분리된 구조를 가질 수 있다.
단계(1130)에서, 제1 웰 및 제2 웰 위에 게이트 절연층을 형성하고, 게이트 절연층 위에 플로팅 게이트를 형성할 수 있다. 제1 웰 상에 형성된 플로팅 게이트와 제2 웰 상에 형성된 플로팅 게이트는 서로 전기적으로 연결될 수 있다.
그리고, 단계(1140)에서, 딥 웰, 제1 웰, 제2 웰, 및 제3 웰 영역 내에 확산 영역이 형성될 수 있다. 딥 웰은 딥 웰 타이(tie)를 위한 동일 타입의 확산 영역을 포함할 수 있다. 예를 들어, 딥 웰이 N 타입이라면, 확산 영역 또한 N 타입일 수 있다.
제1 웰에 형성될 제1 MOSFET을 위해, 제1 웰에 n+형 확산 영역 및 하나 이상의 p+형 확산 영역 중 적어도 하나를 형성할 수 있다. 마찬가지로, 제2 웰에 형성될 제2 MOSFET을 위해, 제2 웰에 n+형 확산 영역 및 하나 이상의 p+형 확산 영역 중 적어도 하나를 형성할 수 있다. 또는, 제1 웰 및 제2 웰에 타이를 위한 확산 영역을 형성할 수도 있다. 또한, 제3 웰 영역 내에 p+형 확산 영역을 형성할 수 있다.
각각의 확산 영역에는 전압이 인가되는 터미널이 연결될 수 있고, 각각의 터미널들은 전기적 배선이 분리되어 형성되거나, 도는 복수 개가 연결되어 형성될 수도 있다.
예를 들어, 단계(1010) 내지 단계(1040)을 설명하면, 먼저 P 타입 기판에, N 타입의 제1 딥 웰 및 제2 딥 웰이 형설될 수 있다. 그 후, P 타입의 제1 웰이 제1 딥 웰 영역 내에 형성되고, P 타입의 제2 웰이 제2 딥 웰 영역 내에 형성될 수 있다. 그리고, 제1 딥 웰과 제2 딥 웰 사이에 P 타입의 제3 웰이 형성될 수 있다. 그 다음으로, 제1 웰과 제2 웰 상에 게이트 절연층이 형성되고, 게이트 절연층 위에 플로팅 게이트가 형성될 수 있다. 그 다음으로, 제1 딥 웰 및 제2 딥 웰 영역 내에 n+형 확산 영역이 형성될 수 있고, 제1 웰 내에 p+형 타이 영역, n+형 소스 영역, n+형 드레인 영역이 형성될 수 있다. 또한, 제2 웰에도 동일하게, p+형 타이 영역, n+형 소스 영역, n+형 드레인 영역이 형성될 수 있다. 그리고, 제3 웰 영역 내에 p+형 확산 영역이 형성될 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (16)

  1. 기판에 형성된 딥 웰(Deep Well);
    상기 딥 웰 영역 내에 형성된 제1 웰;
    상기 딥 웰 영역 내에 상기 제1 웰과 이격되어 형성된 제2 웰;
    상기 제1 웰 상에 형성된 제1 MOSFET; 및
    상기 제2 웰 상에 형성된 제2 MOSFET
    을 포함하는 비휘발성 메모리.
  2. 제1항에 있어서,
    상기 딥 웰은, 도전형 딥 N (Deep N Well) 웰을 포함하고,
    상기 제1 및 제2 웰은, 도전형 P 웰을 각각 포함하고,
    상기 제1 및 제2 MOSFET은, 도전형 NMOS인 비휘발성 메모리.
  3. 제1항에 있어서,
    상기 제1 웰 및 제2 웰 중 적어도 하나는,
    상기 비휘발성 메모리 내 인접한 메모리 셀들 사이에서 공유되는 것을 특징으로 하는 비휘발성 메모리.
  4. 제1항에 있어서,
    상기 비휘발성 메모리는,
    상기 제1 MOSFET에 데이터 기록에 대응하는 제1 전압을 인가하고,
    상기 제2 웰 영역, 및 상기 제2 MOSFET 각각에 미리 설정된 전압을 인가하고, 제2 웰 영역의 전압을 일정하게 유지하며, 제2 MOSFET의 소스/드레인의 전압을 인접한 메모리 셀과 다르게 인가함으로써 선택된 메모리 셀에만 데이터를 기록하는 비휘발성 메모리.
  5. 제1항에 있어서,
    상기 비휘발성 메모리는,
    메모리에 데이터를 기록하기 위해, 상기 제1 MOSFET의 소스 영역, 드레인 영역 및 웰 영역 중 적어도 하나에 데이터 기록에 대응하는 제1 전압을 인가하고,
    상기 비휘발성 메모리에 포함된 메모리 셀 및 상기 메모리 셀에 이웃한 메모리 셀이 공유한 제2 웰 영역에 미리 설정된 전압을 인가하고,
    상기 제2 MOSFET의 소스 영역, 드레인 영역 중 적어도 하나에 미리 설정된 전압을 인가하며,
    데이터를 기록하는 것으로 선택되지 않은 메모리 셀에 포함된 제2 MOSFET의 소스 영역과 드레인 영역을 0V로 제어하거나 또는 플로팅(floating)시킴으로써, 상기 제2 MOSFET의 플로팅 게이트(floating gate)로 터널링에 의해 전자가 주입되도록 제어하는 비휘발성 메모리.
  6. 제1항에 있어서,
    상기 비휘발성 메모리는,
    메모리에 데이터를 기록하기 위해 상기 제1 MOSFET의 소스 영역, 드레인 영역 및 웰 영역 중 적어도 하나에 데이터 기록에 대응하는 제1 전압을 인가하고,
    상기 비휘발성 메모리에 포함된 메모리 셀 및 상기 메모리 셀에 이웃한 메모리 셀이 공유한 제2 웰 영역에 0V의 전압을 인가하고,
    상기 제2 MOFSET의 소스 영역에 0V의 전압을 인가하고,
    상기 제2 MOSFET의 드레인 영역에 미리 설정된 전압을 인가하며,
    데이터를 기록하는 것으로 선택되지 않은 메모리 셀에 포함된 제2 MOSFET의 드레인 영역을 0V로 제어하거나 또는 플로팅시킴으로써, 상기 제2 MOSFET의 채널 영역에서 생성된 채널 핫 전자가 상기 제2 MOSFET의 플로팅 게이트로 주입되도록 제어하는 비휘발성 메모리.
  7. 제1항에 있어서,
    상기 비휘발성 메모리는,
    메모리에 기록된 데이터를 삭제하기 위해, 상기 제1 MOSFET의 소스 영역, 드레인 영역 및 웰 영역 중 적어도 하나에 데이터 삭제에 대응하는 제2 전압을 인가하고,
    상기 비휘발성 메모리에 포함된 메모리 셀 및 상기 메모리 셀에 이웃한 메모리 셀이 공유한 제2 웰 영역에 미리 설정된 전압을 인가하고,
    상기 제2 MOSFET의 소스 영역, 드레인 영역 중 적어도 하나에서 미리 설정된 전압을 인가하며,
    데이터를 삭제하는 것으로 선택되지 않은 메모리 셀에 포함된 제2 MOSFET의 소스 영역과 드레인 영역을 0V로 제어하거나 또는 플로팅시킴으로써, 상기 제2 MOSFET의 플로팅 게이트로부터 터널링에 의해 전자가 제거되도록 제어하는 비휘발성 메모리.
  8. 제1항에 있어서,
    상기 비휘발성 메모리는,
    메모리에 기록된 데이터를 삭제하기 위해, 상기 제1 MOSFET의 소스 영역, 드레인 영역 및 웰 영역 중 적어도 하나에 데이터 삭제에 대응하는 제2 전압을 인가하고,
    상기 비휘발성 메모리에 포함된 메모리 셀 및 상기 메모리 셀에 이웃한 메모리 셀이 공유한 제2 웰 영역에 0V 또는 미리 설정된 전압을 인가하고,
    상기 제2 MOSFET의 소스 영역에 0V의 전압을 인가하고,
    상기 제2 MOSFET의 드레인 영역에 미리 설정된 전압을 인가하며,
    데이터를 삭제하는 것으로 선택되지 않은 메모리 셀에 포함된 제2 MOSFET의 드레인 영역을 0V로 제어하거나 또는 플로팅시킴으로써, 상기 제2 MOSFET의 플로팅 게이트에 음의 전압을 유도하고, 상기 제2 MOSFET의 채널 영역에서 충돌 이온화에 의해 성성된 홀(hole)이 상기 제2 MOSFET의 플로팅 게이트에 주입되도록 제어하는 비휘발성 메모리.
  9. 제1항에 있어서,
    상기 제1 MOSFET은,
    하나 이상의 n+형 확산 영역 및 하나 이상의 p+형 확산 영역 중 적어도 하나를 포함하는 것을 특징으로 하는 비휘발성 메모리.
  10. 제1항에 있어서,
    상기 제2 웰 상에 형성된 셀렉트 트랜지스터(Select Transistor)
    를 더 포함하는 비휘발성 메모리.
  11. 기판에 형성된 제1 딥 웰;
    상기 제1 딥 웰 영역 내에 형성된 제1 웰;
    상기 제1 웰 상에 형성된 제1 MOSFET;
    상기 기판에 상기 제1 딥 웰과 이격되어 형성된 제2 딥 웰;
    상기 제2 딥 웰 영역 내에 형성된 제2 웰; 및
    상기 제2 웰 상에 형성된 제2 MOSFET
    을 포함하는 비휘발성 메모리.
  12. 제11항에 있어서,
    상기 제1 및 제2 딥 웰은, 도전형 딥 N (Deep N Well) 웰을 포함하고,
    상기 제1 및 제2 웰은, 도전형 P 웰을 각각 포함하고,
    상기 제1 및 제2 MOSFET은, 도전형 NMOS인 비휘발성 메모리.
  13. 제11항에 있어서,
    상기 제1 딥 웰과 상기 제2 딥 웰 사이에 형성되어 상기 제1 딥 웰과 상기 제2 딥 웰을 분리시키는 제3 웰
    을 더 포함하는 비휘발성 메모리.
  14. 제11항에 있어서,
    상기 제1 웰 및 제2 웰 중 적어도 하나는,
    상기 비휘발성 메모리 내 인접한 메모리 셀들 사이에서 공유되도록 형성되는 것을 특징으로 하는 비휘발성 메모리.
  15. 제11항에 있어서,
    상기 제2 웰 상에 형성된 셀렉트 트랜지스터
    를 더 포함하는 비휘발성 메모리.
  16. 제11항에 있어서,
    상기 비휘발성 메모리는,
    상기 제2 MOSFET의 공유된 웰 영역에 미리 설정된 전압을 인가하고, 선택된 메모리 셀에 포함된 제2 MOSFET의 소스 및 드레인의 전압을 인접한 메모리 셀과 다르게 인가함으로써, 선택된 메모리 셀에만 데이터를 기록하거나 또는 선택된 메모리 셀에 기록된 데이터를 삭제하는 비휘발성 메모리.
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