KR20160145587A - 불휘발성 반도체 기억 장치 - Google Patents

불휘발성 반도체 기억 장치 Download PDF

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Abstract

메모리 유닛(1a)에서는, 제1 딥 웰(DW1) 및 제2 딥 웰(DW2)이 서로 구속되지 않고, 제1 딥 웰(DW1) 및 제2 딥 웰(DW2)에 대하여 제1 웰(W1)의 용량 트랜지스터(3a, 3b)나, 제2 웰(W2)의 기입 트랜지스터(4a, 4b)의 동작에 필요한 전압을, 제1 딥 웰(DW1) 및 제2 딥 웰(DW2)에 각각 개별로 인가할 수 있다. 이에 의해, 메모리 유닛(1a)에서는, 제1 딥 웰(DW1)과 제1 웰(W1)과의 전압차나, 제2 딥 웰(DW2)과 제2 웰(W2)과의 전압차를, 터널 효과가 발생하는 전압차(18[V])보다도 작게 할 수 있으므로, 그만큼, 제1 딥 웰(DW1) 및 제1 웰(W1) 사이의 접합 전압이나, 제2 딥 웰(DW2) 및 제2 웰(W2) 사이의 접합 전압을 작게 할 수 있어, 회로 구조가 미세화되어 있는 접합 내압이 낮은 회로 소자에도 혼재시킬 수 있는 불휘발성 반도체 기억 장치를 제안한다.

Description

불휘발성 반도체 기억 장치{NONVOLATILE SEMICONDUCTOR STORAGE DEVICE}
본 발명은, 불휘발성 반도체 기억 장치에 관한 것으로, 예를 들어 전하의 축적이 가능한 플로팅 게이트를 갖는 메모리 셀을 구비한 불휘발성 반도체 기억 장치에 적용하기에 적합한 것이다.
종래, 불휘발성 반도체 기억 장치로서는, 웰을 컨트롤 게이트로서 이용하는 대면적의 용량 트랜지스터와, 데이터의 기입이나 소거에 사용하는 기입 소거 트랜지스터와, 데이터의 판독에 사용하는 판독 트랜지스터를 구비하고, 이들 용량 트랜지스터, 기입 소거 트랜지스터, 및 판독 트랜지스터에서 플로팅 게이트를 공유하고 있는 메모리 셀을 구비한 불휘발성 반도체 기억 장치가 알려져 있다(예를 들어, 특허문헌 1 참조).
또한, 특허문헌 1(일본 특허 공개 제2011-23567호 공보)에서는, P형 실리콘 단결정으로 이루어지는 반도체 기판 IS 위에 N형 매립 웰 DNW(딥 웰)가 형성되고, 당해 매립 웰 DNW에 P형 웰 HPW1, HPW2, HPW3이 형성된 트리플 웰 구조로 이루어지는 불휘발성 반도체 기억 장치가 개시되어 있다. 이하, 특허문헌 1에 대해 설명하지만, 여기에서는, 특허문헌 1의 각 구성 요건에 부여되어 있는 부호를 사용해서 설명한다.
특허문헌 1에서는, 특허문헌 1의 도 5나 도 9에 도시한 바와 같이, 기입 소거 트랜지스터로서 데이터 기입·소거용의 용량부 CWE가 P형 웰 HPW2에 형성되어 있음과 함께, 용량 트랜지스터로서 용량부 C가 P형 웰 HPW1에 형성되고, 또한 판독 트랜지스터로서 데이터 판독용의 MIS·FETQR이 P형 웰 HPW3에 형성되어 있다.
이와 같은 구성을 지닌 특허문헌 1의 불휘발성 반도체 기억 장치에서는, 데이터의 기입 동작 시, 용량부 C가 형성된 웰 HPW1에 9[V]가 인가됨과 함께, 용량부 CWE가 형성된 웰 HPW2에 -9[V]가 인가되어 있으며(특허문헌 1의 도 9 참조), 용량부 CWE에서 발생하는 터널 효과에 의해, 플로팅 게이트에 전자를 주입하고, 데이터를 기입할 수 있도록 이루어져 있다. 여기서, 이 불휘발성 반도체 기억 장치에서는, 웰 HPW1을 9[V]로 하면, 웰 HPW1과, 매립 웰 DNW가 PN 접합의 순방향이 되기 때문에, 매립 웰 DNW에 외부로부터 전압을 인가하지 않아도 당해 매립 웰 DNW가 9[V] 미만으로 된다.
그로 인해, 특허문헌 1에서는, 반도체 영역(8a)의 도체부(7b)로부터 매립 웰 DNW에 9[V]를 인가하고, 반도체 기판 IS에의 바이폴라 동작을 방지할 수 있도록 이루어져 있다(특허문헌 1의 도 9 참조). 이에 의해 특허문헌 1에서는, 매립 웰 DNW와, 데이터 기입·소거용 용량부 CWE가 형성된 P형 웰 HPW2의 접합 부분에도 역 바이어스가 18[V] 인가됨으로써, 당해 웰 HPW2와, 매립 웰 DNW의 농도를 그 내압에 견딜 수 있는 농도로 억제할 필요가 있다.
일본 특허공개 제2011-23567호 공보
그러나, 최근 들어, 불휘발성 반도체 기억 장치에서는, 회로 구성의 미세화가 한층 더 진행되고 있으며, 당해 회로 구성을 미세화하는 데 수반하여 전기적 특성을 확보하기 위해서, 스케일링 규칙에 의해 웰의 불순물 농도를 고농도화시키지 않을 수 없다. 그로 인해, 실제로 종래의 불휘발성 반도체 기억 장치의 회로 구성을 미세화시켰을 때에는, 데이터의 기입에 사용하는 트랜지스터의 형성 영역에서 웰의 농도가 고농도화되어 버려서, 매립 웰 DNW와 웰 HPW2 사이의 접합 내압을, 터널 효과가 발생하는 전압차(18[V]) 이상으로 확보하는 것이 곤란해지고, 회로 구성이 미세화되어 있는 접합 내압이 낮은 회로 소자에 혼재되기 어렵다는 문제가 있었다.
따라서, 본 발명은 이상의 점을 고려해서 이루어진 것으로, 회로 구조가 미세화되어 있는 접합 내압이 낮은 회로 소자에도 혼재할 수 있는 불휘발성 반도체 기억 장치를 제안하는 것을 목적으로 한다.
이러한 과제를 해결하기 위해 본 발명의 청구항 1은, 플로팅 게이트의 전압을 조정하는 용량 트랜지스터와, 상기 용량 트랜지스터에 의해 조정된 상기 플로팅 게이트의 전압과의 전압차에 의해 상기 플로팅 게이트에 전하를 주입하는 전하 주입 트랜지스터와, 상기 용량 트랜지스터에 의해 조정된 상기 플로팅 게이트의 전압과의 전압차에 의해 상기 플로팅 게이트로부터 전하를 방출하는 전하 방출 트랜지스터와, 상기 플로팅 게이트 내의 전하의 유무에 따라서 온 오프 동작하는 판독 트랜지스터를 구비하고, 상기 용량 트랜지스터, 상기 전하 주입 트랜지스터, 상기 전하 방출 트랜지스터, 및 상기 판독 트랜지스터에서 상기 플로팅 게이트를 공유하는 메모리 셀을 갖고 있으며, 상기 메모리 셀은, 상기 용량 트랜지스터가 형성된 제1 도전형 제1 웰과, 상기 전하 주입 트랜지스터 또는 상기 전하 방출 트랜지스터 중 어느 한쪽이 형성된 상기 제1 도전형 제2 웰과, 상기 전하 주입 트랜지스터 및 상기 전하 방출 트랜지스터 중 나머지 다른 쪽이 형성된 제2 도전형 제3 웰과, 상기 제2 도전형으로 이루어지고, 상기 제1 웰의 형성 영역에서 트리플 웰 구조를 형성하는 제1 딥 웰과, 상기 제2 도전형으로 이루어지고, 상기 제3 웰과 접함과 함께, 상기 제2 웰의 형성 영역에서 트리플 웰 구조를 형성하는 제2 딥 웰을 구비하고, 상기 제1 딥 웰과 상기 제2 딥 웰이 전기적으로 분리되고, 상기 제1 딥 웰에 인가되는 전압과는 상이한 전압을, 상기 제2 딥 웰에 인가 가능하게 형성되어 있는 것을 특징으로 한다.
여기서, 트리플 웰 구조란, 예를 들어 제1 도전형 웰과, 제1 도전형 반도체 기판과, 그들을 전기적으로 분리하는 제2 도전형 웰로 형성되는 구조를 가리킨다.
이러한 과제를 해결하기 위해 본 발명의 청구항 2는, 플로팅 게이트의 전압을 조정하는 용량 트랜지스터와, 상기 용량 트랜지스터에 의해 조정된 상기 플로팅 게이트의 전압과의 전압차에 의해 상기 플로팅 게이트에 전하를 주입하는 전하 주입 트랜지스터와, 상기 용량 트랜지스터에 의해 조정된 상기 플로팅 게이트의 전압과의 전압차에 의해 상기 플로팅 게이트로부터 전하를 방출하는 전하 방출 트랜지스터와, 상기 플로팅 게이트 내의 전하의 유무에 따라서 온 오프 동작하는 판독 트랜지스터를 구비하고, 상기 용량 트랜지스터, 상기 전하 주입 트랜지스터, 상기 전하 방출 트랜지스터, 및 상기 판독 트랜지스터에서 상기 플로팅 게이트를 공유하는 메모리 셀을 갖고 있으며, 상기 메모리 셀에는, 상기 용량 트랜지스터가 형성된 제1 도전형 제1 웰과, 상기 전하 주입 트랜지스터 또는 상기 전하 방출 트랜지스터 중 어느 한쪽이 형성된 상기 제1 도전형 제2 웰과, 상기 전하 주입 트랜지스터 및 상기 전하 방출 트랜지스터 중 나머지 다른 쪽이 형성된 제2 도전형 제3 웰과, 상기 제2 도전형으로 이루어지고, 상기 제1 웰과 인접하도록 형성된 제1 분리 웰과, 상기 제1 도전형으로 이루어지고, 상기 제1 분리 웰 및 상기 제3 웰을 전기적으로 분리하는 제2 분리 웰을 구비하고, 상기 제1 웰과 상기 제1 분리 웰 사이의 전압차와, 상기 제2 분리 웰과 상기 제3 웰과의 전압차가, 터널 효과에 의해 상기 플로팅 게이트에 전하를 주입, 또는 방출할 때 필요해지는 전압차보다도 작게 선정되어 있는 것을 특징으로 한다.
또한, 본 발명의 불휘발성 반도체 기억 장치는, 상기 특징에 추가하여, 전기적으로 절연된 복수의 플로팅 게이트와, 제1 비트선 및 제2 비트선을 더 구비하고, 상기 플로팅 게이트마다 셀을 구성한 불휘발성 반도체 기억 장치로서, 각 상기 셀은, 상기 플로팅 게이트 내의 전하의 유무에 따라서 온 오프 동작하는 리드 트랜지스터와, 상기 플로팅 게이트에 전하를 주입하는 프로그램 트랜지스터와, 상기 플로팅 게이트로부터 전하를 방출하는 이레이즈 트랜지스터와, 상기 플로팅 게이트의 전위를 조정하는 컨트롤 캐패시터를 구비하고, 상기 리드 트랜지스터, 상기 프로그램 트랜지스터, 상기 이레이즈 트랜지스터, 및 상기 컨트롤 캐패시터의 각 활성 영역 위에 상기 플로팅 게이트가 연장되어 있으며, 하나의 상기 셀은, 데이터의 기입 동작 시에, 하나의 상기 프로그램 트랜지스터에 의해 상기 플로팅 게이트에 전하를 주입시키지 않는 기입 금지 전압, 또는 당해 하나의 상기 프로그램 트랜지스터에 의해 상기 플로팅 게이트에 전하를 주입시키는 기입 전압이 인가되는 상기 제1 비트선에, 일단부가 접속되고, 타단부가 하나의 상기 리드 트랜지스터의 일단부에 접속되고, 상기 데이터의 기입 동작 시, 오프 동작하고, 상기 제1 비트선으로부터 당해 하나의 상기 리드 트랜지스터에의 상기 기입 금지 전압 및 상기 기입 전압의 공급을 차단하는 하나의 스위치 트랜지스터를 구비하고, 상기 제2 비트선이 당해 하나의 상기 프로그램 트랜지스터에 직접 접속된 구성을 갖고 있으며, 상기 하나의 셀과 쌍을 이루는 다른 상기 셀은, 상기 데이터의 기입 동작 시에, 상기 기입 전압 또는 상기 기입 금지 전압이 인가되고, 상기 하나의 셀에 접속된 상기 제2 비트선에, 일단부가 접속되고, 타단부가 다른 상기 리드 트랜지스터의 일단부에 접속되고, 상기 데이터의 기입 동작 시, 오프 동작하고, 상기 제2 비트선으로부터 당해 다른 상기 리드 트랜지스터에의 상기 기입 전압 및 상기 기입 금지 전압의 공급을 차단하는 다른 스위치 트랜지스터를 구비하고, 상기 제1 비트선이 당해 다른 상기 프로그램 트랜지스터에 직접 접속된 구성을 갖고 있으며, 데이터의 판독 동작 시에는, 상기 데이터의 기입 동작 시에 상기 기입 전압 또는 상기 기입 금지 전압이 인가되는 상기 제1 비트선 및 상기 제2 비트선에 판독 전압이 인가되고, 상기 스위치 트랜지스터가 온 동작하고, 상기 스위치 트랜지스터에 접속된 상기 제1 비트선 또는 상기 제2 비트선과, 상기 리드 트랜지스터의 상기 일단부를 전기적으로 접속시키는 것을 특징으로 한다.
본 발명의 청구항 1에 의하면, 제1 딥 웰과 제1 웰과의 전압차나, 제2 딥 웰과 제2 웰과의 전압차를 종래보다도 작게 할 수 있으므로, 그만큼, 제1 딥 웰 및 제1 웰 간의 접합 전압이나, 제2 딥 웰 및 제2 웰 간의 접합 전압을 낮게 할 수 있어, 이렇게 해서, 회로 구조가 미세화되어 있는 접합 내압이 낮은 회로 소자에 혼재시킬 수 있다.
또한, 본 발명의 청구항 2에 의하면, 제1 웰과 제1 분리 웰과의 전압차나, 제2 분리 웰과 제3 웰과의 전압차를, 터널 효과에 의해 플로팅 게이트에 전하를 주입, 또는 방출할 때 필요해지는 전압차보다도 작게 할 수 있으므로, 그만큼, 제1 웰 및 제1 분리 웰 간의 접합 전압이나, 제2 분리 웰 및 제3 웰 간의 접합 전압을 낮게 할 수 있어, 이렇게 해서, 회로 구조가 미세화되어 있는 접합 내압이 낮은 회로 소자에도 혼재시킬 수 있다.
도 1은, 제1 실시 형태에 의한 메모리 유닛의 회로 구성을 나타내는 개략도이다.
도 2는, 도 1에 도시한 메모리 유닛이 행렬 형상으로 배치된 불휘발성 반도체 기억 장치의 회로 구성과, 소정의 메모리 유닛에 데이터를 기입할 때의 각 부위에서의 전압값을 나타낸 개략도이다.
도 3은, 데이터 소거 시에 있어서의 각 부위의 전압값을 나타내는 개략도이다.
도 4는, 제1 실시 형태에 의한 다른 메모리 유닛의 회로 구성을 나타내는 개략도이다.
도 5는, 제2 실시 형태에 의한 메모리 유닛의 회로 구성을 나타내는 개략도이다.
도 6은, 도 5에 도시한 메모리 유닛이 행렬 형상으로 배치된 불휘발성 반도체 기억 장치의 회로 구성과, 소정의 메모리 유닛에 데이터를 기입할 때의 각 부위에서의 전압값을 나타낸 개략도이다.
도 7은, 데이터 소거 시에 있어서의 각 부위에서의 전압값을 나타내는 개략도이다.
도 8은, 데이터 판독 시에 있어서의 각 부위에서의 전압값을 나타내는 개략도이다.
도 9는, 제2 실시 형태에 의한 다른 메모리 유닛의 회로 구성 (1)을 나타내는 개략도이다.
도 10은, 제2 실시 형태에 의한 다른 메모리 셀의 회로 구성을 나타내는 개략도이다.
도 11은, 도 10에 도시한 메모리 셀의 측단면 구성을 나타내는 개략도이다.
도 12는, 도 10에 도시한 메모리 셀의 레이아웃 패턴을 나타내는 개략도이다.
도 13은, 제2 실시 형태에 의한 다른 메모리 유닛의 회로 구성 (2)를 나타내는 개략도이다.
도 14는, 다른 실시 형태에 의한 메모리 셀의 측단면 구성을 나타내는 개략도이다.
도 15는, SRAM을 구비한 메모리 유닛의 회로 구성을 나타내는 개략도이다.
도 16의 (a)는, 도 15에 도시한 메모리 유닛에 있어서 SRAM에의 액세스 동작 시와, 메모리 데이터의 SRAM에의 기입 동작 시와, SRAM 데이터를 메모리 셀에 기입하는 프로그램 동작 시와, 메모리 데이터의 소거 동작 시에서의 각 부위의 전압값을 나타내는 표이며, 도 16의 (b)는, 도 17에 도시한 메모리 유닛에 있어서 SRAM에의 액세스 동작 시와, 메모리 데이터의 SRAM에의 기입 동작 시와, SRAM 데이터를 메모리 셀에 기입하는 프로그램 동작 시와, 메모리 데이터의 소거 동작 시에서의 각 부위의 전압값을 나타내는 표이다.
도 17은, 전압 변환 회로를 설치한 다른 실시 형태에 의한 메모리 유닛의 회로 구성을 나타내는 개략도이다.
이하 도면에 기초하여 본 발명의 실시 형태를 상세히 설명한다.
(1) 제1 실시 형태에 의한 불휘발성 반도체 기억 장치
(1-1) 메모리 유닛의 회로 구성
도 1에 있어서, 1a는 본 발명의 불휘발성 반도체 기억 장치에 설치되는 메모리 유닛을 나타낸다. 불휘발성 반도체 기억 장치는, 도 2에서 후술하는 바와 같이 복수의 메모리 유닛이 행렬 형상으로 배치되지만, 우선 처음에 하나의 메모리 유닛(1a)에 착안하여 이하 이 구성에 대해 설명한다. 도 1에 도시한 바와 같이, 메모리 유닛(1a)은, 하나의 메모리 셀(2a) 및 다른 메모리 셀(2b)을 구비하고 있으며, 제1 비트선 BLP1 및 제2 비트선 BLN1이 하나의 메모리 셀(2a)에 접속되어 있음과 함께, 이들 제1 비트선 BLP1 및 제2 비트선 BLN2가 다른 메모리 셀(2b)에도 접속되어 있다.
또한, 하나의 메모리 셀(2a) 및 다른 메모리 셀(2b)에는, 제1 딥 웰 배선 WEDNW, 제1 웰 배선 WEG1, 제2 딥 웰 배선 ENW, 소스선 SL, 리드 게이트선 RGP1, RGN1, 제2 웰 배선 WPW, 및 소거 비트선 EBL1이 설치되어 있으며, 이들 제1 딥 웰 배선 WEDNW, 제1 웰 배선 WEG1, 제2 딥 웰 배선 ENW, 소스선 SL, 리드 게이트선 RGP1, RGN1, 제2 웰 배선 WPW, 및 소거 비트선 EBL1로부터 필요에 따라서 소정의 전압이 인가될 수 있도록 이루어져 있다.
여기서 메모리 유닛(1a)을 구성하는 하나의 메모리 셀(2a)에는, 제1 비트선 BLP1 및 제2 비트선 BLN1의 2개가 접속되어 있으며, 비트선 개수가 셀당 2개 존재하게 된다. 그러나, 이 메모리 유닛(1a)에서는, 예를 들어 하나의 메모리 셀(2a)에서 기입용으로 되는 제2 비트선 BLN1이, 다른 메모리 셀(2b)에서 판독용 비트선을 겸하기 때문에, 전체에서는 비트선 개수와 셀 수가 동일해져서, 실효적인 비트선 개수가 셀당 1개로 된다.
이 실시 형태의 경우, 하나의 메모리 셀(2a) 및 다른 메모리 셀(2b)은 동일 구성을 갖고 있으며, 예를 들어 이들 2셀로 1비트를 기억하는 상보형 셀을 구성하고 있다. 또한, 여기에서는, 하나의 메모리 셀(2a)과 다른 메모리 셀(2b)의 2셀에서 1비트를 기억하는 상보형 셀을 구성하는 경우에 대해 설명하지만, 본 발명은 이에 한정되지 않고, 각 메모리 셀(2a, 2b)마다 1비트를 기억하는 메모리 유닛(즉, 하나의 메모리 셀(2a) 및 다른 메모리 셀(2b)에서 각각 1비트를 기억하고, 합해서 2비트를 기억하는 메모리 유닛)으로 하여도 된다.
여기서 하나의 메모리 셀(2a)의 구성에 착안하면, 이 메모리 셀(2a)은, 기입 MOS(Metal-Oxide-Semiconductor) 트랜지스터(이하, '기입 트랜지스터'라 칭하고, 도면 중, 「WRITE」라 표기함)(4a)와, 판독 MOS 트랜지스터(이하, 단순히 '판독 트랜지스터'라 칭하고, 도면 중, 「READ」라 표기함)(6a)와, 소거 MOS 트랜지스터(이하, 단순히 '소거 트랜지스터'라 칭하고, 도면 중, 「ERASE」라 표기함)(7a)와, 용량 MOS 트랜지스터(이하, 단순히 '용량 트랜지스터'라 칭함)(3a)와, 스위치 MOS 트랜지스터(이하, '스위치 트랜지스터'라 칭함)(5a)를 구비하고 있으며, 기입 트랜지스터(4a), 판독 트랜지스터(6a), 소거 트랜지스터(7a), 및 용량 트랜지스터(3a)에 서 하나의 플로팅 게이트 FGa를 공유하고 있다.
플로팅 게이트 FGa는, 기입 트랜지스터(4a), 판독 트랜지스터(6a), 소거 트랜지스터(7a), 및 용량 트랜지스터(3a)의 각 활성 영역으로 연장되어 있으며, 기입 트랜지스터(4a), 판독 트랜지스터(6a), 및 소거 트랜지스터(7a)의 제어 게이트로서 기능하고, 또한 용량 트랜지스터(3a)의 전극으로서 기능할 수 있다. 이 경우, 플로팅 게이트 FGa는, 소거 트랜지스터(7a)의 게이트 절연막과, 판독 트랜지스터(6a)의 게이트 절연막과, 기입 트랜지스터(4a)의 게이트 절연막과, 용량 트랜지스터(3a)의 게이트 절연막에 접속되어 있다.
용량 트랜지스터(3a)는, 예를 들어 P형(제1 도전형)의 제1 웰 W1에 형성된 N형 MOS이며, 일단부의 확산층이 제1 웰 배선 WEG1에 접속되고, 용량 결합에 의해 제1 웰 배선 WEG1의 전압을, 게이트 절연막을 통해 플로팅 게이트 FGa로 전달할 수 있다. 또한, 용량 트랜지스터(3a)의 타단부의 확산층은 후술하는 제1 웰 W1과 단락(쇼트)하고 있다. 전하 방출 트랜지스터로서의 소거 트랜지스터(7a)는, 예를 들어 N형(제2 도전형)의 제3 웰 W3에 형성된 P형 MOS이며, 일단부의 확산층이 소거 비트선 EBL1에 접속되고, 타단부의 확산층이 제3 웰 W3과 단락(쇼트)하고 있다.
또한, 판독 트랜지스터(6a)는, 예를 들어 P형 제2 웰 W2에 형성된 N형 MOS이며, 일단부의 확산층이 소스선 SL에 접속되고, 타단부의 확산층이 스위치 트랜지스터(5a)의 일단부의 확산층에 접속되어 있다. 여기서, 스위치 트랜지스터(5a)는, 판독 트랜지스터(6a)와 동일한 제2 웰 W2에 형성된 N형 MOS이며, 제1 비트선 BLP1이 타단부의 확산층에 접속된 구성을 갖고, 필요에 따라 온 오프 동작함으로써 제1 비트선 BLP1과 판독 트랜지스터(6a)를 전기적으로 접속시키거나, 혹은 전기적인 접속을 차단할 수 있도록 이루어져 있다.
이 실시 형태의 경우, 하나의 메모리 셀(2a)에는, 스위치 트랜지스터(5a)의 게이트에 하나의 스위치 게이트선 RGP1이 접속되고, 다른 메모리 셀(2b)에는, 스위치 트랜지스터(5b)의 게이트에, 하나의 스위치 게이트선 RGP1과는 상이한 다른 스위치 게이트선 RGN1이 접속되어 있다. 이에 의해, 메모리 유닛(1a)에서는, 소정의 전압을 스위치 게이트선 RGP1, RGN1마다 인가할 수 있고, 각 스위치 트랜지스터(5a, 5b)를 필요에 따라서 개별로 온 오프 동작할 수 있도록 이루어져 있다.
일단부가 스위치 트랜지스터(5a, 5b)에 접속된 판독 트랜지스터(6a, 6b)에는, 타단부에 공통의 소스선 SL이 접속되어 있으며, 소스선 SL을 통해 소정 전압이 일률적으로 인가될 수 있도록 이루어져 있다. 전하 주입 트랜지스터로서의 기입 트랜지스터(4a, 4b)는, 스위치 트랜지스터(5a, 5b) 및 판독 트랜지스터(6a, 6b)와 동일한 P형 제2 웰 W2에 형성된 N형 MOS이다. 이 경우, 하나의 메모리 셀(2a)에 배치된 기입 트랜지스터(4a)에는 그 일단부의 확산층에 제2 비트선 BLN1이 접속되고, 다른 메모리 셀(2b)에 배치된 기입 트랜지스터(4b)에는 그 일단부의 확산층에 제1 비트선 BLP1이 접속되어 있다.
이와 같이, 본 발명에서는, 제1 비트선 BLP1이, 하나의 메모리 셀(2a)의 판독 트랜지스터(6a)에 스위치 트랜지스터(5a)를 통해 접속되어 있음과 함께, 다른 메모리 셀(2b)의 기입 트랜지스터(4b)에도 직접 접속되어 있다. 또한, 제2 비트선 BLN1도, 제1 비트선 BLP1과 마찬가지로, 다른 메모리 셀(2b)의 판독 트랜지스터(6b)에 스위치 트랜지스터(5b)를 통해 접속되어 있음과 함께, 하나의 메모리 셀(2a)의 기입 트랜지스터(4a)에도 직접 접속되어 있다.
덧붙여서 말하자면, 도 1에서는, 용량 트랜지스터(3a, 3b)의 게이트 절연막의 면적이, 기입 트랜지스터(4a, 4b)나, 소거 트랜지스터(7a, 7b)의 게이트 절연막의 면적보다도 크게 형성되어 있다. 메모리 유닛(1a)은, 용량 트랜지스터(3a, 3b)의 절연막의 면적을 크게 한 양만큼, 제1 웰 배선 WEG1로부터의 전압이 플로팅 게이트 FGa, FGb로 전달되기 쉬워져서, 예를 들어 메모리 셀(2a)에 데이터를 기입할 때, 기입 트랜지스터(4a)의 게이트 절연막에서 큰 터널 전류를 발생시키고, 기판으로부터 플로팅 게이트 FGa로 많은 전하를 주입할 수 있도록 이루어져 있다.
여기서, 본 발명의 메모리 유닛(1a)은, P형(제1 도전형)의 반도체 기판(도시생략) 위에, N형(제2 도전형)의 제1 딥 웰 DW1 및 제2 딥 웰 DW2가 형성되어 있다. 제1 딥 웰 DW1은, P형(제1 도전형)의 제1 웰 W1을 둘러싸도록 형성되어 있으며, 제1 웰 W1을 반도체 기판으로부터 전기적으로 분리하고, 당해 제1 웰 W1의 형성 영역에서 트리플 웰 구조를 형성할 수 있도록 이루어져 있다. 여기서, 제1 웰 W1에는, 용량 트랜지스터(3a, 3b)의 채널 영역이 형성되어 있으며, 용량 트랜지스터(3a, 3b)에 인가하는 소정 전압이 제1 웰 배선 WEG1을 통해 인가될 수 있도록 이루어져 있다.
한편, 제2 딥 웰 DW2는, P형 제2 웰 W2를 둘러싸도록 형성되어 있으며, 제2 웰 W2를 반도체 기판으로부터 전기적으로 분리하고, 당해 제2 웰 W2의 형성 영역에서 트리플 웰 구조를 형성할 수 있도록 이루어져 있다. 또한, 이 제2 딥 웰 DW2에는, N형(제2 도전형)의 제3 웰 W3이 제2 웰 W2와 인접하도록 형성되어 있다. 또한, 제2 웰 W2에는, 기입 트랜지스터(4a, 4b)와, 판독 트랜지스터(6a, 6b)와, 스위치 트랜지스터(5a, 5b)의 각 채널 영역이 형성되어 있으며, 제2 웰 배선 WPW를 통해 소정 전압이 인가될 수 있다. 또한, 제3 웰 W3은, 소거 트랜지스터(7a, 7b)의 채널 영역이 형성된 구성을 갖고, 극성이 동일한 N형(제2 도전형)의 제2 딥 웰 DW2와 동일 전위로 될 수 있다.
이것에 추가하여, 본 발명에서는, 제1 딥 웰 DW1 및 제2 딥 웰 DW2가 전기적으로 분리되어 있으며, 제1 딥 웰 DW1에 인가되는 전압과는 상이한 전압을 제2 딥 웰 DW2에 별도 인가할 수 있도록 형성되어 있다. 이에 의해 제1 딥 웰 DW1에는, 제2 딥 웰 DW2에 인가되는 전압으로 구속되지 않으며, 제1 웰 W1의 용량 트랜지스터(3a, 3b)의 동작에 필요한 전압을, 제1 딥 웰 배선 WEDNW를 통해 별도 인가할 수 있도록 이루어져 있다. 이렇게 해서, 제1 딥 웰 DW1에서는, 용량 트랜지스터(3a, 3b)에 있어서 기입 동작이나 소거 동작을 행할 때 필요해지는 전압 중, 용량 트랜지스터(3a, 3b)가 형성된 제1 웰 W1과의 사이에서 전압차가 작아지게 되는 전압을 인가할 수 있다.
이것에 추가하여, 이때 제2 딥 웰 DW2에서도, 제1 딥 웰 DW1에 인가되는 전압으로 구속되지 않고, 제2 웰 W2 기입 트랜지스터(4a, 4b)나, 제3 웰 W3의 소거 트랜지스터(7a, 7b)의 동작에 필요한 전압을, 제2 딥 웰 배선 ENW를 통해 별도 인가할 수 있도록 이루어져 있다. 이에 의해, 제2 딥 웰 DW2에서도, 기입 트랜지스터(4a, 4b)에 의한 기입 동작이나, 소거 트랜지스터(7a, 7b)에 의한 소거 동작을 행할 때 필요해지는 전압 중, 극성이 서로 다른 제2 웰 W2와의 사이에서 전압차가 작아지게 되는 전압을 인가할 수 있다.
이렇게 해서, 이러한 메모리 유닛(1a)을 구비한 불휘발성 반도체 기억 장치는, 제1 딥 웰 DW1과 제1 웰 W1과의 전압차나, 제2 딥 웰 DW2와 제2 웰 W2와의 전압차를 작게 할 수 있으므로, 그만큼, 제1 딥 웰 DW1 및 제1 웰 W1 사이의 접합 전압이나, 제2 딥 웰 DW2 및 제2 웰 W2 사이의 접합 전압을 낮게 할 수 있어, 회로 구조가 미세화되어 있는 접합 내압이 낮은 회로 소자에도 혼재될 수 있다.
(1-2) 데이터의 기입 동작
여기서, 도 2는, 도 1에 도시한 메모리 유닛(1a)과 동일한 회로 구성을 지닌 복수의 메모리 유닛(1b, 1c, 1d)을 행렬 형상(이 경우, 행 방향 2개, 열 방향 2개의 행렬 형상)으로 배치시킨 불휘발성 반도체 기억 장치(10)를 나타낸다. 도 2에서는, 이들 복수의 메모리 유닛(1a, 1b, 1c, 1d) 중, 1행 1열째의 메모리 유닛(1a)의 하나의 메모리 셀(2a)(즉, 에리어 ER1)에만 데이터를 기입할 때의 각 부위 전압값을 나타내고 있다. 또한, 여기에서는, 하나의 메모리 셀(2a) 또는 다른 메모리 셀(2b) 중 어느 하나에 데이터가 기입되는 메모리 유닛(1a)을 선택 메모리 유닛(11a)이라 칭하고, 하나의 메모리 셀(2a) 및 다른 메모리 셀(2b)의 어느 쪽에도 데이터가 기입되지 않는 메모리 유닛(1b, 1c, 1d)을 비선택 메모리 유닛(11b)이라 칭한다.
덧붙여서 말하자면, 이 불휘발성 반도체 기억 장치(10)에서는, 일 방향(예를 들어, 행 방향)으로 배치된 복수의 메모리 유닛[1a, 1b(1c, 1d)]을 따라서 제1 딥 웰 DW1 및 제2 딥 웰 DW2가 형성되어 있으며, 이들 복수의 메모리 유닛[1a, 1b(1c, 1d)]에서 제1 딥 웰 DW1 및 제2 딥 웰 DW2를 공유하고 있다. 또한, 이 제1 딥 웰 DW1에서는, 일 방향으로 배치된 복수의 메모리 유닛[1a, 1b(1c, 1d)]을 따라서, 제1 웰 W1이 형성되어 있으며, 이들 복수의 메모리 유닛[1a, 1b(1c, 1d)]에서 제1 웰 W1도 공유하고 있다. 한편, 제2 딥 웰 DW2에서도, 일 방향으로 배치된 복수의 메모리 유닛[1a, 1b(1c, 1d)]을 따라서, 제2 웰 W2 및 제3 웰 W3이 형성되어 있으며, 이들 복수의 메모리 유닛[1a, 1b(1c, 1d)]에서 제2 웰 W2 및 제3 웰 W3을 공유하고 있다.
덧붙여서 말하자면, 이 실시 형태의 경우, 복수의 제1 딥 웰 DW1에는, 동일한 제1 딥 웰 배선 WEDNW가 접속되어 있으며, 당해 제1 딥 웰 배선 WEDNW에 의해 동일한 전압이 일률적으로 인가될 수 있다. 또한, 복수의 제2 딥 웰 DW2에도, 동일한 제2 딥 웰 배선 ENW가 접속되어 있으며, 당해 제2 딥 웰 배선 ENW에 의해 동일한 전압이 일률적으로 인가될 수 있다. 또한, 이 실시 형태의 경우, 복수의 제2 웰 W2에도, 동일한 제2 웰 배선 WPW가 접속되어 있으며, 당해 제2 웰 배선 WPW에 의해 동일한 전압이 일률적으로 인가될 수 있다.
이러한 구성하에, 불휘발성 반도체 기억 장치(10)에서는, 선택 메모리 유닛(11a)에 접속된 제1 웰 배선 WEG1에 9[V]의 기입 전압이 인가된다. 이에 의해, 이 제1 웰 배선 WEG1에 접속된 제1 웰 W1의 용량 트랜지스터(3a, 3b)에서는, 게이트 절연막과 플로팅 게이트 FGa, FGb의 용량 결합에 의해, 플로팅 게이트 FGa, FGb의 전압이 상승해 가서, 9[V]로 될 수 있다.
이때, 선택 메모리 유닛(11a)이 배치된 1열째에 있어서, 데이터의 기입을 행하는 하나의 메모리 셀(2a)(이하, 선택 셀(12a)이라고도 함)에서는, 제2 비트선 BLN1을 통해 하나의 기입 트랜지스터(4a)에 -9[V]의 기입 비트 전압이 인가됨과 함께, 제2 웰 배선 WPW를 통해 제2 웰 W2에, 기입 비트 전압과 동일한 -9[V]의 전압이 인가될 수 있다. 이에 의해 선택 셀(12a)의 기입 트랜지스터(4a)에서는, 채널 전위가 기입 비트 전압과 동일한 -9[V]로 된다.
그 결과, 선택 셀(12a)에서는, 용량 트랜지스터(3a)에 의해 전압이 상승되어 있는 플로팅 게이트 FGa와, 기입 트랜지스터(4a)의 채널 영역과의 전압차가 18[V]로 되고, 플로팅 게이트 FGa와, 기입 트랜지스터(4a)의 채널 영역과의 사이에 큰 전압차가 발생한다. 이에 의해 선택 셀(12a)에서는, 플로팅 게이트 FGa와 기입 트랜지스터(4a)와의 전압차(18[V])에 의해 발생하는 터널 효과에 의해, 기입 트랜지스터(4a)의 채널 영역(제2 웰 W2)으로부터, 플로팅 게이트 FGa에 전하가 주입될 수 있다. 이렇게 해서, 선택 셀(12a)에서는, 플로팅 게이트 FGa 내에 전하가 축적되어 데이터가 기입된 상태로 될 수 있다.
이때, 불휘발성 반도체 기억 장치(10)에서는, 제1 웰 배선 WEG1에 인가되는 9[V]의 기입 전압과 동일한 전압(9[V])이, 제1 딥 웰 배선 WEDNW를 통해 제1 딥 웰 DW1에 일률적으로 인가될 수 있다. 이에 의해, 선택 메모리 유닛(11a)에서는, 용량 트랜지스터(3a)에 있어서 게이트 절연막과 플로팅 게이트 FGa의 용량 결합에 의해, 플로팅 게이트 FGa의 전압을 상승시키면서, 용량 트랜지스터(3a)가 형성되어 있는 제1 웰 W1과, 제1 딥 웰 DW1의 인가 전압이 동일해져서, 이들 제1 웰 W1과, 제1 딥 웰 DW1 사이의 전압차가 0[V]로 될 수 있다.
이때, 불휘발성 반도체 기억 장치(10)에서는, 제1 딥 웰 DW1에 인가되는 9[V]의 전압과는 상이한 전압을 제2 딥 웰 DW2에 인가할 수 있기 때문에, 제2 웰 W2에 인가되어 있는 -9[V]의 전압과 전압차가 작은 0[V]의 전압을, 제2 딥 웰 배선 ENW를 통해 제2 딥 웰 DW2에 인가할 수 있도록 이루어져 있다.
이에 의해, 제2 웰 W2에 형성된 기입 트랜지스터(4a)의 형성 영역에서는, 플로팅 게이트 FGa와 채널 영역의 사이에서 터널 효과가 발생하는 18[V]의 전압차를 발생시키는 한편, 제2 웰 W2 및 제2 딥 웰 DW2 사이의 전압차를, 터널 효과가 발생하는 전압차보다도 작은 9[V]로 억제할 수 있다.
또한, 이때 비선택으로 되어 있는 제1 비트선 BLP1에는 0[V]의 기입 금지 비트 전압이 인가될 수 있다. 이에 의해 선택 메모리 유닛(11a)에서는, 플로팅 게이트 FGb에 전하가 주입되지 않은 다른 메모리 셀(2b)(이하, 비선택 셀(12b)이라고도 함)의 기입 트랜지스터(4b)의 일단부에, 제1 비트선 BLP1로부터 0[V]의 기입 금지 비트 전압이 인가될 수 있다. 그로 인해, 선택 메모리 유닛(11a)의 비선택 셀(12b)에서는, 기입 트랜지스터(4b)의 채널 전위가 제1 비트선 BLP1의 기입 금지 비트 전압과 동일한 0[V]로 되기 때문에, 용량 결합에 의해 9[V]로 되어 있는 플로팅 게이트 FGb와의 전위차가 9[V]로 작아져서, 그 결과, 터널 효과가 발생하지 않고, 플로팅 게이트 FGb에 전하가 주입될 수 없다.
또한, 이때 소거 비트선 EBL1 및 소스선 SL에는 0[V]의 기입 금지 전압이 인가되어 있다. 이에 의해, 선택 메모리 유닛(11a)의 하나의 메모리 셀(2a) 및 다른 메모리 셀(2b)에서는, 소거 비트선 EBL1에 접속된 소거 트랜지스터(7a, 7b)의 게이트 절연막과, 소스선 SL에 접속된 판독 트랜지스터(6a, 6b)의 게이트 절연막에 있어서 플로팅 게이트 FGa, FGb와의 전압차가 작아지게 되고, 그 영역에서 터널 효과가 발생하지 않아, 플로팅 게이트 FGa, FGb에 전하가 주입될 수 없다.
또한, 이때 선택 메모리 유닛(11a)에 배치된 하나의 리드 게이트선 RGP1 및 다른 리드 게이트선 RGN1에는 각각 -9[V]의 오프 전압이 인가되어 있다. 이에 의해 선택 메모리 유닛(11a)에 있어서 선택 셀(12a)의 스위치 트랜지스터(5a)는, 하나의 리드 게이트선 RGP1로부터 게이트에 -9[V]의 오프 전압이 인가됨으로써 오프 동작하고, 제1 비트선 BLP1의 기입 금지 전압이 차단되고, 하나의 판독 트랜지스터(6a)에 제1 비트선 BLP1의 기입 금지 비트 전압이 인가될 수 없다.
마찬가지로, 선택 메모리 유닛(11a)에 있어서 비선택 셀(12b)의 스위치 트랜지스터(5b)도, 다른 리드 게이트선 RGN1로부터 게이트에 -9[V]의 오프 전압이 인가됨으로써 오프 동작하고, 제2 비트선 BLN1의 기입 비트 전압이 차단되어, 다른 판독 트랜지스터(6b)에 제2 비트선 BLN1의 기입 비트 전압이 인가될 수 없다. 이와 관련하여 이 경우, 소스선 SL은, 복수의 메모리 유닛(1a, 1b, 1c, 1d)에서 공유하고 있으며, 각 메모리 유닛(1a, 1b, 1c, 1d)의 판독 트랜지스터(6a, 6b)에 소정 전압을 일괄하여 인가할 수 있도록 이루어져 있다.
또한, 비선택 메모리 유닛(11b)으로 되는 메모리 유닛(1b)에서는, 선택 메모리 유닛(11a)과 공유하고 있는 제1 웰 배선 WEG1에 9[V]의 기입 전압이 인가되지만, 비선택의 제1 비트선 BLP2 및 제2 비트선 BLN2에 각각 0[V]의 기입 금지 비트 전압이 인가되어 있기 때문에, 플로팅 게이트 FGa, FGb와 기입 트랜지스터(4a, 4b) 사이의 전압차가 작고, 그 영역에서 터널 효과가 발생하지 않아, 플로팅 게이트 FGa, FGb에 전하가 주입될 수 없다.
이때, 선택 메모리 유닛(11a)과 제1 웰 W1 및 제1 딥 웰 DW1을 공유하는 메모리 유닛(1b)에서도, 전술한 바와 같이 선택 메모리 유닛(11a)과 마찬가지로, 제1 웰 W1에 9[V]가 인가되고, 제1 딥 웰 DW1에 9[V]가 인가되기 때문에, 이들 제1 웰 W1 및 제1 딥 웰 DW1 사이의 전압차가 0[V]로 될 수 있다.
또한, 메모리 유닛(1b)에서는, 선택 메모리 유닛(11a)과 제2 웰 W2 및 제2 딥 웰 DW2도 공유하고 있는 점에서, 전술한 바와 같이 선택 메모리 유닛(11a)과 마찬가지로, 제2 웰 W2에 -9[V]가 인가되어 있지만, 제2 딥 웰 DW2에 0[V]가 인가되기 때문에, 이들 제2 웰 W2 및 제2 딥 웰 DW2 사이의 전압차를 9[V]로 억제할 수 있다.
한편, 선택 메모리 유닛(11a)과 제1 비트선 BLP1 및 제2 비트선 BLN1을 공유하고 있는 비선택 메모리 유닛(11b)으로 되는 메모리 유닛(1c)에서는, 제2 비트선 BLN1에 기입 비트 전압(-9[V])이 인가되지만, 제1 웰 배선 WEG2에 0[V]의 기입 금지 전압이 인가되어 있기 때문에, 용량 트랜지스터(3a)에서 플로팅 게이트 FGa의 전압이 상승하지 않고, 당해 플로팅 게이트 FGa와 기입 트랜지스터(4a)의 사이에서 터널 효과가 발생하지 않아, 플로팅 게이트 FGa에 전하가 주입될 수 없다.
덧붙여서 말하자면, 0[V]의 기입 금지 비트 전압이 인가되는 비선택의 제1 비트선 BLP1에 접속되어 있는 메모리 유닛(1c)이나, 동일하게, 0[V]의 기입 금지 비트 전압이 인가되는 비선택의 제1 비트선 BLP2 및 제2 비트선 BLN2에 접속된 메모리 유닛(1d)에서는, 플로팅 게이트 FGb와 채널 영역과의 전압차가 작아져서, 터널 효과가 발생하지 않아, 플로팅 게이트 FGb에 전하가 주입될 수 없다. 이때, 제1 딥 웰 DW1에 9[V]가 인가되어 있지만, 제1 웰 배선 WEG2에는 기입 금지 전압의 0[V]가 인가되기 때문에, 제1 웰 W1 및 제1 딥 웰 DW1 사이의 전압차를 9[V]로 억제할 수 있다.
이렇게 해서, 이 불휘발성 반도체 기억 장치(10)에서는, 메모리 유닛(1a, 1b, 1c, 1d) 중 메모리 유닛(1a)의 메모리 셀(2a)에만 데이터를 기입할 수 있다. 또한, 이상과 같이, 이 불휘발성 반도체 기억 장치(10)에서는, 메모리 유닛(1a)에 데이터를 기입할 때에도, 제1 딥 웰 DW1과 제1 웰 W1 사이의 전압차나, 제2 딥 웰 DW2와 제2 웰 W2의 전압차를, 터널 효과가 발생하는 전압차(18[V])보다도 작게 할 수 있는 점에서, 그만큼, 제1 딥 웰 DW1 및 제1 웰 W1 사이의 접합 전압이나, 제2 딥 웰 DW2 및 제2 웰 W2 사이의 접합 전압을 낮게 할 수 있다.
(1-3) 데이터의 소거 동작
도 2와의 대응 부분에 동일 부호를 붙여 나타낸 도 3은, 행렬 형상으로 배치된 메모리 유닛(1a, 1b, 1c, 1d) 중, 1열 1행째의 에리어 ER2에 있는 메모리 유닛(1a)의 데이터를 소거하고, 나머지의 다른 메모리 유닛(1b, 1c, 1d)의 데이터를 소거하지 않을 때의 각 부위 전압값을 나타내고 있다.
이 경우, 불휘발성 반도체 기억 장치(10)에서는, 메모리 유닛(1a)의 용량 트랜지스터(3a, 3b)에 제1 웰 배선 WEG1을 통해 -9[V]의 소거 전압이 인가될 수 있다. 이에 의해, 이 제1 웰 배선 WEG1에 접속된 제1 웰 W1의 용량 트랜지스터(3a, 3b)에서는, 게이트 절연막과 플로팅 게이트 FGa, FGb의 용량 결합에 의해, 플로팅 게이트 FGa, FGb의 전압이 하강해 가서, -9[V]로 될 수 있다.
이때, 데이터를 소거하는 메모리 유닛(1a)에서는, 소거 비트선 EBL1을 통해 소거 트랜지스터(7a, 7b)에 9[V]의 소거 비트 전압이 인가됨과 함께, 제2 딥 웰 배선 ENW를 통해 제2 딥 웰 DW2에, 소거 비트 전압과 동일한 9[V]의 전압이 인가될 수 있다. 이에 의해 메모리 유닛(1a)의 소거 트랜지스터(7a, 7b)에서는, 채널 전위가 소거 비트 전압과 동일한 9[V]로 된다.
그 결과, 메모리 유닛(1a)에서는, 용량 트랜지스터(3a, 3b)에 의해 전압이 -9[V]로 되어 있는 플로팅 게이트 FGa, FGb와, 소거 트랜지스터(7a, 7b)의 채널 영역과의 전압차가 18[V]로 되고, 플로팅 게이트 FGa, FGb와, 소거 트랜지스터(7a, 7b)의 채널 영역과의 사이에 큰 전압차가 발생한다. 이에 의해 메모리 유닛(1a)에서는, 플로팅 게이트 FGa, FGb와 소거 트랜지스터(7a, 7b)와의 전압차(18[V])에 의해 발생하는 터널 효과에 의해, 플로팅 게이트 FGa, FGb 내에서 전하를 방출한다. 이렇게 해서, 메모리 유닛(1a)에서는, 플로팅 게이트 FGa, FGb 내에 전하가 축적되지 않은 상태로 되어, 데이터가 소거된 상태로 될 수 있다.
덧붙여서 말하자면, 이때, 소스선 SL에는 0[V]가 인가되고, 리드 게이트선 RGP1, RGN1, RGP2, RGN2에는 각각 0[V]가 인가될 수 있다. 메모리 유닛(1a, 1b, 1c, 1d)의 모든 스위치 트랜지스터(5a, 5b)는, 오프 동작하고, 메모리 유닛(1a, 1b, 1c, 1d)에 있어서, 제1 비트선 BLP1, BLP2 및 판독 트랜지스터(6a) 사이와, 제2 비트선 BLN1, BLN2 및 판독 트랜지스터(6b) 사이의 전기적인 접속이 차단되어 있다.
여기서, 본 발명에서는, 제1 딥 웰 DW1과 제2 딥 웰 DW2가 전기적으로 분리되어 있으며, 제2 딥 웰 DW2에 인가되는 전압과는 상이한 전압을, 제1 딥 웰 DW1에 대하여 인가 가능하게 형성되어 있다. 이로 인해, 제1 딥 웰 DW1에는, 제2 딥 웰 DW2에 인가되는 9[V]의 전압과는 상이한 0[V]의 전압이 인가될 수 있다.
이에 의해, 제1 웰 W1에 형성된 용량 트랜지스터(3a, 3b)의 형성 영역에서는, 제1 웰 배선 WEG1을 통해 소거 전압인 -9[V]가 인가되고, 플로팅 게이트 FGa, FGb의 전압을 용량 결합에 의해 -9[V]로 하강시키는 한편, 제1 웰 W1과 제1 딥 웰 DW1 사이의 전압차를, 터널 효과가 발생하는 전압차보다도 작은 9[V]로 억제할 수 있다. 이렇게 해서, 메모리 유닛(1a)에서는, 제1 딥 웰 DW1과 제1 웰 W1 사이의 전압차를, 터널 효과가 발생하는 전압차보다도 작게 할 수 있는 만큼, 제1 딥 웰 DW1 및 제1 웰 W1 사이에서 필요해지는 접합 전압을 낮게 할 수 있다.
덧붙여서 말하자면, 9[V]의 소거 비트 전압이 인가되는 소거 비트선 EBL1에 접속된 다른 메모리 유닛(1c)에서는, 제1 웰 배선 WEG2에 0[V]의 소거 금지 전압이 인가됨으로써, 소거 트랜지스터(7a, 7b)에 있어서 플로팅 게이트 FGa, FGb와 채널 영역과의 전압차가 작아질 수 있다. 이에 의해 다른 메모리 유닛(1c)의 소거 트랜지스터(7a, 7b)에서는, 이들 플로팅 게이트 FGa, FGb 내에서 전하가 방출되지 않아, 데이터를 보유한 상태를 유지할 수 있다.
또한, -9[V]의 소거 전압이 인가되는 제1 웰 배선 WEG1에 접속된 다른 메모리 유닛(1b)에서는, 소거 비트선 EBL2에 0[V]의 소거 금지 비트 전압이 인가됨으로써, 소거 트랜지스터(7a, 7b)에 있어서 플로팅 게이트 FGa, FGb와 채널 영역과의 전압차가 작아질 수 있다. 이에 의해 다른 메모리 유닛(1b)의 소거 트랜지스터(7a, 7b)에서는, 이들 플로팅 게이트 FGa, FGb 내에서 전하가 방출되지 않아, 데이터를 보유한 상태를 유지할 수 있다. 또한, 다른 메모리 유닛(1d)에서도 마찬가지로 플로팅 게이트 FGa, FGb와 채널 영역과의 전압차가 작아지게 되고, 이들 플로팅 게이트 FGa, FGb 내에서 전하가 방출되지 않아, 데이터를 보유한 상태를 유지할 수 있다.
이렇게 해서, 이 불휘발성 반도체 기억 장치(10)에서는, 메모리 유닛(1a, 1b, 1c, 1d) 중 메모리 유닛(1a)의 데이터만을 소거할 수 있다. 또한, 이상과 같이, 이 불휘발성 반도체 기억 장치(10)에서는, 메모리 유닛(1a)의 데이터를 소거 할 때에도, 제1 딥 웰 DW1과 제1 웰 W1 사이의 전압차나, 제2 딥 웰 DW2와 제2 웰 W2와의 전압차를, 터널 효과가 발생하는 전압차(18[V])보다도 작게 할 수 있으므로, 그만큼, 제1 딥 웰 DW1 및 제1 웰 W1 사이의 접합 전압이나, 제2 딥 웰 DW2 및 제2 웰 W2 사이의 접합 전압을 낮게 할 수 있다.
또한, 전술한 실시 형태에 있어서는, 일 방향(예를 들어, 행 방향)과는 상이한 하나의 타 방향(예를 들어, 열 방향)으로 배열하는 복수의 메모리 셀과, 다른 타 방향으로 배열하는 복수의 메모리 셀에서 소거 비트선 EBL1을 공유시키고, 당해 소거 비트선 EBL1을 공유하고 있는 복수의 메모리 셀(2a, 2b)에 대하여, 소거 비트선 EBL1을 통해 공통의 전압을 일률적으로 인가시키도록 하였다.
또한, 본 발명에서는, 소거 비트선 EBL1과 소거 비트선 EBL2를 독립적으로 제어하고, 소거 비트선 단위로 소거하는 사례에 대해 설명하였다. 그러나, 본 발명은 이에 한정되지 않으며, 예를 들어 소거 비트선 EBL1과 소거 비트선 EBL2를 통합하여 하나의 소거 비트선으로 하고, 당해 소거 비트선에 의해 공통의 전압을, 열이 서로 다른 메모리 유닛(1a, 1b)에 일률적으로 인가하고, 이들 다른 열의 메모리 유닛(1a, 1b)을 동시에 소거하는 방법을 이용해도 된다.
즉, 이 경우, 일 방향(예를 들어, 행 방향)과는 상이한 하나의 타 방향(예를 들어, 열 방향)으로 배열하는 메모리 유닛(1a)과, 다른 타 방향으로 배열하는 메모리 유닛(1b)에서 소거 비트선을 공유시키고, 당해 소거 비트선을 공유하고 있는 복수의 메모리 유닛 셀(1a, 1b)에 대하여 소거 비트선을 통해 공통의 전압을 일률적으로 인가시킬 수 있어, 열이 서로 다른 메모리 유닛(1a, 1b)에 대하여 일괄하여 동시에 소거 동작을 행하게 할 수 있다.
(1-4) 데이터의 판독 동작
다음으로, 불휘발성 반도체 기억 장치(10)에 있어서, 메모리 유닛(1a, 1b, 1c, 1d) 중, 메모리 유닛(1a, 1b)의 데이터를 판독하는 경우에 대하여 이하 설명한다. 또한, 여기에서는, 메모리 유닛(1a)에만 착안하여 설명하고, 다른 메모리 유닛(1b)의 설명은 중복되기 때문에 생략한다. 이 경우, 메모리 유닛(1a)에서는, 리드 게이트선 RGP1, RGN1에 온 전압이 인가되고, 스위치 트랜지스터(5a, 5b)가 모두 온 동작된다. 이때, 예를 들어 소스선 SL에는 0[V]가 인가되고, 제1 비트선 BLP1 및 제2 비트선 BLN1에는 판독 전압으로서 전원 전압 VDD가 인가될 수 있다. 여기에서는, 메모리 유닛(1a)에 있어서 하나의 메모리 셀(2a)에만 데이터가 기입되고, 다른 메모리 셀(2b)에는 데이터가 기입되지 않도록 한다.
여기서, 플로팅 게이트 FGa에 전하가 축적된 하나의 메모리 셀(2a)에서는, 소스선 SL을 통해 판독 트랜지스터(6a)의 소스에 0[V]가 인가되면, 당해 판독 트랜지스터(6a)가 오프 동작하고, 판독 트랜지스터(6a) 및 제1 비트선 BLP1 사이의 전기적인 접속이 차단되어, 제1 비트선 BLP1에서의 전압이 전원 전압 VDD의 상태 그대로로 된다.
한편, 플로팅 게이트 FGb에 전하가 축적되지 않은 다른 메모리 셀(2b)에서는, 소스선 SL로부터 판독 트랜지스터(6b)의 소스에 0[V]가 인가되면, 당해 판독 트랜지스터(6b)가 온 동작하고, 판독 트랜지스터(6b) 및 제2 비트선 BLN1 사이가 전기적으로 접속되고, 제2 비트선 BLN1의 전압이 변화되어 전원 전압 VDD보다도 낮아지게 된다.
이에 의해, 불휘발성 반도체 기억 장치(10)에서는, 제1 비트선 BLP1에 비하여 제2 비트선 BLN1이 저전위로 되고, 이들 제1 비트선 BLP1 및 제2 비트선 BLN1의 전위차를, 래치 회로(도시생략)에 의해 래치함으로써, 전압이 높은 제1 비트선 BLP1이 전원 전압 VDD로 고정됨과 함께, 전압이 낮은 제2 비트선 BLN1이 0V로 고정되어, 판독 정보를 확정할 수 있다.
이 실시 형태의 경우, 메모리 유닛(1a)에서는, 하나의 메모리 셀(2a)에서 기입용으로서 사용하는 제2 비트선 BLN1이, 다른 메모리 셀(2b)에서 판독용 비트선을 겸하고, 마찬가지로 다른 메모리 셀(2b)에서 기입용으로서 사용하는 제1 비트선 BLP1이, 하나의 메모리 셀(2a)에서 판독용 비트선을 겸하는 방법으로 구성되어 있다. 이에 의해, 메모리 유닛(1a, 1b, 1c, 1d)에서는, 각 메모리 셀(2a, 2b)마다 각각 기입용과 판독용 비트선을 개별로 설치하는 경우에 비하여, 비트 개수를 저감시킬 수 있어, 회로 구성을 간소화할 수 있다.
또한, 이 경우, 제1 비트선 BLP1에서는, 데이터 기입 시, 예를 들어 High 레벨로 되는 0[V]의 전압이 인가되면, 이에 의해 다른 메모리 셀(2b)의 플로팅 게이트 FGb 내에 전하가 축적되지 않은 상태로 된다. 이때, 상보형 제2 비트선 BLN1에서는, Low 레벨로 되는 -9[V]의 전압이 인가되기 때문에, 터널 효과에 의해 하나의 메모리 셀(2a)의 플로팅 게이트 FGa에 전하가 주입되고, 당해 전하가 축적된 상태로 된다.
이와 같은 메모리 유닛(1a)의 데이터를 판독하면, 전술한 바와 같이, 제1 비트선 BLP1에서는, 전원 전압 VDD의 상태 그대로로 되고, 데이터 기입 시와 동일한 High 레벨의 전압 상태로 되고, 한편, 제2 비트선 BLN1에서는, 전원 전압 VDD 이하로 되고, 데이터 기입 시와 마찬가지로 Low 레벨의 전압 상태로 된다. 이렇게 해서, 메모리 유닛(1a)에서는, 데이터 기입 시와 데이터 판독 시에서, 제1 비트선 BLP1 및 제2 비트선 BLN1에 표시되는 전압 고저가 일치할 수 있어, 데이터 기입 시와 데이터 판독 시에서 전압 고저를 반전시키는 반전 회로가 불필요하게 된다.
덧붙여서 말하자면, 이 실시 형태의 경우, 데이터 판독을 행하지 않는 메모리 유닛(1c, 1d)에서는, 각 스위치 트랜지스터(5a, 5b)를 오프 동작시킴으로써, 플로팅 게이트 FGa, FGb의 데이터 판독을 방지할 수 있어, 이렇게 해서, 원하는 메모리 유닛(1a, 1b)의 데이터만을 판독할 수 있다.
(1-5) 동작 및 효과
이상의 구성에 있어서, 불휘발성 반도체 기억 장치(10)에서는, 플로팅 게이트 FGa, FGb의 전압을 조정하는 용량 트랜지스터(3a, 3b)와, 용량 트랜지스터(3a, 3b)와의 전압차에 의해 플로팅 게이트 FGa, FGb에 전하를 주입하는 기입 트랜지스터(전하 주입 트랜지스터)(4a, 4b)와, 용량 트랜지스터(3a, 3b)와의 전압차에 의해 플로팅 게이트 FGa, FGb로부터 전하를 방출하는 소거 트랜지스터(전하 방출 트랜지스터)(7a, 7b)와, 플로팅 게이트 FGa, FGb 내의 전하의 유무에 따른 전압을 판독하기 위한 판독 트랜지스터(6a, 6b)를 구비하고, 용량 트랜지스터(3a, 3b), 기입 트랜지스터(4a, 4b), 소거 트랜지스터(7a, 7b), 및 판독 트랜지스터(6a, 6b)에서 플로팅 게이트 FGa, FGb를 공유하는 메모리 셀(2a, 2b)을 설치하도록 하였다.
또한, 메모리 셀(2a, 2b)에서는, 용량 트랜지스터(3a, 3b)가 형성된 제1 도전형(P형)의 제1 웰 W1과, 기입 트랜지스터(4a, 4b)가 형성된 제1 도전형 제2 웰 W2와, 소거 트랜지스터(7a, 7b)가 형성된 제2 도전형(N형)의 제3 웰 W3을 설치하도록 하였다. 또한, 메모리 셀(2a, 2b)에서는, 제2 도전형으로 이루어지고, 제1 웰 W1을 둘러싸고 당해 제1 웰 W1의 형성 영역에서 트리플 웰 구조를 형성하는 제1 딥 웰 DW1과, 동일하게 제2 도전형으로 이루어지고, 제3 웰 W3과 접함과 함께, 제2 웰 W2를 둘러싸고 당해 제2 웰 W2의 형성 영역에서 트리플 웰 구조를 형성하는 제2 딥 웰 DW2가 전기적으로 분리되어 있으며, 제1 딥 웰 DW1에 인가되는 전압과는 상이한 전압을, 제2 딥 웰 DW2에 인가 가능하게 형성하도록 하였다.
이와 같이 불휘발성 반도체 기억 장치(10)에서는, 제1 딥 웰 DW1 및 제2 딥 웰 DW2가 서로 구속되지 않고, 제1 딥 웰 DW1 및 제2 딥 웰 DW2에 대하여, 제1 웰 W1의 용량 트랜지스터(3a, 3b)나, 제2 웰 W2의 기입 트랜지스터(4a, 4b)의 동작에 필요한 전압을, 제1 딥 웰 DW1 및 제2 딥 웰 DW2에 각각 개별로 인가할 수 있다.
따라서, 불휘발성 반도체 기억 장치(10)에서는, 예를 들어 메모리 셀(2a)에 있어서 데이터의 기입 동작을 행할 때, 용량 트랜지스터(3a)에서 플로팅 게이트 FGa의 전압을 상승시키는데 필요한 제1 딥 웰 DW1의 전압값으로 구속되지 않고, 제2 딥 웰 DW2에 인가하는 전압값을 별도 선정할 수 있기 때문에, 제2 딥 웰 DW2에의 전압값을 조정함으로써, 제2 딥 웰 DW2와 제2 웰 W2 사이의 전압차를, 터널 효과가 발생하는 전압차보다도 작게 할 수 있어, 그만큼, 제2 딥 웰 DW2 및 제2 웰 W2 사이에서 필요해지는 접합 내압을 낮게 할 수 있다.
또한, 불휘발성 반도체 기억 장치(10)에서는, 예를 들어 메모리 셀(2a, 2b)에 있어서 데이터의 소거 동작을 행할 때도, 소거 트랜지스터(7a, 7b)에서 플로팅 게이트 FGa, FGb로부터 전하를 방출하는데 필요한 제2 딥 웰 DW2의 전압값으로 구속되지 않고, 제1 딥 웰 DW1에 인가하는 전압값을 별도 선정할 수 있기 때문에, 제1 딥 웰 DW1에의 전압값을 조정함으로써, 제1 딥 웰 DW1과 제1 웰 W1 사이의 전압차를, 터널 효과가 발생하는 전압차보다도 작게 할 수 있어, 그만큼, 제1 딥 웰 DW1 및 제1 웰 W1 사이에서 필요해지는 접합 내압을 낮게 할 수 있다.
이렇게 해서, 불휘발성 반도체 기억 장치(10)에서는, 메모리 유닛(1a)에 있어서, 제1 딥 웰 DW1과 제1 웰 W1 사이의 접합 전압이나, 제2 딥 웰 DW2와 제2 웰 W2 사이의 접합 전압을 낮게 억제할 수 있으므로, 회로 구조가 미세화되어 있는 접합 내압이 낮은 회로 소자에도 혼재시킬 수 있다.
또한, 이 실시 형태의 경우, 하나의 메모리 셀(2a)에서는, 제1 비트선 BLP1을, 스위치 트랜지스터(5a)를 통해 판독 트랜지스터(6a)에 접속시키고, 제2 비트선 BLN1을 기입 트랜지스터(4a)에 직접 접속시켰다. 한편, 하나의 메모리 셀(2a)과 쌍을 이루는 다른 메모리 셀(2b)에서는, 제2 비트선 BLN1을, 스위치 트랜지스터(5b)를 통해 판독 트랜지스터(6b)에 접속시키고, 제1 비트선 BLP1을 기입 트랜지스터(4b)에 직접 접속시켰다.
이와 같이, 메모리 유닛(1a)에서는, 비트선 개수가 제1 비트선 BLP1 및 제2 비트선 BLN1의 2개임에도 불구하고, 하나의 메모리 셀(2a)에서 기입용으로 되는 제2 비트선 BLN1이, 다른 메모리 셀(2b)에서 판독용 비트선을 겸하도록 구성되어 있기 때문에, 전체에서는 비트선 개수와 셀 수가 동일해져서, 실효적인 비트선 개수가 셀당 1개로 되기 때문에 장치 전체로서 소형화를 도모할 수 있다.
또한, 불휘발성 반도체 기억 장치(10)에서는, 판독 트랜지스터(6a, 6b)와, 제1 비트선 BLP1 및 제2 비트선 BLN1이 스위치 트랜지스터(5a, 5b)에 의해 전기적인 접속이 차단되는 점에서, 당해 판독 트랜지스터(6a, 6b)가, 데이터의 기입이나 소거 시에 전하의 이동 경로로 되지 않아, 판독 트랜지스터(6a, 6b)의 게이트 절연막에의 인가 전계나 핫 캐리어의 스트레스에 의한 손상을 방지할 수 있어, 이렇게 해서 데이터의 기입이나 소거에 의해 판독 전류가 열화되지 않아, 전류 열화에 의해 발생하는 오동작을 방지할 수 있다.
(1-6) 다른 실시 형태
또한, 전술한 제1 실시 형태에 있어서는, 도 1에 도시한 바와 같이, 하나의 메모리 셀(2a)에서 기입용으로 사용하는 제2 비트선 BLN1을, 다른 메모리 셀(2b)에서 판독용 비트선으로서 사용하고, 다른 메모리 셀(2b)에서 기입용으로서 사용하는 제1 비트선 BLP1을, 하나의 메모리 셀(2a)에서 판독용 비트선으로서 사용하도록 한 경우에 대해 설명하였다.
그러나, 본 발명은 이에 한정되지 않으며, 예를 들어 도 1과의 대응 부분에 동일 부호를 붙여 나타낸 도 4와 같이, 한쪽의 제1 비트선 BLP1을 하나의 메모리 셀(2a)의 기입용과 판독용 비트선으로서 사용하고, 다른 쪽의 제2 비트선 BLN1을 다른 메모리 셀(2b)의 기입용과 판독용 비트선으로서 사용하는 메모리 유닛(13a)이어도 된다.
이 경우, 도 4에 도시한 바와 같이, 불휘발성 반도체 기억 장치에 설치되는 메모리 유닛(13a)은, 하나의 메모리 셀(14a)과 다른 메모리 셀(14b)로 쌍을 이루고, 예를 들어 이들 메모리 셀(14a, 14b)에서 1비트를 구성할 수 있도록 이루어져 있다. 메모리 유닛(13a)은, 전술한 메모리 유닛(1a)과 마찬가지로, 제1 딥 웰 DW1로 둘러싸인 제1 웰 W1에 용량 트랜지스터(3a, 3b)가 형성되고, 제1 딥 웰 DW1과 전기적으로 분리한 제2 딥 웰 DW2에 제2 웰 W2 및 제3 웰 W3이 형성되어 있다. 제2 웰 W2에는, 기입 트랜지스터(15a, 15b)와, 판독 트랜지스터(6a, 6b)와, 스위치 트랜지스터(5a, 5b)가 형성되어 있다.
제1 비트선 BLP1에는, 하나의 메모리 셀(14a)에 있어서의 하나의 기입 트랜지스터(15a)의 일단부가 접속되어 있음과 함께, 동일하게 하나의 메모리 셀(14a)에 있어서의 하나의 스위치 트랜지스터(5a)의 일단부가 접속되어 있다. 이에 의해 하나의 기입 트랜지스터(15a) 및 하나의 스위치 트랜지스터(5a)에는, 제1 비트선 BLP1로부터 소정 전압이 인가될 수 있다. 또한, 제2 비트선 BLN1에는, 다른 메모리 셀(14b)에 있어서의 다른 기입 트랜지스터(15b)의 일단부가 접속되어 있음과 함께, 동일하게 다른 메모리 셀(14b)에 있어서의 다른 스위치 트랜지스터(5b)의 일단부가 접속되어 있다. 이에 의해 다른 기입 트랜지스터(15b) 및 다른 스위치 트랜지스터(5b)에는, 제2 비트선 BLN1로부터 소정 전압이 인가될 수 있다.
이와 같은 구성을 갖는 메모리 유닛(13a)에서도, 예를 들어 메모리 셀(14a)에 있어서 데이터의 기입 동작을 행할 때, 용량 트랜지스터(3a)에서 플로팅 게이트 FGa의 전압을 상승시키는데 필요한 제1 딥 웰 DW1의 전압값으로 구속되지 않아, 제2 딥 웰 DW2에 인가하는 전압값을 별도 선정할 수 있기 때문에, 제2 딥 웰 DW2에의 전압값을 조정함으로써, 제2 딥 웰 DW2 및 제2 웰 W2 사이의 전압차를, 터널 효과가 발생하는 전압차보다도 작게 할 수 있다.
또한, 이 메모리 유닛(13a)에서도, 예를 들어 메모리 셀(14a, 14b)에 있어서 데이터의 소거 동작을 행할 때도, 소거 트랜지스터(7a, 7b)에서 플로팅 게이트 FGa, FGb로부터 전하를 방출하는데 필요한 제2 딥 웰 DW2의 전압값으로 구속되지 않아 제1 딥 웰 DW1에 인가하는 전압값을 별도 선정할 수 있기 때문에, 제1 딥 웰 DW1로의 전압값을 조정함으로써, 제1 딥 웰 DW1 및 제1 웰 W1 사이의 전압차를, 터널 효과가 발생하는 전압차보다도 작게 할 수 있다.
이렇게 해서, 이와 같은 메모리 유닛(13a)을 구비한 불휘발성 반도체 기억 장치에서는, 제1 딥 웰 DW1과 제1 웰 W1과의 전압차나, 제2 딥 웰 DW2와 제2 웰 W2와의 전압차를 작게 할 수 있으므로, 그만큼, 제1 딥 웰 DW1 및 제1 웰 W1 사이의 접합 전압이나, 제2 딥 웰 DW2 및 제2 웰 W2 사이의 접합 전압을 낮게 할 수 있어, 이렇게 해서, 회로 구조가 미세화되어 있는 접합 내압이 낮은 회로 소자에도 혼재할 수 있다.
또한, 전술한 실시 형태에 있어서는, 메모리 셀[2a, 2b(14a, 14b)]을 쌍으로 한 메모리 유닛[1a, 1b, 1c, 1d(13a)]을 구비하는 불휘발성 반도체 기억 장치에 대하여 적용한 경우에 대해 설명하였지만, 본 발명은 이에 한정되지 않고, 각 메모리 셀[2a, 2b(14a, 14b)]마다 1비트를 기억하는 메모리 유닛(즉, 하나의 메모리 셀[2a(14a)] 및 다른 메모리 셀[2b(14b)]에서 각각 1비트를 기억하고, 합해서 2비트를 기억하는 메모리 유닛)으로 하여도 된다.
(2) 제2 실시 형태에 의한 불휘발성 반도체 기억 장치
(2-1) 메모리 유닛의 회로 구성
도 1과의 대응 부분에 동일 부호를 붙여 나타낸 도 5에 있어서, 21a는 본 발명의 불휘발성 반도체 기억 장치에 설치되는 제2 실시 형태에 따른 메모리 유닛을 나타낸다. 여기서, 이 제2 실시 형태에서는, 소거 트랜지스터(24a, 24b)가 제2 웰 W2에 형성되고, 기입 트랜지스터(27a, 27b)가 제3 웰 W3에 형성되어 있는 점에서, 전술한 제1 실시 형태와는 상이하며, 이들 소거 트랜지스터(24a, 24b) 및 기입 트랜지스터(27a, 27b)의 형성 영역이, 제1 실시 형태와는 반대로 되어 있는 점에 특징을 갖는다.
또한, 불휘발성 반도체 기억 장치는, 도 6에서 후술하는 바와 같이 복수의 메모리 유닛이 행렬 형상으로 배치되지만, 우선 처음에 하나의 메모리 유닛(21a)에 착안하여 이하 이 구성에 대해 설명한다. 도 5에 도시한 바와 같이, 메모리 유닛(21a)은, 하나의 메모리 셀(22a) 및 다른 메모리 셀(22b)을 구비하고 있으며, 제1 비트선 BLP1 및 제2 비트선 BLN1이 하나의 메모리 셀(22a)에 접속되어 있음과 함께, 이들 제1 비트선 BLP1 및 제2 비트선 BLN2가 다른 메모리 셀(22b)에도 접속되어 있다.
하나의 메모리 셀(22a) 및 다른 메모리 셀(22b)에는, 제1 딥 웰 배선 WEDNW, 제1 웰 배선 WEG1, 제2 딥 웰 배선 WNW, 소스선 SL, 리드 게이트선 RGP1, RGN1, 제2 웰 배선 EPW, 및 소거 비트선 EBL1이 설치되어 있으며, 이들 제1 딥 웰 배선 WEDNW, 제1 웰 배선 WEG1, 제2 딥 웰 배선 WNW, 소스선 SL, 리드 게이트선 RGP1, RGN1, 제2 웰 배선 EPW, 및 소거 비트선 EBL1로부터 필요에 따라서 소정 전압이 인가될 수 있도록 이루어져 있다.
이 실시 형태의 경우, 하나의 메모리 셀(22a) 및 다른 메모리 셀(22b)은 동일 구성을 갖고 있으며, 예를 들어 이들 2셀에서 1비트를 기억하는 상보형 셀을 구성하고 있다. 또한, 이 실시 형태에 있어서는, 하나의 메모리 셀(22a)과 다른 메모리 셀(22b)의 2셀에서 1비트를 기억하는 상보형 셀을 구성하는 경우에 대해 설명하지만, 본 발명은 이에 한정되지 않으며, 각 메모리 셀(22a, 22b)마다 1비트를 기억하는 메모리 유닛(즉, 하나의 메모리 셀(22a) 및 다른 메모리 셀(22b)에서 각각 1비트를 기억하고, 합해서 2비트를 기억하는 메모리 유닛)으로 하여도 된다.
여기서 메모리 유닛(21a)을 구성하는 하나의 메모리 셀(22a)에는, 제1 비트선 BLP1 및 제2 비트선 BLN1의 2개가 접속되어 있으며, 비트선 개수가 셀당 2개 존재하게 된다. 그러나, 이 메모리 유닛(21a)에서도, 전술한 제1 실시 형태와 마찬가지로, 예를 들어 하나의 메모리 셀(22a)에서 기입용으로 되는 제2 비트선 BLN1이, 다른 메모리 셀(22b)에서 판독용 비트선을 겸하기 때문에, 전체에서는 비트선 개수와 셀 수가 동일해져서, 실효적인 비트선 개수가 셀당 1개로 된다.
여기서, 하나의 메모리 셀(22a)의 구성에 착안하면, 이 메모리 셀(22a)은, 기입 트랜지스터(27a)와, 판독 트랜지스터(6a)와, 소거 트랜지스터(24a)와, 용량 트랜지스터(3a)와, 스위치 트랜지스터(5a)를 구비하고 있으며, 기입 트랜지스터(27a), 판독 트랜지스터(6a), 소거 트랜지스터(24a), 및 용량 트랜지스터(3a)에서 하나의 플로팅 게이트 FGa를 공유하고 있다. 또한, 플로팅 게이트 FGa는, 전술한 제1 실시 형태와 마찬가지로, 소거 트랜지스터(24a)의 게이트 절연막과, 판독 트랜지스터(6a)의 게이트 절연막과, 기입 트랜지스터(27a)의 게이트 절연막과, 용량 트랜지스터(3a)의 게이트 절연막에 접속되어 있다.
이 경우, 전하 주입 트랜지스터로서의 소거 트랜지스터(24a)는, 예를 들어 P형(제1 도전형)의 제2 웰 W2에 형성된 N형 MOS이며, 일단부의 확산층이 소거 비트선 EBL1에 접속되고, 타단부의 확산층이 제2 웰 W2와 단락(쇼트)하고 있다. 이것에 추가하여, 전하 방출 트랜지스터로서의 기입 트랜지스터(27a)는, 예를 들어 N형(제2 도전형)의 제3 웰 W3에 형성된 P형 MOS이다. 이 경우, 하나의 메모리 셀(22a)에 배치된 기입 트랜지스터(27a)에는 그 일단부의 확산층에 제2 비트선 BLN1이 접속되고, 다른 메모리 셀(22b)에 배치된 기입 트랜지스터(27b)에는 그 일단부의 확산층에 제1 비트선 BLP1이 접속되어 있다.
여기서, 메모리 유닛(21a)에서도, 다른 메모리 셀(22b)의 기입 트랜지스터(27b)에 직접 접속되어 있는 제1 비트선 BLP1이, 하나의 메모리 셀(22a)의 판독 트랜지스터(6a)에 스위치 트랜지스터(5a)를 통해 접속되어 있음과 함께, 하나의 메모리 셀(22a)의 기입 트랜지스터(27a)에 직접 접속되어 있는 제2 비트선 BLN1이, 다른 메모리 셀(22b)의 판독 트랜지스터(6b)에 스위치 트랜지스터(5b)를 통해 접속되어 있다.
이러한 구성에 더하여 제2 실시 형태에 따른 메모리 유닛(21a)에서도, 전술한 제1 실시 형태와 마찬가지로, P형(제1 도전형)의 반도체 기판(도시생략) 위에, N형(제2 도전형)의 제1 딥 웰 DW1 및 제2 딥 웰 DW2가 형성되어 있다. 이 경우도, 제1 딥 웰 DW1은, P형(제1 도전형)의 제1 웰 W1을 둘러싸도록 형성되어 있으며, 제1 웰 W1을 반도체 기판으로부터 전기적으로 분리하고, 당해 제1 웰 W1의 형성 영역에서 트리플 웰 구조를 형성할 수 있도록 이루어져 있다. 여기서, 제1 웰 W1에는, 용량 트랜지스터(3a, 3b)의 채널 영역이 형성되어 있으며, 용량 트랜지스터(3a, 3b)에 인가하는 소정 전압이 제1 웰 배선 WEG1을 통해 인가될 수 있다.
한편, 제2 딥 웰 DW2도, 전술한 제1 실시 형태와 마찬가지로, P형 제2 웰 W2를 둘러싸도록 형성되어 있으며, 제2 웰 W2를 반도체 기판으로부터 전기적으로 분리하고, 당해 제2 웰 W2의 형성 영역에서 트리플 웰 구조를 형성할 수 있도록 이루어져 있다. 또한, 이 제2 딥 웰 DW2에는, N형(제2 도전형)의 제3 웰 W3이 제2 웰 W2와 인접하도록 형성되어 있다. 또한, 이 경우, 제2 웰 W2에는, 소거 트랜지스터(24a, 24b)와, 판독 트랜지스터(6a, 6b)와, 스위치 트랜지스터(5a, 5b)의 각 채널 영역이 형성되어 있으며, 제2 웰 배선 EPW를 통해 소정 전압이 인가될 수 있다. 또한, 제3 웰 W3은, 기입 트랜지스터(27a, 27b)의 채널 영역이 형성된 구성을 갖고, 극성이 동일한 N형(제2 도전형)의 제2 딥 웰 DW2와 동일 전위로 될 수 있다.
이것에 추가하여, 제2 실시 형태에 의한 메모리 유닛(21a)에서도, 제1 딥 웰 DW1 및 제2 딥 웰 DW2가 전기적으로 분리되어 있으며, 제2 딥 웰 DW2에 인가되는 전압과는 상이한 전압을 제1 딥 웰 DW1에 별도 인가할 수 있도록 형성되어 있다. 이에 의해, 제2 딥 웰 DW2에서는, 제1 딥 웰 DW1에 인가되는 전압으로 구속되지 않고, 제3 웰 W3의 기입 트랜지스터(27a, 27b)의 동작에 필요한 전압을, 제2 딥 웰 배선 WNW를 통해 별도 인가할 수 있도록 이루어져 있다. 이에 의해, 제2 딥 웰 DW2에서도, 기입 트랜지스터(27a, 27b)에 의한 기입 동작이나, 소거 트랜지스터(24a, 24b)에 의한 소거 동작을 행할 때 필요해지는 전압 중, 극성이 상이한 제2 웰 W2의 사이에서 전압차가 작아지게 되는 전압을 인가할 수 있다.
또한, 제1 딥 웰 DW1에서도, 제2 딥 웰 DW2에 인가되는 전압으로 구속되지 않고, 제1 웰 W1의 용량 트랜지스터(3a, 3b)의 동작에 필요한 전압을, 제1 딥 웰 배선 WEDNW를 통해 별도 인가할 수 있도록 이루어져 있다. 이에 의해, 제1 딥 웰 DW1에서는, 용량 트랜지스터(3a, 3b)에 있어서 기입 동작이나 소거 동작을 행할 때 필요해지는 전압 중, 용량 트랜지스터(3a, 3b)가 형성된 제1 웰 W1의 사이에서 전압차가 작아지게 되는 전압을 인가할 수 있다.
이렇게 해서, 이와 같은 메모리 유닛(21a)을 구비한 불휘발성 반도체 기억 장치에서는, 제1 딥 웰 DW1과 제1 웰 W1과의 전압차나, 제2 딥 웰 DW2와 제2 웰 W2와의 전압차를 작게 할 수 있으므로, 그만큼, 제1 딥 웰 DW1 및 제1 웰 W1 사이의 접합 전압이나, 제2 딥 웰 DW2 및 제2 웰 W2 사이의 접합 전압을 낮게 할 수 있어, 이렇게 해서, 회로 구조가 미세화되어 있는 접합 내압이 낮은 회로 소자에도 혼재할 수 있다.
(2-2) 데이터의 기입 동작
여기서, 도 6은, 도 5에 도시한 메모리 유닛(21a)과 동일한 회로 구성을 지닌 복수의 메모리 유닛(21b, 21c, 21d)을 행렬 형상(이 경우, 행 방향 2개, 열 방향 2개의 행렬 형상)으로 배치시킨 불휘발성 반도체 기억 장치(29)를 나타낸다. 도 6에서는, 이들 복수의 메모리 유닛(21a, 21b, 21c, 21d) 중, 1줄 1열째의 메모리 유닛(21a)에 있어서의 하나의 메모리 셀(22a)(즉, 에리어 ER3)에만 데이터를 기입할 때의 각 부위의 전압값을 나타내고 있다. 또한, 여기에서는, 데이터의 기입이 행해지는 하나의 메모리 셀(22a)을 갖는 메모리 유닛(21a)을 선택 메모리 유닛(11a)이라 칭하고, 하나의 메모리 셀(22a) 및 다른 메모리 셀(22b)의 어느 쪽에도 데이터의 기입을 행하지 않는 메모리 유닛(21b, 21c, 21d)을 비선택 메모리 유닛(11b)이라 칭한다.
덧붙여서 말하자면, 불휘발성 반도체 기억 장치(29)에서도, 전술한 제1 실시 형태와 마찬가지로, 일 방향(예를 들어, 행 방향)으로 배치된 복수의 메모리 유닛[21a, 21b(21c, 21d)]을 따라서 제1 딥 웰 DW1 및 제2 딥 웰 DW2가 형성되어 있으며, 이들 복수의 메모리 유닛[21a, 21b(21c, 21d)]에서 제1 딥 웰 DW1 및 제2 딥 웰 DW2를 공유하고 있다. 또한, 이 제1 딥 웰 DW1에서는, 일 방향으로 배치된 복수의 메모리 유닛[21a, 21b(21c, 21d)]을 따라서, 제1 웰 W1이 형성되어 있으며, 이들 복수의 메모리 유닛[21a, 21b(21c, 21d)]에서 제1 웰 W1을 공유하고 있다. 제2 딥 웰 DW2에서는, 일 방향으로 배치된 복수의 메모리 유닛[21a, 21b(21c, 21d)]을 따라 제2 웰 W2 및 제3 웰 W3이 형성되어 있으며, 이들 복수의 메모리 유닛[21a, 21b(21c, 21d)]에서 제2 웰 W2 및 제3 웰 W3을 공유하고 있다.
덧붙여서 말하자면, 제2 실시 형태의 경우에서도, 복수의 제1 딥 웰 DW1에는, 동일한 제1 딥 웰 배선 WEDNW가 접속되어 있으며, 당해 제1 딥 웰 배선 WEDNW에 의해 동일한 전압이 일률적으로 인가될 수 있다. 또한, 복수의 제2 딥 웰 DW2에도, 동일한 제2 딥 웰 배선 WNW가 접속되어 있으며, 당해 제2 딥 웰 배선 WNW에 의해 동일한 전압이 일률적으로 인가될 수 있다. 또한, 복수의 제2 웰 W2에도, 동일한 제2 웰 배선 EPW가 접속되어 있으며, 당해 제2 웰 배선 EPW에 의해 동일한 전압이 일률적으로 인가될 수 있다.
이러한 구성하에, 불휘발성 반도체 기억 장치(29)에서는, 선택 메모리 유닛(11a)에 접속된 제1 웰 배선 WEG1에 -9[V]의 기입 전압이 인가된다. 이에 의해, 이 제1 웰 배선 WEG1에 접속된 용량 트랜지스터(3a, 3b)에서는, 게이트 절연막과 플로팅 게이트 FGa, FGb의 용량 결합에 의해, 플로팅 게이트 FGa, FGb의 전압이 -9[V]로 하강할 수 있다.
이때, 선택 메모리 유닛(11a)이 배치된 1열째에 있어서, 데이터의 기입을 행하는 하나의 메모리 셀(22a)(선택 셀(12a))에서는, 제2 비트선 BLN1을 통해 하나의 기입 트랜지스터(27a)에 9[V]의 기입 비트 전압이 인가됨과 함께, 제2 딥 웰 배선 WNW를 통해 제2 딥 웰 DW2로부터 극성이 동일한 제3 웰 W3에, 기입 비트 전압과 동일한 9[V]의 전압이 인가될 수 있다. 이에 의해 선택 셀(12a)의 기입 트랜지스터(27a)에서는, 채널 전위가 기입 비트 전압과 동일한 9[V]로 된다.
그 결과, 선택 셀(12a)에서는, 용량 트랜지스터(3a)에 의해 전압이 -9[V]로 되어 있는 플로팅 게이트 FGa와, 기입 트랜지스터(27a)의 채널 영역과의 전압차가 18[V]로 되고, 플로팅 게이트 FGa와, 기입 트랜지스터(27a)의 채널 영역과의 사이에 큰 전압차가 발생한다. 이에 의해 선택 셀(12a)에서는, 플로팅 게이트 FGa와 기입 트랜지스터(27a)와의 전압차(18[V])에 의해 발생하는 터널 효과에 의해, 기입 트랜지스터(27a)의 플로팅 게이트 FGa로부터, 채널 영역(제3 웰 W3)으로 전하가 방출될 수 있다. 이렇게 해서, 선택 셀(12a)에서는, 플로팅 게이트 FGa 중에 전하가 축적되지 않아, 데이터가 기입된 상태로 될 수 있다.
이때, 불휘발성 반도체 기억 장치(29)에서는, 제2 비트선 BLN1로부터 선택 셀(12a)의 기입 트랜지스터(27a)에 인가되는 9[V]의 기입 비트 전압과 동일한 9[V]의 전압이, 제2 딥 웰 배선 WNW를 통해 제3 웰 W3에도 인가되어 있기 때문에, 기입 트랜지스터(27a)의 형성 영역에서 플로팅 게이트 FGa와 채널 영역의 사이에서 터널 효과가 발생하는 18[V]의 전압차를 발생시키면서도, 제2 웰 W2와 제2 딥 웰 DW2와의 전압차를, 터널 효과가 발생하는 전압차보다도 작은 9[V]로 선정할 수 있다.
이때, 불휘발성 반도체 기억 장치(29)에서는, 제2 딥 웰 DW2에 인가되는 9[V]의 전압과는 상이한 전압을 제1 딥 웰 DW1에 인가할 수 있기 때문에, 제1 웰 W1에 인가되어 있는 -9[V]의 전압과 전압차가 작은 0[V]의 전압을, 제1 딥 웰 배선 WEDNW를 통해 제1 딥 웰 DW1에 인가할 수 있도록 이루어져 있다.
이에 의해, 선택 메모리 유닛(11a)에서는, 용량 트랜지스터(3a)에 있어서 게이트 절연막과 플로팅 게이트 FGa의 용량 결합에 의해, 플로팅 게이트 FGa의 전압을 -9[V]로 하면서, 용량 트랜지스터(3a)가 형성되어 있는 제1 웰 W1과, 제1 딥 웰 DW1과의 전압차를, 터널 효과가 발생하는 전압차보다도 작은 9[V]로 억제할 수 있다.
덧붙여서 말하자면, 선택 셀(12a)에 배치된 하나의 리드 게이트선 RGP1 및 다른 리드 게이트선 RGN1에는 각각 0[V]의 오프 전압이 인가되고, 이에 의해, 선택 셀(12a)의 스위치 트랜지스터(5a, 5b)는 오프 동작하고, 제1 비트선 BLP1 및 제2 비트선 BLN1의 전압이 차단될 수 있다.
그런데, 전술한 제1 실시 형태에서는, 이 제2 실시 형태와는 달리, 도 2에 도시한 바와 같이, 제2 비트선 BLN1에 -9[V]의 기입 비트 전압이 인가되어 있다. 이로 인해, 도 2에 도시한 제1 실시 형태에서는, 스위치 게이트선 RGN1을 통해 스위치 트랜지스터(5b)의 게이트에 -9[V]의 부(負) 전압이 오프 전압으로서 인가되어 당해 스위치 트랜지스터(5b)를 오프 동작시킴으로써, 제2 비트선 BLN1의 기입 비트 전압을 차단하고 있다. 이에 의해, 이러한 제1 실시 형태의 경우, 스위치 트랜지스터(5a, 5b)를 고전압(부 전압인 -9[V])으로 동작시킴으로써, 스위치 트랜지스터(5a, 5b)를 제어하는 제어 회로가 커지게 된다.
이에 반하여, 이 제2 실시 형태에서는, 데이터의 기입 동작 시, 선택 셀(12a)에 접속되는 제2 비트선 BLN1에 정(正) 전압의 9[V]가 인가되기 때문에, 스위치 게이트선 RGN1에 0[V]를 인가하면, 당해 스위치 게이트선 RGN1에 접속된 스위치 트랜지스터(5b)를 오프 동작시킬 수 있다. 이로 인해, 이 제2 실시 형태의 경우, 제1 실시 형태보다도 스위치 트랜지스터(5a, 5b)를 저전압(0[V])으로 동작시킬 수 있어, 그만큼, 스위치 트랜지스터(5a, 5b)를 제어하는 제어 회로를 작게 할 수 있다.
또한, 제1 비트선 BLP1 및 제2 비트선 BLN1에 0[V] 이상의 정 전압을 인가하기 때문에, 판독 회로에 부 전압이 가해지지 않아, 부 전압을 차단하는 회로를 설치할 필요가 없어져서, 그만큼, 제1 실시 형태보다도 제어 회로를 작게 할 수 있다.
또한, 제1 실시 형태 및 제2 실시 형태에 공통되는 점으로서, 판독 트랜지스터(6a, 6b)와 스위치 트랜지스터(5a, 5b)가 반도체 기판과 분리된 제2 웰 W2 내에 있기 때문에, 반도체 기판의 전위가 접지 전위가 아닌 제품에도 적용할 수 있다.
다음으로, 기입 트랜지스터(27b)에 있어서 플로팅 게이트 FGb 내의 전하가 채널 영역으로 방출되지 않는 다른 메모리 셀(22b)(비선택 셀(12b))에 대해 설명한다. 이 경우, 비선택으로 되어 있는 제1 비트선 BLP1에는 0[V]의 기입 금지 비트 전압이 인가될 수 있다. 이에 의해, 선택 메모리 유닛(11a)에서는, 비선택 셀(12b)의 기입 트랜지스터(27b)의 일단부에, 제1 비트선 BLP1로부터 0[V]의 기입 금지 비트 전압이 인가될 수 있다.
그 결과, 선택 메모리 유닛(11a)의 비선택 셀(12b)에서는, 기입 트랜지스터(27b)의 채널 전위가 제1 비트선 BLP1의 기입 금지 비트 전압과 동일한 0[V]로 되기 때문에, 용량 트랜지스터(3b)에 의해 -9[V]로 된 플로팅 게이트 FGb와의 전위차가 9[V]로 작아지게 되고, 그 결과, 터널 효과가 발생하지 않아, 플로팅 게이트 FGb 내의 전하가 채널 영역으로 방출될 수 없다. 이렇게 해서, 비선택 셀(12b)에서는, 플로팅 게이트 FGb 중에 전하가 축적된 상태 그대로로 되어, 데이터가 기입되지 않은 상태를 유지할 수 있다.
또한, 이때 소거 비트선 EBL1 및 소스선 SL에도 0[V]의 전압이 인가되어 있으며, 선택 메모리 유닛(11a)의 하나의 메모리 셀(22a) 및 다른 메모리 셀(22b)에서는, 소거 비트선 EBL1에 접속된 소거 트랜지스터(24a, 24b)의 게이트 절연막과, 소스선 SL에 접속된 판독 트랜지스터(6a, 6b)의 게이트 절연막에 있어서 플로팅 게이트 FGa, FGb와의 전압차가 작아지게 되고, 그 영역에서 터널 효과가 발생하지 않아, 플로팅 게이트 FGa, FGb 내의 전하를 방출할 수 없다.
또한, 비선택 메모리 유닛(11b)으로 되는 메모리 유닛(21b)에서는, 선택 메모리 유닛(11a)과 공유하고 있는 제1 웰 배선 WEG1에 -9[V]의 기입 전압이 인가되지만, 비선택의 제1 비트선 BLP2 및 제2 비트선 BLN2에 각각 0[V]의 기입 금지 비트 전압이 인가되어 있기 때문에, 플로팅 게이트 FGa, FGb와 기입 트랜지스터(27a, 27b) 사이의 전압차가 작아지게 되고, 그 영역에서 터널 효과가 발생하지 않아, 플로팅 게이트 FGa, FGb 내의 전하가 방출될 수 없다.
이때, 선택 메모리 유닛(11a)과 제1 웰 W1 및 제1 딥 웰 DW1을 공유하는 메모리 유닛(21b)에서도, 전술한 바와 같이 선택 메모리 유닛(11a)과 마찬가지로, 제1 웰 W1에 -9[V]가 인가되고, 제1 딥 웰 DW1에 0[V]가 인가되기 때문에, 이들 제1 웰 W1과 제1 딥 웰 DW1의 전압차를, 터널 효과가 발생하는 전압차보다도 작게 억제할 수 있다.
또한, 메모리 유닛(21b)에서는, 선택 메모리 유닛(11a)과 제2 웰 W2 및 제2 딥 웰 DW2도 공유하고 있기 때문에, 전술한 바와 같이 선택 메모리 유닛(11a)과 마찬가지로, 제2 웰 W2에 0[V]가 인가되어 있지만, 제2 딥 웰 DW2에 9[V]가 인가되기 때문에, 이들 제2 웰 W2 및 제2 딥 웰 DW2 사이의 전압차를 9[V]로 작게 할 수 있다.
한편, 선택 메모리 유닛(11a)과 제1 비트선 BLP1 및 제2 비트선 BLN1을 공유하고 있는 비선택 메모리 유닛(11b)으로 되는 메모리 유닛(21c)에서는, 제2 비트선 BLN1에 기입 비트 전압(9[V])이 인가되지만, 제1 웰 배선 WEG2에 0[V]의 기입 금지 전압이 인가되어 있기 때문에, 용량 트랜지스터(3a)에서 플로팅 게이트 FGa의 전압이 하강하지 않고, 당해 플로팅 게이트 FGa와 기입 트랜지스터(27a)의 사이에서 터널 효과가 발생하지 않아, 플로팅 게이트 FGa 내의 전하가 방출될 수 없다.
덧붙여서 말하자면, 0[V]의 기입 금지 비트 전압이 인가되는 비선택의 제1 비트선 BLP1에 접속되어 있는 메모리 유닛(21c)이나, 동일하게, 0[V]의 기입 금지 비트 전압이 인가되는 비선택의 제1 비트선 BLP2 및 제2 비트선 BLN2에 접속된 메모리 유닛(21d)에서도, 플로팅 게이트 FGa, FGb와 채널 영역과의 전압차가 작아지게 되고, 터널 효과가 발생하지 않아, 플로팅 게이트 FGa, FGb 내의 전하가 방출될 수 없다.
이렇게 해서, 이 불휘발성 반도체 기억 장치(29)에서는, 메모리 유닛(21a, 21b, 21c, 21d) 중 메모리 유닛(21a)의 메모리 셀(22a)에만 데이터를 기입할 수 있다. 또한, 이상과 같이, 이 불휘발성 반도체 기억 장치(29)에서는, 메모리 유닛(21a)에 데이터를 기입할 때에도, 제1 딥 웰 DW1과 제1 웰 W1과의 전압차나, 제2 딥 웰 DW2와 제2 웰 W2와의 전압차를, 터널 효과가 발생하는 전압차(18[V])보다도 작게 할 수 있으므로, 그만큼, 제1 딥 웰 DW1 및 제1 웰 W1 사이의 접합 전압이나, 제2 딥 웰 DW2 및 제2 웰 W2 사이의 접합 전압을 작게 할 수 있다.
(2-3) 데이터의 소거 동작
도 6과의 대응 부분에 동일 부호를 붙여 나타낸 도 7은, 행렬 형상으로 배치된 메모리 유닛(21a, 21b, 21c, 21d) 중, 1열 1행째에 있는 메모리 유닛(21a)의 메모리 셀(22a, 22b)(즉, 에리어 ER4)의 데이터를 소거하고, 나머지의 다른 메모리 유닛(21b, 21c, 21d)의 데이터를 소거하지 않을 때의 각 부위의 전압값을 나타내고 있다.
이 경우, 불휘발성 반도체 기억 장치(29)에서는, 메모리 유닛(21a)의 용량 트랜지스터(3a, 3b)에 제1 웰 배선 WEG1을 통해 9[V]의 소거 전압이 인가될 수 있다. 이에 의해, 이 제1 웰 배선 WEG1에 접속된 제1 웰 W1의 용량 트랜지스터(3a, 3b)에서는, 게이트 절연막과 플로팅 게이트 FGa, FGb의 용량 결합에 의해, 플로팅 게이트 FGa, FGb의 전압이 상승해 가서, 9[V]로 될 수 있다.
이때, 데이터를 소거하는 메모리 유닛(21a)에서는, 소거 비트선(전하 주입 비트선) EBL1을 통해 소거 트랜지스터(24a, 24b)에 -9[V]의 소거 비트 전압이 인가됨과 함께, 제2 웰 배선 EPW를 통해 제2 웰 W2에도, 소거 비트 전압과 동일한 -9[V]의 전압이 인가될 수 있다. 이에 의해 메모리 유닛(21a)의 소거 트랜지스터(24a, 24b)에서는, 채널 전위가 소거 비트 전압과 동일한 -9[V]로 된다.
그 결과, 메모리 유닛(21a)에서는, 용량 트랜지스터(3a, 3b)에 의해 전압이 9[V]로 되어 있는 플로팅 게이트 FGa, FGb와, 소거 트랜지스터(24a, 24b)의 채널 영역과의 전압차가 18[V]로 되고, 플로팅 게이트 FGa, FGb와, 소거 트랜지스터(24a, 24b)의 채널 영역과의 사이에 큰 전압차가 발생한다. 이에 의해 메모리 유닛(21a)에서는, 플로팅 게이트 FGa, FGb와 소거 트랜지스터(24a, 24b)와의 전압차(18[V])에 의해 발생하는 터널 효과에 의해, 플로팅 게이트 FGa, FGb 내에 전하를 주입한다. 이렇게 해서, 메모리 유닛(21a)에서는, 플로팅 게이트 FGa, FGb 내에 전하가 축적된 상태로 되고, 데이터가 소거된 상태로 될 수 있다.
덧붙여서 말하자면, 이때, 소스선 SL에는 0[V]가 인가되고, 리드 게이트선 RGP1, RGN1, RGP2, RGN2에는 각각 0[V]가 인가될 수 있다. 메모리 유닛(21a, 21b, 21c, 21d)의 모든 스위치 트랜지스터(5a, 5b)는, 오프 동작하고, 메모리 유닛(21a, 21b, 21c, 21d)에 있어서, 제1 비트선 BLP1, BLP2 및 판독 트랜지스터(6a) 사이와, 제2 비트선 BLN1, BLN2 및 판독 트랜지스터(6b) 사이의 전기적인 접속이 차단되어 있다.
여기서, 본 발명에서는, 제1 딥 웰 DW1과 제2 딥 웰 DW2가 전기적으로 분리되어 있으며, 제1 딥 웰 DW1에 인가되는 전압과는 상이한 전압을, 제2 딥 웰 DW2에 대하여 인가 가능하게 형성되어 있다. 이로 인해, 제2 딥 웰 DW2에는, 제1 딥 웰 DW1에 인가되는 9[V]의 전압과는 상이한 0[V]의 전압이 인가될 수 있다.
이에 의해, 제2 웰 W2에 형성된 소거 트랜지스터(24a, 24b)의 형성 영역에서는, 제2 웰 배선 EPW를 통해 소거 전압인 -9[V]가 인가되고, 플로팅 게이트 FGa, FGb와의 전압차를, 터널 효과가 발생하는 전압차(18[V])로 하는 한편, 제2 웰 W2와 제2 딥 웰 DW2 사이의 전압차를, 터널 효과가 발생하는 전압차보다도 작은 9[V]로 억제할 수 있다. 이렇게 해서, 메모리 유닛(21a)에서는, 제2 딥 웰 DW2와 제2 웰 W2 사이의 전압차를, 터널 효과가 발생하는 전압차보다도 작게 할 수 있는 만큼, 제2 딥 웰 DW2 및 제2 웰 W2 사이에서 필요해지는 접합 내압을 낮게 할 수 있다.
덧붙여서 말하자면, -9[V]의 소거 비트 전압이 인가되는 소거 비트선 EBL1에 접속된 다른 메모리 유닛(21c)에서는, 제1 웰 배선 WEG2에 0[V]의 소거 금지 전압이 인가됨으로써, 소거 트랜지스터(24a, 24b)에 있어서 플로팅 게이트 FGa, FGb와 채널 영역과의 전압차를, 터널 효과가 발생하지 않는 전압차 이하로 선정하고 있다. 이에 의해 메모리 유닛(21c)의 소거 트랜지스터(24a, 24b)에서는, 채널 영역으로부터 플로팅 게이트 FGa, FGb 내를 향해 전하가 주입되지 않아, 데이터를 보유한 상태를 유지할 수 있다.
또한, 9[V]의 소거 전압이 인가되는 제1 웰 배선 WEG1에 접속된 다른 메모리 유닛(21b)에서는, 소거 비트선 EBL2에 0[V]의 소거 금지 비트 전압이 인가됨으로써, 소거 트랜지스터(24a, 24b)에 있어서 플로팅 게이트 FGa, FGb와 채널 영역과의 전압차를, 터널 효과가 발생하지 않는 전압차 이하로 선정하고 있다. 이에 의해 메모리 유닛(21b)의 소거 트랜지스터(24a, 24b)에서는, 채널 영역으로부터 플로팅 게이트 FGa, FGb 내를 향해 전하가 주입되지 않아, 데이터를 보유한 상태를 유지할 수 있다. 또한, 다른 메모리 유닛(21d)에서도 마찬가지로 플로팅 게이트 FGa, FGb와 채널 영역과의 전압차가 작아지게 되고, 이들 플로팅 게이트 FGa, FGb 내에 전하가 주입되지 않아, 데이터를 보유한 상태를 유지할 수 있다.
이렇게 해서, 이 불휘발성 반도체 기억 장치(29)에서는, 메모리 유닛(21a, 21b, 21c, 21d) 중 메모리 유닛(21a)의 데이터만을 소거할 수 있다. 또한, 이상과 같이, 이 불휘발성 반도체 기억 장치(29)에서는, 메모리 유닛(21a)의 데이터를 소거할 때에도, 제1 딥 웰 DW1과 제1 웰 W1과의 전압차나, 제2 딥 웰 DW2와 제2 웰 W2와의 전압차를, 터널 효과가 발생하는 전압차(18[V])보다도 작게 할 수 있으므로, 그만큼, 제1 딥 웰 DW1 및 제1 웰 W1 사이의 접합 전압이나, 제2 딥 웰 DW2 및 제2 웰 W2 사이의 접합 전압을 낮게 할 수 있다.
또한, 전술한 실시 형태에 있어서는, 일 방향(예를 들어, 행 방향)과는 상이한 하나의 타 방향(예를 들어, 열 방향)으로 배열하는 복수의 메모리 셀과, 다른 타 방향으로 배열하는 복수의 메모리 셀에서 소거 비트선 EBL1을 공유시키고, 당해 소거 비트선 EBL1을 공유하고 있는 복수의 메모리 셀(22a, 22b)에 대하여, 소거 비트선 EBL1을 통해 공통의 전압을 일률적으로 인가시키도록 하였다.
또한, 본 발명에서는, 소거 비트선 EBL1과 소거 비트선 EBL2를 독립적으로 제어하고, 소거 비트선 단위로 소거하는 사례에 대해 설명하였다. 그러나, 본 발명은 이에 한정되지 않으며, 예를 들어 소거 비트선 EBL1과 소거 비트선 EBL2를 통합하여 하나의 소거 비트선으로 하고, 당해 소거 비트선에 의해 공통의 전압을, 열이 서도 다른 메모리 유닛(21a, 21b)에 일률적으로 인가하고, 이들 열이 서로 다른 메모리 유닛(21a, 21b)을 동시에 소거하는 방법을 이용해도 된다. 즉, 이 경우, 일 방향(예를 들어, 행 방향)과는 상이한 하나의 타 방향(예를 들어, 열 방향)으로 배열하는 메모리 유닛(21a)과, 다른 타 방향으로 배열하는 메모리 유닛(21b)에서 소거 비트선을 공유시키고, 당해 소거 비트선을 공유하고 있는 복수의 메모리 유닛(21a, 21b)에 대하여, 소거 비트선을 통해 공통의 전압을 일률적으로 인가시킬 수 있어, 열이 서로 다른 메모리 유닛(21a, 21b)에 대하여 일괄하여 동시에 소거 동작을 행하게 할 수 있다.
(2-4) 데이터의 판독 동작
도 6과의 대응 부분에 동일 부호를 붙여 나타낸 도 8은, 메모리 유닛(21a, 21b, 21c, 21d) 중, 메모리 유닛(21a, 21b)의 데이터를 판독할 때의 각 부위 전압값을 나타내고 있다. 또한, 여기에서는, 메모리 유닛(21a)에만 착안해서 설명하고, 다른 메모리 유닛(21b)의 설명은 중복되기 때문에 생략한다.
또한, 이 경우, 메모리 유닛(21a)에 있어서, 하나의 메모리 셀(22a)에서는, 플로팅 게이트 FGa 내에 전하가 축적되지 않고 데이터가 기입된 상태로 되어 있으며, 다른 메모리 셀(22b)에서는, 플로팅 게이트 FGb 내에 전하가 축적되어 있고 데이터가 기입되지 않은 상태로 되어 있는 것으로 한다.
이 경우, 불휘발성 반도체 기억 장치(29)는, 리드 게이트선 RGP1, RGN1에 온 전압으로서 전원 전압 VDD가 인가되고, 데이터를 판독하는 메모리 유닛(21a, 21b)의 스위치 트랜지스터(5a, 5b)를 모두 온 동작시킨다. 이때, 소스선 SL에는 0[V]가 인가되고, 제1 비트선 BLP1, BLP2 및 제2 비트선 BLN1, BLN2에는 판독 전압으로서 전원 전압 VDD가 인가될 수 있다.
여기서, 플로팅 게이트 FGa 내에 전하가 축적되지 않은 하나의 메모리 셀(22a)에서는, 소스선 SL을 통해 판독 트랜지스터(6a)의 소스에 0[V]가 인가되면, 당해 판독 트랜지스터(6a)가 온 동작하고, 판독 트랜지스터(6a) 및 제1 비트선 BLP1 사이가 전기적으로 접속될 수 있다. 이에 의해, 메모리 셀(22a)에서는, 제1 비트선 BLP1의 전압이 변화되고, 전원 전압 VDD보다도 낮아지게 된다.
한편, 플로팅 게이트 FGb 내에 전하가 축적되어 있는 다른 메모리 셀(22b)에서는, 소스선 SL을 통해 판독 트랜지스터(6b)의 소스에 0[V]가 인가되면 오프 동작하고, 판독 트랜지스터(6b) 및 제2 비트선 BLN1 사이의 전기적인 접속이 차단되어, 제2 비트선 BLN1의 전압이 전원 전압 VDD의 상태 그대로로 된다.
이에 의해, 불휘발성 반도체 기억 장치(29)에서는, 제2 비트선 BLN1보다도 제1 비트선 BLP1이 저전위로 되고, 이들 제1 비트선 BLP1 및 제2 비트선 BLN1의 전위차를, 래치 회로(도시생략)에 의해 래치함으로써, 한쪽의 제1 비트선 BLP1이 0[V]로 고정됨과 함께, 다른 쪽의 제2 비트선 BLN1이 전원 전압 VDD로 고정되어, 판독 정보를 확정할 수 있다.
또한, 이 실시 형태의 경우, 불휘발성 반도체 기억 장치(29)에서는, 소거 비트선 EBL1에 0[V]가 인가되고, 데이터 판독 시에 소거 트랜지스터(24a, 24b)에 있어서 플로팅 게이트 FGa, FGb의 전하 이동을 방지할 수 있도록 이루어져 있다.
또한, 이 실시 형태의 경우에 있어서는, 제1 웰 배선 WEG1에 예를 들어 전원 전압 VDD가 인가되어 있으며, 당해 제1 웰 배선 WEG1에 접속된 용량 트랜지스터(3a)와, 플로팅 게이트 FGa와의 용량 결합에 의해 당해 플로팅 게이트 FGa의 전위를 상승시키고 있으며, 그 결과, 판독 트랜지스터(6a)로부터 출력되는 온 전류를 증가시키고, 데이터를 래치할 때까지의 시간 단축을 도모할 수 있다.
덧붙여서 말하자면, 이 실시 형태의 경우에 있어서는, 제1 웰 배선 WEG1에 예를 들어 전원 전압 VDD를 인가하도록 한 경우에 대해 설명하였지만, 본 발명은 이에 한정되지 않고, 판독 트랜지스터(6a)로부터 출력되는 온 전류를 확보할 수 있으면, 제1 웰 배선 WEG1에 0[V]를 인가하도록 해도 된다. 또한, 데이터의 판독을 행하지 않는 메모리 유닛(21c, 21d)에서는, 리드 게이트선 RGP2, RGN2에 0[V]의 오프 전압이 인가되고, 스위치 트랜지스터(5a, 5b)가 오프 동작됨으로써, 플로팅 게이트 FGa, FGb의 데이터의 판독이 행해지지 않아, 이렇게 하여 메모리 유닛(21a, 21b)의 데이터만을 판독할 수 있다.
(2-5) 동작 및 효과
이상의 구성에 있어서, 불휘발성 반도체 기억 장치(29)에서는, 플로팅 게이트 FGa, FGb의 전압을 조정하는 용량 트랜지스터(3a, 3b)와, 용량 트랜지스터(3a, 3b)와의 전압차에 의해 플로팅 게이트 FGa, FGb 내의 전하를 방출하는 기입 트랜지스터(전하 방출 트랜지스터)(27a, 27b)와, 용량 트랜지스터(3a, 3b)와의 전압차에 의해 플로팅 게이트 FGa, FGb 내에 전하를 주입하는 소거 트랜지스터(전하 주입 트랜지스터)(24a, 24b)와, 플로팅 게이트 FGa, FGb 내의 전하의 유무에 따른 전압을 판독하기 위한 판독 트랜지스터(6a, 6b)를 구비하고, 용량 트랜지스터(3a, 3b), 기입 트랜지스터(27a, 27b), 소거 트랜지스터(24a, 24b) 및 판독 트랜지스터(6a, 6b)에서 플로팅 게이트 FGa, FGb를 공유하는 메모리 셀(22a, 22b)을 설치하도록 하였다.
또한, 메모리 셀(22a, 22b)에서는, 용량 트랜지스터(3a, 3b)가 형성된 제1 도전형(P형)의 제1 웰 W1과, 소거 트랜지스터(24a, 24b)가 형성된 제1 도전형 제2 웰 W2와, 기입 트랜지스터(27a, 27b)가 형성된 제2 도전형(N형)의 제3 웰 W3을 설치하도록 하였다. 또한, 메모리 셀(22a, 22b)에서는, 제2 도전형으로 이루어지고, 제1 웰 W1을 둘러싸고 당해 제1 웰 W1의 형성 영역에서 트리플 웰 구조를 형성하는 제1 딥 웰 DW1과, 동일하게 제2 도전형으로 이루어지고, 제3 웰 W3과 접함과 함께, 제2 웰 W2를 둘러싸고 당해 제2 웰 W2의 형성 영역에서 트리플 웰 구조를 형성하는 제2 딥 웰 DW2가 전기적으로 분리되어 있으며, 제1 딥 웰 DW1에 인가되는 전압과는 상이한 전압을, 제2 딥 웰 Dw2에 인가 가능하게 형성하도록 하였다.
이와 같이 불휘발성 반도체 기억 장치(29)에서는, 제1 딥 웰 DW1 및 제2 딥 웰 DW2가 서로 구속되지 않고, 제1 딥 웰 DW1 및 제2 딥 웰 DW2에 대하여 제1 웰 W1의 용량 트랜지스터(3a, 3b)나, 제3 웰 W3의 기입 트랜지스터(27a, 27b)의 동작에 필요한 전압을, 제1 딥 웰 DW1 및 제2 딥 웰 DW2에 각각 개별로 인가할 수 있다.
따라서, 불휘발성 반도체 기억 장치(29)에서는, 예를 들어 메모리 셀(22a)에 있어서 데이터의 기입 동작을 행할 때, 기입 트랜지스터(27a)에서 터널 효과에 의해 플로팅 게이트 FGa 내의 전하를 방출하기 위해 필요한 제2 딥 웰 DW2의 전압값으로 구속되지 않고, 제1 딥 웰 DW1에 인가하는 전압값을 별도로 선정할 수 있기 때문에, 제1 딥 웰 DW1에의 전압값을 조정함으로써, 제1 딥 웰 DW1과 제1 웰 W1과의 전압차를, 터널 효과가 발생하는 전압차보다도 작게 할 수 있다.
또한, 불휘발성 반도체 기억 장치(29)에서는, 예를 들어 메모리 셀(22a, 22b)에 있어서 데이터의 소거 동작을 행할 때도, 소거 트랜지스터(24a, 24b)에서 터널 효과에 의해 플로팅 게이트 FGa, FGb 내에 전하를 주입하기 위해 필요한 제2 딥 웰 DW2의 전압값으로 구속되지 않고, 제1 딥 웰 DW1에 인가하는 전압값을 별도로 선정할 수 있기 때문에, 제1 딥 웰 DW1에의 전압값을 조정함으로써, 제1 딥 웰 DW1과 제1 웰 W1과의 전압차를, 터널 효과가 발생하는 전압차보다도 작게 할 수 있다.
이렇게 해서, 불휘발성 반도체 기억 장치(29)에서는, 메모리 유닛(21a)에 있어서, 제1 딥 웰 DW1과 제1 웰 W1과의 전압차나, 제2 딥 웰 DW2와 제2 웰 W2와의 전압차를 작게 할 수 있으므로, 그만큼, 제1 딥 웰 DW1 및 제1 웰 W1 사이의 접합 전압이나, 제2 딥 웰 DW2 및 제2 웰 W2 사이의 접합 전압을 낮게 할 수 있어, 이렇게 해서, 회로 구조가 미세화되어 있는 접합 내압이 낮은 회로 소자에도 혼재할 수 있다.
또한, 이 불휘발성 반도체 기억 장치(29)에서는, 전술한 제1 실시 형태와 마찬가지로, 하나의 메모리 셀(22a)에서 기입용으로 되는 제2 비트선 BLN1이, 다른 메모리 셀(22b)에서 판독용 비트선을 겸하도록 구성되어 있기 때문에, 전체에서는 비트선 개수와 셀 수가 동일해져서, 실효적인 비트선 개수가 셀당 1개로 되기 때문에 장치 전체로서 소형화를 도모할 수 있다.
(2-6) 다른 실시 형태
또한, 전술한 제2 실시 형태에 있어서는, 도 5에 도시한 바와 같이, 하나의 메모리 셀(22a)에서 기입용으로 사용하는 제2 비트선 BLN1을, 다른 메모리 셀(22b)에서 판독용 비트선으로서 사용하고, 다른 메모리 셀(22b)에서 기입용으로서 사용하는 제1 비트선 BLP1을, 하나의 메모리 셀(22a)에서 판독용 비트선으로서 사용한 메모리 유닛(21a)에 대해 설명하였다.
그러나, 본 발명은 이에 한정되지 않으며, 예를 들어 도 5와의 대응 부분에 동일 부호를 붙여 나타낸 도 9와 같이, 한쪽의 제1 비트선 BLP1을 하나의 메모리 셀(31a)의 기입용과 판독용의 비트선으로서 사용하고, 다른 쪽의 제2 비트선 BLN1을 다른 메모리 셀(31b)의 기입용과 판독용의 비트선으로서 사용한 메모리 유닛(30a)으로 해도 된다.
이 경우, 도 9에 도시한 바와 같이, 불휘발성 반도체 기억 장치에 설치되는 메모리 유닛(30a)은, 하나의 메모리 셀(31a)과 다른 메모리 셀(31b)로 쌍을 이루고, 이들 메모리 셀(31a, 31b)에서 1비트를 구성할 수 있도록 이루어져 있다. 메모리 유닛(30a)은, 전술한 메모리 유닛(21a)과 마찬가지로, 제1 딥 웰 DW1로 둘러싸인 제1 웰 W1에 용량 트랜지스터(3a, 3b)가 형성되고, 제1 딥 웰 DW1과 전기적으로 분리된 제2 딥 웰 DW2에 제2 웰 W2 및 제3 웰 W3이 형성되어 있다. 제2 웰 W2에는, 소거 트랜지스터(24a, 24b)와, 판독 트랜지스터(6a, 6b)와, 스위치 트랜지스터(5a, 5b)가 형성되어 있다. 한편, 제3 웰 W3에는, 기입 트랜지스터(32a, 32b)가 형성되어 있다.
실제적으로, 제1 비트선 BLP1에는, 하나의 기입 트랜지스터(32a)의 일단부의 확산층이 접속되어 있음과 함께, 하나의 스위치 트랜지스터(5a)의 일단부의 확산층이 접속되어 있다. 이에 의해 하나의 기입 트랜지스터(32a) 및 하나의 스위치 트랜지스터(5a)에는, 제1 비트선 BLP1로부터 소정 전압이 인가될 수 있다. 또한, 제2 비트선 BLN1에는, 다른 기입 트랜지스터(32b)의 일단부의 확산층이 접속되어 있음과 함께, 다른 스위치 트랜지스터(5b)의 일단부의 확산층이 접속되어 있다. 이에 의해 다른 기입 트랜지스터(32b) 및 다른 스위치 트랜지스터(5b)에는, 제2 비트선 BLN1로부터 소정 전압이 인가될 수 있다.
이와 같은 구성을 갖는 메모리 유닛(30a)에서도, 예를 들어 하나의 메모리 셀(31a)에 있어서 데이터의 기입 동작을 행할 때, 기입 트랜지스터(32a)에서 터널 효과에 의해 플로팅 게이트 FGa 내의 전하를 방출하기 위해 필요한 제2 딥 웰 DW2의 전압값으로 구속되지 않고, 제1 딥 웰 DW1에 인가하는 전압값을 별도로 선정할 수 있기 때문에, 제1 딥 웰 DW1에의 전압값을 조정함으로써, 제1 딥 웰 DW1과 제1 웰 W1과의 전압차를, 터널 효과가 발생하는 전압차보다도 작게 할 수 있다.
또한, 메모리 유닛(30a)에서는, 예를 들어 메모리 셀(31a, 31b)에 있어서 데이터의 소거 동작을 행할 때도, 소거 트랜지스터(24a, 24b)에서 터널 효과에 의해 플로팅 게이트 FGa, FGb 내에 전하를 주입하기 위해 필요한 제2 딥 웰 DW2의 전압값으로 구속되지 않아, 제1 딥 웰 DW1에 인가하는 전압값을 별도로 선정할 수 있기 때문에, 제1 딥 웰 DW1로의 전압값을 조정함으로써, 제1 딥 웰 DW1과 제1 웰 W1과의 전압차를, 터널 효과가 발생하는 전압차보다도 작게 할 수 있다.
이렇게 해서, 불휘발성 반도체 기억 장치에서는, 메모리 유닛(30a)에 있어서, 제1 딥 웰 DW1과 제1 웰 W1과의 전압차나, 제2 딥 웰 DW2와 제2 웰 W2와의 전압차를 작게 할 수 있으므로, 그만큼, 제1 딥 웰 DW1 및 제1 웰 W1 사이의 접합 전압이나, 제2 딥 웰 DW2 및 제2 웰 W2 사이의 접합 전압을 낮게 할 수 있어, 이렇게 해서, 회로 구조가 미세화되어 있는 접합 내압이 낮은 회로 소자에도 혼재할 수 있다.
또한, 전술한 제2 실시 형태에 있어서는, 메모리 셀[22a, 22b(31a, 31b)]을 쌍으로 한 메모리 유닛[21a, 21b, 21c, 21d(30a)]을 구비하는 불휘발성 반도체 기억 장치에 대하여 적용한 경우에 대해 설명하였지만, 본 발명은 이에 한정되지 않고, 메모리 셀이 단체로 설치된 불휘발성 반도체 기억 장치나, 단체의 메모리 셀이 행렬 형상으로 배치된 불휘발성 반도체 기억 장치를 적용해도 된다.
또한, 도 9와의 대응 부분에 동일 부호를 붙여 나타낸 도 10은, 예를 들어 1비트를 구성하는 단체의 메모리 셀(35)을 나타낸다. 이 경우, 메모리 셀(35)은, 스위치 트랜지스터(5a)의 일단부의 확산층이 판독 비트선 RBL1에 접속되어 있음과 함께, 당해 판독 비트선 RBL1과는 별도로 설치된 기입 비트선(전하 방출 비트선) WBL1에 기입 트랜지스터(32a)의 일단부의 확산층이 접속되어 있기 때문에, 도 9에 도시한 메모리 셀과 상이하다.
도 9에 도시한 메모리 셀(31a, 31b)과 같이 1개의 제1 비트선 BLP1(제2 비트선 BLN1)이 기입 비트선(전하 방출 비트선)과 판독 비트선을 겸하고 있는 경우에는, 기입 시에 필요한 전압, 예를 들어 9[V]의 전압이, 예를 들어 제1 스위치 트랜지스터(5a) 및 제1 비트선 BLP1에 연결되는 판독계의 제어 회로에도 인가되고, 판독계의 회로를 고내압 트랜지스터로 구성할 필요가 있다.
그러나, 도 10에 도시한 메모리 셀(35)에서는, 기입 비트선 WBL1과 판독 비트선 RBL1을 별도로 설치함으로써, 기입 시에 필요한 전압, 예를 들어 9[V]의 전압이, 판독 비트선 RBL1에 연결되는 판독계의 제어 회로에 인가되지 않기 때문에, 판독계의 제어 회로는 예를 들어 전원 전압 VDD로 동작하면 되며, 게이트 절연막을 한층 더 얇은 예를 들어 4[㎚] 이하의 막 두께의 트랜지스터로 구성 가능하게 된다. 이에 의해, 메모리 셀(35)에서는, 판독계의 제어 회로가 작아지게 되어, 고속의 판독도 가능해진다.
(2-7) 다른 실시 형태에 의한 메모리 셀의 단면 구성에 대하여
여기서, 도 11은, 도 10의 메모리 셀(35)의 단면 구성을 나타내는 개략도이며, 이 도 11을 이용하여 메모리 셀(35)에 형성되는 트리플 웰 구조에 대하여 이하 설명한다. 메모리 셀(35)은, 예를 들어 N형 제1 딥 웰 DW1과, 동일하게 N형 제2 딥 웰 DW2가 전기적으로 분리된 상태에서 P형 반도체 기판 Sub 위에 형성되어 있다. 이 경우, 메모리 셀(35)에서는, 제1 딥 웰 DW1 및 제2 딥 웰 DW2 사이에도 반도체 기판 Sub가 형성되어 있으며, 당해 반도체 기판 Sub에 의해 제1 딥 웰 DW1 및 제2 딥 웰 DW2가 전기적으로 분리되어 있다.
또한, 메모리 셀(35)에는, 제1 딥 웰 DW1의 표면에 P형 제1 웰 W1이 형성되어 있으며, 당해 제1 웰 W1의 형성 영역에서, P형 반도체 기판 Sub, N형 제1 딥 웰 DW1 및 P형 제1 웰 W1의 순서대로 적층된 트리플 웰 구조가 형성되어 있다. 제1 웰 W1에는, N형 확산층과 P형 확산층이 소정 간격을 설정하여 표면에 형성되어 있으며, 제1 웰 배선 WEG1이 일단부의 확산층(38a)에 접속되어 있다. 제1 웰 W1에는, 일단부의 확산층(38a)과, 타단부의 확산층(38b) 사이의 표면에 게이트 절연막을 통해 플로팅 게이트 FGa가 배치되어 있으며, 이들 확산층(38a, 38b) 간에 채널 영역을 지닌 용량 트랜지스터(3a)가 형성되어 있다.
또한, 이 제1 웰에는, 다른 쪽의 확산층(38b)과 인접하도록 소자 분리층(37a)이 형성되어 있다. 이 소자 분리층(37a)의 하면에는, 제1 웰 W1의 말단 외에, P형 분리 웰 W4와, N형 분리 웰 W5와, N형 제3 웰 W3의 말단이 배치되어 있다. 또한, 제1 분리 웰 W4에는, 하면에 제1 딥 웰 DW1의 말단이 배치되어 있다. 이에 의해 P형 제1 웰 W1은, 극성이 서로 다른 N형 제1 웰 W4 및 제1 딥 웰 DW1로 둘러싸일 수 있다.
또한, 메모리 셀(35)에는, 제2 딥 웰 DW2의 표면에 제2 웰 W2와 제3 웰 W3이 형성되어 있으며, 당해 제2 웰 W2의 형성 영역에서, P형 반도체 기판 Sub, N형 제2 딥 웰 DW2 및 P형 제2 웰 W2의 순서대로 적층된 트리플 웰 구조가 형성되어 있다. 여기서, 제2 딥 웰 DW2에는, 소자 분리층(37b, 37c, 37d)이 소정 간격으로 형성되어 있으며, 소자 분리층(37b, 37c) 간에 판독 트랜지스터(6a) 및 스위치 트랜지스터(5a)가 형성되어 있음과 함께, 소자 분리층(37c, 37d) 간에 소거 트랜지스터(24a)가 형성되어 있다.
여기서, 소자 분리층(37c, 37d) 간에는, P형 확산층(41a)과, 소거 비트선 EBL1이 접속된 N형 확산층(41b)이 형성되어 있으며, 이들 확산층(41a, 41b) 간에 게이트 절연막을 통해 플로팅 게이트 FGa가 배치되어 있다. 이에 의해, 제2 웰 W2에는, 확산층(41a, 41b) 간에 채널 영역을 지닌 소거 트랜지스터(24a)가 형성될 수 있다. 한편, 소자 분리층(37b, 37c) 간에는, 소스선 SL이 접속된 N형 확산층(40a)과, 동일하게 N형 확산층(40b)과, 판독 비트선 RBL1이 접속된 N형 확산층(40c)이 형성되어 있다.
제2 웰 W2의 확산층(40a, 40b) 간에는, 게이트 절연막을 통해 플로팅 게이트 FGa가 배치되어 있으며, 이들 확산층(40a, 40b) 간에 채널 영역을 지닌 판독 트랜지스터(6a)가 형성되어 있다. 또한, 제2 웰 W2의 확산층(40b, 40c) 간에는, 게이트 절연막을 통해 스위치 게이트 전극(36)이 배치되어 있으며, 이들 확산층(40b, 40c) 간에 채널 영역을 지닌 스위치 트랜지스터(5a)가 형성되어 있다. 또한, 스위치 게이트 전극(36)에는 스위치 게이트선 RGP1이 접속되어 있다.
또한, 제2 웰 W2에는, 극성이 서로 다른 N형 제3 웰 W3이 인접하도록 배치되어 있음과 함께, 당해 제3 웰 W3과의 사이의 표면에 소자 분리층(37b)이 배치되어 있다. 이 제3 웰 W3에는, 극성이 동일한 N형 제2 딥 웰 DW2의 표면 말단이 배치되어 있으며, 당해 제2 딥 웰 DW2의 전압이 전달되도록 이루어져 있다. 이러한 제3 웰 W3은, 소자 분리층(37a, 37b) 간에 있어서, N형 확산층(39a)과, 기입 비트선 WBL1이 접속된 P형 확산층(39b)이 표면에 소정 간격으로 형성되어 있다. 제3 웰 W3에는, 이들 확산층(39a, 39b) 간의 표면에 게이트 절연막을 통해 플로팅 게이트 FGa가 배치되고, 이들 확산층(39a, 39b) 간에 채널 영역을 지닌 기입 트랜지스터(32a)가 형성되어 있다.
또한, 이 실시 형태의 경우, 제3 웰 W3은, 인접하는 소자 분리층(37a)의 하면에 형성된 P형 제2 분리 웰 W5와 인접하고 있으며, 극성이 동일한 N형인 제1 분리 웰 W4와 전기적으로 분리될 수 있도록 이루어져 있다.
이와 같이 메모리 셀(35)에서는, 제1 딥 웰 DW1과 제2 딥 웰 DW2가 반도체 기판 Sub나, 제2 분리 웰 W5에 의해 전기적으로 분리되어 있으며, 제2 딥 웰 DW2에 인가되는 전압으로 구속되지 않아, 제1 딥 웰 DW1에 소정 전압을 인가할 수 있다. 이에 의해, 메모리 셀(35)에서는, 제1 딥 웰 DW1과 제1 웰 W1과의 전압차나, 제2 딥 웰 DW2와 제2 웰 W2와의 전압차를 작게 할 수 있고, 그만큼, 제1 딥 웰 DW1 및 제1 웰 W1 사이의 접합 전압이나, 제2 딥 웰 DW2 및 제2 웰 W2 사이의 접합 전압을 낮게 할 수 있어, 이렇게 해서, 회로 구조가 미세화되어 있는 접합 내압이 낮은 회로 소자에도 혼재할 수 있다.
여기서, 도 12는, 도 10 및 도 11에 도시한 메모리 셀(35)의 레이아웃 패턴을 나타내는 개략도이다. 또한, 도 12에서는, 제1 딥 웰 DW1, 제2 딥 웰 DW2, 제1 웰 W1 및 제2 웰 W2에의 급전 개소는 도시를 생략하였다. 또한, 도 12 중, 점선으로 둘러싸인 영역은, N형 웰 영역을 나타내고 있으며, 이 경우, N형 제1 분리 웰 W4과, N형 제3 웰 W3을 나타내고 있다. 실제적으로, 이 메모리 셀(35)에서는, 제1 딥 웰 DW1 및 제2 딥 웰 DW2 사이에 반도체 기판 Sub가 배치되어 있으며, 이들 제1 딥 웰 DW1, 반도체 기판 Sub 및 제2 딥 웰 DW2의 각 영역에 걸쳐서 플로팅 게이트 FGa가 연장되어 있다.
덧붙여서 말하자면, 38의 사선 영역은 확산층을 나타내고, 39의 영역은 콘택트를 나타내며, 40은 폴리실리콘을 나타낸다. 또한, 제2 웰 W2에는 플로팅 게이트 FGa와 평행 연장되도록 스위치 게이트 전극(36)이 연장되어 있으며, 스위치 트랜지스터(5a)와 판독 트랜지스터(6a)가 직렬 접속되도록 배치되어 있다. 여기서, 메모리 셀(35)은, 제1 웰 배선 WEG1이 접속된 N형 확산층 양 사이드를 P형으로 하고 있기 때문에, 대향하는 N형 웰과의 펀치스루 내성이 향상되고, N형 웰과의 거리를 단축할 수 있도록 구성되어 있다.
또한, 전술한 실시 형태에 있어서는, 도 11에 도시한 바와 같이, 소자 분리층(37a)의 하면에 극성이 서로 다른 제1 분리 웰 W4 및 제2 분리 웰 W5를 설치하고, 극성이 동일한 제1 딥 웰 DW1과 제2 딥 웰 DW2를 전기적으로 분리하도록 한 경우에 대해 설명하였지만, 본 발명은 이에 한정되지 않으며, 제1 분리 웰 W4 및 제2 분리 웰 W5를 설치하지 않고, 반도체 기판 Sub만으로 제1 딥 웰 DW1과 제2 딥 웰 DW2를 전기적으로 분리하도록 해도 된다. 또한, 전술한 제1 실시 형태에 대해서도, 소자 분리층(37a)의 하면에 극성이 서로 다른 제1 분리 웰 W4 및 제2 분리 웰 W5를 설치하고, 극성이 동일한 제1 딥 웰 DW1과 제2 딥 웰 DW2를 전기적으로 분리하도록 해도 된다.
(3) 제3 실시 형태에 의한 불휘발성 반도체 기억 장치
도 5와의 대응 부분에 동일 부호를 붙여 나타낸 도 13에 있어서, 43은 본 발명의 불휘발성 반도체 기억 장치에 설치되는 제3 실시 형태에 의한 메모리 유닛을 나타낸다. 여기서, 이 제3 실시 형태에서는, 스위치 트랜지스터(46a, 46b) 및 판독 트랜지스터(47a, 47b)가 제2 딥 웰 DW2의 영역에 형성되어 있지 않으며, 제1 딥 웰 DW1과 제2 딥 웰 DW2의 사이에 형성된 별도의 판독 트랜지스터 형성 웰 W6에, 스위치 트랜지스터(46a, 46b) 및 판독 트랜지스터(47a, 47b)가 형성되어 있는 점에서, 전술한 제2 실시 형태와는 상이하다.
이와 같은 하나의 메모리 셀(44a) 및 다른 메모리 셀(44b)로 구성된 메모리 유닛(43)에서도, 제1 딥 웰 DW1 및 제2 딥 웰 DW2가 전기적으로 분리되어 있으며, 제1 딥 웰 DW1 및 제2 딥 웰 DW2가 서로 구속되지 않고, 제1 딥 웰 DW1 및 제2 딥 웰 DW2에 대하여 제1 웰 W1의 용량 트랜지스터(3a, 3b)나, 제3 웰 W3의 기입 트랜지스터(27a, 27b), 제2 웰 W2의 소거 트랜지스터(24a, 24b)의 각 동작에 필요한 전압을, 제1 딥 웰 DW1 및 제2 딥 웰 DW2에 각각 개별로 인가할 수 있다.
따라서, 이 경우에서도 전술한 제2 실시 형태와 마찬가지로, 제1 딥 웰 DW1과 제1 웰 W1과의 전압차나, 제2 딥 웰 DW2와 제2 웰 W2와의 전압차를 작게 할 수 있으므로, 그만큼, 제1 딥 웰 DW1 및 제1 웰 W1 사이의 접합 전압이나, 제2 딥 웰 DW2 및 제2 웰 W2 사이의 접합 전압을 낮게 할 수 있고, 이렇게 해서, 회로 구조가 미세화되어 있는 접합 내압이 낮은 회로 소자에도 혼재할 수 있는 불휘발성 반도체 기억 장치를 실현할 수 있다. 또한, 본 실시 형태의 기입 시의 전압 인가 조건은, 제2 실시 형태와 동일하지만, 판독 트랜지스터(47a, 47b)와 스위치 트랜지스터(46a, 46b)가 있는 판독 트랜지스터 형성 웰 W6에는, 재기입의 고전압이 인가되지 않기 때문에, 고전압의 스트레스에 의한 트랜지스터의 열화를 방지할 수 있다.
(4) 제4 실시 형태에 의한 불휘발성 반도체 기억 장치
전술한 제1 내지 제3 실시 형태에 있어서는, 제1 웰 W1의 형성 영역에서 트리플 웰 구조를 형성하는 제1 딥 웰 DW1과, 제2 웰 W2의 형성 영역에서 트리플 웰 구조를 형성하는 제2 딥 웰 DW2를 전기적으로 분리시킨 메모리 셀(2a, 2b, 14a, 14b, 22a, 22b, 31a, 31b, 35, 44a, 44b)에 대해 설명하였지만, 본 발명은 이에 한정되지 않으며, 도 11과의 대응 부분에 동일 부호를 붙여 나타낸 도 14와 같이, 트리플 웰 구조를 갖지 않는 메모리 셀(51)로 하고, 제1 웰 W1N과 제3 웰 W3P의 사이에 제1 분리 웰 W4P 및 제2 분리 웰 W5N을 설치하고, 이들 제1 웰 W1N과 제1 분리 웰 W4P 사이의 전압차와, 제2 분리 웰 W5N과 제3 웰 W3P 사이의 전압차를 작게 하여, 제1 웰 W1N 및 제1 분리 웰 W4P 사이의 접합 전압이나, 제2 분리 웰 W5N 및 제3 웰 W3P 사이의 접합 전압을 낮게 하여, 회로 구조가 미세화되어 있는 접합 내압이 낮은 회로 소자에도 혼재할 수 있는 불휘발성 반도체 기억 장치를 실현해도 된다.
또한, 도 14에 도시한 메모리 셀(51)에서는, 전술한 도 1 내지 도 13과는 달리, 제1 도전형 및 제2 도전형 극성을 반대로 하여, 제1 도전형을 N형으로 하고, 제2 도전형을 P형으로 하여 이하 설명한다. 이 경우, 메모리 셀(51)은, 예를 들어 P형 반도체 기판 Sub를 갖고 있으며, 당해 반도체 기판 Sub 위에 SiO2으로 이루어지는 절연층(52)이 형성되어 있다. 절연층(52) 위에는, N형 제1 웰 W1N 및 제2 웰 W2N이 형성되어 있음과 함께, 이들 제1 웰 W1N 및 제2 웰 W2N과는 극성이 상이한 P형 제3 웰 W3P가, 제1 웰 W1N 및 제2 웰 W2N 사이에 형성되어 있다. 여기서, 제1 웰 W1N 및 제3 웰 W3P는 소자 분리층(37a)에 의해 분리되어 있으며, 한쪽의 제1 웰 W1N에 용량 트랜지스터(3a)가 형성되고, 다른 쪽의 제3 웰 W3P에 기입 트랜지스터(32a)가 형성되어 있다.
이러한 구성에 추가하여, 제1 웰 W1N 및 제3 웰 W3P 사이의 소자 분리층(37a)의 하면에는, 제1 웰 W1N의 말단과, P형 제1 분리 웰 W4P와, N형 제2 분리 웰 W5N과, 제3 웰 W3P의 말단이 순서대로 배치되어 있다. 이와 같이 제4 실시 형태에서는, 제1 웰 W1N 및 제3 웰 W3P 사이에 제1 분리 웰 W4P와 제2 분리 웰 W5N이 형성됨으로써, N형 제1 웰 W1N, P형 제1 분리 웰 W4P, N형 제2 분리 웰 W5N 및 P형 제3 웰 W3P 등과 같이 극성이 서로 다른 웰이 순서대로 배치될 수 있다. 메모리 셀(51)에서는, 이와 같은 특징을 지님으로써, 제1 웰 W1N, 제1 분리 웰 W4P, 제2 분리 웰 W5N 및 제3 웰 W3P에 각각 개별로 소정 전압을 인가할 수 있다.
덧붙여서 말하자면, N형 제1 웰 W1N에는, P형 확산층(54a) 및 N형 확산층(54b)이 표면에 형성되어 있으며, 확산층(54a, 54b) 간에 게이트 절연막을 통해 플로팅 게이트 FGa가 배치되고, 이들 확산층(54a, 54b) 간에 채널 영역을 지닌 P형 MOS의 용량 트랜지스터(3a)가 형성되어 있다. 이 용량 트랜지스터(3a)는, 일단부의 확산층(54a)에 제1 웰 배선 WEG1이 접속되어 있음과 함께, 채널 영역이 형성되는 제1 웰 W1N에도 제1 웰 배선 WEG1이 접속되어 있으며, 일단부의 확산층(54a) 및 제1 웰 W1N에 동일한 전압이 인가될 수 있다.
한편, P형 제3 웰 W3P에는, P형 확산층(55a) 및 N형 확산층(55b)이 표면에 형성되어 있으며, 확산층(55a, 55b) 간에 게이트 절연막을 통해 플로팅 게이트 FGa가 배치되고, 이들 확산층(55a, 55b) 간에 채널 영역을 갖는 N형 MOS의 기입 트랜지스터(32a)가 형성되어 있다. 이 기입 트랜지스터(32a)는, 일단부의 확산층(55b)에 기입 비트선 WBL1이 접속되어 있음과 함께, 채널 영역이 형성되는 제3 웰 W3P에 제3 웰 배선 WPW가 접속되어 있으며, 일단부의 확산층(55b)에 기입 비트선 WBL1을 통해 소정 전압이 인가됨과 함께, 제3 웰 W3p에 제3 웰 배선 WPW를 통해 소정 전압이 인가될 수 있다.
여기서, 예를 들어 N형 MOS의 기입 트랜지스터(32a)에서는, 터널 효과에 의해 채널 영역으로부터 플로팅 게이트 FGa 내에 전하를 주입해서 데이터를 기입할 때, P형 MOS의 용량 트랜지스터(3a)에 있어서, 제1 웰 배선 WEG1을 통해 일단부의 확산층(54a) 및 제1 웰 W1N에 9[V]의 정 전압이 인가될 수 있다. 이에 의해, 용량 트랜지스터(3a)에서는, 채널 영역 위에서 게이트 절연막과 플로팅 게이트 FGa의 용량 결합에 의해, 플로팅 게이트 FGa의 전압을 상승시킬 수 있다.
한편, 기입 트랜지스터(32a)에서는, 기입 비트선 WBL1을 통해 일단부의 확산층(55b)에 -9[V]의 기입 비트 전압이 인가됨과 함께, 제3 웰 배선 WPW를 통해 제3 웰 W3P에 -9[V]의 전압이 인가되고, 채널 전위가 -9[V]로 될 수 있다. 그 결과, 메모리 셀(51)에서는, 용량 트랜지스터(3a)에 의해 전압이 상승하고 있는 플로팅 게이트 FGa와, 기입 트랜지스터(32a)의 채널 영역과의 전압차가 18[V]로 되고, 플로팅 게이트 FGa와, 기입 트랜지스터(32a)의 채널 영역의 사이에 큰 전압차가 발생한다.
이에 의해 메모리 셀(51)에서는, 플로팅 게이트 FGa와 기입 트랜지스터(32a)와의 전압차(18[V])에 의해 발생하는 터널 효과에 의해, 기입 트랜지스터(32a)의 채널 영역(제3 웰 W3P)으로부터 플로팅 게이트 FGa에 전하가 주입되고, 그 결과, 플로팅 게이트 FGa 내에 전하가 축적해 가서, 데이터가 기입된 상태로 될 수 있다.
이것에 더하여, 이 제4 실시 형태에서는, 제1 분리 웰 W4P와 제2 분리 웰 W5N이 제1 웰 W1N과 제3 웰 W3P로부터 전기적으로 분리되고, 제1 웰 W1N과 제3 웰 W3P에 인가되는 전압과는 상이한 전압을, 제1 분리 웰 W4P와 제2 분리 웰 W5N에 인가할 수 있도록 이루어져 있다. 실제적으로, 이 실시 형태의 경우, 메모리 셀(51)에 데이터를 기입할 때에는, 예를 들어 제1 웰 W1N에 인가되는 9[V]의 전압과, 제3 웰 W3P에 인가되는 -9[V]의 전압과의 중간에 있는 0[V]의 전압이, 제1 분리 웰 배선 SPW를 통해 제1 분리 웰 W4P에 인가됨과 함께, 제2 분리 웰 배선 SNW를 통해 제2 분리 웰 W5N에 인가될 수 있다.
이와 같이, 메모리 셀(51)에서는, 9[V]가 인가되는 제1 웰 W1N과 인접하는 제1 분리 웰 W4P에 0[V]가 인가됨으로써, 당해 제1 웰 W1N과 제1 분리 웰 W4P와의 전압차를, 터널 효과가 발생하는 전압차(이 경우, 18[V])보다도 낮게 선정할 수 있어, 그만큼, 이들 제1 웰 W1N 및 제1 분리 웰 W4P 사이의 접합 전압을 낮게 억제할 수 있다. 또한, 메모리 셀(51)에서는, -9[V]가 인가되는 제3 웰 W3P와 인접하는 제2 분리 웰 W5N에도 0[V]가 인가됨으로써, 당해 제3 웰 W3P와 제2 분리 웰 W5N과의 전압차도, 터널 효과가 발생하는 전압차(이 경우, 18[V])보다도 낮게 선정할 수 있어, 그만큼, 이들 제3 웰 W3P 및 제2 분리 웰 W5N 사이의 접합 전압도 낮게 억제할 수 있다.
덧붙여서 말하자면, 제2 웰 W2N에 형성된 소자 분리층(37c, 37d) 간에는, 확산층(57a, 57b) 간에 게이트 절연막을 통해 플로팅 게이트 FGa가 배치되고, 이들 확산층(57a, 57b) 간에 채널 영역을 지닌 P형 MOS의 소거 트랜지스터(24a)가 형성되어 있다. 또한, 제2 웰 W2N에 형성된 소자 분리층(37b, 37c) 간에는, 확산층(56a, 56b, 56c)이 형성되어 있으며, 확산층(56a, 56b) 간에 게이트 절연막을 통해 플로팅 게이트 FGa가 배치되고, 확산층(56a, 56b) 간에 채널 영역을 지닌 P형 MOS의 판독 트랜지스터(6a)가 형성되어 있다. 또한, 제2 웰 W2N에는, 확산층(56b, 56c) 간에 게이트 절연막을 통해 스위치 게이트 전극(36)이 배치되고, 이들 확산층(56b, 56c) 간에 채널 영역을 지닌 P형 MOS의 스위치 트랜지스터(5a)가 형성되어 있다.
덧붙여서 말하자면, 기입 트랜지스터(32a)에서 플로팅 게이트 FGa 내에 전하를 주입하기 위해서는, 제2 웰 W2N에 제2 웰 배선 ENW를 통해 예를 들어 0[V]의 전압이 인가될 수 있다. 소거 트랜지스터(24a)에서는, 일단부의 확산층(57b)에 소거 비트선 EBL1을 통해 0[V]의 전압이 인가되고, 그 결과, 채널 영역과 플로팅 게이트 FGa와의 전압차가 작아지게 되고, 그 영역에서 터널 효과가 발생하지 않아, 플로팅 게이트 FGa에 전하가 주입될 수 없다.
또한, 판독 트랜지스터(6a)에서는, 일단부의 확산층(56a)에 소스선 SL을 통해 0[V]의 전압이 인가되고, 채널 영역과 플로팅 게이트 FGa와의 전압차가 작아지게 되고, 그 영역에서 터널 효과가 발생하지 않아, 플로팅 게이트 FGa에 전하가 주입될 수 없다. 또한, 스위치 트랜지스터(5a)에서는, 판독 비트선 RBL1 및 스위치 게이트선 RGP1에 0[V]가 인가되고, 오프 동작될 수 있는 점은, 전술한 제2 실시 형태와 마찬가지이다.
이상의 구성에 있어서, 이 불휘발성 반도체 기억 장치에서는, 플로팅 게이트 FGa의 전압을 조정하는 용량 트랜지스터(3a)와, 용량 트랜지스터(3a)와의 전압차에 의해 플로팅 게이트 FGa에 전하를 주입하는 기입 트랜지스터(전하 주입 트랜지스터)(32a)와, 용량 트랜지스터(3a)와의 전압차에 의해 플로팅 게이트 FGa로부터 전하를 방출하는 소거 트랜지스터(전하 방출 트랜지스터)(24a)와, 플로팅 게이트 FGa 내의 전하의 유무에 따른 전압을 판독하기 위한 판독 트랜지스터(6a)를 구비하고, 용량 트랜지스터(3a), 기입 트랜지스터(32a), 소거 트랜지스터(24a) 및 판독 트랜지스터(6a)에서 플로팅 게이트 FGa를 공유하는 메모리 셀(51)을 설치하도록 하였다.
또한, 메모리 셀(51)에서는, 용량 트랜지스터(3a)가 형성된 제1 도전형(N형)의 제1 웰 W1N과, 소거 트랜지스터(24a)가 형성된 제1 도전형 제2 웰 W2N과, 기입 트랜지스터(32a)가 형성된 제2 도전형(P형)의 제3 웰 W3P를 설치하도록 하였다. 또한, 메모리 셀(51)에서는, 용량 트랜지스터(3a)가 형성되어 있는 제1 웰 W1N과 극성이 상이한 P형 제1 분리 웰 W4P를, 당해 제1 웰 W1N과 인접하도록 형성하고, 또한 기입 트랜지스터(32a)가 형성되어 있는 제3 웰 W3P와, 당해 제1 분리 웰 W4P를, 극성이 서로 다른 N형 제2 분리 웰 W5N으로 전기적으로 분리하도록 하였다.
구체적으로는, 제2 분리 웰 W5N을, 제3 웰 W3P 및 제1 분리 웰 W4P와 인접하도록 형성하고, 제1 웰 W1N, 제1 분리 웰 W4P, 제2 분리 웰 W5N 및 제3 웰 W3P의 순서대로 배치시킴으로써, 제3 웰 W3P와 제1 분리 웰 W4P를, 제2 분리 웰 W5N에서 전기적으로 분리시키도록 하였다.
이와 같이, 불휘발성 반도체 기억 장치에서는, 제1 웰 W1N, 제1 분리 웰 W4P, 제2 분리 웰 W5N 및 제3 웰 W3P가 전기적으로 분리되어 있음으로써, 제1 웰 W1N 및 제3 웰 W3P에 인가되는 전압과는 상이한 전압을, 제1 분리 웰 W4P 및 제2 분리 웰 W5N에 인가할 수 있다. 이에 의해, 불휘발성 반도체 기억 장치에서는, 제1 웰 W1N과 제3 웰 W3P와의 전압차가, 터널 효과가 발생하는 전압차로 되지만, 이들 제1 분리 웰 W4P 및 제2 분리 웰 W5N에 인가되는 전압값을 선정함으로써, 제1 웰 W1N 및 제1 분리 웰 W4P 사이의 전압차와, 제2 분리 웰 W5N 및 제3 웰 W3P 사이의 전압차를, 터널 효과가 발생하는 전압차보다도 작게 할 수 있다. 이렇게 해서, 불휘발성 반도체 기억 장치에서는, 제1 웰 W1N 및 제1 분리 웰 W4P 사이의 전압차와, 제2 분리 웰 W5N 및 제3 웰 W3P 사이의 전압차를 작게 할 수 있는 만큼, 제1 웰 W1N 및 제1 분리 웰 W4P 사이에 필요해지는 접합 내압이나, 제2 분리 웰 W5N 및 제3 웰 W3P 사이에서 필요해지는 접합 내압을 낮게 할 수 있어, 회로 구조가 미세화된 접합 내압이 낮은 회로 소자에도 혼재할 수 있다.
덧붙여서 말하자면, 전술한 제4 실시 형태에 있어서는, 제3 웰 W3P에 기입 트랜지스터(32a)가 형성되고, 제2 웰 W2N에 소거 트랜지스터(24a)가 형성된 메모리 셀(51)에 대해 설명하였지만, 본 발명은 이에 한정되지 않으며, 전술한 제1 실시 형태와 마찬가지로, 제3 웰 W3P에 소거 트랜지스터가 형성되고, 제2 웰 W2N에 기입 트랜지스터가 형성된 메모리 셀로 하여도 된다. 이러한 메모리 셀에서도, 전술과 마찬가지로, 데이터의 기입 동작 시나, 데이터의 소거 동작 시에, 제1 웰 W1N 및 제1 분리 웰 W4P 사이의 전압차나, 제2 분리 웰 W5N 및 제3 웰 W3P 사이의 전압차를, 터널 효과가 발생하는 전압차보다도 작게 할 수 있어, 그만큼, 제1 웰 W1N 및 제1 분리 웰 W4P 사이에 필요해지는 접합 내압이나, 제2 분리 웰 W5N 및 제3 웰 W3P 사이에서 필요해지는 접합 내압을 낮게 할 수 있어, 이렇게 해서, 회로 구조가 미세화된 접합 내압이 낮은 회로 소자에도 혼재할 수 있다.
(5) SRAM을 구비한 불휘발성 반도체 기억 장치
다음으로, 메모리 셀과 SRAM(Static Random Access Memory)을 조합한 메모리 유닛에 대하여 이하 설명한다. 도 5와의 대응 부분에 동일 부호를 붙여 나타낸 도 15는, 쌍을 이루는 메모리 셀(31a, 31b)에 대하여 SRAM(61)을 설치한 메모리 유닛(60)의 구성을 나타낸다. 또한, 불휘발성 반도체 기억 장치는, 메모리 유닛(60)이 행렬 형상으로 배치된 구성으로 되지만, 여기에서는 하나의 메모리 유닛(60)에 착안하여 이하 설명한다. 도 15에 도시한 바와 같이, 실제적으로, 이 메모리 유닛(60)은, 하나의 메모리 셀(31a) 및 다른 메모리 셀(31b)에 SRAM(61)이 접속되어 있다.
SRAM(61)은, N형 MOS 트랜지스터로 이루어지는 액세스 트랜지스터(64a, 64b)와, P형 MOS 트랜지스터로 이루어지는 로드 트랜지스터(65a, 65b)와, N형 MOS 트랜지스터로 이루어지는 드라이브 트랜지스터(66a, 66b)를 구비하고 있으며, 합계 6개의 MOS 트랜지스터로 구성되어 있다. 또한, 이 실시 형태의 경우, SRAM(61)은, N형으로 이루어지는 하나의 제1 도전형 SRAM 형성 웰 W7에, 로드 트랜지스터(65a, 65b)가 형성되고, P형으로 이루어지는 하나의 제2 도전형 SRAM 형성 웰 W8에, 액세스 트랜지스터(64a, 64b)와 드라이브 트랜지스터(66a, 66b)가 형성되어 있다.
로드 트랜지스터(65a, 65b)는, 일단부가 드라이브 트랜지스터(66a, 66b)의 일단부에 접속되고, 타단부가 전원선 VSp에 접속되어 있으며, 또한 게이트가 드라이브 트랜지스터(66a, 66b)의 게이트에 접속되어 있다. 또한, 드라이브 트랜지스터(66a, 66b)는 타단부가 기준 전압선 VSn에 접속되어 있다.
액세스 트랜지스터(64a)는, 상보형 제1 비트선 SBLP1에 일단부가 접속되어 있으며, 한쪽의 로드 트랜지스터(65a) 및 드라이브 트랜지스터(66a) 간의 스토리지 노드 Ca와, 다른 쪽의 로드 트랜지스터(65b) 및 드라이브 트랜지스터(66b)의 게이트에, 타단부가 접속되어 있다. 한편, 다른 쪽의 액세스 트랜지스터(64b)도 마찬가지로, 상보형 제2 비트선 SBLN1에 일단부가 접속되어 있으며, 다른 쪽의 로드 트랜지스터(65b) 및 드라이브 트랜지스터(66b) 간의 스토리지 노드 Cb와, 한쪽의 로드 트랜지스터(65a) 및 드라이브 트랜지스터(66a)의 게이트에, 타단부가 접속되어 있다. 또한, 이들 액세스 트랜지스터(64a, 64b)는 게이트가 공통의 워드선 WL에 접속되고, 상보형 제1 비트선 SBLP1 및 상보형 제2 비트선 SBLN1 사이에는, 래치 회로(도시생략)가 접속되어 있다.
이러한 구성에 추가하여 SRAM(61)에는, 하나의 스토리지 노드 Ca에 제1 접속 선 RBLP를 통해 하나의 메모리 셀(31a)이 접속되어 있음과 함께, 다른 스토리지 노드 Cb에 제2 접속 선 RBLN을 통해 다른 메모리 셀(31b)이 접속되어 있다. 또한, 여기에서 메모리 유닛(60)에 설치한 메모리 셀(31a, 31b)은, 전술한 제2 실시 형태에서 설명한 도 5에 도시한 메모리 셀(22a, 22b)과 거의 동일 구성을 갖지만, 여기에서는 하나의 메모리 셀(31a)과 SRAM(61)의 사이에 하나의 전압 변환 회로(68a)가 설치되어 있음과 함께, 다른 메모리 셀(31b)과 SRAM(61)의 사이에 다른 전압 변환 회로(68b)가 설치되어 있다.
이 실시 형태의 경우, 하나의 전압 변환 회로(68a)는, N형 MOS 트랜지스터로 이루어지는 제1 트랜지스터(70a)와, P형 MOS 트랜지스터로 이루어지는 제2 트랜지스터(71a)를 갖고 있으며, 제1 트랜지스터(70a)의 일단부와 제2 트랜지스터(70b)의 일단부가 접속되고, 이들 제1 트랜지스터(70a) 및 제2 트랜지스터(71a)가 직접 접속된 구성을 갖는다. 또한, 제1 트랜지스터(70a)는, 하나의 스토리지 노드 Ca와, 하나의 스위치 트랜지스터(5a)의 일단부에, 게이트가 접속되어 있으며, 타단부가 소스선 SL에 접속되어 있다.
또한, 이 하나의 제2 트랜지스터(71a)는, 다른 전압 변환 회로(68b)에 설치한 다른 제1 트랜지스터(70b) 및 제2 트랜지스터(71b) 사이와, 다른 메모리 셀(31b)의 기입 트랜지스터(27b)의 일단부에, 하나의 기입 비트선 WBLP를 통해 게이트가 접속되어 있다. 또한, 제2 트랜지스터(71a)는, 제2 딥 웰 DW2 및 제3 웰 W3에 소정 전압을 인가하는 제2 딥 웰 배선 WNW가 타단부에 접속되어 있으며, 기입 트랜지스터(27a)가 형성된 제3 웰 W3에 인가되는 전압과 동일한 전압이 타단부에 인가될 수 있도록 이루어져 있다.
또한, 다른 전압 변환 회로(68b)는 하나의 전압 변환 회로(68a)와 마찬가지의 구성을 갖고 있으며, N형 MOS 트랜지스터로 이루어지는 제1 트랜지스터(70b)와, P형 MOS 트랜지스터로 이루어지는 제2 트랜지스터(71b)가 직접 접속된 구성을 갖는다. 실제적으로, 제1 트랜지스터(70b)는, 다른 스토리지 노드 Cb 및 다른 스위치 트랜지스터(5b)의 일단부에, 게이트가 접속되어 있으며, 타단부가 소스선 SL에 접속되어 있다.
또한, 다른 제2 트랜지스터(71b)는, 하나의 전압 변환 회로(68a)에 설치한 하나의 제1 트랜지스터(70a) 및 제2 트랜지스터(71a) 사이와, 하나의 메모리 셀(31a)의 기입 트랜지스터(27a)의 일단부에, 다른 기입 비트선 WBLN을 통해 게이트가 접속되어 있다. 또한, 이 제2 트랜지스터(71b)도, 제2 딥 웰 배선 WNW가 타단부에 접속되어 있으며, 제3 웰 W3에 인가되는 전압과 동일한 전압이 타단부에 인가될 수 있도록 이루어져 있다.
여기서, 전압 변환 회로(68a, 68b)는, 소거 트랜지스터(24a, 24b)가 형성되어 있는 P형 제2 웰 W2에 제1 트랜지스터(70a, 70b)가 형성되어 있음과 함께, 기입 트랜지스터(27a, 27b)가 형성되어 있는 N형 제3 웰 W3에 제2 트랜지스터(71a, 71b)가 형성되어 있다. 이에 의해, 전압 변환 회로(68a, 68b)는, 메모리 셀(31a, 31b)가 형성되는 제2 웰 W2 및 제3 웰 W3을 그대로 유용해서 형성할 수 있어, 효율적인 레이아웃 패턴을 실현할 수 있다.
이와 같은 구성을 지닌 메모리 유닛(60)은, 외부로부터의 데이터의 기입이나, 데이터 판독을 SRAM(61)에서 행할 수 있고, 당해 SRAM(61)에 유지된 SRAM 데이터를 메모리 셀(31a, 31b)에 기입할 수 있으며, 나아가 메모리 셀(31a, 31b)에 유지된 메모리 데이터를 SRAM(61)에 기입할 수 있도록 이루어져 있다. 이때, 메모리 유닛(60)은, 전술한 제2 실시 형태와 마찬가지로, 메모리 셀(31a, 31b)에 있어서, 제1 딥 웰 DW1이 제2 딥 웰 DW2에 인가되는 전압으로 구속되지 않으며, 용량 트랜지스터(3a, 3b)에 있어서 SRAM 데이터 기입 동작이나 소거 동작을 행할 때, 제1 웰 W1과 제1 딥 웰 DW1과의 전압차를, 터널 효과가 발생하는 전압차(예를 들어 18[V]) 보다도 작게 할 수 있어, 그만큼, 제1 웰 W1 및 제1 딥 웰 DW1 사이의 접합 전압을 낮게 할 수 있다.
여기서, 도 16의 (a)는, 도 15에 도시한 메모리 유닛(60)에 있어서, SRAM(61)의 SRAM 데이터의 판독 동작 시(도 16의 (a) 중, 「SRAM의 액세스 리드」라고 표기)와, SRAM(61)에 외부 데이터를 기입하는 외부 데이터 기입 동작 시(도 16의 (a) 중, 「SRAM의 액세스 라이트」라고 표기)와, 메모리 셀(31a, 31b)의 메모리 데이터를 SRAM(61)에 기입하는 메모리 데이터 기입 동작 시와, SRAM(61)의 SRAM 데이터를 메모리 셀(31a, 31b)에 기입하는 SRAM 데이터 기입 동작 시와, 메모리 셀(31a, 31b)에서의 데이터 소거 동작 시에 있어서의 각 부위의 전압 상태를 정리한 표이다. 다음에 이 도 16의 (a)를 기초로 각 동작에 대하여 이하 간단히 설명한다.
(5-1) SRAM에의 외부 데이터 기입 동작
이 경우, SRAM(61)에의 외부 데이터의 기입은, 스위치 게이트선 RGP1, RGN1에 0[V]가 인가되어, 스위치 트랜지스터(5a, 5b)가 오프 동작되고, 판독 트랜지스터(6a, 6b)와 SRAM(61)과의 전기적인 접속을 차단한다. SRAM(61)에서는, 워드선 WL에 VDD의 소정 전압이 인가되고, 당해 워드선 WL에 접속된 액세스 트랜지스터(64a, 64b)를 양쪽 모두 온 동작시킨다. 또한, 이때, 전원선 VSp에도 VDD의 소정 전압이 인가될 수 있다. SRAM(61)은, 예를 들어 한쪽의 상보형 제1 비트선 SBLP1에 기입 전압으로서 VDD가 인가되면, 다른 쪽의 상보형 제2 비트선 SBLN1에 기입 금지 전압으로서 0[V]가 인가될 수 있다.
이에 의해, 한쪽의 로드 트랜지스터(65a) 및 드라이브 트랜지스터(66a)는, 다른 쪽의 액세스 트랜지스터(64b)를 통해 상보형 제2 비트선 SBLN1과 게이트가 전기적으로 접속하고, 게이트가 상보형 제2 비트선 SBLN1과 동일한 Low 레벨로 된다. 그 결과, 로드 트랜지스터(65a)는 온 동작하고, 드라이브 트랜지스터(66a)는 오프 동작한다. 이렇게 해서, 이들 로드 트랜지스터(65a) 및 드라이브 트랜지스터(66a) 간의 하나의 스토리지 노드 Ca는, 온 동작한 로드 트랜지스터(65a)를 통해 전원선 VSp와 전기적으로 접속해서 전압이 High 레벨로 된다.
이때, 다른 쪽의 로드 트랜지스터(65b) 및 드라이브 트랜지스터(66b)는, 한쪽의 액세스 트랜지스터(64a)를 통해 상보형 제1 비트선 SBLP1과 게이트가 전기적으로 접속하고, 게이트가 상보형 제1 비트선 SBLP1과 동일한 High 레벨로 된다. 그 결과, 로드 트랜지스터(65b)는 오프 동작하고, 드라이브 트랜지스터(66b)는 온 동작한다. 이렇게 해서, 이들 로드 트랜지스터(65b) 및 드라이브 트랜지스터(66b) 간의 다른 스토리지 노드 Cb는, 온 동작한 드라이브 트랜지스터(66b)를 통해 기준 전압선 VSn과 전기적으로 접속해서 전압이 Low 레벨로 된다. 이상에 의해 SRAM(61)은 외부 데이터가 기입되고, 이것을 SRAM 데이터로서 유지할 수 있다.
(5-2) SRAM으로부터의 데이터 판독 동작
SRAM(61)의 데이터를 판독할 때는, 스위치 게이트선 RGP1, RGN1에 0[V]가 인가되어, 스위치 트랜지스터(5a, 5b)가 오프 동작되고, 판독 트랜지스터(6a, 6b)와 SRAM(61)과의 전기적인 접속을 차단한다. SRAM(61)에서는, 워드선 WL에 VDD의 소정 전압이 인가되고, 워드선 WL에 접속된 액세스 트랜지스터(64a, 64b)를 양쪽 모두 온 동작시킨다. 이에 의해 메모리 유닛(60)에서는, 상보형 제1 비트선 SBLP1을 통해 한쪽의 스토리지 노드 Ca의 전위를 판독함과 함께, 상보형 제2 비트선 SBLN1을 통해 다른 쪽의 스토리지 노드 Cb의 전위를 판독함으로써 래치 회로에 의해 스토리지 노드 Ca, Cb에 기록된 데이터를 판정할 수 있다.
(5-3) SRAM 데이터를 메모리 셀에 기입하는 SRAM 데이터 기입 동작
본 발명의 메모리 유닛(60)에서는, 전술한 SRAM(61)에 유지되어 있는 SRAM 데이터를, 전술한 「(2-2) 데이터의 기입 동작」의 원리를 기초로, 매트 단위로 일괄 처리에 의해 메모리 셀(31a, 31b)에 기입할 수 있다. 또한, 여기에서는, 일례로서 SRAM(61)에 있어서 한쪽의 스토리지 노드 Ca가 높은 전압 상태에 있으며, 다른 쪽의 스토리지 노드 Cb가 낮은 전압 상태에 있는 것으로 한다.
이 경우, 메모리 유닛(60)에서는, 워드선 WL에 0[V]가 인가되고, 당해 워드선 WL에 접속된 액세스 트랜지스터(64a, 64b)를 양쪽 모두 오프 동작시킨다. 이에 의해 메모리 유닛(60)에서는, 상보형 제1 비트선 SBLP1과 하나의 스토리지 노드 Ca의 전기적인 접속을 차단함과 함께, 상보형 제2 비트선 SBLN1과 다른 스토리지 노드 Cb의 전기적인 접속을 차단한다.
또한, 이때, 메모리 셀(31a, 31b)에서는, 스위치 게이트선 RGP1, RGN1에 0[V]가 인가되고, 스위치 트랜지스터(5a, 5b)가 오프 동작됨으로써, 판독 트랜지스터(6a, 6b)와 SRAM(61)과의 전기적인 접속을 차단한다. 여기서, 본 발명에 의한 메모리 유닛(60)에서는, SRAM(61)의 스토리지 노드 Ca, Cb가 높은 전압 상태 및 낮은 전압 상태를, 전압 변환 회로(68a, 68b)에 의해, 메모리 셀(31a, 31b)에 인가하는 기입 금지 전압 및 기입 전압으로 변환할 수 있도록 이루어져 있다.
이 경우, 메모리 셀(31a, 31b)은, 소거 비트선 EBL1에 0[V]가 인가되어 있으며, 소거 비트선 EBL1에 접속된 소거 트랜지스터(24a, 24b)에 있어서, 플로팅 게이트 FGa, FGb 사이에서 터널 효과가 발생하지 않는 전압차로 할 수 있다. 또한, 이때, 제2 웰 배선 EPW에는 예를 들어 0[V]가 인가될 수 있다.
여기서, 제1 웰 배선 WEG1에는 -9[V]의 기입 전압이 인가된다. 이에 의해, 이 제1 웰 배선 WEG1에 접속된 용량 트랜지스터(3a, 3b)에서는, 게이트 절연막과 플로팅 게이트 FGa, FGb의 용량 결합에 의해, 플로팅 게이트 FGa, FGb의 전압이 하강해 가서, -9[V]로 될 수 있다. 이것에 추가하여, 전압 변환 회로(68a, 68b)의 제1 트랜지스터(70a, 70b)의 타단부에 접속된 소스선 SL에는 0[V]가 인가됨과 함께, 전압 변환 회로(68a, 68b)의 제2 트랜지스터(71a, 71b)의 타단부에 접속된 제2 딥 웰 배선 WNW에는 9[V]의 기입 전압이 인가될 수 있다.
그리고, 이 경우, 하나의 제1 트랜지스터(70a)에서는, 데이터가 기입된(즉, High 레벨의 전압 상태에 있는) 한쪽의 스토리지 노드 Ca가 게이트에 접속되어 있기 때문에, 소스선 SL로부터 타단부에 0[V]가 인가됨으로써, 온 상태로 된다. 이에 의해 하나의 제1 트랜지스터(70a)는, 하나의 기입 트랜지스터(27a)의 일단부와, 다른 전압 변환 회로(68b)의 제2 트랜지스터(71b)의 게이트에 소스선 SL의 0[V]의 전압을 인가할 수 있다. 이렇게 해서, 하나의 메모리 셀(31a)에서는, 기입 트랜지스터(27a)에서 플로팅 게이트 FGa와의 전압차가 작아지게 되고, 그 결과, 터널 효과가 발생하지 않아, 플로팅 게이트 FGa에 전하가 주입될 수 없다.
한편, 다른 제1 트랜지스터(70b)에서는, 데이터가 기입되지 않은(즉, Low 레벨의 전압 상태에 있는) 다른 쪽의 스토리지 노드 Cb가 게이트에 접속되어 있는 점에서, 타단부의 소스선 SL로부터 0[V]가 인가됨으로써, 오프 상태로 된다. 이때, 제2 트랜지스터(71b)에서는, 하나의 전압 변환 회로(68a)의 제1 트랜지스터(70a)로부터 게이트에 소스선 SL의 0[V]의 전압이 인가되어 있기 때문에, 제2 딥 웰 배선 WNW로부터 타단부에 9[V]가 인가됨으로써, 온 상태로 된다. 이에 의해 다른 제2 트랜지스터(71b)는, 다른 기입 트랜지스터(27b)의 일단부와, 하나의 전압 변환 회로(68a)의 제2 트랜지스터(71a)의 게이트와에 제2 딥 웰 배선 WNW의 9[V]의 전압을 인가할 수 있다.
이와 같이 하여, 다른 메모리 셀(31b)에서는, 기입 트랜지스터(27b)에서 플로팅 게이트 FGb와의 전압차(18[V])가 커지게 되고, 그 결과, 터널 효과가 발생하고, 플로팅 게이트 FGb에 전하가 주입될 수 있다. 덧붙여서 말하자면, 이때, 하나의 제2 트랜지스터(71a)에서는, 다른 제2 트랜지스터(71b)를 통해 게이트에 제2 딥 웰 배선 WNW의 9[V]의 전압이 인가되기 때문에 오프 동작한다.
이것에 추가하여, 이때, 메모리 유닛(60)에서는, 제2 딥 웰 배선 WNW에 인가되어 있는 9[V]의 기입 비트 전압이, 제2 딥 웰 DW2로부터 극성이 동일한 제3 웰 W3에도 전달되고, 당해 제3 웰 W3에 9[V]의 전압이 인가되어 있다. 이에 의해, 제3 웰 W3에 형성된 기입 트랜지스터(27b)의 영역에서는, 플로팅 게이트 FGb와 채널 영역 사이에서 터널 효과가 발생하는 18[V]의 전압차를 발생시키는 한편, 제3 웰 W3과 제2 딥 웰 DW2 사이의 전압차가 0[V]로 될 수 있다.
또한, 이때, 제1 딥 웰 DW1에는, 제1 웰 배선 WEG1에 인가되는 -9[V]의 기입 전압과 전압차가 작은 전압(0[V])이, 제2 딥 웰 DW2에 인가되는 전압(이 경우, 9[V])으로 구속되지 않아, 제1 딥 웰 배선 WEDNW를 통해 인가될 수 있다. 이에 의해, 메모리 유닛(60)에서는, 제1 웰 W1에 형성된 용량 트랜지스터(3b)의 영역에서, 절연막과 플로팅 게이트 FGb의 용량 결합에 의해, 플로팅 게이트 FGb의 전압을 하강시키는 한편, 제1 웰 W1과 제1 딥 웰 DW1과의 전압차를, 터널 효과가 발생하는 전압차(이 경우, 18[V])보다도 작은 9[V]로 선정할 수 있어, 그만큼, 전술과 마찬가지로 접합 전압을 저감할 수 있다.
이와 같이 메모리 유닛(60)은, 제1 딥 웰 DW1 및 제1 웰 W1 사이의 전압차나, 제2 딥 웰 DW2 및 제3 웰 W3 사이의 전압차를, 터널 효과가 발생하는 전압차보다도 작게 하면서, SRAM(61)의 하나의 스토리지 노드 Ca 및 다른 스토리지 노드 Cb에 유지되어 있는 SRAM 데이터(High 레벨 또는 Low 레벨의 전압 상태)를 메모리 셀(31a, 31b)에 기입할 수 있어, 이 SRAM 데이터를 메모리 데이터로서 메모리 셀(31a, 31b)에서 유지할 수 있다.
(5-4) 메모리 셀의 메모리 데이터를 SRAM에 기입하는 메모리 데이터 기입 동작
또한, 본 발명에서는, 전술한 바와 같이 메모리 셀(31a, 31b)의 메모리 데이터를, 전술한 「(2-4) 데이터의 판독 동작」의 원리를 기초로, 매트 일괄 처리에 의해 SRAM(61)에 기입할 수 있다. 여기에서는, 하나의 메모리 셀(31a)에서 플로팅 게이트 FGa 내에 전하가 축적되어 데이터가 기입되지 않은 상태로 되어 있으며, 다른 메모리 셀(31b)에서 플로팅 게이트 FGb 내의 전하가 방출되어 있어 데이터가 기입되어 있는 상태로 한다.
이 경우, SRAM(61)에서는, 워드선 WL에 0[V]가 인가되고, 워드선 WL에 접속된 액세스 트랜지스터(64a, 64b)를 양쪽 모두 오프 동작하고, 당해 액세스 트랜지스터(64a) 및 상보형 제1 비트선 SBLP1 사이의 전기적인 접속을 차단함과 함께, 액세스 트랜지스터(64b) 및 상보형 제2 비트선 SBLN1 사이의 전기적인 접속을 차단한다. 또한, 메모리 유닛(60)에서는, 전원선 VSp를 Hi-Z의 전압, 또는 0[V]로 하고, SRAM(61)에의 전원 공급을 차단한다. 계속해서, 메모리 유닛(60)에서는, 스위치 게이트선 RGP1, RGN1에 전원 전압 VDD를 인가함과 함께, 소스선 SL에 0[V]를 인가한다.
이에 의해, 메모리 유닛(60)에서는, 플로팅 게이트 FGb 내의 전하가 방출되어 기입측(임계값 전압 Vth<0[V] 측)으로 되어 있는 다른 메모리 셀(31b)이 온 동작하고, SRAM(61)의 다른 스토리지 노드 Cb가, 스위치 트랜지스터(5b) 및 판독 트랜지스터(6b)를 통해 소스선 SL과 접속한다. 이렇게 해서, SRAM(61)의 다른 스토리지 노드 Cb는, 0[V]가 인가되어 있는 소스선 SL에 의해 Low 레벨(0[V])로 된다.
또한, 이때, 플로팅 게이트 FGa 내에 전하가 축적되어 있는 비기입측(임계값전압 Vth>0[V] 측)의 하나의 메모리 셀(31a)은, 오프 동작하고, SRAM(61)의 하나의 스토리지 노드 Ca와 소스선 SL의 전기적인 접속이 차단될 수 있다. 그 후, 메모리 유닛(60)에서는, 전원선 VSp를 전원 전압 VDD로 하고, SRAM(61)을 래치함으로써, 하나의 스토리지 노드 Ca를 High 레벨의 전압으로 하고, 다른 스토리지 노드 Cb를 Low 레벨의 전압으로 한다.
이에 의해, SRAM(61)의 하나의 스토리지 노드 Ca에는, 메모리 셀(31a)에 기입되기 전의 SRAM 데이터와 동일한 원래의 High 레벨의 전압(전원 전압 VDD[V])이 인가되고, 한편, SRAM(61)의 다른 스토리지 노드 Cb에는, 메모리 셀(31b)에 기입되기 전의 SRAM 데이터와 동일한 원래의 Low 레벨의 전압(0[V])이 인가되어, SRAM 데이터를 복원할 수 있다.
이와 같이 하여, 메모리 유닛(60)은, 메모리 셀(31a, 31b)에 유지되어 있는 메모리 데이터를 SRAM(61)에 기입함으로써, 메모리 셀(31a, 31b)에 기입하기 전에 SRAM(61)에 유지하고 있던 SRAM 데이터와 동일한 High 레벨 및 Low 레벨의 전압을 하나의 스토리지 노드 Ca 및 다른 스토리지 노드 Cb에 각각 인가할 수 있다. 또한, 이 메모리 유닛(60)에서는, 이러한 SRAM(61)에의 데이터 로드를 메모리 유닛(60)의 내부에 있어서 행할 수 있기 때문에, 버스선을 통한 데이터 전송 등을 행할 필요가 없어 제어를 간소화시킬 수 있다.
(5-5) 메모리 셀에 있어서의 데이터 소거 동작
또한, 본 발명에서는, 전술한 「(2-3) 데이터의 소거 동작」의 원리를 기초로, 메모리 셀(31a, 31b)에 있어서 데이터를 소거시킬 수도 있다. 이 경우, 메모리 유닛(60)에서는, 소거 비트선 EBL1에 -9[V]의 전압이 인가되고, 제1 웰 배선 WEG1에 9[V]가 인가될 수 있다. 메모리 셀(31a, 31b)은, 소거 비트선 EBL1에 접속된 소거 트랜지스터(24a, 24b)의 게이트 절연막에만 강한 전계가 인가됨으로써, 소거 트랜지스터(24a, 24b)의 채널 영역으로부터 플로팅 게이트 FGa, FGb에 전하를 주입하여, 매트 단위로 일괄 처리에 의해 데이터 소거를 행할 수 있다.
또한, 이 때도 본 발명에서는, 전술한 제2 실시 형태와 마찬가지로, 제1 딥 웰 DW1에 인가되는 전압과는 상이한 전압을, 제2 딥 웰 DW2에 대하여 인가 가능하게 형성되어 있기 때문에, 제2 웰 W2를 둘러싸듯이 형성된 제2 딥 웰 DW2에는, 제1 딥 웰 DW1에 인가되는 9[V]의 전압과는 상이한 0[V]의 전압이, 제2 딥 웰 배선 WNW를 통해 인가될 수 있다. 이에 의해, 제2 딥 웰 DW2에서는, 제1 딥 웰 DW1에 인가되는 9[V]의 전압이 그대로 인가되는 경우에 비하여, 제2 웰 W2와의 전압차를, 터널 효과가 발생하는 전압차(이 경우, 18[V])보다도 작은 9[V]로 선정할 수 있다.
(5-6) 전압 변환 회로를 설치한 다른 실시 형태에 의한 불휘발성 반도체 기억 장치
또한, 전술한 도 15에 도시한 메모리 유닛(60)에 있어서는, 메모리 유닛(60)단위로 전압 변환 회로(68a, 68b)를 설치하도록 한 경우에 대해 설명하였지만, 본 발명은 이에 한정되지 않으며, 도 15와의 대응 부분에 동일 부호를 붙여 나타낸 도 17과 같이, 쌍을 이루는 상보형 제1 비트선 SBLP1 및 상보형 제2 비트선 SBLN1 단위로 전압 변환 회로(76)를 설치하도록 한 메모리 유닛(74)으로 하여도 된다.
이 경우, 메모리 유닛(74)은, SRAM(61)의 하나의 액세스 트랜지스터(64a)의 일단부에 상보형 제1 비트선 SBLP1이 접속된 구성을 지님과 함께, SRAM(61)의 다른 액세스 트랜지스터(64b)의 일단부에 상보형 제2 비트선 SBLN1이 접속된 구성을 갖는다. 또한, 메모리 유닛(74)은, 하나의 메모리 셀(31a)에 설치한 하나의 스위치 트랜지스터(5a)의 타단부가 SRAM(61)의 하나의 스토리지 노드 Ca에 접속되고, 다른 메모리 셀(31b)에 설치한 다른 스위치 트랜지스터(5b)의 타단부가 SRAM(61)의 다른 스토리지 노드 Cb에 접속되어 있다.
하나의 메모리 셀(31a)에는, 기입 트랜지스터(27a)의 일단부가 다른 기입 비트선 WBLN1에 접속되어 있으며, 다른 메모리 셀(31b)에는, 기입 트랜지스터(27b)의 일단부가 하나의 기입 비트선 WBLP1에 접속되어 있다. 또한, 이 실시 형태의 경우, 하나의 기입 비트선 WBLP1은, 상보형 제1 비트선 SBLP1과 평행 연장되도록 배치되고, 하나의 기입 트랜지스터(27a)를 걸쳐서 인접한 열에 있는 다른 기입 트랜지스터(27b)에 접속되어 있다. 또한, 다른 기입 비트선 WBLN1도, 상보형 제2 비트선 SBLN1과 평행 연장되도록 배치되고, 다른 기입 트랜지스터(27b)를 걸쳐서 넘어 인접한 열에 있는 하나의 기입 트랜지스터(27a)에 접속되어 있다.
이러한 구성에 추가하여, 상보형 제1 비트선 SBLP1 및 상보형 제2 비트선 SBLN1에는, 하나의 전압 변환 회로(76)가 설치되어 있으며, 당해 전압 변환 회로(76)를 통하여, 하나의 기입 비트선 WBLP1과, 다른 기입 비트선이 접속되어 있다. 여기서, 전압 변환 회로(76)는, 전술한 도 15에 도시한 전압 변환 회로(68a, 68b)와 같이 제1 트랜지스터(70a, 70b) 및 제2 트랜지스터(71a, 71b)로 구성되어 있으며, 이들 전압 변환 회로(68a, 68b)와 마찬가지로, 스토리지 노드 Ca, Cb의 VDD 및 0[V]의 진폭 전압을, 예를 들어 9[V] 및 0[V]의 진폭 전압으로 변환할 수 있도록 이루어져 있다.
그리고, 이와 같은 도 17에 도시한 메모리 유닛(74)과, 예를 들어 하나의 메모리 셀(31a)에 대하여 데이터를 기입할 때, 기입 트랜지스터(27a)의 전압값에 따라서 선정된 제2 딥 웰 DW2의 전압값으로 구속되지 않아, 제1 딥 웰 DW1에 인가하는 전압값을 별도 선정할 수 있기 때문에, 제1 딥 웰 DW1 및 제1 웰 W1의 전압차를 작게 할 수 있다. 이렇게 해서, 메모리 유닛(74)을 구비한 불휘발성 반도체 기억 장치에서는, 제1 딥 웰 DW1과 제1 웰 W1의 전압차를 작게 할 수 있으므로, 그만큼, 제1 딥 웰 DW1과 제1 웰 W1 사이의 접합 전압을 낮게 할 수 있어, 이렇게 해서, 회로 구조가 미세화된 접합 내압이 낮은 회로 소자에도 혼재할 수 있다.
여기서, 도 16의 (b)는, 도 17에 도시한 전압 변환 회로(76)를 설치한 메모리 유닛(74)에 있어서, SRAM(61)의 SRAM 데이터의 판독 동작 시(도 16의 (b) 중, 「SRAM의 액세스 리드」라고 표기)와, SRAM(61)에 외부 데이터를 기입하는 외부 데이터 기입 동작 시(도 16의 (b) 중, 「SRAM의 액세스 라이트」라고 표기)와, 메모리 셀(31a, 31b)의 메모리 데이터를 SRAM(61)에 기입하는 메모리 데이터 기입 동작 시와, SRAM(61)의 SRAM 데이터를 메모리 셀(31a, 31b)에 기입하는 SRAM 데이터 기입 동작 시와, 메모리 셀(31a, 31b)에서의 데이터 소거 동작 시에 있어서의 각 부위의 전압 상태를 정리한 표이다.
(5-6-1) SRAM 데이터를 메모리 셀에 기입하는 SRAM 데이터 기입 동작
또한, 이 도 16의 (b)에 도시한 각 동작에 대해서는, 「SRAM 데이터의 메모리 셀에의 기입」의 란만 서로 다르기 때문에, 여기서는, 이 상이한 점에 대해서 이하 간단히 설명하고, 그 밖의 란에 대한 설명은 도 16의 (a)와 중복되기 때문에 생략한다. 이 경우, 본 발명의 메모리 유닛(74)에서는, 우선 처음에 SRAM(61)에 유지하고 있는 SRAM 데이터를, 전술한 「(5-2) SRAM으로부터의 데이터 판독 동작」의 원리를 기초로, 전압 변환 회로(76)로 판독한다. 또한, 여기에서는, 일례로서, SRAM(61)에 있어서 한쪽의 스토리지 노드 Ca가 높은 전압 상태에 있으며, 다른 쪽의 스토리지 노드 Cb가 낮은 전압 상태에 있는 것으로 한다.
즉, SRAM(61)의 데이터를 판독할 때에는, 스위치 게이트선 RGP1, RGN1에 0[V]가 인가되어, 스위치 트랜지스터(5a, 5b)가 오프 동작되고, 판독 트랜지스터(6a, 6b)와 SRAM(61)의 전기적인 접속을 차단한다. SRAM(61)에서는, 워드선 WL에 전원 전압 VDD가 인가되고, 워드선 WL에 접속된 액세스 트랜지스터(64a, 64b)를 양쪽 모두 온 동작시킨다. 이에 의해 메모리 유닛(60)에서는, 상보형 제1 비트선 SBLP1을 통해 한쪽의 스토리지 노드 Ca의 전위를 전압 변환 회로(76)에서 검출함과 함께, 상보형 제2 비트선 SBLN1을 통해 다른 쪽의 스토리지 노드 Cb의 전위를 전압 변환 회로(76)에서 검출하여, 스토리지 노드 Ca, Cb에 기록된 데이터를 판정할 수 있다.
계속해서, 전압 변환 회로(76)는, SRAM(61)에 있어서 하나의 스토리지 노드 Ca가 높은 전압 상태에 있으면, 다른 메모리 셀(31b)의 기입 트랜지스터에서 플로팅 게이트 중의 전하를 방출하고, 데이터가 기입된 상태로 하기 위해서, 다른 기입 트랜지스터(27b)의 일단부에 접속되어 있는 기입 비트선 WBLP1에 9[V]의 기입 비트 전압을 인가한다. 이때, 전압 변환 회로(76)는, SRAM(61)에 있어서 다른 스토리지 노드 Cb가 낮은 전압 상태에 있기 때문에, 하나의 메모리 셀(31a)의 기입 트랜지스터(27a)에서 플로팅 게이트 FGa 중에 전하를 머무르게 하여, 데이터가 기입되지 않은 상태로 하기 위해서, 하나의 기입 트랜지스터(27a)의 일단부에 접속되어 있는 기입 비트선 WBLN1에 0[V]의 기입 금지 비트 전압을 인가한다.
여기서, 메모리 유닛(74)에서는, 제1 웰 배선 WEG1에 -9[V]의 기입 전압이 인가되고, 이 제1 웰 배선 WEG1에 접속된 용량 트랜지스터(3a, 3b)에 있어서, 절연막과 플로팅 게이트 FGa, FGb의 용량 결합에 의해, 플로팅 게이트 FGa, FGb의 전압을 상승시킬 수 있다. 또한, 이때, 기입 트랜지스터(27a, 27b)가 형성되어 있는 제3 웰에는 제2 딥 웰 배선 WNW를 통해 9[V]가 인가될 수 있다.
이에 의해, 전압 변환 회로(76)로부터 기입 비트선 WBLP1을 통해 9[V]의 기입 비트 전압이 일단부에 인가되는 다른 기입 트랜지스터(27b)에서는, 플로팅 게이트 FGb와의 전압차(18[V])에 의해 터널 효과가 발생하고, 플로팅 게이트 FGb 내에 있는 전하가 채널 영역으로 방출되고, 데이터가 기입된 상태로 될 수 있다.
한편, 전압 변환 회로(76)로부터 기입 비트선 WBLN1을 통해 0[V]의 기입 금지 비트 전압이 일단부에 인가되는 하나의 기입 트랜지스터(27a)에서는, 플로팅 게이트 FGa와의 전압차(9[V])가 작고, 터널 효과가 발생하지 않아 플로팅 게이트 FGa 내에 있는 전하가 그대로 머무르게 되어, 데이터가 기입되지 않은 상태로 될 수 있다. 이렇게 해서, 도 17에 도시한 메모리 유닛(74)에서도, 도 15에 도시한 메모리 유닛(60)과 동일한 전압을 메모리 셀(31a, 31b)에 인가할 수 있어, 메모리 유닛(60)과 동일한 메모리 데이터를 보유시킬 수 있다. 또한, 메모리 셀(31a, 31b)에 유지된 메모리 데이터는, 전술한 「(5-4) 메모리 셀의 메모리 데이터를 SRAM에 기입하는 메모리 데이터 기입 동작」과 마찬가지로 하여, SRAM(61)에 기입할 수 있기 때문에, 여기에서는 그 설명은 생략한다.
여기서, 도 15 및 도 17에 도시한 SRAM(61)은, 액세스 트랜지스터(64a, 64b)와, 로드 트랜지스터(65a, 65b)와, 드라이브 트랜지스터(66a, 66b)의 합계 6개의 MOS 트랜지스터로 구성되어 있지만, 데이터 기입 동작 등 각종 동작 시에, 이들 트랜지스터에 인가되는 전압이 전원 전압 VDD 이하로 될 수 있다. 따라서, SRAM(61)을 구성하는 트랜지스터에서는 모든 게이트 절연막을 4[㎚] 이하로 형성할 수 있다.
또한, 이 실시 형태의 기입 방법의 설명에 있어서는, 도 16의 (a) 및 도 16의 (b)에 도시한 바와 같이, 스토리지 노드의 전위가 전원 전압 VDD일 때 전압 변환 회로의 출력이 9[V]로 되고, 스토리지 노드의 전위가 0[V]일 때 전압 변환 회로의 출력이 0[V]로 되는 사례에 대해 설명하였지만, 본 발명은 이에 한정되지 않으며, 예를 들어 스토리지 노드의 전위가 전원 전압 VDD일 때 전압 변환 회로의 출력이 0[V]로 되고, 스토리지 노드의 전위가 0[V]일 때 전압 변환 회로의 출력이 9[V]로 되도록 해도 된다. 이 경우에는, 하나의 전압 변환 회로의 출력을 하나의 기입 트랜지스터에 접속하고, 다른 전압 변환 회로의 출력을 다른 기입 트랜지스터에 접속하도록 하면, 본 발명과 마찬가지의 효과를 얻을 수 있다.
(6) 그 밖의 실시 형태
또한, 전술한 제1 내지 제3 실시 형태에 있어서는, 제1 도전형을 P형으로 하고, 제2 도전형을 N형으로 한 메모리 셀을 적용한 경우에 대해 설명하였지만, 본 발명은 이에 한정되지 않으며, 제1 도전형 및 제2 도전형 극성을 반대로 하여, 제1 도전형을 N형으로 하고, 제2 도전형을 P형으로 한 메모리 셀을 적용해도 된다.
또한, 전술한 제1 내지 제3 실시 형태에 있어서는, 판독 트랜지스터(6a, 6b, (47a, 47b)를 제1 도전형 영역에 형성하는 방법에 대해 설명하였지만, 본 발명은 이에 한정되지 않으며 판독 트랜지스터를 제2 도전형 영역에 형성하는 방법을 이용해도 된다. 그 경우에는 판독 트랜지스터를 제2 도전형 제3 웰에 형성함으로써, 기입 트랜지스터, 또는 소거 트랜지스터와 동일한 반도체 영역에 형성할 수 있어, 전술한 실시 형태와 마찬가지로 메모리 셀을 작게 할 수 있다.
또한, 전술한 제4 실시 형태에 있어서는, 제1 도전형을 N형으로 하고, 제2 도전형을 P형으로 한 메모리 셀을 적용한 경우에 대해 설명하였지만, 본 발명은 이에 한정되지 않으며, 제1 도전형 및 제2 도전형 극성을 반대로 하여, 제1 도전형을 P형으로 하고, 제2 도전형을 N형으로 한 메모리 셀을 적용해도 된다.
또한, 전술한 각 실시 형태에 있어서는, 제1 비트선이나, 제2 비트선, 기입 비트선은, 플로팅 게이트에 대하여 전하를 주입하기 위한 전압을 인가할 때는 전하 주입 비트선으로 되고, 한편, 플로팅 게이트 내의 전하를 방출하기 위한 전압을 인가할 때에는 전하 방출 비트선과의 명칭으로 사용할 수 있는 것은 명확하며, 또한 마찬가지로, 소거 비트선에 대해서도, 플로팅 게이트에 대하여 전하를 주입하기 위한 전압을 인가할 때는 전하 주입 비트선으로 되고, 한편, 플로팅 게이트내의 전하를 방출하기 위한 전압을 인가할 때에는 전하 방출 비트선과의 명칭으로 사용할 수 있는 것은 명확하다.
덧붙여서 말하자면, 전술한 제1 실시 형태에서는, 전하 주입 트랜지스터로서 기입 트랜지스터를 적용하고, 전하 방출 트랜지스터로서 소거 트랜지스터를 적용한 경우에 대해 설명하고 있다. 또한, 전술한 제2 실시 형태에서는, 전하 주입 트랜지스터로서, 소거 트랜지스터를 적용하여 전하 방출 트랜지스터로 하고, 기입 트랜지스터를 적용한 경우에 대해 설명하고 있다. 즉, 본 발명에서는, 메모리 셀에 있어서, 전하 주입 트랜지스터, 또는 전하 방출 트랜지스터 중 어느 한쪽을 기입 트랜지스터로서 기능시키고, 나머지의 전하 방출 트랜지스터 또는 전하 주입 트랜지스터의 다른 쪽을 소거 트랜지스터로서 기능시키도록 하고 있다.
또한, 전술한 각 실시 형태에 있어서는, 일 방향으로 배열하는 복수의 메모리 셀에서, 제1 웰과, 제2 웰과, 제3 웰과, 제1 딥 웰과, 제2 딥 웰을 공유한 구성으로 하여, 행 방향으로 배열하는 복수의 메모리 셀에서, 제1 웰 W1과, 제2 웰 W2와, 제3 웰 W3과, 제1 딥 웰 DW1과, 제2 딥 웰 DW2를 공유한 구성에 대해 설명하였지만, 본 발명은 이에 한정되지 않으며, 열 방향으로 배열하는 복수의 메모리 셀에서, 제1 웰과, 제2 웰과, 제3 웰과, 제1 딥 웰과, 제2 딥 웰을 공유한 구성으로 해도 된다.
이 경우, 일 방향과 다른 타 방향이란, 행 방향을 나타내게 되며, 이것에 맞춰서 제1 비트선 BLP1이나, 제2 비트선 BLN2, 제1 딥 웰 배선 WEDNW, 제1 웰 배선 WEG1, 제2 딥 웰 배선 ENW, 소스선 SL, 리드 게이트선 RGP1, RGN1, 제2 웰 배선 WPW, 소거 비트선 EBL1의 각종 배선도, 행렬 형상의 배치 관계가 적절히 변경될 수 있다.
1a, 1b, 1c, 1d: 메모리 유닛
2a, 2b: 메모리 셀
3a, 3b: 용량 트랜지스터
4a, 4b: 기입 트랜지스터
5a, 5b: 스위치 트랜지스터
6a, 6b: 판독 트랜지스터
7a, 7b: 소거 트랜지스터
10: 불휘발성 반도체 기억 장치
FGa, FGb: 플로팅 게이트

Claims (16)

  1. 플로팅 게이트의 전압을 조정하는 용량 트랜지스터와, 상기 용량 트랜지스터에 의해 조정된 상기 플로팅 게이트의 전압과의 전압차에 의해 상기 플로팅 게이트에 전하를 주입하는 전하 주입 트랜지스터와, 상기 용량 트랜지스터에 의해 조정된 상기 플로팅 게이트의 전압과의 전압차에 의해 상기 플로팅 게이트로부터 전하를 방출하는 전하 방출 트랜지스터와, 상기 플로팅 게이트 내의 전하의 유무에 따라서 온 오프 동작하는 판독 트랜지스터를 구비하고, 상기 용량 트랜지스터, 상기 전하 주입 트랜지스터, 상기 전하 방출 트랜지스터 및 상기 판독 트랜지스터에서 상기 플로팅 게이트를 공유하는 메모리 셀을 갖고 있으며,
    상기 메모리 셀은,
    상기 용량 트랜지스터가 형성된 제1 도전형 제1 웰과,
    상기 전하 주입 트랜지스터 또는 상기 전하 방출 트랜지스터 중 어느 한쪽이 형성된 상기 제1 도전형 제2 웰과,
    상기 전하 주입 트랜지스터 및 상기 전하 방출 트랜지스터 중 나머지의 다른 쪽이 형성된 제2 도전형 제3 웰과,
    상기 제2 도전형으로 이루어지고, 상기 제1 웰의 형성 영역에서 트리플 웰 구조를 형성하는 제1 딥 웰과,
    상기 제2 도전형으로 이루어지고, 상기 제3 웰과 접함과 함께, 상기 제2 웰의 형성 영역에서 트리플 웰 구조를 형성하는 제2 딥 웰을 구비하고,
    상기 제1 딥 웰과 상기 제2 딥 웰이 전기적으로 분리되고, 상기 제1 딥 웰에 인가되는 전압과는 상이한 전압을, 상기 제2 딥 웰에 인가 가능하게 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 플로팅 게이트의 전압을 조정하는 용량 트랜지스터와, 상기 용량 트랜지스터에 의해 조정된 상기 플로팅 게이트의 전압과의 전압차에 의해 상기 플로팅 게이트에 전하를 주입하는 전하 주입 트랜지스터와, 상기 용량 트랜지스터에 의해 조정된 상기 플로팅 게이트의 전압과의 전압차에 의해 상기 플로팅 게이트로부터 전하를 방출하는 전하 방출 트랜지스터와, 상기 플로팅 게이트 내의 전하의 유무에 따라서 온 오프 동작하는 판독 트랜지스터를 구비하고, 상기 용량 트랜지스터, 상기 전하 주입 트랜지스터, 상기 전하 방출 트랜지스터, 및 상기 판독 트랜지스터에서 상기 플로팅 게이트를 공유하는 메모리 셀을 갖고 있으며,
    상기 메모리 셀에는,
    상기 용량 트랜지스터가 형성된 제1 도전형 제1 웰과,
    상기 전하 주입 트랜지스터 또는 상기 전하 방출 트랜지스터 중 어느 한쪽이 형성된 상기 제1 도전형 제2 웰과,
    상기 전하 주입 트랜지스터 및 상기 전하 방출 트랜지스터 중 나머지의 다른 쪽이 형성된 제2 도전형 제3 웰과,
    상기 제2 도전형으로 이루어지고, 상기 제1 웰과 인접하도록 형성된 제1 분리 웰과,
    상기 제1 도전형으로 이루어지고, 상기 제1 분리 웰 및 상기 제3 웰을 전기적으로 분리하는 제2 분리 웰을 구비하고,
    상기 제1 웰과 상기 제1 분리 웰과의 사이의 전압차와, 상기 제2 분리 웰과 상기 제3 웰과의 전압차가, 터널 효과에 의해 상기 플로팅 게이트에 전하를 주입, 또는 방출할 때 필요해지는 전압차보다도 작게 선정되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 제1 웰에 인접하도록 형성된 상기 제2 도전형 제1 분리 웰과,
    상기 제1 분리 웰과 상기 제3 웰을 전기적으로 분리하는 상기 제1 도전형 제1 도전형 분리 웰을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 전하 주입 트랜지스터는 상기 제3 웰에 형성되고, 상기 전하 방출 트랜지스터는 상기 제2 웰에 형성되어 있는 것을 특징으로 하는, 불휘발성 반도체 기억 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 판독 트랜지스터가 상기 제2 웰에 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 판독 트랜지스터는, 일단부가 소스선에 접속되고, 타단부가 스위치 트랜지스터의 일단부에 접속되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  7. 제6항에 있어서,
    상기 전하 주입 트랜지스터 또는 상기 전하 방출 트랜지스터 중 어느 한쪽이 기입 트랜지스터로서 기능하고, 상기 기입 트랜지스터에는 일단부에 기입 비트선이 접속되어 있으며,
    상기 판독 트랜지스터에는, 상기 기입 비트선과는 별도로 판독 비트선이 상기 스위치 트랜지스터를 통해 접속되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    복수의 상기 메모리 셀이 행렬 형상으로 배치되어 있으며,
    일 방향으로 배열하는 복수의 상기 메모리 셀에서, 상기 제1 웰과, 상기 제2 웰과, 상기 제3 웰과, 상기 제1 딥 웰과, 상기 제2 딥 웰을 공유하고 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    2개의 상기 메모리 셀이 쌍을 이루어 메모리 유닛을 구성하고 있으며,
    하나의 상기 메모리 셀은,
    제1 비트선이 스위치 트랜지스터를 통해 상기 판독 트랜지스터에 접속되고, 제2 비트선이 상기 기입 트랜지스터에 직접 접속된 구성을 갖고,
    상기 하나의 메모리 셀과 쌍을 이루는 다른 상기 메모리 셀은,
    상기 제2 비트선이 스위치 트랜지스터를 통해 상기 판독 트랜지스터에 접속되고, 상기 제1 비트선이 상기 기입 트랜지스터에 직접 접속된 구성을 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  10. 제9항에 있어서,
    하나의 스토리지 노드 및 다른 스토리지 노드를 지닌 SRAM을 구비하고 있으며,
    상기 하나의 스토리지 노드가 상기 하나의 메모리 셀 스위치 트랜지스터에 접속되고, 상기 다른 스토리지 노드가 상기 다른 메모리 셀의 스위치 트랜지스터에 접속되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  11. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상보형 제1 비트선에 하나의 액세스 트랜지스터를 통해 접속된 하나의 스토리지 노드와, 상보형 제2 비트선에 다른 액세스 트랜지스터를 통해 접속된 다른 스토리지 노드를 지닌 SRAM과,
    상기 상보형 제1 비트선 및 상기 상보형 제2 비트선에 접속된 전압 변환 회로를 구비하고,
    2개의 상기 메모리 셀이 쌍을 이루어 메모리 유닛을 구성하고,
    하나의 상기 메모리 셀은,
    상기 판독 트랜지스터가 상기 스위치 트랜지스터를 통해 상기 하나의 스토리지 노드에 접속되고,
    상기 하나의 메모리 셀과 쌍을 이루는 다른 상기 메모리 셀은,
    상기 판독 트랜지스터가 상기 스위치 트랜지스터를 통해 상기 다른 스토리지 노드에 접속된 구성을 갖고 있으며,
    상기 전압 변환 회로는,
    상기 하나의 스토리지 노드 및 상기 다른 스토리지 노드의 전압 상태로 표시된 SRAM 데이터를 상기 메모리 유닛에 기입할 때, 상기 상보형 제1 비트선을 통해 인가된 상기 하나의 스토리지 노드의 전압에 따른 전압을 상기 다른 메모리 셀의 상기 기입 트랜지스터 또는 상기 하나의 메모리 셀의 상기 기입 트랜지스터에 인가하고, 상기 상보형 제2 비트선을 통해 인가된 상기 다른 스토리지 노드의 전압에 따른 전압을 상기 하나의 메모리 셀의 상기 기입 트랜지스터 또는 상기 다른 메모리 셀의 상기 기입 트랜지스터에 인가하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  12. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상보형 제1 비트선에 하나의 액세스 트랜지스터를 통해 접속된 하나의 스토리지 노드와, 상보형 제2 비트선에 다른 액세스 트랜지스터를 통해 접속된 다른 스토리지 노드를 지닌 SRAM과,
    상기 하나의 스토리지 노드에 접속된 하나의 전압 변환 회로와,
    상기 다른 스토리지 노드에 접속된 다른 전압 변환 회로를 구비하고,
    2개의 상기 메모리 셀이 쌍을 이루어 메모리 유닛을 구성하고,
    하나의 상기 메모리 셀은,
    상기 판독 트랜지스터가 상기 스위치 트랜지스터를 통해 상기 하나의 스토리지 노드에 접속되고,
    상기 하나의 메모리 셀과 쌍을 이루는 다른 상기 메모리 셀은,
    상기 판독 트랜지스터가 상기 스위치 트랜지스터를 통해 상기 다른 스토리지 노드에 접속된 구성을 갖고 있으며,
    상기 하나의 스토리지 노드 및 상기 다른 스토리지 노드의 전압 상태로 표시된 SRAM 데이터를 상기 메모리 유닛에 기입할 때,
    상기 하나의 전압 변환 회로는, 상기 하나의 스토리지 노드의 전압에 따른 전압을 상기 다른 메모리 셀의 상기 기입 트랜지스터 또는 상기 하나의 메모리 셀의 상기 기입 트랜지스터에 인가하고, 상기 다른 전압 변환 회로는, 상기 다른 스토리지 노드의 전압에 따른 전압을 상기 하나의 메모리 셀의 상기 기입 트랜지스터 또는 상기 다른 메모리 셀의 상기 기입 트랜지스터에 인가하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  13. 제11항 또는 제12항에 있어서,
    상기 SRAM을 구성하는 트랜지스터는 게이트 절연막이 4[㎚] 이하로 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  14. 제9항 내지 제13항 중 어느 한 항에 있어서,
    상기 메모리 유닛은,
    상기 하나의 메모리 셀과 상기 다른 메모리 셀에서 1비트를 구성하고,
    상기 메모리 셀마다 설치된 각 상기 스위치 트랜지스터에는 개별로 스위치 게이트선이 접속되어 있으며, 각 상기 스위치 트랜지스터가 독립적으로 온 오프 동작하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  15. 제1항 내지 제6항 중 어느 한 항에 있어서,
    복수의 상기 메모리 셀이 행렬 형상으로 배치되고,
    일 방향으로 배열하는 복수의 상기 메모리 셀에서, 상기 제1 웰과, 상기 제2 웰과, 상기 제3 웰과, 상기 제1 딥 웰과, 상기 제2 딥 웰을 공유한 구성을 갖고,
    각 상기 메모리 셀은, 상기 전하 주입 트랜지스터 또는 상기 전하 방출 트랜지스터 중 어느 한쪽이 기입 트랜지스터로서 기능하고, 나머지의 상기 전하 방출 트랜지스터 또는 상기 전하 주입 트랜지스터의 다른 쪽이 소거 트랜지스터로서 기능하고 있으며,
    복수의 상기 메모리 셀에는,
    상기 일 방향과는 상이한 타 방향으로 배열하는 복수의 상기 메모리 셀마다, 상기 기입 트랜지스터에 대하여 공통의 전압을 일률적으로 인가하는 기입 비트선과,
    상기 기입 비트선과는 별도로, 상기 일 방향과는 상이한 타 방향으로 배열하는 복수의 상기 메모리 셀마다, 상기 소거 트랜지스터에 대하여 공통의 전압을 일률적으로 인가하는 소거 비트선이 설치되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  16. 제15항에 있어서,
    상기 소거 비트선은, 적어도, 하나의 타 방향으로 배열하는 복수의 상기 메모리 셀과, 다른 타 방향으로 배열하는 복수의 상기 메모리 셀에서 공유하고 있으며,
    상기 소거 비트선을 공유하고 있는 복수의 상기 메모리 셀에는, 상기 소거 비트선을 통해 공통의 전압이 일률적으로 인가되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
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