JPH09199618A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH09199618A JPH09199618A JP2867396A JP2867396A JPH09199618A JP H09199618 A JPH09199618 A JP H09199618A JP 2867396 A JP2867396 A JP 2867396A JP 2867396 A JP2867396 A JP 2867396A JP H09199618 A JPH09199618 A JP H09199618A
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- 239000004065 semiconductor Substances 0.000 title claims description 24
- 230000015556 catabolic process Effects 0.000 abstract description 8
- 239000000758 substrate Substances 0.000 description 6
- 238000002955 isolation Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 データが書き込まれるメモリセルと制御ゲー
トを共有しているメモリセルへの誤書き込みを有効に防
止できる不揮発性半導体記憶装置を提供する。 【解決手段】 メモリセルアレイの各列に対応するＮ+
型のソース／ドレイン領域３７、３８が、メモリセルア
レイの各列に対応するＰウェル３５、３６内に形成され
ている。このため、データが書き込まれるメモリセル１
１と制御ゲート１５を共有しているメモリセル１２のソ
ース／ドレイン領域３８に、制御ゲート１５の電圧に近
い電圧を印加しても、ソース／ドレイン領域３８とＰウ
ェル３６との間の電圧を小さくすることができて、これ
らの間で接合破壊が生じにくい。
トを共有しているメモリセルへの誤書き込みを有効に防
止できる不揮発性半導体記憶装置を提供する。 【解決手段】 メモリセルアレイの各列に対応するＮ+
型のソース／ドレイン領域３７、３８が、メモリセルア
レイの各列に対応するＰウェル３５、３６内に形成され
ている。このため、データが書き込まれるメモリセル１
１と制御ゲート１５を共有しているメモリセル１２のソ
ース／ドレイン領域３８に、制御ゲート１５の電圧に近
い電圧を印加しても、ソース／ドレイン領域３８とＰウ
ェル３６との間の電圧を小さくすることができて、これ
らの間で接合破壊が生じにくい。
Description
【０００１】
【発明の属する技術分野】本願の発明は、制御ゲートを
共有しているメモリセル同士がソース／ドレイン領域を
共有していない不揮発性半導体記憶装置に関するもので
ある。
共有しているメモリセル同士がソース／ドレイン領域を
共有していない不揮発性半導体記憶装置に関するもので
ある。
【０００２】
【従来の技術】図２は、上述の様な構造で且つ積層ゲー
ト構造の不揮発性半導体記憶装置におけるメモリセルア
レイの等価回路を示している。この不揮発性半導体記憶
装置では、浮遊ゲート１１ａ〜１４ａを有するメモリセ
ル１１〜１４のうちで、メモリセル１１、１２が制御ゲ
ート１５を共有しており、メモリセル１３、１４が制御
ゲート１６を共有している。
ト構造の不揮発性半導体記憶装置におけるメモリセルア
レイの等価回路を示している。この不揮発性半導体記憶
装置では、浮遊ゲート１１ａ〜１４ａを有するメモリセ
ル１１〜１４のうちで、メモリセル１１、１２が制御ゲ
ート１５を共有しており、メモリセル１３、１４が制御
ゲート１６を共有している。
【０００３】一方、メモリセル１１、１３はソース線２
１及びドレイン線２２を有しており、メモリセル１２、
１４はソース線２３及びドレイン線２４を有している。
従って、制御ゲート１５を共有しているメモリセル１
１、１２はソース線２１、２３及びドレイン線２２、２
４を共有しておらず、制御ゲート１６を共有しているメ
モリセル１３、１４はソース線２１、２３及びドレイン
線２２、２４を共有していない。
１及びドレイン線２２を有しており、メモリセル１２、
１４はソース線２３及びドレイン線２４を有している。
従って、制御ゲート１５を共有しているメモリセル１
１、１２はソース線２１、２３及びドレイン線２２、２
４を共有しておらず、制御ゲート１６を共有しているメ
モリセル１３、１４はソース線２１、２３及びドレイン
線２２、２４を共有していない。
【０００４】この様な不揮発性半導体記憶装置におい
て、例えば浮遊ゲート１１ａに電子を注入することによ
ってメモリセル１１にデータを書き込むためには、制御
ゲート１５の電圧を２０Ｖにすると共にソース線２１及
びドレイン線２２の電圧を０Ｖにする。
て、例えば浮遊ゲート１１ａに電子を注入することによ
ってメモリセル１１にデータを書き込むためには、制御
ゲート１５の電圧を２０Ｖにすると共にソース線２１及
びドレイン線２２の電圧を０Ｖにする。
【０００５】また、メモリセル１１と制御ゲート１５を
共有しているメモリセル１２への誤書き込みを防止する
ために、ソース線２３及びドレイン線２４の電圧を制御
ゲート１５の電圧に近い１０Ｖにし、メモリセル１１と
ソース線２１及びドレイン線２２を共有しているメモリ
セル１３への誤書き込みを防止するために、制御ゲート
１６の電圧をソース線２１及びドレイン線２２の電圧に
近い１０Ｖにする。
共有しているメモリセル１２への誤書き込みを防止する
ために、ソース線２３及びドレイン線２４の電圧を制御
ゲート１５の電圧に近い１０Ｖにし、メモリセル１１と
ソース線２１及びドレイン線２２を共有しているメモリ
セル１３への誤書き込みを防止するために、制御ゲート
１６の電圧をソース線２１及びドレイン線２２の電圧に
近い１０Ｖにする。
【０００６】
【発明が解決しようとする課題】ところが、ソース線２
１、２３やドレイン線２２、２４が接続されている半導
体基板中のソース／ドレイン領域と半導体基板との間の
接合耐圧は９Ｖ程度しかない場合もあり、上述の場合で
は、ソース線２３及びドレイン線２４が接続されていて
電圧が１０Ｖであるメモリセル１２、１４のソース／ド
レイン領域と半導体基板との間で接合破壊が生じ易い。
１、２３やドレイン線２２、２４が接続されている半導
体基板中のソース／ドレイン領域と半導体基板との間の
接合耐圧は９Ｖ程度しかない場合もあり、上述の場合で
は、ソース線２３及びドレイン線２４が接続されていて
電圧が１０Ｖであるメモリセル１２、１４のソース／ド
レイン領域と半導体基板との間で接合破壊が生じ易い。
【０００７】ソース／ドレイン領域と半導体基板との間
の接合耐圧を高めるためには、接合における不純物濃度
プロファイルの変化を緩やかにすればよい。しかし、今
度はソース／ドレイン領域から空乏層が伸び易くなり、
メモリセルアレイを高集積化するためにメモリセル１１
〜１４のトランジスタが短チャネル化されていることと
相まって、これらのトランジスタでソース／ドレイン領
域間のパンチスルーが生じ易くなる。
の接合耐圧を高めるためには、接合における不純物濃度
プロファイルの変化を緩やかにすればよい。しかし、今
度はソース／ドレイン領域から空乏層が伸び易くなり、
メモリセルアレイを高集積化するためにメモリセル１１
〜１４のトランジスタが短チャネル化されていることと
相まって、これらのトランジスタでソース／ドレイン領
域間のパンチスルーが生じ易くなる。
【０００８】従って、従来の不揮発性半導体記憶装置で
は、ソース線２３及びドレイン線２４の電圧を１０Ｖに
までは高めることが困難で、メモリセル１２への誤書き
込みを有効に防止することが困難であった。
は、ソース線２３及びドレイン線２４の電圧を１０Ｖに
までは高めることが困難で、メモリセル１２への誤書き
込みを有効に防止することが困難であった。
【０００９】
【課題を解決するための手段】請求項１の不揮発性半導
体記憶装置は、制御ゲートを共有しているメモリセル同
士がソース／ドレイン領域を共有していない不揮発性半
導体記憶装置において、複数の第１導電型の前記ソース
／ドレイン領域の各々が互いに別個の第２導電型のウェ
ル内に設けられていることを特徴としている。
体記憶装置は、制御ゲートを共有しているメモリセル同
士がソース／ドレイン領域を共有していない不揮発性半
導体記憶装置において、複数の第１導電型の前記ソース
／ドレイン領域の各々が互いに別個の第２導電型のウェ
ル内に設けられていることを特徴としている。
【００１０】請求項２の不揮発性半導体記憶装置は、デ
ータが書き込まれる前記メモリセルと前記制御ゲートを
共有している前記メモリセルの前記ソース／ドレイン領
域が設けられている前記ウェルに、データが書き込まれ
る前記メモリセルの前記ソース／ドレイン領域が設けら
れている前記ウェルよりも、共有されている前記制御ゲ
ートに印加される電圧に近い電圧が印加されることを特
徴としている。
ータが書き込まれる前記メモリセルと前記制御ゲートを
共有している前記メモリセルの前記ソース／ドレイン領
域が設けられている前記ウェルに、データが書き込まれ
る前記メモリセルの前記ソース／ドレイン領域が設けら
れている前記ウェルよりも、共有されている前記制御ゲ
ートに印加される電圧に近い電圧が印加されることを特
徴としている。
【００１１】本願の発明による不揮発性半導体記憶装置
では、制御ゲートを共有しているメモリセルに共有され
ていないソース／ドレイン領域の各々が互いに別個のウ
ェル内に設けられているので、データが書き込まれるメ
モリセルと制御ゲートを共有しているメモリセルにおけ
る制御ゲートとウェルとの間の電圧を、データが書き込
まれるメモリセルにおける制御ゲートとウェルとの間の
電圧よりも小さくすることができる。
では、制御ゲートを共有しているメモリセルに共有され
ていないソース／ドレイン領域の各々が互いに別個のウ
ェル内に設けられているので、データが書き込まれるメ
モリセルと制御ゲートを共有しているメモリセルにおけ
る制御ゲートとウェルとの間の電圧を、データが書き込
まれるメモリセルにおける制御ゲートとウェルとの間の
電圧よりも小さくすることができる。
【００１２】このため、データが書き込まれるメモリセ
ルと制御ゲートを共有しているメモリセルのソース／ド
レイン領域に、制御ゲートの電圧に近い電圧を印加して
も、このソース／ドレイン領域とこのソース／ドレイン
領域が設けられているウェルとの間の電圧を小さくする
ことができて、これらのソース／ドレイン領域とウェル
との間で接合破壊が生じにくい。
ルと制御ゲートを共有しているメモリセルのソース／ド
レイン領域に、制御ゲートの電圧に近い電圧を印加して
も、このソース／ドレイン領域とこのソース／ドレイン
領域が設けられているウェルとの間の電圧を小さくする
ことができて、これらのソース／ドレイン領域とウェル
との間で接合破壊が生じにくい。
【００１３】
【発明の実施の形態】以下、積層ゲート構造の一括消去
型不揮発性半導体記憶装置に適用した本願の発明の一実
施形態を、図１を参照しながら説明する。本実施形態で
も、メモリセルアレイの等価回路は、既に図２に示した
ものと同じである。
型不揮発性半導体記憶装置に適用した本願の発明の一実
施形態を、図１を参照しながら説明する。本実施形態で
も、メモリセルアレイの等価回路は、既に図２に示した
ものと同じである。
【００１４】本実施形態では、Ｐ型の半導体基板３１の
表面に列方向に延びる素子分離領域３２が形成されてお
り、素子分離領域３２に囲まれている素子活性領域の表
面にトンネル用の絶縁膜３３が形成されている。そし
て、半導体基板３１のうちで記憶データを一括消去する
メモリセルアレイ毎にＮウェル３４が形成されている。
表面に列方向に延びる素子分離領域３２が形成されてお
り、素子分離領域３２に囲まれている素子活性領域の表
面にトンネル用の絶縁膜３３が形成されている。そし
て、半導体基板３１のうちで記憶データを一括消去する
メモリセルアレイ毎にＮウェル３４が形成されている。
【００１５】メモリセルアレイの各列に対応するＰウェ
ル３５、３６がＮウェル３４内に形成されており、メモ
リセルアレイの各列に対応するＮ+ 型のソース／ドレイ
ン領域３７、３８がＰウェル３５、３６内に形成されて
いる。絶縁膜３３及び素子分離領域３２上には浮遊ゲー
ト１１ａ〜１４ａが形成されており、容量結合用の絶縁
膜（図示せず）を介して浮遊ゲート１１ａ〜１４ａ上に
制御ゲート１５、１６が形成されている。
ル３５、３６がＮウェル３４内に形成されており、メモ
リセルアレイの各列に対応するＮ+ 型のソース／ドレイ
ン領域３７、３８がＰウェル３５、３６内に形成されて
いる。絶縁膜３３及び素子分離領域３２上には浮遊ゲー
ト１１ａ〜１４ａが形成されており、容量結合用の絶縁
膜（図示せず）を介して浮遊ゲート１１ａ〜１４ａ上に
制御ゲート１５、１６が形成されている。
【００１６】制御ゲート１５、１６等は層間絶縁膜４１
に覆われており、層間絶縁膜４１等を貫通して制御ゲー
ト１５、１６同士の間のソース／ドレイン領域３７、３
８に達するコンタクト孔４２、４３が列方向に互い違い
に形成されている。そして、ソース線２１、２３及びド
レイン線２２、２４がコンタクト孔４２、４３を介して
ソース／ドレイン領域３７、３８に接続されている。
に覆われており、層間絶縁膜４１等を貫通して制御ゲー
ト１５、１６同士の間のソース／ドレイン領域３７、３
８に達するコンタクト孔４２、４３が列方向に互い違い
に形成されている。そして、ソース線２１、２３及びド
レイン線２２、２４がコンタクト孔４２、４３を介して
ソース／ドレイン領域３７、３８に接続されている。
【００１７】以上の様な実施形態において、例えば浮遊
ゲート１１ａに電子を注入することによってメモリセル
１１にデータを書き込むためには、制御ゲート１５の電
圧を２０Ｖにすると共にソース線２１及びドレイン線２
２並びにソース／ドレイン領域３７の電圧を０Ｖにす
る。
ゲート１１ａに電子を注入することによってメモリセル
１１にデータを書き込むためには、制御ゲート１５の電
圧を２０Ｖにすると共にソース線２１及びドレイン線２
２並びにソース／ドレイン領域３７の電圧を０Ｖにす
る。
【００１８】また、メモリセル１１と制御ゲート１５を
共有しているメモリセル１２への誤書き込みを防止する
ために、ソース線２３及びドレイン線２４並びにソース
／ドレイン領域３８の電圧を制御ゲート１５の電圧に近
い１０Ｖにし、メモリセル１１とソース線２１及びドレ
イン線２２を共有しているメモリセル１３への誤書き込
みを防止するために、制御ゲート１６の電圧をソース線
２１及びドレイン線２２並びにソース／ドレイン領域３
７の電圧に近い１０Ｖにする。
共有しているメモリセル１２への誤書き込みを防止する
ために、ソース線２３及びドレイン線２４並びにソース
／ドレイン領域３８の電圧を制御ゲート１５の電圧に近
い１０Ｖにし、メモリセル１１とソース線２１及びドレ
イン線２２を共有しているメモリセル１３への誤書き込
みを防止するために、制御ゲート１６の電圧をソース線
２１及びドレイン線２２並びにソース／ドレイン領域３
７の電圧に近い１０Ｖにする。
【００１９】更に、３Ｖ程度の正の電圧をＰウェル３６
に印加し、Ｐウェル３６とＮウェル３４とが逆バイアス
になる様に、Ｐウェル３６の電圧よりも高い電圧、例え
ば５ＶをＮウェル３４に印加する。
に印加し、Ｐウェル３６とＮウェル３４とが逆バイアス
になる様に、Ｐウェル３６の電圧よりも高い電圧、例え
ば５ＶをＮウェル３４に印加する。
【００２０】このため、ソース／ドレイン領域３７、３
８とＰウェル３５、３６との間の接合耐圧が９Ｖ程度し
かない場合に、ソース／ドレイン領域３８の電圧を１０
Ｖにしても、Ｐウェル３６の電圧を３Ｖ程度にしている
ので、ソース／ドレイン領域３８とＰウェル３６との間
で接合破壊が生じない。従って、本実施形態では、メモ
リセル１２への誤書き込みを有効に防止することができ
る。
８とＰウェル３５、３６との間の接合耐圧が９Ｖ程度し
かない場合に、ソース／ドレイン領域３８の電圧を１０
Ｖにしても、Ｐウェル３６の電圧を３Ｖ程度にしている
ので、ソース／ドレイン領域３８とＰウェル３６との間
で接合破壊が生じない。従って、本実施形態では、メモ
リセル１２への誤書き込みを有効に防止することができ
る。
【００２１】なお、以上の実施形態は積層ゲート構造の
一括消去型不揮発性半導体記憶装置に本願の発明を適用
したものであるが、積層ゲート構造ではない不揮発性半
導体記憶装置や一括消去型ではない不揮発性半導体記憶
装置にも本願の発明を適用することができる。
一括消去型不揮発性半導体記憶装置に本願の発明を適用
したものであるが、積層ゲート構造ではない不揮発性半
導体記憶装置や一括消去型ではない不揮発性半導体記憶
装置にも本願の発明を適用することができる。
【００２２】
【発明の効果】本願の発明による不揮発性半導体記憶装
置では、データが書き込まれるメモリセルと制御ゲート
を共有しているメモリセルのソース／ドレイン領域に、
制御ゲートの電圧に近い電圧を印加しても、このソース
／ドレイン領域とこのソース／ドレイン領域が設けられ
ているウェルとの間の電圧を小さくすることができて、
これらのソース／ドレイン領域とウェルとの間で接合破
壊が生じにくい。このため、データが書き込まれるメモ
リセルと制御ゲートを共有しているメモリセルへの誤書
き込みを有効に防止することができる。
置では、データが書き込まれるメモリセルと制御ゲート
を共有しているメモリセルのソース／ドレイン領域に、
制御ゲートの電圧に近い電圧を印加しても、このソース
／ドレイン領域とこのソース／ドレイン領域が設けられ
ているウェルとの間の電圧を小さくすることができて、
これらのソース／ドレイン領域とウェルとの間で接合破
壊が生じにくい。このため、データが書き込まれるメモ
リセルと制御ゲートを共有しているメモリセルへの誤書
き込みを有効に防止することができる。
【図１】本願の発明の一実施形態を示しており、（ａ）
は（ｂ）のＡ−Ａ線に沿う位置における側断面図、
（ｂ）は平面図である。
は（ｂ）のＡ−Ａ線に沿う位置における側断面図、
（ｂ）は平面図である。
【図２】本願の発明を適用し得る不揮発性半導体記憶装
置におけるメモリセルアレイの等価回路図である。
置におけるメモリセルアレイの等価回路図である。
１１ メモリセル １２ メモリセル １３ メモリセル １４ メモリセル １５ 制御ゲート １６ 制御ゲート ３５ Ｐウェル ３６ Ｐウェル ３７ ソース／ドレイン領域 ３８ ソース／ドレイン領域
Claims (2)
- 【請求項１】 制御ゲートを共有しているメモリセル同
士がソース／ドレイン領域を共有していない不揮発性半
導体記憶装置において、 複数の第１導電型の前記ソース／ドレイン領域の各々が
互いに別個の第２導電型のウェル内に設けられているこ
とを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 データが書き込まれる前記メモリセルと
前記制御ゲートを共有している前記メモリセルの前記ソ
ース／ドレイン領域が設けられている前記ウェルに、デ
ータが書き込まれる前記メモリセルの前記ソース／ドレ
イン領域が設けられている前記ウェルよりも、共有され
ている前記制御ゲートに印加される電圧に近い電圧が印
加されることを特徴とする請求項１記載の不揮発性半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2867396A JPH09199618A (ja) | 1996-01-23 | 1996-01-23 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2867396A JPH09199618A (ja) | 1996-01-23 | 1996-01-23 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09199618A true JPH09199618A (ja) | 1997-07-31 |
Family
ID=12255027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2867396A Pending JPH09199618A (ja) | 1996-01-23 | 1996-01-23 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09199618A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6657893B2 (en) | 1997-12-10 | 2003-12-02 | Matsushita Electric Industrial Co., Ltd. | Nonvolatile semiconductor memory device and method for driving the same |
-
1996
- 1996-01-23 JP JP2867396A patent/JPH09199618A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6657893B2 (en) | 1997-12-10 | 2003-12-02 | Matsushita Electric Industrial Co., Ltd. | Nonvolatile semiconductor memory device and method for driving the same |
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