JP2969659B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、不揮発性半導体記憶装置に関し、特に、読
み出し用トランジスタと書き込み用トランジスタに分け
て単位ビットを２トランジスタ構成にした紫外線消去型
電気的プログラマブルROMに関する。
み出し用トランジスタと書き込み用トランジスタに分け
て単位ビットを２トランジスタ構成にした紫外線消去型
電気的プログラマブルROMに関する。
［従来の技術］ 従来、この種の不揮発性半導体記憶装置は、単位ビッ
トを２トランジスタで構成する為、大容量ROMには向い
てなく、読み出し専用のトランジスタを設けて、しきい
値電圧を下げ、チャネル幅を広げることによりオン電流
を高め、高速読み出しを可能にしている。それに対し、
書き込み専用のトランジスタにおいては、読み出し時の
オン電流を気にすることなく、書き込み効率をもっとも
良くする基板濃度にすればよいから、書き込みスピード
も速くすることができる。この２トランジスタ構成のEP
ROMの従来例としては、第３図（ａ），（ｂ）に示すも
のがある。（ISSCC′88 THAM 11.4: A 50MHz CMOS Pro
grammable Logic Device）。この例は、上述のように、
高速読み出しを実現する為に用いられており、その反
面、セル面積を犠牲にしている。
トを２トランジスタで構成する為、大容量ROMには向い
てなく、読み出し専用のトランジスタを設けて、しきい
値電圧を下げ、チャネル幅を広げることによりオン電流
を高め、高速読み出しを可能にしている。それに対し、
書き込み専用のトランジスタにおいては、読み出し時の
オン電流を気にすることなく、書き込み効率をもっとも
良くする基板濃度にすればよいから、書き込みスピード
も速くすることができる。この２トランジスタ構成のEP
ROMの従来例としては、第３図（ａ），（ｂ）に示すも
のがある。（ISSCC′88 THAM 11.4: A 50MHz CMOS Pro
grammable Logic Device）。この例は、上述のように、
高速読み出しを実現する為に用いられており、その反
面、セル面積を犠牲にしている。
図において、書き込み用トランジスタ13の浮遊ゲート
６と読み出し用トランジスタ16の浮遊ゲート６とは、同
一の層で形成されている。また、読み出し用トランジス
タ16のドレインは基板に接続されている。
６と読み出し用トランジスタ16の浮遊ゲート６とは、同
一の層で形成されている。また、読み出し用トランジス
タ16のドレインは基板に接続されている。
［発明が解決しようとする課題］ 上述した従来の２トランジスタ型EPROMは、特にその
書き込みトランジスタにおいては、EPROMの書き込み方
式から考えて、ある一定のソース・ドレイン間電圧を与
え、チャネルをオンさせて書き込み、しかも任意のビッ
トから書ける為には、縦積み構成ではなく、横積み型の
構成にする必要があった。従って、従来は、１トランジ
スタ型EPROMも含め、全て横積み型のROMであった。しか
し、２トランジスタ型EPROMの場合には、上述の要請は
書き込みトランジスタに関わるものであって、読み出し
トランジスタについては、その必然性はない。
書き込みトランジスタにおいては、EPROMの書き込み方
式から考えて、ある一定のソース・ドレイン間電圧を与
え、チャネルをオンさせて書き込み、しかも任意のビッ
トから書ける為には、縦積み構成ではなく、横積み型の
構成にする必要があった。従って、従来は、１トランジ
スタ型EPROMも含め、全て横積み型のROMであった。しか
し、２トランジスタ型EPROMの場合には、上述の要請は
書き込みトランジスタに関わるものであって、読み出し
トランジスタについては、その必然性はない。
従って、従来例については、ただでさえ１トランジス
タを２トランジスタ構成に切り換えることでセル面積を
大きくするのに、読み出しトランジスタまでも横積み構
成にしてしまっては、なおさらセル面積を大きくしてし
まうという欠点を有している。
タを２トランジスタ構成に切り換えることでセル面積を
大きくするのに、読み出しトランジスタまでも横積み構
成にしてしまっては、なおさらセル面積を大きくしてし
まうという欠点を有している。
［発明の従来技術に対する相違点］ 上述した従来の２トランジスタ型EPROMに対し、本発
明は、書き込みトランジスタとして例えばＮチャネル型
MOSを採用した場合、読み出しトランジスタとしてＰチ
ャネル型MOSを採用し、書き込み用トランジスタで書き
込まれることによって読み出しトランジスタのしきい値
電圧をデプレション化させる。そして読み出しトランジ
スタを縦積みROMタイプにすることによってNAND型のEPR
OMを構成するという相違点を有する。
明は、書き込みトランジスタとして例えばＮチャネル型
MOSを採用した場合、読み出しトランジスタとしてＰチ
ャネル型MOSを採用し、書き込み用トランジスタで書き
込まれることによって読み出しトランジスタのしきい値
電圧をデプレション化させる。そして読み出しトランジ
スタを縦積みROMタイプにすることによってNAND型のEPR
OMを構成するという相違点を有する。
［課題を解決するための手段］ 本願発明の主旨は、複数のメモリセルを有し、各メモ
リセルはコントロールゲートとフローティングゲートを
共用する一導電型の書き込みトランジスタと逆導電型の
読み出しトランジスタとで構成され、上記書き込みトラ
ンジスタのチャンネル領域は半導体基板中に画成された
活性領域に形成され、上記読み出しトランジスタのチャ
ンネル領域は素子分離領域上のポリシリコン層に形成さ
れた不揮発性半導体記憶装置に おいて、 上記複数のメモリセルの読み出しトランジスタのソース
・ドレイン領域は上記ポリシリコン層中に形成され、上
記書き込みトランジスタへの書き込みによって前記読み
出しトランジスタをデプレッション化させるものであっ
て、複数の上記読み出しトランジスタを縦積みNAND型構
成とすることを特徴とする。［実施例］ 次に、本発明について、図面を参照して説明する。
リセルはコントロールゲートとフローティングゲートを
共用する一導電型の書き込みトランジスタと逆導電型の
読み出しトランジスタとで構成され、上記書き込みトラ
ンジスタのチャンネル領域は半導体基板中に画成された
活性領域に形成され、上記読み出しトランジスタのチャ
ンネル領域は素子分離領域上のポリシリコン層に形成さ
れた不揮発性半導体記憶装置に おいて、 上記複数のメモリセルの読み出しトランジスタのソース
・ドレイン領域は上記ポリシリコン層中に形成され、上
記書き込みトランジスタへの書き込みによって前記読み
出しトランジスタをデプレッション化させるものであっ
て、複数の上記読み出しトランジスタを縦積みNAND型構
成とすることを特徴とする。［実施例］ 次に、本発明について、図面を参照して説明する。
第１図（ａ）は本発明の等価回路図である。第１図
（ｂ）〜（ｄ）は本発明の一実施例の平面図及び縦断面
図である。第１図（ｃ）は第１図（ｂ）においてＢ−Ｂ
線に沿って見た断面図、第１図（ｄ）は第１図（ｂ）に
おいてＡ−Ａ線に沿って見た断面図である。
（ｂ）〜（ｄ）は本発明の一実施例の平面図及び縦断面
図である。第１図（ｃ）は第１図（ｂ）においてＢ−Ｂ
線に沿って見た断面図、第１図（ｄ）は第１図（ｂ）に
おいてＡ−Ａ線に沿って見た断面図である。
さらに、第１図を用いてその動作について説明する。
先ず、書き込みにおいては従来例と同様、Ｎチャネル書
き込みトランジスタ13の基板チャネルをホットエレクト
ロンの発生効率が最適な濃度に設定する、従って、非書
き込み時のしきい値電圧は約3.0〜3.5Vである。従来と
同様に書き込みことにより多結晶シリコン層（浮遊ゲー
ト）６に電子が注入される。一方、素子分離絶縁膜２上
に形成された多結晶シリコン層４を基板とし、負のしき
い値電圧、例えば−0.4〜−0.5Vに設定されたＰチャネ
ルMOSトランジスタ14は、その浮遊ゲート６が前述のＮ
チャネルMOSトランジスタ13のそれと共通であるため、
書き込まれたことにより浮遊ゲート６は負に帯電し、多
結晶シリコン層４の表面に（＋）の電荷が誘起され、チ
ャネルがオンした状態になり、見かけ上デプレション型
となる。
先ず、書き込みにおいては従来例と同様、Ｎチャネル書
き込みトランジスタ13の基板チャネルをホットエレクト
ロンの発生効率が最適な濃度に設定する、従って、非書
き込み時のしきい値電圧は約3.0〜3.5Vである。従来と
同様に書き込みことにより多結晶シリコン層（浮遊ゲー
ト）６に電子が注入される。一方、素子分離絶縁膜２上
に形成された多結晶シリコン層４を基板とし、負のしき
い値電圧、例えば−0.4〜−0.5Vに設定されたＰチャネ
ルMOSトランジスタ14は、その浮遊ゲート６が前述のＮ
チャネルMOSトランジスタ13のそれと共通であるため、
書き込まれたことにより浮遊ゲート６は負に帯電し、多
結晶シリコン層４の表面に（＋）の電荷が誘起され、チ
ャネルがオンした状態になり、見かけ上デプレション型
となる。
従って、縦積み型マスクROMにおけるイオン注入によ
りデプレション型となったMOSトランジスタと同じ振舞
いをすることができるので、NAND型の論理構成をとるこ
とができる。
りデプレション型となったMOSトランジスタと同じ振舞
いをすることができるので、NAND型の論理構成をとるこ
とができる。
この方式によれば、オン電流はデプレション型MOSの
チャネル電流であるから十分大きく取ることができ、高
速読み出しも従来と同様可能である。書き込みについて
も、書き込みトランジスタ13の書き込み特性がそのまま
反映されるから、従来レベルである。
チャネル電流であるから十分大きく取ることができ、高
速読み出しも従来と同様可能である。書き込みについて
も、書き込みトランジスタ13の書き込み特性がそのまま
反映されるから、従来レベルである。
第２図（ａ）は本発明の実施例２の平面図、及び第２
図（ｂ）は同図（ａ）においてＣ−Ｃ線に沿って見た断
面図である。実施例１と異なる点は、読み出しトランジ
スタの形成される多結晶シリコン層４が素子分離絶縁膜
２上に絶縁膜よりも浅く掘られたトレンチに埋め込ま
れ、該箇所での多結晶シリコン層３、即ち、多結晶シリ
コン層４、浮遊ゲートを構成する多結晶シリコン層６、
制御ゲートを構成する多結晶シリコン層８の３層による
段差を緩和している。さらに、本例では、ワード線８に
沿った方向のソース拡散層ライン11を、同図（ｂ）に示
すようにソースと同じ導電型の埋め込みソース拡散層15
を設けて接続してある為、主面上にソースラインを形成
する必要がないので、ビットライン方向のセルサイズを
縮小することも可能である。
図（ｂ）は同図（ａ）においてＣ−Ｃ線に沿って見た断
面図である。実施例１と異なる点は、読み出しトランジ
スタの形成される多結晶シリコン層４が素子分離絶縁膜
２上に絶縁膜よりも浅く掘られたトレンチに埋め込ま
れ、該箇所での多結晶シリコン層３、即ち、多結晶シリ
コン層４、浮遊ゲートを構成する多結晶シリコン層６、
制御ゲートを構成する多結晶シリコン層８の３層による
段差を緩和している。さらに、本例では、ワード線８に
沿った方向のソース拡散層ライン11を、同図（ｂ）に示
すようにソースと同じ導電型の埋め込みソース拡散層15
を設けて接続してある為、主面上にソースラインを形成
する必要がないので、ビットライン方向のセルサイズを
縮小することも可能である。
［発明の効果］ 以上説明したように本発明は、読み出しトランジスタ
として素子分離絶縁膜上にある多結晶シリコン層を基板
とする書き込みトランジスタと逆導電型のMOSトランジ
スタを使うことにより、従来例と同じ書き込み特性を確
保しながら、かつ、書き込みことによって読み出しトラ
ンジスタを見かけ上デプレション化することができ、か
つ、その構造上、縦積みにすることができるので、NAND
型論理のROM構成を採ることができる。従って、読出ト
ランジスタ側のドレインコンタクトは不要となり、従来
よりデジット線方向でセルを縮小化することができる。
さらにまた、読み出しトランジスタは素子分離絶縁膜上
につくることができるので、従来例よりも双方のトラン
ジスタ領域間隔を狭めることができるのでワード線方向
においてもセルサイズを縮小化できる利点がある。
として素子分離絶縁膜上にある多結晶シリコン層を基板
とする書き込みトランジスタと逆導電型のMOSトランジ
スタを使うことにより、従来例と同じ書き込み特性を確
保しながら、かつ、書き込みことによって読み出しトラ
ンジスタを見かけ上デプレション化することができ、か
つ、その構造上、縦積みにすることができるので、NAND
型論理のROM構成を採ることができる。従って、読出ト
ランジスタ側のドレインコンタクトは不要となり、従来
よりデジット線方向でセルを縮小化することができる。
さらにまた、読み出しトランジスタは素子分離絶縁膜上
につくることができるので、従来例よりも双方のトラン
ジスタ領域間隔を狭めることができるのでワード線方向
においてもセルサイズを縮小化できる利点がある。
第１図（ａ）は本発明の回路図、第１図（ｂ）は本発明
の実施例１の平面図、第１図（ｃ）は第１図（ａ）のＢ
−Ｂ線断面図、第１図（ｄ）は第１図（ａ）のＡ−Ａ線
断面図、第２図（ａ）は本発明の実施例２の平面図、第
２図（ｂ）は第２図（ａ）のＣ−Ｃ線断面図、第３図
（ａ），（ｂ）はそれぞれ従来例の２トランジスタ型の
EPROMの平面図及び等価回路図である。 １……第１導電型半導体基板、 ２……素子分離絶縁膜、 ３……第１ゲート絶縁膜、 ４……多結晶シリコン層、 ５……第３ゲート絶縁膜、 ６……浮遊ゲート多結晶シリコン層、 ７……第２ゲート絶縁膜、 ８……制御ゲート多結晶シリコン層、 ９……層間絶縁膜、 10A……デジット線（書き込みトランジスタ）、 10B……デジット線（読み出しトランジスタ）、 11……第２導電型ソース拡散層、 12……ドレイン拡散層コンタクト、 13……第２導電型MOSトランジスタ部（書き込み用トラ
ンジスタ）、 14……第１導電型MOSトランジスタ部（読み出し用トラ
ンジスタ）、 15……第２導電型埋め込みソース拡散層、 16……第２導電型MOSトランジスタ部（読み出し用トラ
ンジスタ）。
の実施例１の平面図、第１図（ｃ）は第１図（ａ）のＢ
−Ｂ線断面図、第１図（ｄ）は第１図（ａ）のＡ−Ａ線
断面図、第２図（ａ）は本発明の実施例２の平面図、第
２図（ｂ）は第２図（ａ）のＣ−Ｃ線断面図、第３図
（ａ），（ｂ）はそれぞれ従来例の２トランジスタ型の
EPROMの平面図及び等価回路図である。 １……第１導電型半導体基板、 ２……素子分離絶縁膜、 ３……第１ゲート絶縁膜、 ４……多結晶シリコン層、 ５……第３ゲート絶縁膜、 ６……浮遊ゲート多結晶シリコン層、 ７……第２ゲート絶縁膜、 ８……制御ゲート多結晶シリコン層、 ９……層間絶縁膜、 10A……デジット線（書き込みトランジスタ）、 10B……デジット線（読み出しトランジスタ）、 11……第２導電型ソース拡散層、 12……ドレイン拡散層コンタクト、 13……第２導電型MOSトランジスタ部（書き込み用トラ
ンジスタ）、 14……第１導電型MOSトランジスタ部（読み出し用トラ
ンジスタ）、 15……第２導電型埋め込みソース拡散層、 16……第２導電型MOSトランジスタ部（読み出し用トラ
ンジスタ）。
Claims (1)
- 【請求項１】複数のメモリセルを有し、各メモリセルは
コントロールゲートとフローティングゲートを共用する
一導電型の書き込みトランジスタと逆導電型の読み出し
トランジスタとで構成され、上記書き込みトランジスタ
のチャンネル領域は半導体基板中に画成された活性領域
に形成され、上記読み出しトランジスタのチャンネル領
域は素子分離領域上のポリシリコン層に形成された不揮
発性半導体記憶装置において、 上記複数のメモリセルの読み出しトランジスタのソース
・ドレイン領域は上記ポリシリコン層中に形成され、上
記書き込みトランジスタへの書き込みによって前記読み
出しトランジスタをデプレッション化させるものであっ
て、複数の上記読み出しトランジスタを縦積みNAND型構
成とすることを特徴とする不揮発性半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1194794A JP2969659B2 (ja) | 1989-07-27 | 1989-07-27 | 不揮発性半導体記憶装置 |
| US07/558,363 US5089866A (en) | 1989-07-27 | 1990-07-27 | Two-transistor type non-volatile semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1194794A JP2969659B2 (ja) | 1989-07-27 | 1989-07-27 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0360079A JPH0360079A (ja) | 1991-03-15 |
| JP2969659B2 true JP2969659B2 (ja) | 1999-11-02 |
Family
ID=16330369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1194794A Expired - Lifetime JP2969659B2 (ja) | 1989-07-27 | 1989-07-27 | 不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5089866A (ja) |
| JP (1) | JP2969659B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07123101B2 (ja) * | 1990-09-14 | 1995-12-25 | 株式会社東芝 | 半導体装置 |
| US5859455A (en) * | 1992-12-31 | 1999-01-12 | Yu; Shih-Chiang | Non-volatile semiconductor memory cell with control gate and floating gate and select gate located above the channel |
| US5740105A (en) * | 1994-05-27 | 1998-04-14 | Texas Instruments Incorporated | Memory cell array with LOCOS free isolation |
| US6060360A (en) * | 1997-04-14 | 2000-05-09 | Taiwan Semiconductor Manufacturing Company | Method of manufacture of P-channel EEprom and flash EEprom devices |
| US5912840A (en) * | 1997-08-21 | 1999-06-15 | Micron Technology | Memory cell architecture utilizing a transistor having a dual access gate |
| KR100426481B1 (ko) * | 2001-06-26 | 2004-04-13 | 주식회사 하이닉스반도체 | 코드 저장 메모리 셀 제조 방법 |
| TW578271B (en) * | 2002-12-18 | 2004-03-01 | Ememory Technology Inc | Fabrication method for flash memory having single poly and two same channel type transistors |
| JP2005243127A (ja) * | 2004-02-25 | 2005-09-08 | Sanyo Electric Co Ltd | 紫外線消去型半導体メモリ装置 |
| US9324430B2 (en) * | 2014-04-30 | 2016-04-26 | Globalfoundries Inc. | Method for defining a default state of a charge trap based memory cell |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4778775A (en) * | 1985-08-26 | 1988-10-18 | Intel Corporation | Buried interconnect for silicon on insulator structure |
-
1989
- 1989-07-27 JP JP1194794A patent/JP2969659B2/ja not_active Expired - Lifetime
-
1990
- 1990-07-27 US US07/558,363 patent/US5089866A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0360079A (ja) | 1991-03-15 |
| US5089866A (en) | 1992-02-18 |
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